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JP2010050488A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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博昭 藤本
Ryuichi Sawara
隆一 佐原
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匡紀 南尾
Toshiyuki Fukuda
敏行 福田
Toru Nomura
徹 野村
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Abstract

【課題】 電子機器の小型軽量化の要望にしたがい、ＢＧＡ型の半導体装置においてもその軽量化が問題となっていた。
【解決手段】半導体装置は、上面に配線電極１と底面にボール電極２を有した配線基板３と、配線基板３の上面に搭載された半導体チップ４と、半導体チップ４と配線基板３の配線電極１とを接続した金属細線５と、配線基板３の上面を封止した絶縁性の封止樹脂６とを備えている。半導体チップの金属細線の接続領域以外の上面は、封止樹脂から露出している。
【選択図】図３

Description

本発明は半導体チップが搭載された基板の上面が封止樹脂で封止され、基板底面にボール電極が付設されたボールグリッドアレイ（ＢＧＡ）タイプの半導体装置およびその製造方法に関するものであり、特に電子機器の小型軽量化に対応できる軽量化を実現した半導体装置およびその製造方法に関する。
エリアアレイタイプの半導体装置として、半導体チップが搭載された基板の上面が封止樹脂で封止され、基板底面にボール電極が付設されたＢＧＡタイプの半導体装置がある（例えば、特許文献１を参照。）。
以下、従来の半導体装置について図面を参照しながら説明する。図２３，図２４，図２５は従来の半導体装置として、ＢＧＡ型の半導体装置を示す図であり、図２３は平面図、図２４は底面図、図２５は図２３のＡ−Ａ１箇所の断面図である。
図２３，図２４および図２５に示すように従来の半導体装置は、上面に配線電極１を有し、底面にその配線電極１と基板内部で電気的に接続した外部パッド電極（図示せず）と、その外部パッド電極上にボール電極２を有した配線基板３と、配線基板３の上面のボンディング位置に搭載された半導体チップ４と、半導体チップ４と配線基板３の配線電極１とを電気的に接続した金属細線５と、配線基板３の上面を封止した絶縁性の封止樹脂６とより構成されたものである。従来の半導体装置において外形形状としては、各側面は垂直な面を有し、全体として矩形状をなしているものである。なおこの外形形状は製造過程上の形状である。
また従来の半導体装置において、配線基板３に付設されたボール電極２は半田ボールであり、実装基板への二次実装の際の高接続信頼性のために付設されている。またその配置においては配線基板３の底面に対して格子状に配置されているものである。
また従来の半導体装置の別形態としては、図２６の断面図に示すように、二次実装時の信頼性を考慮して、配線基板３の上面を封止した封止樹脂６の上面の周辺部に斜辺部７を形成し、角部を削除したＢＧＡ型の半導体装置もある。
次に従来の半導体装置の製造方法について説明する。図２７〜図３０は従来の半導体装置の製造方法を示す図であり、図２７（ａ）は平面図、図２７（ｂ）は底面図であり、図２８〜図３０は平面図である。また図２９，図３０においては一部、内部構造を透過した平面図としている。
まず図２７（ａ），（ｂ）に示すように、絶縁性樹脂より構成され、搭載する半導体チップ単位で上面に複数の配線電極１を備え、底面にその配線電極１と基板内部で電気的に接続した外部パッド電極８を備えた半導体チップ搭載用の大型の配線基板３を用意する。外部パッド電極８は後工程でボール電極が付設される部分である。またここで用意する配線基板３は、１枚の基板に複数の半導体チップを搭載し、その後で個々の半導体装置に分割するための大型の基板を用意するものである。図２７中、破線で示した領域が個々の半導体装置に分割される際の区切りラインである。また図２７（ａ）において、各配線電極１で包囲された中央領域が半導体チップを搭載するボンディング位置を構成するものである。
次に図２８（ａ）に示すように、図２７に示したような配線基板３を用意し、図２８（ｂ）に示すように、配線基板３の上面の各ボンディング位置に対して各々、半導体チップ４を接着剤により接着固定して搭載する。
次に図２９（ａ）に示すように、配線基板３上に搭載した半導体チップ４の電極パッド（図示せず）と配線基板３の上面に設けられた配線電極１とを金属細線５により電気的に接続する。
そして図２９（ｂ）に示すように、配線基板３の上面全面を封止樹脂６により封止する。この封止樹脂６による上面封止はトランスファーモールドにより行う。なお図２９（ｂ）においては配線電極１，半導体チップ４の各構成を透過した状態を破線で示しており、金属細線は省略している。
そして図３０に示すように、上面が封止樹脂６で全面封止された配線基板３に対して、回転ブレードにより各半導体チップ４の単位ごとに切断することにより、個片化された半導体装置９を得るものである。ここで得られた半導体装置９の構造としては図２３，図２４，図２５に示した構造と同一であるため図示は省略する。
ここで回転ブレードによる切断の際は、配線基板３に設けた分割用の区切りラインに沿って切断することにより、精度よく個片状の半導体装置を得ることができる。通常、この回転ブレードによる分割は、半導体製造工程で用いられる２０［μｍ］程度の幅のブレードを用いたダイシング設備によって行うものである。また個片に分割切断する際、配線基板３の底面側から切断する場合と、基板上面の封止樹脂６側から切断する場合とがある。
個片化した各半導体装置に対しては、後工程として配線基板３の底面の外部パッド電極に半田ボールを付設してボール電極を形成し、外部端子を構成する。
以上のように従来は、複数個の半導体チップを搭載可能な大型の基板を用いて、その基板に半導体チップを搭載、電気的な接続、樹脂封止を行い、最終に一括切断で個片に分離するという工程によりＢＧＡ型の半導体装置を製造していた。
特開平８−２０４０５７
しかしながら前記従来の半導体装置およびその製造方法では、複数個の半導体チップを搭載可能な大型の基板を用いて、その基板に半導体チップを搭載し、電気的な接続後、樹脂封止を行い、最後に個片にブレード切断するという工程によりＢＧＡ型の半導体装置を製造していたため、その製造上の特徴として、得られた半導体装置の外形形状が各側面が垂直な面を有し、全体として矩形状をなしているものであった。そのため半導体装置としては封止樹脂の体積量が多く、全体重量の軽量化は達成できなかった。また従来の半導体装置として、半導体装置の封止樹脂の上面周辺部の各角部を削除した構造があるが、この角部削除の目的は、半導体装置を実装基板への実装する（二次実装）際の角部の割れ、カケを防止する目的であり、封止樹脂の削減量としては５［％］程度の範囲であり、軽量化に寄与できるほどのものではなかった。
本発明は製造効率の低下を招くことなく半導体装置を製造するとともに、実装基板等への二次実装時の信頼性を高め、さらに封止樹脂の重量に着目して半導体装置として大幅に軽量化を達成できる半導体装置およびその製造方法を提供することを目的とする。特に近将来において配線基板上に複数の半導体チップが積層搭載されたスタック構造のＢＧＡ型の半導体装置において懸念される封止樹脂の重量を削減し、電子機器の小型軽量化に対応できる軽量化を実現する半導体装置およびその製造方法を提供することを目的とする。
前記従来の課題を解決するために本発明の半導体装置は、上面に配線電極と底面に前記配線電極と電気的に接続した外部電極を有した配線基板と、前記配線基板にその底面が接着されて搭載された半導体チップと、前記半導体チップの電極と前記配線基板の配線電極とを接続した金属細線と、前記配線基板の上面を封止した封止樹脂とよりなり、前記封止樹脂の上面周辺部は封止樹脂が削除されて斜辺を有している半導体装置である。
具体的には、封止樹脂の上面周辺部は封止樹脂が削除されて斜辺を有し、配線基板の上面には薄厚の封止樹脂が残存している半導体装置である。
また、略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂が削除されて斜辺を有している半導体装置である。
また本発明の半導体装置は、上面に配線電極と底面に前記配線電極と電気的に接続した外部電極を有した配線基板と、前記配線基板にその底面が接着されて搭載された半導体チップと、前記半導体チップの電極と前記配線基板の配線電極とを接続した金属細線と、前記配線基板の上面の前記半導体チップの一部、金属細線の領域を封止した封止樹脂とよりなり、前記半導体チップの金属細線の接続領域以外の上面は封止樹脂から露出されている半導体装置である。
具体的には、封止樹脂の上面周辺部は封止樹脂が削除されて斜辺を有している半導体装置である。
また、封止樹脂の上面周辺部は封止樹脂が削除されて斜辺を有し、配線基板の上面には薄厚の封止樹脂が残存している半導体装置である。
また、略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の４０［％］以上の封止樹脂が削除されている半導体装置である。
前記構成の通り本発明の半導体装置は、封止樹脂の上面周辺部をベベルカットすることにより斜辺部を構成し、大幅に封止樹脂量を削減し、仮想の略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂を削除し、封止樹脂量の削減により重量を低減させ、全体として軽量な半導体装置を実現できるものである。
本発明の半導体装置の製造方法は、少なくとも搭載する半導体チップ単位でその上面に配線電極と底面に前記配線電極と電気的に接続した外部電極を有した配線基板を用意する工程と、前記配線基板の上面に対して、複数の半導体チップを接着する工程と、前記半導体チップの電極と前記配線基板の配線電極とを各々金属細線により電気的に接続する工程と、少なくとも前記配線基板の上面の各半導体チップ、金属細線の外囲を封止樹脂で封止して略直方体形状の封止樹脂を形成する工程と、前記配線基板上の各半導体チップ単位の切断領域の封止樹脂面に対して、幅広の第１のブレードで前記封止樹脂を研削して削除し、封止樹脂の上面の周辺部を断面形状でベベル形状にする工程と、前記第１のブレードよりも幅の狭い第２のブレードで前記配線基板を切断し、各半導体チップ単位に分割して半導体装置を得る工程とを有する半導体装置の製造方法である。
具体的には、配線基板上の各半導体チップ単位の切断領域の封止樹脂面に対して、幅広の第１のブレードで前記封止樹脂を研削して削除し、封止樹脂の上面の周辺部を断面形状でベベル形状にする工程では、略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂を削除する半導体装置の製造方法である。
また本発明の半導体装置の製造方法は、少なくとも搭載する半導体チップ単位でその上面に配線電極と底面に前記配線電極と電気的に接続した外部電極を有した配線基板を用意する工程と、前記配線基板の上面に対して、複数の半導体チップを接着する工程と、前記半導体チップの電極と前記配線基板の配線電極とを各々金属細線により電気的に接続する工程と、少なくとも前記配線基板の上面の各半導体チップ、金属細線の外囲を封止樹脂で封止する工程と、前記配線基板を切断し、各半導体チップ単位に分割して半導体装置を得る工程とよりなり、少なくとも前記配線基板の上面の各半導体チップ、金属細線の外囲を封止樹脂で封止する工程は、シート材を前記半導体チップの金属細線が接続された領域以外の上面に密着させた状態で封止し、前記半導体チップの金属細線の接続領域以外の上面を封止樹脂から露出させて封止する工程である半導体装置の製造方法である。
具体的には、少なくとも前記配線基板の上面の各半導体チップ、金属細線の外囲を封止樹脂で封止する工程の後に、配線基板上の各半導体チップ単位の切断領域の封止樹脂面に対して、幅広の第１のブレードで前記封止樹脂を研削して削除し、封止樹脂の上面の周辺部を断面形状でベベル形状にする工程を有し、この後に、前記第１のブレードよりも幅の狭い第２のブレードで前記配線基板を切断し、各半導体チップ単位に分割して半導体装置を得る工程とを有する半導体装置の製造方法である。
前記構成の通り本発明の半導体装置の製造方法は、複数個の半導体チップを搭載可能な大型の基板を用いて、最終的に一括切断で個片の半導体装置に分離するという工程を用い、さらにダイシング工程と同様に幅広のベベル状の回転ブレードで封止樹脂を研削することにより、封止樹脂を除去して軽量化を実現したＢＧＡ型の半導体装置を効率よく製造できるものである。
本発明の半導体装置は、封止樹脂の上面周辺部は封止樹脂が削除されて斜辺部を有しており、仮想の略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂が削除されて斜辺部を形成している。そのため、封止樹脂量の削減により重量を低減させ、全体として軽量な半導体装置を実現できる。
また本発明の半導体装置の製造方法は、複数個の半導体チップを搭載可能な大型の基板を用いて、最終的に一括ブレード切断で個片の半導体装置に分離するという工程を用いた効率的な製造工法を活用するとともに、ダイシング工程を発展させて回転ブレードで封止樹脂を研削除去でき、封止樹脂の量を削減して軽量化を実現したＢＧＡ型の半導体装置を効率よく製造できる。
本発明の一実施形態の半導体装置を示す平面図 本発明の一実施形態の半導体装置を示す底面図 本発明の一実施形態の半導体装置を示す断面図 本発明の一実施形態の半導体装置を示す断面図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置を示す平面図 本発明の一実施形態の半導体装置を示す底面図 本発明の一実施形態の半導体装置を示す断面図 本発明の一実施形態の半導体装置を示す断面図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 本発明の一実施形態の半導体装置の製造方法を示す図 従来の半導体装置を示す平面図 従来の半導体装置を示す底面図 従来の半導体装置を示す断面図 従来の半導体装置を示す断面図 従来の半導体装置の製造方法を示す図 従来の半導体装置の製造方法を示す平面図 従来の半導体装置の製造方法を示す平面図 従来の半導体装置の製造方法を示す平面図
以下、本発明の半導体装置およびその製造方法の一実施形態について、図面を参照しながら説明する。
まず本発明の半導体装置の第１の実施形態について説明する。
本実施形態の半導体装置は基本構成として、その上面に複数の半導体チップが搭載され、その上面の全面が封止樹脂で一括封止された配線基板に対して、個々の半導体装置単位に切断して形成された半導体装置である。
図１，図２，図３および図４は本実施形態の半導体装置を示す図であり、図１は平面図、図２は底面図、図３は図１のＢ−Ｂ１箇所の断面図、図４は図１のＣ−Ｃ１箇所の断面図である。
図１，図２，図３および図４に示すように、本実施形態の半導体装置は、上面に配線電極１を有し、底面にその配線電極１と基板内部で電気的に接続した外部パッド電極（図示せず）と、その外部パッド電極上にボール電極２を有した配線基板３と、配線基板３の上面のボンディング位置に搭載された半導体チップ４と、半導体チップ４と配線基板３の配線電極１とを電気的に接続した金属細線５と、配線基板３の上面を封止したエポキシ樹脂等の絶縁性の封止樹脂６とより構成されたものである。
ここで本実施形態の半導体装置は、封止樹脂６の上面周辺部は封止樹脂６が削除されて斜辺部１０を有しており、図３，図４に示すように、破線で示した仮想の略直方体形状の封止樹脂６の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂が削除されて斜辺部１０を形成している。そして配線基板の上面には薄厚の封止樹脂６が残存しているものである。本実施形態では封止樹脂６の上面周辺部をベベルカットすることにより大幅に封止樹脂量を削減し、仮想の略直方体形状の封止樹脂６の体積を１００［％］とした場合、その内の３５［％］の封止樹脂を削除し、封止樹脂量の削減により重量を低減させ、全体として軽量な半導体装置を実現している。
すなわち本実施形態の半導体装置では、配線基板３上の半導体チップ４、および配線基板３の配線電極１と半導体チップ４とを接続した金属細線５の領域については封止樹脂６により保護し、他の配線基板３の上面部分の封止樹脂については必要以外の部分の封止樹脂を大幅に削除して軽量化を実現しているものである。
本実施形態のＢＧＡ型の半導体装置は、配線基板３の上面領域を封止樹脂で封止した構成のＢＧＡ型の半導体装置において、封止樹脂６の上面周辺部は封止樹脂６が削除されて斜辺部１０が形成され、配線基板３の上面には薄厚の封止樹脂６が残存して形成されているとともに、略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂が削除されて斜辺部１０を形成しているものである。したがって、本実施形態では配線基板３に搭載する半導体チップ４は１つであるが、２つ以上の半導体チップを積層して搭載した場合には、配線基板の上面を封止する封止樹脂量は増大するが、本実施形態での構成を採用することにより、大幅に封止樹脂の量を削減でき、チップスタック構造のＢＧＡ型の半導体装置においてもその重量の軽量化を実現できるものである。
もちろん本実施形態の半導体装置は、封止樹脂６の上面部分は斜辺部１０を有しているので、外部からの衝撃による封止樹脂６の割れ、カケを防止できるものである。したがって二次実装時の封止樹脂６の割れた欠片が実装基板上に残存して実装の妨げとなることを防止できる。
また本実施形態の半導体装置において、配線基板３に付設されたボール電極２は半田ボールであり、実装基板への二次実装の際の高接続信頼性のために付設されている。またその配置においては配線基板３の底面に対して格子状に配置されているものである。
次に本発明の第１の実施形態で説明したＢＧＡ型の半導体装置の製造方法の一実施形態について説明する。図５〜図１１は本実施形態の半導体装置の製造方法を示す図であり、図５（ａ）は平面図、図５（ｂ）は断面図、図５（ｃ）は底面図である。また図６〜図１１において、（ａ）は平面図、（ｂ）は断面図であり、図９（ａ）においては一部、内部構造を透過した平面図としている。
まず図５を参照して本実施形態で用いる配線基板について説明する。
図５に示すように、絶縁性樹脂より構成され、上面に複数の配線電極１を備え、底面にその配線電極と基板内部で電気的に接続した外部パッド電極８を備えた大型の半導体チップ搭載用の配線基板３を用意する。外部パッド電極８は後工程でボール電極が付設される部分である。またここで用意する配線基板３は、１枚の基板に複数の半導体チップを搭載し、その後で個々の半導体装置に分割することができる大型の基板を用意するものである。図５中、破線で示した領域が個々の半導体装置に分割される際の区切りラインである。また図５（ａ）において、各配線電極１で包囲された中央領域が半導体チップを搭載するボンディング位置を構成するものである。
本実施形態の半導体装置の製造方法としては、まず図６に示すように、図５に示したような上面に配線電極１を有した配線基板３を用意する。
そして図７に示すように、配線基板３の上面の各ボンディング位置に対して各々、半導体チップ４をその上面側を上にして接着剤により接着固定して搭載する。また半導体チップ４の基板搭載については、配線電極の配置設計により基板に対してフリップチップ実装でもよい。
次に図８に示すように、配線基板３上に搭載した半導体チップ４の電極パッド（図示せず）と配線基板３の上面に設けられた配線電極１とを金属細線５により電気的に接続する。なお本実施形態では前述の通り、半導体チップ４をその主面を上にして基板に搭載した構造により、金属細線５による電気的接続手段を示しているが、半導体チップをフェースダウンにより基板に対してフリップチップ実装した場合はバンプによる接続手段となるため金属細線の使用はない。
そして図９に示すように、配線基板３の上面領域の全面を封止樹脂６により封止する。この封止樹脂６による上面封止はトランスファーモールドにより行うもので、配線基板３の搬送部分等のマージン領域を除いた実質的な全面を封止するものである。またこの段階では、封止樹脂６による配線基板３の上面の封止により、略直方体形状が形成されるものである。なお図９（ａ）においては配線電極１，半導体チップ４の各構成を透過した状態を破線で示しており、金属細線は省略している。
次に図１０に示すように、配線基板３上の各半導体チップ４単位の切断領域の封止樹脂６の面に対して、幅広の第１の回転ブレードで封止樹脂６を研削して削除し、封止樹脂の上面の周辺部を断面形状でベベル形状にし、斜辺部１０を形成する。ここでは略直方体形状の封止樹脂６の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂６を削除するものであり、本実施形態では３５［％］の封止樹脂６を削除している。また回転ブレードによる研削においては封止樹脂６を研削して配線基板３の上面を露出させるものではなく、配線基板３の上面には薄厚の封止樹脂６を残存させて研削するものである。これにより配線基板３の上面保護は確保できる。なお、封止樹脂６の面上の半導体チップごとの切断領域の区切りラインについては、区切り目印、例えばけがき線や凹凸を封止樹脂６上に予め形成しておいてもよいし、赤外線で区切り領域を認識してもよい。
また幅広の第１の回転ブレードについては、通常の半導体ウェハーのダイシング工程で用いているブレードは５０［μｍ］程度の幅のブレードであるのに対して、本実施形態では１０００［μｍ］の幅であって、ブレードの断面形状がベベル形状のベベルブレードを用いている。これにより配線基板３上の封止樹脂６を研削して除去するとともに、研削後の封止樹脂６の形状をベベル形状とし、斜辺部１０を形成できるものである。またブレード幅については、基板上に搭載された半導体チップと半導体チップとの間隔に合わせ、１回のブレード研削でブレード両端に位置する半導体チップの封止樹脂の上面周辺部を研削できる幅を設定する。
次に図１１に示すように、上面が封止樹脂６で全面封止され、各半導体チップ４単位の封止樹脂６の領域において、斜辺部１０が形成された配線基板３に対して、前工程で用いた第１のブレードよりも幅の狭い第２のブレードで配線基板３を封止樹脂６とともに切断し、各半導体チップ４単位に分割して個片化された半導体装置１１を得る。ここでは回転ブレードにより分割用の区切りラインに沿って各半導体チップ４単位に切断するものである。ここで得られた半導体装置１１の構造としては図１，図２，図３，図４に示した構造と同一であり、半導体装置１１の封止樹脂６の上面周辺部は封止樹脂が削除されて斜辺部１０を有し、配線基板３の周辺上面には薄厚の封止樹脂６が残存しているものである。そして略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂６が削除されて斜辺部を形成しているものである。
また回転ブレードによる切断の際は、配線基板３に設けた分割用の区切りラインに沿って切断することにより、精度よく個片状の半導体装置を得ることができる。通常、この回転ブレードによる分割は、半導体製造工程で用いられるダイシング設備によって行うものである。また個片に分割切断する際、基板の底面側から切断する場合と、基板上面の封止樹脂６側から切断する場合とがあるが、本実施形態では配線基板３の底面側から切断している。これにより配線基板を安定に保持した状態で切断できる。
個片化した各半導体装置に対しては、後工程として配線基板３の底面の外部パッド電極に半田ボールを付設してボール電極２を形成し、外部端子を構成する。または配線基板を切断して個片化した半導体装置を形成する前に、配線基板全体に対して、配線基板の底面の外部パッド電極上にボール電極を１枚の基板単位で形成することにより効率よくボール電極を形成できる。
以上のように本実施形態の半導体装置の製造方法は、複数個の半導体チップを搭載可能な大型の基板を用いて、最終的に一括切断で個片の半導体装置に分離するという工程を用い、ダイシング工程と同様に幅広の回転ブレードで封止樹脂の量を研削除去して軽量化を実現したＢＧＡ型の半導体装置を効率よく製造できるものである。
次に本発明の半導体装置の第２の実施形態について説明する。
本実施形態の半導体装置は基本構成として、その上面に複数の半導体チップが搭載され、その上面の全面が封止樹脂で一括封止された配線基板に対して、個々の半導体装置単位に切断して形成された半導体装置である。
図１２，図１３，図１４および図１５は本実施形態の半導体装置を示す図であり、図１２は平面図、図１３は底面図、図１４は図１２のＤ−Ｄ１箇所の断面図、図１５は図１２のＥ−Ｅ１箇所の断面図である。
図１２，図１３，図１４および図１５に示すように、本実施形態の半導体装置は、上面に配線電極１と底面に配線電極と電気的に接続した外部パッド電極（図示せず）を有した配線基板３と、その配線基板３に底面が接着されて搭載された半導体チップ４と、その半導体チップ４の電極と配線基板３の配線電極１とを接続した金属細線５と、配線基板３の上面の半導体チップ４の一部、金属細線５の領域を封止した封止樹脂６とよりなり、半導体チップ４の金属細線５の接続領域以外の上面は封止樹脂６から露出されている半導体装置であり、配線基板３の底面の外部パッド電極上にはボール電極２が付設されて外部端子を構成している。そして封止樹脂６の上面周辺部は封止樹脂の一部が削除されて斜辺部１０を有しているものである。また配線基板３の上面周辺部には薄厚の封止樹脂６が残存しているものである。
ここで本実施形態の半導体装置は、封止樹脂６の上面周辺部は封止樹脂６が削除されて斜辺部１０を有しており、図１４，図１５に示すように、破線で示した仮想の略直方体形状の封止樹脂６の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂が削除されて斜辺部１０を形成している。さらに仮想の略直方体形状の封止樹脂６の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂を除くことにより半導体チップ４の上面を露出させている。これにより全体の４０［％］以上の封止樹脂を削除しているものである。そして配線基板の上面には薄厚の封止樹脂６が残存しているものである。これにより半導体チップ４の金属細線５の接続領域以外の上面の封止樹脂と、封止樹脂の上面周辺部の封止樹脂とが削除され、４０［％］以上の封止樹脂量を低減させ、半導体装置として軽量化できるものである。
すなわち本実施形態の半導体装置では、配線基板３上の半導体チップ４、および配線基板３の配線電極１と半導体チップ４とを接続した金属細線５の領域については封止樹脂６により保護し、他の半導体チップ４上面や配線基板３の上面部分の封止樹脂については必要以外の部分の封止樹脂を大幅に削除して軽量化を実現しているものである。
本実施形態では封止樹脂６の上面周辺部をベベルカットすることにより大幅に封止樹脂量を削減するとともに、半導体チップ４の上面の金属細線領域以外の領域の封止樹脂を除いて露出させ、仮想の略直方体形状の封止樹脂６の体積を１００［％］とした場合、その内の５５［％］の封止樹脂を削除し、封止樹脂量の削減により重量を低減させ、全体として軽量なＢＧＡ型の半導体装置を実現している。
本実施形態では配線基板３に搭載する半導体チップ４は１つであるが、２つ以上の半導体チップを積層して搭載した場合には、配線基板の上面を封止する封止樹脂量は増大するが、本実施形態での構成を採用することにより、大幅に封止樹脂の量を削減でき、チップスタック構造のＢＧＡ型の半導体装置においてもその重量の軽量化を実現できるものである。
もちろん本実施形態の半導体装置は、封止樹脂６の上面部分は斜辺部１０を有しているので、外部からの衝撃による封止樹脂６の割れ、カケを防止できるものである。したがって二次実装時の封止樹脂６の割れた欠片が実装基板上に残存して実装の妨げとなることを防止できる。
また本実施形態の半導体装置において、配線基板３に付設されたボール電極２は半田ボールであり、実装基板への二次実装の際の高接続信頼性のために付設されている。またその配置においては配線基板３の底面に対して格子状に配置されているものである。
次に本発明の第２の実施形態で説明したＢＧＡ型の半導体装置の製造方法の一実施形態について説明する。図１６〜図２２は本実施形態の半導体装置の製造方法を示す図であり、図１６（ａ）は平面図、図１６（ｂ）は断面図、図１６（ｃ）は底面図である。また図１７〜図２２において、（ａ）は平面図、（ｂ）は断面図であり、図２０（ａ）においては一部、内部構造を透過した平面図としている。
まず図１６を参照して本実施形態で用いる配線基板について説明する。
図１６に示すように、絶縁性樹脂より構成され、上面に複数の配線電極１を備え、底面にその配線電極と基板内部で電気的に接続した外部パッド電極８を備えた大型の半導体チップ搭載用の配線基板３を用意する。外部パッド電極８は後工程でボール電極が付設される部分である。またここで用意する配線基板３は、１枚の基板に複数の半導体チップを搭載し、その後で個々の半導体装置に分割することができる大型の基板を用意するものである。図１６中、破線で示した領域が個々の半導体装置に分割される際の区切りラインである。また図１６（ａ）において、各配線電極１で包囲された中央領域が半導体チップを搭載するボンディング位置を構成するものである。
本実施形態の半導体装置の製造方法としては、まず図１７に示すように、図１６に示したような上面に配線電極１を有した配線基板３を用意する。
そして図１８に示すように、配線基板３の上面の各ボンディング位置に対して各々、半導体チップ４をその上面側を上にして接着剤により接着固定して搭載する。また半導体チップ４の基板搭載については、配線電極の配置設計により基板に対してフリップチップ実装でもよい。
次に図１９に示すように、配線基板３上に搭載した半導体チップ４の電極パッド（図示せず）と配線基板３の上面に設けられた配線電極１とを金属細線５により電気的に接続する。なお本実施形態では前述の通り、半導体チップ４をその主面を上にして基板に搭載した構造により、金属細線５による電気的接続手段を示しているが、半導体チップをフェースダウンにより基板に対してフリップチップ実装した場合はバンプによる接続手段となるため金属細線の使用はない。
そして図２０に示すように、少なくとも配線基板３の上面の各半導体チップ４、金属細線５の外囲を封止樹脂６で一括封止する。この工程では選択封止を行い、シート材を半導体チップ４の金属細線５が接続された領域以外の上面に密着させ、かつ保護機能を有した封止金型で半導体チップ４の露出させるべき面をカバーした状態で封止する。このシート材、保護機能を有した封止金型による樹脂封止で、半導体チップ４の金属細線５の接続領域以外の上面を封止樹脂６から露出させて封止することができる。この半導体チップ４の封止樹脂６からの露出により、本来の封止樹脂の封止量に対して２０［％］の封止樹脂を削除できる。
またこの封止樹脂６による上面封止はトランスファーモールドにより行うもので、配線基板３の搬送部分等のマージン領域を除いた実質的な全面を封止するものである。またこの段階では、封止樹脂６による配線基板３の上面の封止により、半導体チップ露出面を除いて略直方体形状が形成されるものである。なお図２０（ａ）においては配線電極１，半導体チップ４の各構成を透過した状態を破線で示しており、金属細線は省略している。
次に図２１に示すように、配線基板３上の各半導体チップ４単位の切断領域の封止樹脂６の面に対して、幅広の第１の回転ブレードで封止樹脂６を研削して削除し、封止樹脂の上面の周辺部を断面形状でベベル形状にし、斜辺部１０を形成する。ここでは略直方体形状の封止樹脂６の体積を１００［％］とした場合、その内の２０［％］以上の封止樹脂６を削除するものであり、本実施形態では３５［％］の封止樹脂６を削除している。また回転ブレードによる研削においては封止樹脂６を研削して配線基板３の上面を露出させるものではなく、配線基板３の上面には薄厚の封止樹脂６を残存させて研削するものである。これにより配線基板３の上面保護は確保できる。なお、封止樹脂６の面上の半導体チップごとの切断領域の区切りラインについては、区切り目印、例えばけがき線や凹凸を封止樹脂６上に予め形成しておいてもよいし、赤外線で区切り領域を認識してもよい。
また幅広の第１の回転ブレードについては、通常の半導体ウェハーのダイシング工程で用いているブレードは５０［μｍ］程度の幅のブレードであるのに対して、本実施形態では１０００［μｍ］の幅であって、ブレードの断面形状がベベル形状のベベルブレードを用いている。これにより配線基板３上の封止樹脂６を研削して除去するとともに、研削後の封止樹脂６の形状をベベル形状とし、斜辺部１０を形成できるものである。またブレード幅については、基板上に搭載された半導体チップと半導体チップとの間隔に合わせ、１回のブレード研削でブレード両端に位置する半導体チップの封止樹脂の上面周辺部を研削できる幅を設定する。
次に図２２に示すように、半導体チップ４の金属細線５で接続された領域以外の上面が露出され、それ以外の上面が封止樹脂６で全面封止され、各半導体チップ４単位の封止樹脂６の領域において、斜辺部１０が形成された配線基板３に対して、前工程で用いた第１のブレードよりも幅の狭い第２のブレードで配線基板３を封止樹脂６とともに切断し、各半導体チップ４単位に分割して個片化された半導体装置１２を得る。ここでは回転ブレードにより分割用の区切りラインに沿って各半導体チップ４単位に切断するものである。ここで得られた半導体装置１２の構造としては図１２，図１３，図１４，図１５に示した構造と同一であり、半導体装置１２の半導体チップ４の上面の一部は封止樹脂６から露出し、また封止樹脂６の上面周辺部は封止樹脂６が削除されて斜辺部１０を有し、配線基板３の周辺上面には薄厚の封止樹脂６が残存しているものである。そして略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の２０［％］の封止樹脂が除去されて半導体チップ４の上面が露出し、さらに２０［％］以上の封止樹脂６が削除されて斜辺部１０を形成しているものであり、トータルで４０［％］以上の封止樹脂６が削除されて軽量化を実現しているものである。
また回転ブレードによる切断の際は、配線基板３に設けた分割用の区切りラインに沿って切断することにより、精度よく個片状の半導体装置を得ることができる。通常、この回転ブレードによる分割は、半導体製造工程で用いられるダイシング設備によって行うものである。また個片に分割切断する際、基板の底面側から切断する場合と、基板上面の封止樹脂６側から切断する場合とがあるが、本実施形態では配線基板３の底面側から切断している。これにより配線基板を安定に保持した状態で切断できる。
個片化した各半導体装置に対しては、後工程として配線基板３の底面の外部パッド電極に半田ボールを付設してボール電極２を形成し、外部端子を構成する。または配線基板を切断して個片化した半導体装置を形成する前に、配線基板全体に対して、配線基板の底面の外部パッド電極上にボール電極を１枚の基板単位で形成することにより効率よくボール電極を形成できる。
以上のように本実施形態の半導体装置の製造方法は、複数個の半導体チップを搭載可能な大型の基板を用いて、最終的に一括切断で個片の半導体装置に分離するという工程を用い、封止樹脂の量を削減して軽量化を実現したＢＧＡ型の半導体装置を効率よく製造できるものである。
以上、本発明の各実施形態で説明した通り、ＢＧＡ型の半導体装置において、近将来に要望される電子機器の小型軽量化に対応するために、半導体装置を構成している封止樹脂の量を低減し、全体を軽量化することができる。本実施形態では、半導体装置を構成している配線基板、半導体チップ、金属細線等の電気的な接続手段、封止樹脂、ボール電極などの各構成において、軽量化に大きく貢献できる封止樹脂に着目し、半導体装置として信頼性上に影響なく、効率よく封止樹脂の量を削除し、半導体チップが複数個、積層されて配線基板に搭載され、封止樹脂の増大がおこっても、軽量化を達成できるものである。
１ 配線電極
２ ボール電極
３ 配線基板
４ 半導体チップ
５ 金属細線
６ 封止樹脂
７ 斜辺部
８ 外部パッド電極
９ 半導体装置
１０ 斜辺部
１１ 半導体装置
１２ 半導体装置

Claims (4)

  1. 上面に配線電極と底面に前記配線電極と電気的に接続した外部電極を有した配線基板と、前記配線基板にその底面が接着されて搭載された半導体チップと、
    前記半導体チップの電極と前記配線基板の配線電極とを接続した金属細線と、
    前記配線基板の上面の前記半導体チップの一部、金属細線の領域を封止した封止樹脂とを備え、
    前記半導体チップの金属細線の接続領域以外の上面は封止樹脂から露出されていることを特徴とする半導体装置。
  2. 封止樹脂の上面周辺部は封止樹脂が削除されて斜辺を有し、配線基板の上面には薄厚の封止樹脂が残存していることを特徴とする請求項１に記載の半導体装置。
  3. 略直方体形状の封止樹脂の体積を１００［％］とした場合、その内の４０［％］以上の封止樹脂が削除されていることを特徴とする請求項１に記載の半導体装置。
  4. 少なくとも搭載する半導体チップ単位でその上面に配線電極と底面に前記配線電極と電気的に接続した外部電極を有した配線基板を用意する工程と、
    前記配線基板の上面に対して、複数の半導体チップを接着する工程と、
    前記半導体チップの電極と前記配線基板の配線電極とを各々金属細線により電気的に接続する工程と、
    少なくとも前記配線基板の上面の各半導体チップ、金属細線の外囲を封止樹脂で封止する工程と、
    前記配線基板を切断し、各半導体チップ単位に分割して半導体装置を得る工程とを備え、
    少なくとも前記配線基板の上面の各半導体チップ、金属細線の外囲を封止樹脂で封止する工程は、シート材を前記半導体チップの金属細線が接続された領域以外の上面に密着させた状態で封止し、前記半導体チップの金属細線の接続領域以外の上面を封止樹脂から露出させて封止する工程であることを特徴とする半導体装置の製造方法。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0414853A (ja) * 1990-05-08 1992-01-20 Seiko Epson Corp 半導体パッケージ装置
JPH07302809A (ja) * 1994-04-28 1995-11-14 Oki Electric Ind Co Ltd 樹脂封止型半導体装置とその製造方法
JPH0846091A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd ボールグリッドアレイ半導体装置
JPH09304211A (ja) * 1996-05-15 1997-11-28 Omron Corp 静電容量型圧力センサのパッケージング構造およびパッケージング方法
JPH1034699A (ja) * 1996-07-23 1998-02-10 Apic Yamada Kk Ｓｏｎパッケージの樹脂封止方法及び樹脂封止装置
JPH1126652A (ja) * 1997-06-27 1999-01-29 Nec Corp 半導体装置
JPH11289031A (ja) * 1998-03-31 1999-10-19 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2000124344A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp 樹脂封止型半導体装置及びその製造方法
JP2001196505A (ja) * 1999-11-05 2001-07-19 Sony Corp 半導体チップ表面露出型の樹脂封止半導体パッケージ
JP4451559B2 (ja) * 2000-10-26 2010-04-14 パナソニック株式会社 半導体装置およびその製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0414853A (ja) * 1990-05-08 1992-01-20 Seiko Epson Corp 半導体パッケージ装置
JPH07302809A (ja) * 1994-04-28 1995-11-14 Oki Electric Ind Co Ltd 樹脂封止型半導体装置とその製造方法
JPH0846091A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd ボールグリッドアレイ半導体装置
JPH09304211A (ja) * 1996-05-15 1997-11-28 Omron Corp 静電容量型圧力センサのパッケージング構造およびパッケージング方法
JPH1034699A (ja) * 1996-07-23 1998-02-10 Apic Yamada Kk Ｓｏｎパッケージの樹脂封止方法及び樹脂封止装置
JPH1126652A (ja) * 1997-06-27 1999-01-29 Nec Corp 半導体装置
JPH11289031A (ja) * 1998-03-31 1999-10-19 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2000124344A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp 樹脂封止型半導体装置及びその製造方法
JP2001196505A (ja) * 1999-11-05 2001-07-19 Sony Corp 半導体チップ表面露出型の樹脂封止半導体パッケージ
JP4451559B2 (ja) * 2000-10-26 2010-04-14 パナソニック株式会社 半導体装置およびその製造方法

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