JP2009239185A - Build-up multilayer wiring board and manufacturing method therefor - Google Patents
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Abstract
【課題】コア基板に形成された導体層及びその内部に充填された充填物とを有するスルーホール、及び前記スルーホールと前記導体層を接続するためのスルーホールランド部をスルーホール開口部に具備するビルドアップ多層配線基板において、スルーホールとその開口部のスルーホールランドとの位置合わせを容易にして確実に接続するためにスルーホールランドの径を大きくせざるを得ないため、逆にスルーホールの密度を上げられずかつ特性インピーダンスの不整合の原因となっている。
【解決手段】スルーホールランド部が、該スルーホールの外径と等しい板状の基部と、該板状基部の少なくとも一方の面に形成された凸部を有する錨状形状をなし、前記凸部が前記スルーホールもしくは前記充填物に嵌合するように固定されていることを特徴とするビルドアップ多層配線基板。
【選択図】図１A through hole having a conductor layer formed on a core substrate and a filling material filled in the conductor layer, and a through hole land for connecting the through hole and the conductor layer are provided in the through hole opening. In a build-up multilayer wiring board, the through-hole land must be increased in diameter in order to easily and reliably connect the through-hole to the through-hole land of the opening. This is a cause of mismatch in characteristic impedance.
The through hole land portion has a bowl-like shape having a plate-like base portion having an outer diameter equal to the outer diameter of the through-hole and a convex portion formed on at least one surface of the plate-like base portion. Is fixed so as to be fitted into the through hole or the filler.
[Selection] Figure 1
Description
本発明は、ビルドアップ多層配線基板に係り、特に、電気信号の伝送効率を向上させるビルドアップ多層配線基板のスルーホールランド構造及びその製造方法に関する。 The present invention relates to a build-up multilayer wiring board, and more particularly to a through-hole land structure of a build-up multilayer wiring board that improves electric signal transmission efficiency and a method for manufacturing the same.
電子機器において扱うべき情報量は近年の情報技術の進歩によって飛躍的に増大している。大量の情報を処理するためには、半導体素子単体の処理速度を向上させることも重要ではあるが、それと同時に、半導体素子間で受送信する情報量を増やすことも求められている。受送信する情報量を増やすためには、半導体素子間のチャネル数を増やす、あるいは高速信号(以下単に高速信号と記す場合、その周波数は５００ＭＨｚ以上とする)を受送信に使用するなどの手法を考えることができる。 The amount of information to be handled in electronic devices has increased dramatically due to recent advances in information technology. In order to process a large amount of information, it is important to improve the processing speed of a single semiconductor element. At the same time, it is also required to increase the amount of information transmitted and received between semiconductor elements. In order to increase the amount of information to be transmitted / received, a method such as increasing the number of channels between semiconductor elements, or using a high-speed signal (hereinafter simply referred to as a high-speed signal, the frequency is 500 MHz or more) for transmission / reception, etc. Can think.
半導体素子間を行き来する信号の経路となるのが、半導体素子が搭載されるビルドアップ多層配線基板に形成される導体部分である。ビルドアップ多層配線基板においては、コア基板を中心に導体層と絶縁層が交互に積層され、信号は導体層上に形成された配線パターン、あるいは導体層間を接続するスルーホール・ビアホールを使って伝送される。 A path of a signal traveling between the semiconductor elements is a conductor portion formed on the build-up multilayer wiring board on which the semiconductor elements are mounted. In build-up multilayer wiring boards, conductor layers and insulating layers are alternately stacked around the core board, and signals are transmitted using wiring patterns formed on the conductor layers or through holes and via holes connecting the conductor layers. Is done.
信号の経路を構成する要素のうち、配線パターンについてはサブトラクティブ法などのプロセスで作成される。また、スルーホールやビアホールは、絶縁層にドリルもしくはレーザで穴あけ加工を施した後、穴の内部を導体めっきすることで形成される。 Among the elements constituting the signal path, the wiring pattern is created by a process such as a subtractive method. Further, the through hole and the via hole are formed by conducting a conductor or plating the inside of the hole after drilling the insulating layer with a drill or a laser.
スルーホール・ビアホールのための穴あけ加工を行う際には、他の配線パターンに対してμｍ単位で位置合わせを行う必要がある。しかし、その位置合わせ精度は完全ではないため、配線パターンのうち、スルーホール・ビアホールの上下の開口部にあたる部分には、スルーホールランドと呼ばれる、配線やビアホール・スルーホール本体と比較して面積が広くなった部分が形成される。 When drilling for through holes and via holes, it is necessary to align the position with respect to other wiring patterns in units of μm. However, since the alignment accuracy is not perfect, the area of the wiring pattern that corresponds to the upper and lower openings of the through hole / via hole is called a through hole land, compared to the wiring and via hole / through hole body. A widened part is formed.
ビルドアップ多層配線基板を一般的な半導体インターポーザとして用いる場合、一面が半導体素子の実装面・他方の面がプリント基板などに搭載する面であるので、半導体素子間の信号は、すべてスルーホール・ビアホールといった層間接続のための構造物(以下、層間接続構造)を通過する。そのため、多数の入出力端子を持つ半導体素子に対応するインターポーザには、信号の配線となる層間接続構造を多数設ける必要がある。 When a build-up multilayer wiring board is used as a general semiconductor interposer, one side is the mounting surface of the semiconductor element and the other side is the surface that is mounted on the printed circuit board, so all signals between the semiconductor elements are through-holes and via holes. It passes through a structure for interlayer connection (hereinafter referred to as an interlayer connection structure). Therefore, an interposer corresponding to a semiconductor element having a large number of input / output terminals needs to be provided with a large number of interlayer connection structures serving as signal wiring.
多層配線基板を用いて高速信号を伝送する場合、配線の特性インピーダンスを無視することはできない。配線の途中に特性インピーダンスが異なる層間接続構造がある場合、その接続界面で高速信号が反射され、特に高速信号の伝送効率が低下するためである。 When a high-speed signal is transmitted using a multilayer wiring board, the characteristic impedance of the wiring cannot be ignored. This is because when there is an interlayer connection structure with different characteristic impedances in the middle of the wiring, a high-speed signal is reflected at the connection interface, and in particular the transmission efficiency of the high-speed signal is reduced.
ギガヘルツ帯の高速信号に対応するビルドアップ多層配線基板の場合、配線パターンはすべてストリップライン構造など、特性インピーダンスを一定に保つことが可能な構造をとっている。 In the case of a build-up multilayer wiring board that supports high-speed signals in the gigahertz band, all wiring patterns have a structure that can maintain a constant characteristic impedance, such as a stripline structure.
また、層間接続構造部のうち、スルーホール本体に関しては、電源・グランドラインのスルーホールを適切に配置する、あるいは信号配線となるスルーホールを同軸構造とするなど、特性インピーダンスを一定に保つ対策が知られている。(例えば、特許文献1参照)
しかし、特許文献１では、スルーホールランドに特性インピーダンス制御の対策はなんら施されておらず、スルーホールランドの特性インピーダンスは配線・同軸スルーホールの特性インピーダンスと大きく異なっている。そのため、スルーホールランドとスルーホ
ールの境界において高速信号の反射・伝送効率の低下が起こる。
However, in Patent Document 1, no measures for controlling the characteristic impedance are applied to the through hole land, and the characteristic impedance of the through hole land is significantly different from the characteristic impedance of the wiring / coaxial through hole. Therefore, the reflection / transmission efficiency of high-speed signals is reduced at the boundary between the through-hole land and the through-hole.
導体素子の入出力端子数は、受送信する情報量に比例して増加する。半導体インターポーザを、インターポーザの面積を一定に保ったまま端子数の多い半導体素子に対応させるには、スルーホールの密度を含む、配線の収容密度を高める必要がある。 The number of input / output terminals of the conductor element increases in proportion to the amount of information transmitted and received. In order for the semiconductor interposer to correspond to a semiconductor element having a large number of terminals while keeping the area of the interposer constant, it is necessary to increase the accommodation density of wiring including the density of through holes.
しかし、スルーホールランドの存在がスルーホールの密度を高める際の妨げとなる。隣接する配線間のクロストークを防ぐため、スルーホールとスルーホールの間、あるいはスルーホールランドとスルーホールランドの間には一定の間隔を確保する必要があるが、スルーホールランドの径はスルーホールの径より大きいため、スルーホールランド間に必要な間隔を設けた場合、スルーホールのピッチは許容される最小限の間隔よりも広くなるため、スルーホールの単位面積あたりの密度を高められないという問題がある。 However, the presence of through-hole lands hinders the increase in through-hole density. In order to prevent crosstalk between adjacent wires, it is necessary to secure a certain distance between the through hole or between the through hole land and the through hole land. Because it is larger than the diameter of the through hole lands, if the necessary space between the through hole lands is provided, the pitch of the through holes becomes wider than the minimum allowable space, so the density per unit area of the through holes cannot be increased. There's a problem.
また、特に高速信号に対応する半導体インターポーザにおいては、信号の配線となるすべての部分で特性インピーダンスを整合させて、伝送効率が低下しないよう設計しなければならない。しかし、スルーホール本体よりも径の大きいスルーホールランドを設けると、スルーホールランドと、ランドにはさまれたスルーホールとの間に特性インピーダンスの不整合が生じるため、スルーホールランドでの信号の反射が増大し、それに伴い信号の伝送効率が低下するという問題もある。 In particular, in a semiconductor interposer corresponding to a high-speed signal, it is necessary to design the characteristic impedance to be matched in all parts that become signal wiring so that the transmission efficiency does not decrease. However, if a through-hole land having a diameter larger than that of the through-hole body is provided, a characteristic impedance mismatch occurs between the through-hole land and the through-hole sandwiched between the lands. There is also a problem in that reflection increases and the signal transmission efficiency decreases accordingly.
従って、本発明が解決しようとする課題は、スルーホールとその開口部のランドとの位置合わせを容易にして確実に接続するためにランドの径を大きくせざるを得ないということが、逆にスルーホールの密度を上げられずかつインピーダンスの不整合等上記問題の原因であるという認識にたって、位置合わせが不要なランド構造を具備するビルドアップ多層配線基板及びその製造方法を提供することである。 Accordingly, the problem to be solved by the present invention is that the diameter of the land must be increased in order to facilitate and reliably connect the through hole and the land of the opening. It is to provide a build-up multilayer wiring board having a land structure that does not require alignment, and a method for manufacturing the same, in recognition of the fact that the density of through-holes cannot be increased and that the above-mentioned problems such as impedance mismatching are the cause. .
本発明の請求項１にかかる発明は、少なくとも、コア基板の両面に複数の絶縁層と導体層が交互に積層され、前記コア基板が、孔部側面に形成された孔部導体層及びその内部に充填された充填物とを有するスルーホール、及び前記孔部導体層と前記導体層を接続するためのスルーホールランド部をスルーホール開口部に具備するビルドアップ多層配線基板において、前記スルーホールランド部が、前記スルーホールの外径と等しい板状の基部と、前記板状基部の少なくとも一方の面に形成された凸部を有する錨状形状をなし、前記凸部が前記スルーホールもしくは前記充填物に嵌合するように固定されていることを特徴とするビルドアップ多層配線基板である。 According to the first aspect of the present invention, at least a plurality of insulating layers and conductor layers are alternately laminated on both surfaces of a core substrate, and the core substrate is formed with a hole conductor layer formed on a hole side surface and the inside thereof. In the build-up multilayer wiring board, the through-hole land having a through-hole having a filler filled therein, and a through-hole land portion for connecting the hole conductor layer and the conductor layer in the through-hole opening, The portion has a plate-like shape having a plate-like base portion equal to the outer diameter of the through-hole and a convex portion formed on at least one surface of the plate-like base portion, and the convex portion is the through-hole or the filling A build-up multilayer wiring board characterized by being fixed so as to be fitted to an object.
本発明の請求項２にかかる発明は、前記スルーホールランド部の板状基部に凸部が形成されていない面上にビアホールを形成し、前記導体層と電気的に接続することを特徴とする請求項１に記載のビルドアップ多層配線基板である。 The invention according to claim 2 of the present invention is characterized in that a via hole is formed on a surface of the plate-like base portion of the through-hole land portion on which a convex portion is not formed and is electrically connected to the conductor layer. A build-up multilayer wiring board according to claim 1.
本発明の請求項３にかかる発明は、前記スルーホールランド部の板状基部の両面に凸部が形成され、前記凸部の一方が孔部導体層、他方が前記導体層と電気的に接続するために用いられていることを特徴とする請求項１又は請求項２に記載のビルドアップ多層配線基板である。 In the invention according to claim 3 of the present invention, convex portions are formed on both surfaces of the plate-like base portion of the through-hole land portion, and one of the convex portions is electrically connected to the hole conductor layer and the other is electrically connected to the conductor layer. The build-up multilayer wiring board according to claim 1 or 2, wherein the build-up multilayer wiring board is used.
本発明の請求項４にかかる発明は、前記板状基部及び凸部が円盤状あるいは円筒状の形状であることを特徴とする請求項１から請求項３のいずれか１項に記載のビルドアップ多
層配線基板である。
The invention according to claim 4 of the present invention is the build-up according to any one of claims 1 to 3, wherein the plate-like base portion and the convex portion have a disk shape or a cylindrical shape. It is a multilayer wiring board.
本発明の請求項５にかかる発明は、少なくとも下記に記載のa) 〜 d)工程を含むことを特徴とする請求項１から請求項４のいずれか１項に記載のビルドアップ多層配線基板の製造方法である。
a) コア基板にスルーホールを形成し、その後導体めっきによりコア基板全面及びスルーホール内面に孔部導体層を形成する工程、
b) スルーホール内に充填物を充填する工程、
c) 前記充填物に、請求項１に記載のスルーホールランド部の凸部が嵌合する径の穴加工を行う工程、
d) 前記穴に該スルーホールランド部の凸部を合せて圧入する工程。
The invention according to claim 5 of the present invention includes at least the following steps a) to d): The build-up multilayer wiring board according to any one of claims 1 to 4 It is a manufacturing method.
a) forming a through hole in the core substrate and then forming a hole conductor layer on the entire surface of the core substrate and the inner surface of the through hole by conductor plating;
b) filling the through hole with a filler,
c) a step of drilling a hole having a diameter into which the convex portion of the through-hole land portion according to claim 1 is fitted to the filler;
d) A step of press-fitting the through hole land portion with the convex portion in the hole.
本発明の請求項６にかかる発明は、少なくとも下記に記載のa’) 〜 d’)の工程を含むことを特徴とする請求項１から請求項４のいずれか１項に記載のビルドアップ多層配線基板の製造方法である。
a') コア基板にスルーホールを形成し、その後導体めっきによりコア基板全面及びスルーホール内面に孔部導体層を形成する工程、
b') スルーホール内に充填物を充填する工程、
c') 前記充填物が、請求項１に記載のスルーホールランド部の凸部を挿入可能な程度の硬度を有する状態において、スルーホール充填物にスルーホールランド部の凸部を合わせて圧入する工程、
d') 充填物を硬化させて、スルーホールランドを固定する工程。
The invention according to claim 6 of the present invention includes at least the steps a ′) to d ′) described below: The build-up multilayer according to any one of claims 1 to 4 It is a manufacturing method of a wiring board.
a ') forming a through hole in the core substrate and then forming a hole conductor layer on the entire surface of the core substrate and the inner surface of the through hole by conductor plating;
b ') filling the through hole with a filler,
c ′) In a state where the filler has a hardness enough to allow insertion of the convex portion of the through-hole land portion according to claim 1, the convex portion of the through-hole land portion is press-fitted together with the through-hole filler. Process,
d ') A step of curing the filler to fix the through-hole lands.
本発明の請求項７にかかる発明は、少なくとも下記に記載のa’’) 〜 d’’)の工程を含むことを特徴とする請求項１から請求項４のいずれか１項に記載のビルドアップ多層配線基板の製造方法である。
a'') コア基板にスルーホールを形成し、その後導体めっきによりコア基板全面及びスルーホール内面に孔部導体層を形成する工程、
b'') スルーホール内に充填物を充填する工程、
c'') スルーホール内に、請求項１に記載のスルーホールランド部の一方の凸部を圧入し、他方の凸部をスルーホールと反対側に突出させる工程、
d'') スルーホールランドを形成したコア基板に、ビルドアップ材料を、該スルーホールランド部の突出した凸部が貫通するような条件で加熱加圧ラミネートする工程。
The invention according to claim 7 of the present invention includes at least the steps a ″) to d ″) described below: The build according to any one of claims 1 to 4 It is a manufacturing method of an up multilayer wiring board.
a '') forming a through hole in the core substrate and then forming a hole conductor layer on the entire surface of the core substrate and the inner surface of the through hole by conductor plating;
b '') filling the through hole with a filler,
c '') press-fitting one convex portion of the through-hole land portion according to claim 1 into the through-hole and projecting the other convex portion to the opposite side of the through-hole;
d '') A step of laminating the build-up material on the core substrate on which the through-hole lands are formed under the condition that the projecting convex portions of the through-hole lands penetrate.
本発明によれば、スルーホール本体に外径が等しいスルーホールランドを形成することが可能となるため、スルーホールランドの径に制限されること無くスルーホールのピッチを設定でき、入出力端子数の多い半導体素子に対応したインターポーザを製造できる。 According to the present invention, it is possible to form through-hole lands having the same outer diameter in the through-hole body, so that the pitch of the through-holes can be set without being restricted by the diameter of the through-hole lands, and the number of input / output terminals It is possible to manufacture an interposer corresponding to many semiconductor elements.
また、本発明によってスルーホール本体に外径が等しいスルーホールランドを形成することで、スルーホール-スルーホールランド間での特性インピーダンス整合が得られ、高速信号の反射防止・信号の伝送効率の向上が達成できる。 In addition, by forming through-hole lands with the same outer diameter in the through-hole body according to the present invention, characteristic impedance matching between the through-hole and the through-hole lands can be obtained, anti-reflection of high-speed signals and improvement of signal transmission efficiency Can be achieved.
さらにまた、スルーホールランドにビアホールをスタックした構造を持つ基板に本発明を適用することで、信号の伝送効率向上とビアホール加工精度の両立が可能となる。伝送特性を改善するためにスルーホールランドの径を縮小すると、定法でスタックビアを加工する際に位置合わせが困難になる。しかし、請求項３に示すように、スルーホールランドと層間を接続する導体を一体に形成することで、ビアホール加工の難易度を上昇させること無く、スルーホールランド径を縮小することが可能となる。 Furthermore, by applying the present invention to a substrate having a structure in which via holes are stacked on through-hole lands, it is possible to improve both signal transmission efficiency and via hole processing accuracy. If the diameter of the through-hole land is reduced in order to improve the transmission characteristics, alignment becomes difficult when processing the stacked via by a regular method. However, as shown in claim 3, by integrally forming the conductor connecting the through-hole land and the interlayer, it is possible to reduce the through-hole land diameter without increasing the difficulty of via hole processing. .
以下、本発明の実施形態を、図を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、本発明になるビルドアップ多層配線基板の一例について、特徴的な一部分の側断面図を示している。 FIG. 1 is a side sectional view of a characteristic part of an example of a build-up multilayer wiring board according to the present invention.
本発明によるビルドアップ多層配線基板１００は、絶縁樹脂１と導体層２を積層したコア基板と、コア基板の両面に交互に積層された絶縁層３、導体層４からなる。コア基板にはスルーホール１１が穿設され、スルーホール内面はコア基板両面の導通を確保するため導体１２でめっきされており、さらにその内部は充填物１３で充填されている。コア基板表面の導体層で閉塞されており、スルーホール内面の導体１２（孔部導体層）と配線パターンとを電気的に接続している。スルーホールランド（以下、ランドとも記す）を組成する部材１４の詳細な断面形状を図２に示した。部材１４は、スルーホール外径と等しい直径のランド部となる板状の基部１４１（以下、単に基部と記す）と、基部から突出してスルーホールランド全体をスルーホールに固定するための凸部１４２からなる錨状の形状を有している。本実施例で下記に記載の板状の基部及び凸部の形状は円盤状もしくは円筒状である。但し、必ずしもこれに制限されることなく場合によっては他の形状であってもかまわない。その際は、基部の形状はスルーホールの外形に合わせるのが望ましい。 A build-up multilayer wiring board 100 according to the present invention includes a core substrate on which an insulating resin 1 and a conductor layer 2 are laminated, and insulating layers 3 and conductor layers 4 that are alternately laminated on both surfaces of the core substrate. A through hole 11 is formed in the core substrate, the inner surface of the through hole is plated with a conductor 12 to ensure conduction between both surfaces of the core substrate, and the inside thereof is filled with a filler 13. It is blocked by a conductor layer on the surface of the core substrate, and electrically connects the conductor 12 (hole conductor layer) on the inner surface of the through hole and the wiring pattern. The detailed cross-sectional shape of the member 14 composing the through-hole land (hereinafter also referred to as land) is shown in FIG. The member 14 includes a plate-like base portion 141 (hereinafter simply referred to as a base portion) that is a land portion having a diameter equal to the outer diameter of the through hole, and a convex portion 142 that protrudes from the base portion and fixes the entire through hole land to the through hole. It has a bowl-like shape consisting of In the present embodiment, the shape of the plate-like base portion and the convex portion described below is a disc shape or a cylindrical shape. However, it is not necessarily limited to this, and other shapes may be used depending on circumstances. In that case, it is desirable to match the shape of the base to the outer shape of the through hole.
絶縁層３は具体的には実施例に示すように、エポキシ系樹脂と無機フィラーからなる絶縁材料を加圧加熱ラミネートして形成することができる。また、絶縁層３の上には、アディティブ法もしくはサブトラクティブ法を用いて、導体層４が形成される。 Specifically, as shown in the examples, the insulating layer 3 can be formed by pressurizing and laminating an insulating material made of an epoxy resin and an inorganic filler. On the insulating layer 3, the conductor layer 4 is formed using an additive method or a subtractive method.
本発明において、コア基板として両面銅張板から作成された多層配線基板を用いる場合、その厚さは２００μｍ〜８００μｍとするのが好ましい。また、コア基板に３層以上の多層配線基板を用いるばあいも、すべての層の厚さを合計したものがこれに準じた値となるような基板を用意するのが好ましい。 In this invention, when using the multilayer wiring board produced from the double-sided copper clad board as a core board | substrate, it is preferable that the thickness shall be 200 micrometers-800 micrometers. In addition, when a multilayer wiring board having three or more layers is used as the core board, it is preferable to prepare a board in which the total thickness of all the layers has a value corresponding to this.
ビルドアップ多層配線基板のうち、スルーホールランドにビアホールがスタックされた構造を持つものにも、本発明によるスルーホールランドを適用できる。 The through-hole land according to the present invention can be applied to a build-up multilayer wiring board having a structure in which a via hole is stacked on a through-hole land.
図３は、本発明の他の実施形態によるビルドアップ多層配線基板のうち、ビアホールがスルーホールランドにスタックされた構造を持つものの一例について、特徴的な一部分の側断面図を示している。 FIG. 3 is a side sectional view showing a characteristic part of an example of a build-up multilayer wiring board according to another embodiment of the present invention having a structure in which a via hole is stacked on a through-hole land.
図３に示された本発明によるビルドアップ多層配線基板１０１は、絶縁樹脂１と導体層２を積層したコア基板と、コア基板の両面に交互に積層された絶縁層３、導体層４からなる。コア基板にはスルーホール１１が穿設され、スルーホール内面はコア基板両面の導通を確保するため導体（孔部導体層）１２でめっきされており、さらにその内部は充填物１３で充填されている。コア基板表面の導体層には配線パターンが形成されているほか、スルーホールの端部はスルーホールランド１５で閉塞されており、スルーホール内面をめっきする導体と電気的に接続されている。スルーホールランドを組成する部材１５の形状を図４に示した。部材１５は、スルーホール外径と等しい直径のランド部となる板状基部１５１と、スルーホールランド全体をスルーホールに固定するために用いられる凸部１５２に加え、凸部１５２に対して板状基部の裏面に突出して形成され、スルーホールランド部と一体となってランド部にスタックされたビアホールの役目をなすもうひとつの凸部１５３を有する。 A build-up multilayer wiring board 101 according to the present invention shown in FIG. 3 includes a core substrate in which an insulating resin 1 and a conductor layer 2 are laminated, and insulating layers 3 and conductor layers 4 that are alternately laminated on both surfaces of the core substrate. . A through hole 11 is formed in the core substrate, and the inner surface of the through hole is plated with a conductor (hole conductor layer) 12 to ensure conduction between both surfaces of the core substrate, and the inside is filled with a filler 13. Yes. In addition to the wiring pattern formed on the conductor layer on the surface of the core substrate, the end of the through hole is closed by the through hole land 15 and is electrically connected to the conductor for plating the inner surface of the through hole. The shape of the member 15 constituting the through-hole land is shown in FIG. The member 15 has a plate-like base portion 151 that is a land portion having a diameter equal to the outer diameter of the through-hole and a convex portion 152 that is used to fix the entire through-hole land to the through-hole. Another protrusion 153 is formed protruding from the back surface of the base, and serves as a via hole that is integrated with the through-hole land and stacked in the land.
絶縁層３は具体的には実施例に示すように、エポキシ系樹脂と無機フィラーからなる絶縁材料を加圧加熱ラミネートして形成することができる。また、導体層４は銅箔を積層し
、露光現像によるパターン作成とエッチングを用いた通常の配線形成方法で形成される。この絶縁層４を積層する工程において、ランド部に設けられた凸部１５３に絶縁層４を貫通させることによって、スルーホールランド部にスタックされたビアホールを、穴加工の工程を経ずに作成することが可能になる。
Specifically, as shown in the examples, the insulating layer 3 can be formed by pressurizing and laminating an insulating material made of an epoxy resin and an inorganic filler. The conductor layer 4 is formed by a normal wiring forming method using a copper foil laminated and pattern formation by exposure and development and etching. In the step of laminating the insulating layer 4, the via hole stacked in the through-hole land portion is created without passing through the hole processing step by passing the insulating layer 4 through the convex portion 153 provided in the land portion. It becomes possible.
本発明によるビルドアップ多層配線基板において、スルーホールの外径に等しい直径のスルーホールランドを有するスルーホールを信号の配線とすることにより、さらに好ましい結果が得られる。スルーホールとスルーホールランドの間における特性インピーダンスの不整合が抑制されるため、スルーホールランドで反射される信号が減少し、結果として高速信号の伝送効率が向上する。 In the build-up multilayer wiring board according to the present invention, a more preferable result can be obtained by using a through hole having a through hole land having a diameter equal to the outer diameter of the through hole as a signal wiring. Since the mismatch of characteristic impedance between the through hole and the through hole land is suppressed, the signal reflected by the through hole land is reduced, and as a result, the transmission efficiency of the high-speed signal is improved.
次に本発明になるビルドアップ多層配線基板の製造方法の一例について、図５及び図６を参照して説明する。 Next, an example of a method for manufacturing a build-up multilayer wiring board according to the present invention will be described with reference to FIGS.
図５(a)に示した第一の工程では、コア基板１０の所望の箇所にドリルを用いて穴加工を施したのち、無電解銅めっき、続いて電解銅めっきを行なうことで、孔部導体層１２および両面の銅箔上に導体層１６を形成する。本例においてはコア基板として両面銅張板を使用しているが、予め内層に配線を形成し、最外層の全面に銅箔が敷設された多層配線基板を使用することもできる。 In the first step shown in FIG. 5 (a), after drilling a desired portion of the core substrate 10 using a drill, electroless copper plating is performed, and then electrolytic copper plating is performed. A conductor layer 16 is formed on the conductor layer 12 and the copper foils on both sides. In this example, a double-sided copper-clad plate is used as the core substrate, but it is also possible to use a multilayer wiring substrate in which wiring is previously formed in the inner layer and copper foil is laid on the entire surface of the outermost layer.
続く第二の工程では、スルーホール１１を充填物１３で充填し、その後充填物ごとに適した方法で硬化させ、基板表面をバフ研磨および化学研磨によって所望の厚さにまで研磨して、表面を平坦とする。 In the subsequent second step, the through hole 11 is filled with the filling 13, and then cured by a method suitable for each filling, and the substrate surface is polished to a desired thickness by buffing and chemical polishing, Is flat.
図５(b)に示す第三の工程では、導体層上にドライフィルムレジストをラミネートし、さらに、マスクを用いてパターン露光および現像を行ない、その後エッチング加工とドライフィルムレジスト剥離を行うことで、導体層に配線パターン２１を形成する。配線パターン形成にはドライフィルムレジストに限定されず液状レジストを用いてもよく、パターン露光の手法としてはレーザによる直描法を用いてもよい。 In the third step shown in FIG. 5 (b), by laminating a dry film resist on the conductor layer, further performing pattern exposure and development using a mask, and then performing etching processing and dry film resist peeling, A wiring pattern 21 is formed on the conductor layer. The wiring pattern formation is not limited to a dry film resist, and a liquid resist may be used. As a pattern exposure method, a direct drawing method using a laser may be used.
図５(c)に示す第四の工程では、ドリルもしくはドリルとレーザを併用して、充填物を充填したスルーホール１１の両端からコア基板を貫通しない程度の深さの穴を設ける。この穴はスルーホールランド自体をコア基板に固定するために用いられるものであり、その直径ｒおよび深さｄは、スルーホールランド部材の凸部１４２及び凸部１５２の直径ｒ'および長さｄ'と等しい。なお、本図ではスルーホールの両端に穴加工を行っているが、ランドを設ける必要のないスルーホールに対しては、本工程および以下図６(e)に示す工程の実施は要しない。 In the fourth step shown in FIG. 5C, a drill or a drill and a laser are used together to provide a hole having a depth that does not penetrate the core substrate from both ends of the through hole 11 filled with the filler. This hole is used to fix the through-hole land itself to the core substrate, and its diameter r and depth d are the diameter r ′ and length d of the convex portion 142 and convex portion 152 of the through-hole land member. Equal to '. In this figure, holes are drilled at both ends of the through hole. However, this step and the step shown in FIG. 6 (e) are not required for through holes that do not require lands.
一方、コア基板とは別に銅基材３０を用意し、図５(c)に示すように片面もしくは両面に凸部を形成した後銅基材を打ち抜いて、ランド部となる部材１４および１５を作成する。本実施例においてはスルーホールランド部基材として銅を用いているが、基材として銅合金・４２％鉄含有ニッケルなどを用いてもよい。また、凸部の形成に際しては、基材をハーフエッチングする工法又は基材の表面にパターンめっきで凸部を設ける工法など、既知の工法のいずれかひとつ、もしくは複数の工法を組み合わせて用いてもよい。 On the other hand, a copper base material 30 is prepared separately from the core substrate. After forming convex portions on one or both sides as shown in FIG. 5 (c), the copper base material is punched, and members 14 and 15 to be land portions are formed. create. In this embodiment, copper is used as the through-hole land portion base material, but a copper alloy, 42% iron-containing nickel, or the like may be used as the base material. Further, when forming the convex portion, any one of known methods such as a method of half-etching the base material or a method of providing a convex portion by pattern plating on the surface of the base material, or a combination of a plurality of methods may be used. Good.
部材１４及び部材１５の各部寸法のうち、基部１４１と基部１５１の外径はスルーホール２１の外径と等しくする必要がある。またこれ以外の寸法についても、適切な値あるいは適切な範囲に管理することにより、好ましい結果を得ることができる。 Of the dimensions of the members 14 and 15, the outer diameters of the base 141 and the base 151 need to be equal to the outer diameter of the through hole 21. In addition, preferable results can be obtained for other dimensions by managing the values within appropriate values or ranges.
例えば板状の基部１４１及び基部１５１の厚さと導体層２の高さが一致するよう設定す
ることで、導体層とスルーホールランドの平坦を保ち、絶縁層３や導体層４も平坦に積層できるため望ましい。また、凸部１４２及び凸部１５２の直径ｒ'をスルーホールの径の三分の一以上とすることで、部材１４及び部材１５をコア基板に固定する際の信頼性を確保できる。さらに直径ｒ'をスルーホール内面導体の内径と等しくすることで、スルーホールランド部における特性インピーダンス整合の効果を最大限発揮するようにできる。
For example, by setting the thickness of the plate-like base portion 141 and the base portion 151 and the height of the conductor layer 2 to be the same, the conductor layer and the through-hole land can be kept flat, and the insulating layer 3 and the conductor layer 4 can also be laminated flatly. This is desirable. Moreover, the reliability at the time of fixing the member 14 and the member 15 to a core board | substrate is securable by making diameter r 'of the convex part 142 and the convex part 152 into 1/3 or more of the diameter of a through hole. Further, by making the diameter r ′ equal to the inner diameter of the through-hole inner conductor, it is possible to maximize the characteristic impedance matching effect in the through-hole land portion.
図６(e)に示す第五の工程では、スルーホールに設けた穴に部材１４及び部材１５を圧入し、スルーホール端部をスルーホールランドで閉塞する。 In the fifth step shown in FIG. 6 (e), the member 14 and the member 15 are press-fitted into the hole provided in the through hole, and the end portion of the through hole is closed with the through hole land.
図６(f)に示す第六の工程では、導体層２上にエポキシ樹脂などを主成分とし、無機フィラーによって線膨張係数が調整されたビルドアップ材料を積層し、熱硬化することで、絶縁層３を形成する。ここでスルーホールランドに部材１５を用いている場合、積層および熱硬化の条件を適切に定めることにより、突出した凸部１５３で絶縁層３を貫通させることができる。これがスルーホールランドにスタックされたビアホールと同じ役割をする。 In the sixth step shown in FIG. 6 (f), a build-up material having an epoxy resin or the like as a main component and a coefficient of linear expansion adjusted with an inorganic filler is laminated on the conductor layer 2, and is insulated by thermosetting. Layer 3 is formed. Here, when the member 15 is used for the through-hole land, the insulating layer 3 can be penetrated by the protruding convex portion 153 by appropriately determining the lamination and thermosetting conditions. This plays the same role as the via hole stacked in the through hole land.
次に第七の工程として厚さ約１μｍの無電解銅めっきを行った後、ドライフィルムレジストをラミネートし、マスクもしくはレーザによる直接描画法を用いてパターン露光および現像を行い、配線パターンを形成する。続けて電解銅めっきを行なった後、ドライフィルムレジストの剥離および１μｍ程度エッチングを施し、図６(g)のように導体層4に配線を形成する。 Next, after electroless copper plating with a thickness of about 1 μm is performed as a seventh step, a dry film resist is laminated, and pattern exposure and development are performed using a direct drawing method using a mask or a laser to form a wiring pattern. . Then, after electrolytic copper plating is performed, the dry film resist is peeled off and etched by about 1 μm, and wiring is formed on the conductor layer 4 as shown in FIG.
最後に、通常の配線板と同様に最外層にソルダーレジスト層形成や電極の表面めっき処理を行い、多層配線基板が完成する。 Finally, a solder resist layer is formed on the outermost layer and electrode surface plating is performed on the outermost layer in the same manner as a normal wiring board, thereby completing a multilayer wiring board.
ビルドアップ基板の更なる多層化を行う場合は、第六の工程と第七の工程を必要な数の層が形成できるまで繰り返せばよい。 When the multilayer structure of the buildup substrate is further increased, the sixth step and the seventh step may be repeated until a necessary number of layers can be formed.
以下、実施例１により、本発明を具体的に説明する。 Hereinafter, the present invention will be specifically described with reference to Example 1.
厚さ４００μｍのBTレジン基材５１の両面に厚さ１８μｍの銅箔５２を配した、ビルドアップ多層配線基板材料５０(三菱ガス化学製ＣＣＬ−ＨＬ８３０)を準備した。このビルドアップ多層配線基板材料の所望の箇所にドリルを用いて穴加工(直径１００μｍ)を施し、次いで無電解銅めっき(厚さ１μｍ)、続いて電解銅めっき（厚さ１５μｍ）を行なうことで、図６(a)のごとく、スルーホール１１とその内面に銅めっき層１２を形成した。 A build-up multilayer wiring board material 50 (CCL-HL830 manufactured by Mitsubishi Gas Chemical Co., Ltd.) in which a copper foil 52 having a thickness of 18 μm was disposed on both surfaces of a BT resin substrate 51 having a thickness of 400 μm was prepared. By drilling holes (100 μm in diameter) using a drill at desired locations on this build-up multilayer wiring board material, followed by electroless copper plating (thickness 1 μm), followed by electrolytic copper plating (thickness 15 μm) As shown in FIG. 6A, a copper plating layer 12 was formed on the through hole 11 and the inner surface thereof.
熱硬化型永久穴埋めインキ(太陽インキ社製ＴＨＰ−１００ＤＸ)を、スクリーン印刷機を用いて上記めっきを施したスルーホールに充填した。充填した穴埋めインキは、１８０℃のクリーンオーブンで１時間加熱し、完全に硬化させた。 A thermosetting permanent hole filling ink (THP-100DX manufactured by Taiyo Ink Co., Ltd.) was filled into the plated through hole using a screen printer. The filled hole filling ink was heated in a clean oven at 180 ° C. for 1 hour to be completely cured.
両面の導体層が所望の厚さになるまで導体層と穴埋めインキにバフ研磨を施した後、導体層上にドライフィルムレジスト(日立化成工業製ＲＹ−３３１５）をラミネートした。さらに、パターン露光(露光量６０ｍＪ／ｃｍ2 ）および現像(現像液：１％ＮａＣＯ3 )後、塩化第二銅液を用いてエッチング加工およびドライフィルムレジスト剥離(剥離液：５％ＮａＯＨ)を行い、図７(b)のように、導体層に配線パターン２１を形成した。 The conductor layer and the hole-filling ink were buffed until the conductor layers on both sides had a desired thickness, and then a dry film resist (RY-3315 manufactured by Hitachi Chemical Co., Ltd.) was laminated on the conductor layer. Furthermore, after pattern exposure (exposure 60 mJ / cm 2 ) and development (developer: 1% NaCO 3 ), etching and dry film resist stripping (stripping solution: 5% NaOH) are performed using cupric chloride solution. As shown in FIG. 7B, the wiring pattern 21 was formed on the conductor layer.
スルーホール１１に、再びドリルを用いて穴加工(直径１００μｍ)を行った。この時穴の深さは３５μｍであった。続けて同じスルーホールにＵＶ−ＹＡＧレーザで穴加工（直径５０μｍ）を行った。ＵＶ−ＹＡＧレーザで設けた細孔の深さは導体層２の表面より７
０μｍであった。この二つの穴は図７(c)に示すとおり、いずれもスルーホール１１の中心と同じ中心を持つ円形の穴である。
The through hole 11 was again drilled (diameter 100 μm) using a drill. At this time, the depth of the hole was 35 μm. Subsequently, the same through hole was drilled with a UV-YAG laser (diameter 50 μm). The depth of the pores provided by the UV-YAG laser is 7 from the surface of the conductor layer 2.
It was 0 μm. These two holes are circular holes each having the same center as the center of the through hole 11 as shown in FIG.
コア基材５０とは別に、厚さ３５μｍの電解銅箔を用意した。この銅箔の両面にドライフィルムレジスト(日立化成工業製ＲＹ−３３１５)をラミネートした後、５００μｍピッチで銅箔の片面に直径５０μｍの突出する凸部１４２が形成されるべく、パターン露光(露光量６０ｍＪ／ｃｍ2 )および現像(現像液：１％ＮａＣＯ3 )によってパターンを形成した。この銅箔に電解めっき(厚さ３５μｍ)を行い、所定の長さの凸部が形成されたところで直径１００μｍの円形に打ち抜いた上で、ドライフィルムレジスト剥離(剥離液：５％ＮａＯＨ)を行い、スルーホールランドとなるランド部材１４を作成した。 Apart from the core substrate 50, an electrolytic copper foil having a thickness of 35 μm was prepared. After laminating a dry film resist (RY-3315 manufactured by Hitachi Chemical Co., Ltd.) on both sides of this copper foil, pattern exposure (exposure amount) is performed so that protruding portions 142 having a diameter of 50 μm are formed on one side of the copper foil at a pitch of 500 μm. 60 mJ / cm 2 ) and development (developer: 1% NaCO 3 ) to form a pattern. This copper foil is electroplated (thickness 35 μm), and after a predetermined length of protrusion is formed, it is punched into a circle with a diameter of 100 μm, and then dry film resist stripping (stripping solution: 5% NaOH) is performed. A land member 14 to be a through-hole land was prepared.
ドリルおよびレーザで穴加工を行った基材５０に、前記工程によって作成したランド部材１４を、凸部１４２がＵＶ−ＹＡＧレーザで形成した細孔に嵌合するよう配した。その後、導体層２の上にエポキシ樹脂を主成分とするビルドアップ材料（味の素ファインテクノ社製ＡＢＦ−ＧＸ３）を真空ラミネータで加熱加圧ラミネート（１７０℃、３０Ｎ／ｃｍ２ ）し、さらに２００℃で１時間熱硬化することで、図７(d)のように絶縁層３を形成した。 The land member 14 formed by the above-described process was arranged on the base material 50 that had been drilled with a drill and a laser so that the convex portions 142 fit into the pores formed by the UV-YAG laser. Thereafter, a build-up material (ABF-GX3 manufactured by Ajinomoto Fine Techno Co., Ltd.) mainly composed of an epoxy resin is heated and pressurized laminated (170 ° C., 30 N / cm 2) on the conductor layer 2 with a vacuum laminator, and further at 200 ° C. By thermosetting for 1 hour, the insulating layer 3 was formed as shown in FIG.
ＵＶ−ＹＡＧレーザを用いてビアホールとなる穴加工(直径５０μｍ)を行った。 Hole processing (diameter 50 μm) to be a via hole was performed using a UV-YAG laser.
厚さ約１μｍの無電解銅めっきを行った後、ドライフィルムレジスト５（日立化成工業社製ＲＹ−３３２５）をラミネートし、パターン露光（露光量６０ｍＪ／ｃｍ2 ）および現像（現像液：１％ＮａＣＯ3 ）を行い、図８(e)のように配線形成用パターンを形成した。 After electroless copper plating having a thickness of about 1 μm, a dry film resist 5 (RY-3325 manufactured by Hitachi Chemical Co., Ltd.) is laminated, and pattern exposure (exposure amount 60 mJ / cm 2 ) and development (developer: 1%) NaCO 3 ) was performed to form a wiring formation pattern as shown in FIG.
続いて電解銅めっきを行なった後、ドライフィルムレジスト５を剥離（剥離液：５％ＮａＯＨ）し、硫酸−過酸化水素系エッチング液により１μｍエッチングし、図８(f)のように導体配線層４の形成を行った。 Subsequently, after performing electrolytic copper plating, the dry film resist 5 is peeled off (stripping solution: 5% NaOH), and etched by 1 μm with a sulfuric acid-hydrogen peroxide etching solution, as shown in FIG. 8 (f). 4 was formed.
以下、実施例２により、本発明の別の一例を具体的に説明する。 Hereinafter, another example of the present invention will be specifically described with reference to Example 2.
厚さ８００μｍのエポキシ含浸ガラス布基材６１の両面に厚さ１８μｍの銅箔６２を配した、ビルドアップ多層配線基板材料６０(日立化成工業製ＭＣＬ−Ｅ−６７９)を準備した。このビルドアップ多層配線基板材料の所望の箇所にドリルを用いて穴加工(直径１５０μｍ)を施し、無電解銅めっき(厚さ１μｍ)続いて電解銅めっき（厚さ１５μｍ）を行なうことで、図９(a)のごとく、スルーホール１１とその内面に銅めっき層１２を形成した。 A build-up multilayer wiring board material 60 (MCL-E-679 manufactured by Hitachi Chemical Co., Ltd.) in which 18 μm thick copper foil 62 was disposed on both sides of an epoxy-impregnated glass cloth base 61 having a thickness of 800 μm was prepared. By drilling a desired location on this build-up multilayer wiring board material using a drill (diameter 150 μm), electroless copper plating (thickness 1 μm), and then electrolytic copper plating (thickness 15 μm), As in 9 (a), a copper plating layer 12 was formed on the through hole 11 and the inner surface thereof.
両面の導体層が１μｍになるまで導体層にバフ研磨を施した後、熱硬化型永久穴埋めインキ(太陽インキ社製ＴＨＰ−１００ＤＸ)を、スクリーン印刷機を用いて上記めっきを施したスルーホールに充填した。充填した穴埋めインキは、１００℃のクリーンオーブンで１時間加熱し、半硬化状態とした。(図９(b))
コア基材６０とは別に、厚さ１８μｍの電解銅箔を用意した。この銅箔の両面にドライフィルムレジスト(日立化成工業製ＲＹ−３３１５)をラミネートした後、５００μｍピッチで銅箔の片面に直径１２０μｍの凸部が、他の一面に同様のピッチで直径６０μｍの凸部がそれぞれ形成されるよう、パターン露光(露光量６０ｍＪ／ｃｍ2 )および現像(現像液：１％ＮａＣＯ3 )によってレジストパターンを形成した。この銅箔に電解めっき(厚さ３５mm)を行い、所定の長さの凸部が形成されたところで直径１５０μｍの円形に打ち抜いた上で、ドライフィルムレジスト剥離(剥離液：５％ＮａＯＨ)を行い、図９(c)-1に示
すようにスルーホールランドとなる部材１５を作成した。
また、同様の手法で厚さ１８μｍの電解銅箔の片面にのみ直径１２０μｍの凸部を形成した後、直径１５０μｍの円形に打ち抜いて、図９(c)-2に示すスルーホールランド部材１４を作成した。
After buffing the conductor layer until the conductor layers on both sides become 1 μm, thermosetting permanent hole-filling ink (THP-100DX manufactured by Taiyo Ink Co., Ltd.) is applied to the plated through hole using a screen printer. Filled. The filled hole filling ink was heated in a clean oven at 100 ° C. for 1 hour to be in a semi-cured state. (Figure 9 (b))
Apart from the core substrate 60, an electrolytic copper foil having a thickness of 18 μm was prepared. After laminating a dry film resist (RY-3315 manufactured by Hitachi Chemical Co., Ltd.) on both sides of this copper foil, a convex part having a diameter of 120 μm is formed on one side of the copper foil at a pitch of 500 μm, and a convex part having a diameter of 60 μm is formed on the other side at the same pitch. A resist pattern was formed by pattern exposure (exposure 60 mJ / cm 2 ) and development (developer: 1% NaCO 3 ) so that each part was formed. This copper foil is electroplated (thickness 35 mm), and after a predetermined length of protrusion is formed, it is punched into a circle with a diameter of 150 μm, and then dry film resist stripping (stripping solution: 5% NaOH) is performed. A member 15 to be a through-hole land was prepared as shown in FIG.
Further, a convex portion having a diameter of 120 μm is formed only on one side of an electrolytic copper foil having a thickness of 18 μm by the same method, and then punched into a circle having a diameter of 150 μm, so that the through-hole land member 14 shown in FIG. Created.
スルーホール１１に充填した半硬化状態の充填物１３に、スルーホールランド部材の凸部１４２および１５２を刺し、図９(d)に示すようにスルーホール末端を閉塞するランド部を形成した。その後基板を１８０℃で１時間ベークし、充填物を完全に硬化させてスルーホールランド部材を固定した。 The through-hole land member convex portions 142 and 152 were pierced into the semi-cured filling 13 filled in the through-hole 11 to form a land portion for closing the end of the through-hole as shown in FIG. 9 (d). Thereafter, the substrate was baked at 180 ° C. for 1 hour, and the filler was completely cured to fix the through-hole land member.
導体層上にドライフィルムレジスト(ニチゴー・モートン製３０２Ｊ３８Ｅ）をラミネートし、パターン露光(露光量２０ｍＪ／ｃｍ2 ）および現像(現像液：１％ＮａＣＯ3 )によって配線形成用レジストパターンを形成した。その後電解銅めっき（厚さ１５μｍ）とドライフィルムレジスト剥離(剥離液：５％ＮａＯＨ)、硫酸−過酸化水素系エッチング液によるエッチング(１μｍ)を行い、図１０(e)のように、導体層に配線パターン２１を形成した。 A dry film resist (302J38E manufactured by Nichigo-Morton) was laminated on the conductor layer, and a resist pattern for wiring formation was formed by pattern exposure (exposure amount 20 mJ / cm 2 ) and development (developer: 1% NaCO 3 ). After that, electrolytic copper plating (thickness 15 μm), dry film resist stripping (stripping solution: 5% NaOH), etching with sulfuric acid-hydrogen peroxide etching solution (1 μm) was performed, and the conductor layer as shown in FIG. A wiring pattern 21 was formed on the substrate.
基材表面の導体層の上にエポキシ樹脂を主成分とするビルドアップ材料（味の素ファインテクノ社製ＡＢＦ−ＧＸ３）を真空ラミネータで加熱加圧ラミネート（１７０℃、１０Ｎ／ｃｍ2、のち１７０℃、３０Ｎ／ｃｍ2 ）し、さらに２００℃で１時間熱硬化することで、図１０(f)のようにランド部材の突出した凸部１５３が貫通した絶縁層３を形成した。 A build-up material (ABF-GX3 manufactured by Ajinomoto Fine-Techno Co., Ltd.) mainly composed of an epoxy resin is heated and pressed in a vacuum laminator (170 ° C., 10 N / cm 2 , and then 170 ° C.) on the conductor layer on the substrate surface. 30 N / cm 2 ), and further thermosetting at 200 ° C. for 1 hour, thereby forming the insulating layer 3 through which the protruding portion 153 of the land member protruded as shown in FIG.
ＵＶ−ＹＡＧレーザを用いてビアホールとなる穴加工(直径５０μｍ)を行った。 Hole processing (diameter 50 μm) to be a via hole was performed using a UV-YAG laser.
厚さ約１μｍの無電解銅めっきを行った後、ドライフィルムレジスト（日立化成工業社製ＲＹ−３３２５）をラミネートし、パターン露光（露光量６０ｍＪ／ｃｍ2 ）および現像（現像液：１％ＮａＣＯ3 ）を行い、配線形成用パターンを形成した。 After electroless copper plating with a thickness of about 1 μm, a dry film resist (RY-3325 manufactured by Hitachi Chemical Co., Ltd.) is laminated, and pattern exposure (exposure 60 mJ / cm 2 ) and development (developer: 1% NaCO) 3 ) was performed to form a wiring formation pattern.
続いて電解銅めっきを行なった後、ドライフィルムレジストを剥離（剥離液：５％ＮａＯＨ）し、硫酸−過酸化水素系エッチング液により１μｍエッチングし、図１０(g)のように導体配線層４の形成を行った。 Subsequently, after performing electrolytic copper plating, the dry film resist is peeled off (stripping solution: 5% NaOH), and etched by 1 μm with a sulfuric acid-hydrogen peroxide etching solution, as shown in FIG. 10 (g). Was formed.
１・・・コア基板絶縁層
２・・・コア基板導体層
３・・・絶縁層
４、１６・・・導体層
５・・・ドライフィルムレジスト
１１・・・スルーホール
１２・・・スルーホール内面の導体層（孔部導体層）
１３・・・充填物
１４・・・スルーホールランド
１５・・・ビアホールがスタックされたスルーホールランド
２１・・・コア基板最外層配線、配線パターン
３０・・・銅基材
１００、１０１・・・ビルドアップ多層配線基板
１４１，１５１・・・板状基部
１４２，１５２，１５３・・・凸部
DESCRIPTION OF SYMBOLS 1 ... Core board | substrate insulating layer 2 ... Core board | substrate conductor layer 3 ... Insulating layer 4, 16 ... Conductor layer 5 ... Dry film resist 11 ... Through-hole 12 ... Through-hole inner surface Conductor layer (hole conductor layer)
DESCRIPTION OF SYMBOLS 13 ... Filler 14 ... Through-hole land 15 ... Through-hole land 21 by which the via hole was stacked ... Core board outermost layer wiring, wiring pattern 30 ... Copper base material
100 , 101 ... Build-up multilayer wiring boards 141, 151 ... Plate-like base parts 142, 152, 153 ... Projections
Claims (7)
前記スルーホールランド部が、前記スルーホールの外径と等しい板状の基部と、前記板状基部の少なくとも一方の面に形成された凸部を有する錨状形状をなし、前記凸部が前記スルーホールもしくは前記充填物に嵌合するように固定されていることを特徴とするビルドアップ多層配線基板。 At least a plurality of insulating layers and conductor layers are alternately laminated on both surfaces of the core substrate, and the core substrate has a hole conductor layer formed on the side surface of the hole and a filler filled therein. And in the build-up multilayer wiring board comprising a through-hole land portion for connecting the hole conductor layer and the conductor layer in a through-hole opening,
The through-hole land portion has a bowl-like shape having a plate-like base portion equal to the outer diameter of the through-hole and a convex portion formed on at least one surface of the plate-like base portion, and the convex portion is the through-hole. A build-up multilayer wiring board characterized by being fixed so as to fit into a hole or the filler.
a) コア基板にスルーホールを形成し、その後導体めっきによりコア基板全面及びスルーホール内面に孔部導体層を形成する工程、
b) スルーホール内に充填物を充填する工程、
c) 前記充填物に、請求項１に記載のスルーホールランド部の凸部が嵌合する径の穴加工を行う工程、
d) 前記穴に該ランド部の凸部を合せて圧入する工程。 The method for producing a build-up multilayer wiring board according to any one of claims 1 to 4, comprising at least steps a) to d) described below.
a) forming a through hole in the core substrate and then forming a hole conductor layer on the entire surface of the core substrate and the inner surface of the through hole by conductor plating;
b) filling the through hole with a filler,
c) a step of drilling a hole having a diameter into which the convex portion of the through-hole land portion according to claim 1 is fitted,
d) A step of press-fitting the land portion with the convex portion of the land.
a') コア基板にスルーホールを形成し、その後導体めっきによりコア基板全面及びスルーホール内面に孔部導体層を形成する工程、
b') スルーホール内に充填物を充填する工程、
c') 前記充填物が、請求項１に記載のランド部の凸部を挿入可能な程度の硬度を有する状態において、スルーホール充填物にスルーホールランド部の凸部を合わせて圧入する工程、
d') 充填物を硬化させて、スルーホールランドを固定する工程。 The method for producing a build-up multilayer wiring board according to any one of claims 1 to 4, comprising at least the steps a ′) to d ′) described below.
a ') forming a through hole in the core substrate and then forming a hole conductor layer on the entire surface of the core substrate and the inner surface of the through hole by conductor plating;
b ') filling the through hole with a filler,
c ′) the step of press-fitting the through-hole filling portion with the convex portion of the through-hole land portion in a state where the filler has a hardness that allows the convex portion of the land portion according to claim 1 to be inserted;
d ') A step of curing the filler to fix the through-hole lands.
a'') コア基板にスルーホールを形成し、その後導体めっきによりコア基板全面及びスルーホール内面に孔部導体層を形成する工程、
b'') スルーホール内に充填物を充填する工程、
c'') スルーホール内に、請求項１に記載のスルーホールランド部の一方の凸部を圧入し、他方の凸部をスルーホールと反対側に突出させる工程、
d'') スルーホールランドを形成したコア基板に、ビルドアップ材料を、該スルーホールランド部の突出した凸部が貫通するような条件で加熱加圧ラミネートする工程。 5. The method for manufacturing a build-up multilayer wiring board according to claim 1, comprising at least steps a ″) to d ″) described below.
a '') forming a through hole in the core substrate and then forming a hole conductor layer on the entire surface of the core substrate and the inner surface of the through hole by conductor plating;
b '') filling the through hole with a filler,
c '') press-fitting one convex portion of the through-hole land portion according to claim 1 into the through-hole and projecting the other convex portion to the opposite side of the through-hole;
d '') A step of laminating the build-up material on the core substrate on which the through-hole lands are formed under the condition that the projecting convex portions of the through-hole lands penetrate.
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|---|---|---|---|---|
| KR20160040852A (en) * | 2014-10-06 | 2016-04-15 | 에스케이하이닉스 주식회사 | Semiconductor device having through silicon via, semiconductor package including the same and the method for manufacturing semiconductor device |
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0497380U (en) * | 1991-01-21 | 1992-08-24 | ||
| JPH0613181U (en) * | 1992-07-21 | 1994-02-18 | 沖電気工業株式会社 | Circuit board for high-speed signal transmission |
| JPH1093242A (en) * | 1996-09-18 | 1998-04-10 | Toshiba Corp | Printed wiring board |
| JPH118472A (en) * | 1997-06-18 | 1999-01-12 | Kyocera Corp | Multilayer wiring board |
| JP2005159074A (en) * | 2003-11-27 | 2005-06-16 | Matsushita Electric Works Ltd | Electrode for connection of via-hole having projected part at internal layer side |
| JP2005159043A (en) * | 2003-11-26 | 2005-06-16 | Kyocera Corp | Wiring board and manufacturing method thereof |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0497380U (en) * | 1991-01-21 | 1992-08-24 | ||
| JPH0613181U (en) * | 1992-07-21 | 1994-02-18 | 沖電気工業株式会社 | Circuit board for high-speed signal transmission |
| JPH1093242A (en) * | 1996-09-18 | 1998-04-10 | Toshiba Corp | Printed wiring board |
| JPH118472A (en) * | 1997-06-18 | 1999-01-12 | Kyocera Corp | Multilayer wiring board |
| JP2005159043A (en) * | 2003-11-26 | 2005-06-16 | Kyocera Corp | Wiring board and manufacturing method thereof |
| JP2005159074A (en) * | 2003-11-27 | 2005-06-16 | Matsushita Electric Works Ltd | Electrode for connection of via-hole having projected part at internal layer side |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160040852A (en) * | 2014-10-06 | 2016-04-15 | 에스케이하이닉스 주식회사 | Semiconductor device having through silicon via, semiconductor package including the same and the method for manufacturing semiconductor device |
| KR102300121B1 (en) | 2014-10-06 | 2021-09-09 | 에스케이하이닉스 주식회사 | Semiconductor device having through silicon via, semiconductor package including the same and the method for manufacturing semiconductor device |
| JP2023064164A (en) * | 2021-10-26 | 2023-05-11 | 京セラ株式会社 | Core substrate and printed wiring board |
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