JP2009135492A - 多層プリント配線板及び多層プリント配線板の製造方法 - Google Patents
多層プリント配線板及び多層プリント配線板の製造方法 Download PDFInfo
- Publication number
- JP2009135492A JP2009135492A JP2008294709A JP2008294709A JP2009135492A JP 2009135492 A JP2009135492 A JP 2009135492A JP 2008294709 A JP2008294709 A JP 2008294709A JP 2008294709 A JP2008294709 A JP 2008294709A JP 2009135492 A JP2009135492 A JP 2009135492A
- Authority
- JP
- Japan
- Prior art keywords
- interlayer resin
- layered
- layer
- layered capacitor
- insulation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
- H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
- H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0335—Layered conductors or foils
- H05K2201/0355—Metal foils
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
- H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09718—Clearance holes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/16—Inspection; Monitoring; Aligning
- H05K2203/166—Alignment or registration; Control of registration
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
【課題】コンデンサの吸湿を抑制し、電流リークを低減した多層プリント配線板等を提供する。
【解決手段】多層プリント配線板10は、コア基板21と、第1の層間樹脂絶縁層36aと、高誘電体層43と第1及び第2層状電極41,42とを有する層状コンデンサ部40と、第2の層間樹脂絶縁層36bと、電源プレーン層52Pと、最外の層間樹脂絶縁層36dと、各層間樹脂絶縁層を貫通する複数のビア導体と、半導体素子を実装するグランド用パッド61及び電源用パッド62を有する実装部60とを備え、ビア導体はグランドビア導体61aと電源ビア導体62aとを有し、第1層状電極41はグランドビア導体61aを介してグランド用パッド61に接続され、第2層状電極42は電源ビア導体62aを介して電源用パッド62に接続される。
【選択図】図1
【解決手段】多層プリント配線板10は、コア基板21と、第1の層間樹脂絶縁層36aと、高誘電体層43と第1及び第2層状電極41,42とを有する層状コンデンサ部40と、第2の層間樹脂絶縁層36bと、電源プレーン層52Pと、最外の層間樹脂絶縁層36dと、各層間樹脂絶縁層を貫通する複数のビア導体と、半導体素子を実装するグランド用パッド61及び電源用パッド62を有する実装部60とを備え、ビア導体はグランドビア導体61aと電源ビア導体62aとを有し、第1層状電極41はグランドビア導体61aを介してグランド用パッド61に接続され、第2層状電極42は電源ビア導体62aを介して電源用パッド62に接続される。
【選択図】図1
Description
本発明は、例えば半導体素子を実装するコンデンサ内蔵型の多層プリント配線板等に関する。
従来より、絶縁層を介して複数の配線層が積層され、表面に抵抗等の各種の電子部品や半導体素子が実装された多層プリント配線板が多数提案されている。そして、実装される半導体素子に対して外部から供給される電力(外部電力)に瞬間的な電圧低下が生じた場合に備えて、外部電力以外から半導体素子へ安定した電力の供給を行う技術も提案されている。
公報開示の技術として、例えば、特許文献1には、半導体素子を表面に実装する実装部と、セラミック製の高誘電体層と該高誘電体層を挟む第1及び第2層状電極とを有し第1及び第2層状電極のいずれか一方が半導体素子の電源ラインに接続され他方がグランドラインに接続される層状コンデンサ部と複数の絶縁層と、絶縁層上に形成された導体回路と、複数の異なる絶縁層上に形成された導体回路を接続するビアホール導体とを備え、層状コンデンサ部が絶縁層と絶縁層の間に配置されているプリント配線板が開示されている。
公報開示の技術として、例えば、特許文献1には、半導体素子を表面に実装する実装部と、セラミック製の高誘電体層と該高誘電体層を挟む第1及び第2層状電極とを有し第1及び第2層状電極のいずれか一方が半導体素子の電源ラインに接続され他方がグランドラインに接続される層状コンデンサ部と複数の絶縁層と、絶縁層上に形成された導体回路と、複数の異なる絶縁層上に形成された導体回路を接続するビアホール導体とを備え、層状コンデンサ部が絶縁層と絶縁層の間に配置されているプリント配線板が開示されている。
ところで、多層プリント配線板に実装される半導体素子への安定的な電力の供給を行うには、例えば、多層プリント配線板がコンデンサ等の蓄電素子を備える構成とすればよい。半導体素子に供給される外部電力に瞬間的な電圧の低下が生じたときに、低下した外部電圧を補うように蓄電素子から給電すれば、安定的な電力の供給を実現できる。特に、実装される半導体素子の近くに蓄電素子を配置して、低下した外部電圧を補うように電力を供給できれば、安定した電力供給を実現できて好ましい。
しかし、コンデンサの高誘電体層に、チタン酸バリウム、チタン酸バリウムストロンチウム等のセラミック系材料を採用し、薄膜化する場合、これらの材料は高温高湿下での過電圧印加でリークが起こり、耐HAST性に問題が発生することがある。その場合、コンデンサにリークパスが形成され、電流のリークが生じて、ひいては信頼性の低下を招く恐れがある。
本発明は、コンデンサの吸湿を抑制し、電流リークを低減した多層プリント配線板等を提供することを目的とする。
上記課題を解決するために、本発明にかかる多層プリント配線板は、絶縁層と、絶縁層上に形成される第1の層間樹脂絶縁層と、第1の層間樹脂絶縁層に形成され、高誘電体層と高誘電体層を挟む第1及び第2層状電極とを有する層状コンデンサ部と、第1の層間樹脂絶縁層と層状コンデンサ部の上に形成される第2の層間樹脂絶縁層と、第2の層間樹脂絶縁層を介して層状コンデンサ部上に形成される金属薄膜層と、第2の層間樹脂絶縁層と金属薄膜層の上に形成される最外の層間樹脂絶縁層と、各層間樹脂絶縁層を貫通する複数のビア導体と、最外の層間樹脂絶縁層上に形成され、半導体素子を実装するための第1及び第2の外部端子を有する実装部とを備え、ビア導体は、第1のビア導体と第2のビア導体とを有し、層状コンデンサ部の第1層状電極は、第1のビア導体を介して実装部の第1の外部端子に電気的に接続され、層状コンデンサ部の第2層状電極は、第2のビア導体を介して実装部の第2の外部端子に電気的に接続される。
ここで、絶縁層は、絶縁層上にグランド用の導体回路と、電源用の導体回路と、位置合わせの基準となる第1アライメントマークとを有し、層状コンデンサ部は、位置合わせに用いられる第2アライメントマークを更に有し、層状コンデンサ部は、層状コンデンサ部が有する第2アライメントマークが絶縁層に形成された第1アライメントマークに対して所定の位置関係となるように位置合わせされることを特徴とすれば、第1及び第2アライメントマークを基準にして層状コンデンサ部を適切な位置に形成することができる。
また、層状コンデンサ部の第1層状電極は、第1のビア導体を介して絶縁層に形成されたグランド用の導体回路に電気的に接続され、層状コンデンサ部の第2層状電極は、第2のビア導体を介して絶縁層に形成された電源用の導体回路に電気的に接続され、第1のビア導体及び第2のビア導体は、絶縁層に形成された第1アライメントマーク及び層状コンデンサ部の第2アライメントマークのいずれか一方を基準にして形成されることを特徴とすれば、第1及び第2アライメントマークを基準にして層状コンデンサ部と絶縁層に形成されたグランド用又は電源用の導体回路とを適切に結線することができる。
更に、絶縁層と第1の層間樹脂絶縁層との間に第3の層間樹脂絶縁層を更に有し、第3の層間樹脂絶縁層は、第3の層間樹脂絶縁層上にグランド用の導体回路と電源用の導体回路と位置合わせの基準となる第1アライメントマークとが形成され、層状コンデンサ部は、位置合わせに用いられる第2アライメントマークを有し、層状コンデンサ部は、層状コンデンサ部が有する第2アライメントマークが第3の層間樹脂絶縁層に形成された第1アライメントマークに対して所定の位置関係となるように位置合わせされることを特徴とすれば、絶縁層と第1の層間樹脂絶縁層との間に第3の層間樹脂絶縁層を形成しても、第1及び第2アライメントマークを基準にして層状コンデンサ部を適切な位置に形成することができる。
更にまた、層状コンデンサ部の第1層状電極は、第1のビア導体を介して第3の層間樹脂絶縁層に形成されたグランド用の導体回路に電気的に接続され、層状コンデンサ部の第2層状電極は、第2のビア導体を介して第3の層間樹脂絶縁層に形成された電源用の導体回路に電気的に接続され、第1のビア導体及び第2のビア導体は、第3の層間樹脂絶縁層に形成された第1アライメントマーク及び層状コンデンサ部の第2アライメントマークのいずれか一方を基準にして形成されることを特徴とすれば、第1及び第2アライメントマークを基準にして層状コンデンサ部と第3の層間樹脂絶縁層に形成されたグランド用又は電源用の導体回路とを適切に結線することができる。
更にまた、金属薄膜層は、実装部の側から見て少なくとも層状コンデンサ部を含む領域を有することを特徴とすれば、層状コンデンサへの湿気の浸入をより確実に防ぐことができる。
更にまた、金属薄膜層は、層状コンデンサ部の第1及び第2層状電極のいずれか一方と同電位に保たれていることを特徴とすれば、層状コンデンサ部又は半導体素子は金属薄膜層の電位による影響を抑えることができる。
更にまた、各層間樹脂絶縁層は、0.02mmから0.08mmの厚さを有することを特徴とすれば、層間樹脂絶縁層の上下の層を適切に絶縁することができる。
更にまた、絶縁層は、ガラスクロス又はアラミド不織布に樹脂を含浸させて硬化させた樹脂基板であって、樹脂基板の厚さは0.4mmから1.0mmである。
更にまた、絶縁層は、無機フィラーと熱硬化性樹脂からなる。
更にまた、絶縁層は、ガラスクロスやアラミド不織布からなる心材を有しない。
更にまた、絶縁層は、無機フィラーと熱硬化性樹脂と熱可塑性樹脂からなる。
更にまた、絶縁層は、ガラスクロスやアラミド不織布からなる心材を有しない。
また、層状コンデンサ部の第1層状電極は、第1のビア導体を介して絶縁層に形成されたグランド用の導体回路に電気的に接続され、層状コンデンサ部の第2層状電極は、第2のビア導体を介して絶縁層に形成された電源用の導体回路に電気的に接続され、第1のビア導体及び第2のビア導体は、絶縁層に形成された第1アライメントマーク及び層状コンデンサ部の第2アライメントマークのいずれか一方を基準にして形成されることを特徴とすれば、第1及び第2アライメントマークを基準にして層状コンデンサ部と絶縁層に形成されたグランド用又は電源用の導体回路とを適切に結線することができる。
更に、絶縁層と第1の層間樹脂絶縁層との間に第3の層間樹脂絶縁層を更に有し、第3の層間樹脂絶縁層は、第3の層間樹脂絶縁層上にグランド用の導体回路と電源用の導体回路と位置合わせの基準となる第1アライメントマークとが形成され、層状コンデンサ部は、位置合わせに用いられる第2アライメントマークを有し、層状コンデンサ部は、層状コンデンサ部が有する第2アライメントマークが第3の層間樹脂絶縁層に形成された第1アライメントマークに対して所定の位置関係となるように位置合わせされることを特徴とすれば、絶縁層と第1の層間樹脂絶縁層との間に第3の層間樹脂絶縁層を形成しても、第1及び第2アライメントマークを基準にして層状コンデンサ部を適切な位置に形成することができる。
更にまた、層状コンデンサ部の第1層状電極は、第1のビア導体を介して第3の層間樹脂絶縁層に形成されたグランド用の導体回路に電気的に接続され、層状コンデンサ部の第2層状電極は、第2のビア導体を介して第3の層間樹脂絶縁層に形成された電源用の導体回路に電気的に接続され、第1のビア導体及び第2のビア導体は、第3の層間樹脂絶縁層に形成された第1アライメントマーク及び層状コンデンサ部の第2アライメントマークのいずれか一方を基準にして形成されることを特徴とすれば、第1及び第2アライメントマークを基準にして層状コンデンサ部と第3の層間樹脂絶縁層に形成されたグランド用又は電源用の導体回路とを適切に結線することができる。
更にまた、金属薄膜層は、実装部の側から見て少なくとも層状コンデンサ部を含む領域を有することを特徴とすれば、層状コンデンサへの湿気の浸入をより確実に防ぐことができる。
更にまた、金属薄膜層は、層状コンデンサ部の第1及び第2層状電極のいずれか一方と同電位に保たれていることを特徴とすれば、層状コンデンサ部又は半導体素子は金属薄膜層の電位による影響を抑えることができる。
更にまた、各層間樹脂絶縁層は、0.02mmから0.08mmの厚さを有することを特徴とすれば、層間樹脂絶縁層の上下の層を適切に絶縁することができる。
更にまた、絶縁層は、ガラスクロス又はアラミド不織布に樹脂を含浸させて硬化させた樹脂基板であって、樹脂基板の厚さは0.4mmから1.0mmである。
更にまた、絶縁層は、無機フィラーと熱硬化性樹脂からなる。
更にまた、絶縁層は、ガラスクロスやアラミド不織布からなる心材を有しない。
更にまた、絶縁層は、無機フィラーと熱硬化性樹脂と熱可塑性樹脂からなる。
更にまた、絶縁層は、ガラスクロスやアラミド不織布からなる心材を有しない。
上記課題を解決するために、本発明にかかる多層プリント配線板は、高誘電体層と高誘電体層を挟む第1及び第2層状電極とを有し、第1及び第2層状電極の一方が電源ラインに接続され他方が接地ラインに接続されて所定の電荷を蓄える層状コンデンサ部と、層間樹脂絶縁層を介して層状コンデンサ部上に形成され、層状コンデンサ部の第1及び第2層状電極のいずれか一方と同電位に保たれた金属薄膜層と、層間樹脂絶縁層を介して金属薄膜層上に形成され、ビアホールを介して層状コンデンサ部に電気的に接続される半導体素子を表面に実装する実装部とを備える。
上記課題を解決するために、本発明にかかる多層プリント配線板の製造方法は、絶縁層上に導体回路を形成し、絶縁層と導体回路の上に第1の層間樹脂絶縁層を形成し、高誘電体層と高誘電体層を挟む第1及び第2層状電極とを有する層状コンデンサ部を第1の層間樹脂絶縁層を介して絶縁層上に積層し、層状コンデンサ部上に第2の層間樹脂絶縁層を形成し、第2の層間樹脂絶縁層上に金属薄膜層を形成し、第2の層間樹脂絶縁層と金属薄膜層の上に最外の層間樹脂絶縁層を形成し、最外の層間樹脂絶縁層上に半導体素子を実装するための外部端子を形成する。
ここで、層状コンデンサ部は、位置合わせに用いられるアライメントマークを有しており、多層プリント配線板の製造方法は、絶縁層上に位置合わせの基準となるアライメントマークを形成し、絶縁層上に形成されたアライメントマーク及び層状コンデンサ部に形成されたアライメントマークを基準として、絶縁層上に形成された導体回路に対して層状コンデンサ部を位置合わせし、層状コンデンサ部と第1の層間樹脂絶縁層とを貫通して絶縁層上に形成された導体回路に到達するビアホールを形成し、ビアホール内にビア導体を形成することを特徴とすれば、アライメントマークを基準にして層状コンデンサ部を適切な位置に配置し、層状コンデンサ部と絶縁層に形成されたグランド用又は電源用の導体回路とを適切に結線することができる。
また、層状コンデンサ部は、位置合わせに用いられるアライメントマークを有しており、多層プリント配線板の製造方法は、絶縁層と絶縁層上に形成された導体回路上に第3の層間樹脂絶縁層を形成し、第3の層間樹脂絶縁層上に導体回路と位置合わせの基準となるアライメントマークとを形成し、第3の層間樹脂絶縁層上に形成されたアライメントマーク及び層状コンデンサ部に形成されたアライメントマークを基準として、第3の層間樹脂絶縁層上に形成された導体回路に対して層状コンデンサ部を位置合わせし、層状コンデンサ部と第1の層間樹脂絶縁層とを貫通して第3の層間樹脂絶縁層上に形成された導体回路に到達するビアホールを形成し、ビアホール内にビア導体を形成することを特徴とすれば、絶縁層と第1の層間樹脂絶縁層との間に第3の層間樹脂絶縁層を形成しても、第1及び第2アライメントマークを基準にして層状コンデンサ部を適切な位置に形成することができる。
また、層状コンデンサ部は、位置合わせに用いられるアライメントマークを有しており、多層プリント配線板の製造方法は、絶縁層と絶縁層上に形成された導体回路上に第3の層間樹脂絶縁層を形成し、第3の層間樹脂絶縁層上に導体回路と位置合わせの基準となるアライメントマークとを形成し、第3の層間樹脂絶縁層上に形成されたアライメントマーク及び層状コンデンサ部に形成されたアライメントマークを基準として、第3の層間樹脂絶縁層上に形成された導体回路に対して層状コンデンサ部を位置合わせし、層状コンデンサ部と第1の層間樹脂絶縁層とを貫通して第3の層間樹脂絶縁層上に形成された導体回路に到達するビアホールを形成し、ビアホール内にビア導体を形成することを特徴とすれば、絶縁層と第1の層間樹脂絶縁層との間に第3の層間樹脂絶縁層を形成しても、第1及び第2アライメントマークを基準にして層状コンデンサ部を適切な位置に形成することができる。
本発明によれば、層状コンデンサ部の吸湿を抑制し、電流リークを低減した多層プリント配線板等を提供することができる。
以下、本発明を実施するための形態について詳細に説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態にかかる多層プリント配線板10の縦断面図である。
図1に示すように、多層プリント配線板10は、スルーホール導体24を有する絶縁層の一例としてのコア基板21と、コア基板21の表裏面に形成された配線パターン(導体回路)22と、コア基板21上に層間樹脂絶縁層36を介して複数積層された配線パターン(導体回路)32と、異なる層間樹脂絶縁層に形成されている配線パターン同士を電気的に接続するビア導体34とを有するビルドアップ部30とを備えている。コア基板21の表裏面に形成された配線パターン22同士は、コア基板21を貫通するスルーホール導体24で電気的に接続されている。
(第1の実施形態)
図1は、本発明の第1の実施形態にかかる多層プリント配線板10の縦断面図である。
図1に示すように、多層プリント配線板10は、スルーホール導体24を有する絶縁層の一例としてのコア基板21と、コア基板21の表裏面に形成された配線パターン(導体回路)22と、コア基板21上に層間樹脂絶縁層36を介して複数積層された配線パターン(導体回路)32と、異なる層間樹脂絶縁層に形成されている配線パターン同士を電気的に接続するビア導体34とを有するビルドアップ部30とを備えている。コア基板21の表裏面に形成された配線パターン22同士は、コア基板21を貫通するスルーホール導体24で電気的に接続されている。
コア基板(絶縁層)21は、BT(ビスマレイミド−トリアジン)樹脂基板やガラスエポキシ基板等のガラスクロス又はアラミド不織布に熱硬化性樹脂を含浸させて硬化させた樹脂基板であって、厚さは0.4mmから1.0mmである。
また、コア基板21は、無機フィラーと熱硬化性樹脂とからなる樹脂絶縁層や、無機フィラーと熱硬化性樹脂と熱可塑性樹脂とからなる樹脂絶縁層であってもよい。このような樹脂絶縁層の場合、樹脂絶縁層はガラスクロスやアラミド不織布などのガラス繊維を有しないことが好ましい。
また、コア基板21は、無機フィラーと熱硬化性樹脂とからなる樹脂絶縁層や、無機フィラーと熱硬化性樹脂と熱可塑性樹脂とからなる樹脂絶縁層であってもよい。このような樹脂絶縁層の場合、樹脂絶縁層はガラスクロスやアラミド不織布などのガラス繊維を有しないことが好ましい。
コア基板21の表面には、第1アライメントマーク26が設けられている。第1アライメントマーク26は、コア基板21上の層間樹脂絶縁層(第1の層間樹脂絶縁層)36aに層状コンデンサ部40を積層する際の位置合わせの基準として用いられる。第1アライメントマーク26は、配線パターン22と同じく銅等の導電体を用いて、配線パターン22と同時に形成される。第1アライメントマーク26は、位置合わせの際に目印となるように、例えば、十字状のマークとして形成される。
尚、第1アライメントマーク26は、必ずしもコア基板21の表面に形成される必要はない。図2は、コア基板21の表面以外の層に第1アライメントマーク26を形成した例を示す。例えば、層状コンデンサ部40が形成される層間樹脂絶縁層36aの1つ下に第3の層間樹脂絶縁層36e(コア基板21側の層)を形成し、その上に第1アライメントマーク26を形成してもよい。
尚、第1アライメントマーク26は、必ずしもコア基板21の表面に形成される必要はない。図2は、コア基板21の表面以外の層に第1アライメントマーク26を形成した例を示す。例えば、層状コンデンサ部40が形成される層間樹脂絶縁層36aの1つ下に第3の層間樹脂絶縁層36e(コア基板21側の層)を形成し、その上に第1アライメントマーク26を形成してもよい。
図1に戻って説明を続ける。
ビルドアップ部30は、コア基板21の表裏面(簡略化のため、図1では表面のみを図示した)に層間樹脂絶縁層36と配線パターン32とを交互に積層したものであり、各配線パターン32は層間樹脂絶縁層36を貫通するビア導体34を介して電気的に接続されている。ここで、ビア導体34は、層間樹脂絶縁層36を貫通するスルーホールの内周もしくは内部に銅等の導電体をめっき処理して形成される導電体層である。層間樹脂絶縁層36は、0.02mmから0.08mmの厚さを有している。層間樹脂絶縁層36は、無機フィラーと熱硬化性樹脂とからなる層間樹脂絶縁層や、無機フィラーと熱硬化性樹脂と熱可塑性樹脂とからなる層間樹脂絶縁層であって、ガラスクロスやアラミド不織布などのガラス繊維を有しないことが好ましい。
ビルドアップ部30は、コア基板21の表裏面(簡略化のため、図1では表面のみを図示した)に層間樹脂絶縁層36と配線パターン32とを交互に積層したものであり、各配線パターン32は層間樹脂絶縁層36を貫通するビア導体34を介して電気的に接続されている。ここで、ビア導体34は、層間樹脂絶縁層36を貫通するスルーホールの内周もしくは内部に銅等の導電体をめっき処理して形成される導電体層である。層間樹脂絶縁層36は、0.02mmから0.08mmの厚さを有している。層間樹脂絶縁層36は、無機フィラーと熱硬化性樹脂とからなる層間樹脂絶縁層や、無機フィラーと熱硬化性樹脂と熱可塑性樹脂とからなる層間樹脂絶縁層であって、ガラスクロスやアラミド不織布などのガラス繊維を有しないことが好ましい。
また、多層プリント配線板10は、高誘電体層43とこの高誘電体層43を挟む第1層状電極41及び第2層状電極42とで構成された層状コンデンサ部40と、層状コンデンサ部40上に層間樹脂絶縁層36を介して形成された金属薄膜層52P,52Gと、半導体素子(図示省略)が実装される実装部60とを備えている。
層状コンデンサ部40は、セラミック系の高誘電体材料を高温で焼成した高誘電体層43と、この高誘電体層43を挟む第1層状電極41及び第2層状電極42とで構成されている。第1層状電極41はニッケル(Ni)電極であり、実装部60のグランド用パッド(第1の外部端子)61に電気的に接続される。第2層状電極42は銅電極であり、実装部60の電源用パッド(第2の外部端子)62に接続される。
層状コンデンサ部40は、セラミック系の高誘電体材料を高温で焼成した高誘電体層43と、この高誘電体層43を挟む第1層状電極41及び第2層状電極42とで構成されている。第1層状電極41はニッケル(Ni)電極であり、実装部60のグランド用パッド(第1の外部端子)61に電気的に接続される。第2層状電極42は銅電極であり、実装部60の電源用パッド(第2の外部端子)62に接続される。
層状コンデンサ部40は、層間樹脂絶縁層36(36a)を介してコア基板21上に配される。第1層状電極41はグランドライン(接地ライン)(図示省略)に接続され、第2層状電極42は電源ライン(図示省略)に接続されて、層状コンデンサ部40は所定の電荷を蓄える。また、層状コンデンサ部40は、ビア導体34を介して実装部60に実装される半導体素子(図示省略)に接続される。図示しない電源ラインから半導体素子に供給される電力(外部電力)が一時的に電圧低下を生じた際に、層状コンデンサ部40は電荷を放出して半導体素子に電力を供給する。
第1層状電極41は、高誘電体層43の下面に形成されたプレーンパターンであって、グランド用のビア導体(グランドビア導体)61bを介してグランド用パッド61に電気的に接続している。また、第1層状電極41は、グランドビア導体(第1のビア導体)61aを介して、コア基板21上に形成されたグランド用の導体回路の一例としてのグランド配線22Gに接続している。層状コンデンサ部40の第1層状電極41側の面には開口部(第1層状電極41の非形成部)41aが形成されている。電源用パッド62に電気的に接続する電源用のビア導体(電源ビア導体)(第2のビア導体)62aが第1層状電極41と非接触な状態で開口部41a内を通過して、コア基板21上に形成された電源用の導体回路の一例としての電源配線22Pに接続している。
第2層状電極42は、高誘電体層43の上面に形成されたプレーンパターンであって、電源ビア導体62bを介して電源用パッド62に接続している。また、層状コンデンサ部40の第2層状電極42側の面には開口部(第2層状電極42の非形成部)42aが形成されている。グランド用パッド61に接続するグランドビア導体61aが、非接触な状態でこの開口部42a内を通過して、グランド用パッド61に接続している。
高誘電体層43は、BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZTからなる群より選ばれた1種又は2種以上の金属酸化物を含んでなる高誘電体材料で構成される。この高誘電体材料を0.3〜1μmの薄膜状にした後、焼成してセラミックにして、高誘電体層43は形成されている。高誘電体層43がこの厚さを有していることにより、第1層状電極41及び第2層状電極42の間は実質的に短絡しない。なお、層状コンデンサ部40の製造方法については後述する。
高誘電体層43は、BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZTからなる群より選ばれた1種又は2種以上の金属酸化物を含んでなる高誘電体材料で構成される。この高誘電体材料を0.3〜1μmの薄膜状にした後、焼成してセラミックにして、高誘電体層43は形成されている。高誘電体層43がこの厚さを有していることにより、第1層状電極41及び第2層状電極42の間は実質的に短絡しない。なお、層状コンデンサ部40の製造方法については後述する。
層状コンデンサ部40上には第2の層間樹脂絶縁層36bを介して金属薄膜層52Pが形成され、金属薄膜層52P上には層間樹脂絶縁層36cを介して金属薄膜層52Gが形成されている。
金属薄膜層52Pは、ビア導体34(電源ビア導体62a)を介して第2層状電極42に接続している。また、金属薄膜層52Pは、ビア導体34(電源ビア導体62b)を介して電源用パッド62に接続している。金属薄膜層52Gは、ビア導体34(グランドビア導体61a)を介して第1層状電極41に接続している。また、金属薄膜層52Gは、ビア導体34(グランドビア導体61b)を介してグランド用パッド61に接続している。ここで、第1層状電極41はグランドラインと電気的に接続しているので、金属薄膜層52Gはグランドプレーン層52Gと称される。第2層状電極42は電源ラインと電気的に接続しているので、金属薄膜層52Pは電源プレーン層52Pと称される。
金属薄膜層52Pは、ビア導体34(電源ビア導体62a)を介して第2層状電極42に接続している。また、金属薄膜層52Pは、ビア導体34(電源ビア導体62b)を介して電源用パッド62に接続している。金属薄膜層52Gは、ビア導体34(グランドビア導体61a)を介して第1層状電極41に接続している。また、金属薄膜層52Gは、ビア導体34(グランドビア導体61b)を介してグランド用パッド61に接続している。ここで、第1層状電極41はグランドラインと電気的に接続しているので、金属薄膜層52Gはグランドプレーン層52Gと称される。第2層状電極42は電源ラインと電気的に接続しているので、金属薄膜層52Pは電源プレーン層52Pと称される。
電源プレーン層52P及びグランドプレーン層52Gは、層間樹脂絶縁層36を介して層状コンデンサ部40と実装部60との間の層に形成される。電源プレーン層52Pは、層状コンデンサ部40の第2層状電極42に接続されて第2層状電極42と同電位に保たれ、グランドプレーン層52Gは、第1層状電極41に接続されて同電位に保たれている。そのため、層状コンデンサ部40または半導体素子は、金属薄膜層の電位による影響を抑えることができる。
図3は、電源プレーン層52Pを上から(後述する実装部60の側から)見た図である。
電源プレーン層52Pは、第2の層間樹脂絶縁層36bのほぼ全面を覆っている銅等の金属薄膜層である。図3には、電源プレーン層52Pが第2の層間樹脂絶縁層36bのほぼ全面を覆っている状態を示しているが、電源プレーン層52Pは、層状コンデンサ部40の直上であって、少なくとも層状コンデンサ部40の外形より大きければよい。つまり、電源プレーン層52Pは、層状コンデンサ部40の直上であって、図3の点線で囲まれる領域よりその外形が大きければよい。電源プレーン層52Pの中には、グランド配線とグランド用のランド(グランドランド)61c、信号用の導体回路(信号配線)63dと信号用のランド(信号ランド)63cの少なくとも1つが形成されている。
電源プレーン層52Pは、第2の層間樹脂絶縁層36bのほぼ全面を覆っている銅等の金属薄膜層である。図3には、電源プレーン層52Pが第2の層間樹脂絶縁層36bのほぼ全面を覆っている状態を示しているが、電源プレーン層52Pは、層状コンデンサ部40の直上であって、少なくとも層状コンデンサ部40の外形より大きければよい。つまり、電源プレーン層52Pは、層状コンデンサ部40の直上であって、図3の点線で囲まれる領域よりその外形が大きければよい。電源プレーン層52Pの中には、グランド配線とグランド用のランド(グランドランド)61c、信号用の導体回路(信号配線)63dと信号用のランド(信号ランド)63cの少なくとも1つが形成されている。
また、グランド配線とグランドランド61c、信号配線63dと信号ランド63cの周りには、導体が形成されていないスペース52sが形成されていて、電源プレーン層52Pとグランド配線やグランドランド61cとの間、電源プレーン層52Pと信号配線63dや信号ランド63cとの間のショートを防止している。
電源プレーン層52Pは、層状コンデンサ部40の第2層状電極42と同電位に保たれていることを特徴とすれば、層状コンデンサ部40、又は、実装部60に実装されている半導体素子(図示省略)は、電源プレーン層52Pの電位による影響を抑えることができる。
電源プレーン層52Pは、層状コンデンサ部40の第2層状電極42と同電位に保たれていることを特徴とすれば、層状コンデンサ部40、又は、実装部60に実装されている半導体素子(図示省略)は、電源プレーン層52Pの電位による影響を抑えることができる。
図1に戻って説明を続ける。
信号用のビア導体(信号ビア導体)63b(63a)、信号ランド63c、信号配線63dは、信号用パッド63に電気的に接続している。信号ランド63cは、その上に信号ビア導体63bが形成されるか、或いは、信号配線63dに接続している。グランドビア導体61b(61a)、グランドランド61c、及び、グランド配線22Gは、グランド用パッド61に接続している。グランドランド61cは、グランドビア導体61bとグランド配線22Gの少なくとも一方と接続している。
ビア導体34の直上にビア導体34を形成する場合や、ビア導体34が層間樹脂絶縁層の2層(36a,36b)を同時に貫通する場合、電源プレーン層52Pと同一の層にランドが形成される。
信号用のビア導体(信号ビア導体)63b(63a)、信号ランド63c、信号配線63dは、信号用パッド63に電気的に接続している。信号ランド63cは、その上に信号ビア導体63bが形成されるか、或いは、信号配線63dに接続している。グランドビア導体61b(61a)、グランドランド61c、及び、グランド配線22Gは、グランド用パッド61に接続している。グランドランド61cは、グランドビア導体61bとグランド配線22Gの少なくとも一方と接続している。
ビア導体34の直上にビア導体34を形成する場合や、ビア導体34が層間樹脂絶縁層の2層(36a,36b)を同時に貫通する場合、電源プレーン層52Pと同一の層にランドが形成される。
層状コンデンサ部40は、実装部60からみて、電源プレーン層52Pより内層であって、図3の点線で囲まれる領域の直下に形成されている。つまり、電源プレーン層52Pは、実装部60の側から見て少なくとも層状コンデンサ部40を含む領域を有している(図3参照)。層状コンデンサ部40の直上の領域に、電源プレーン層52Pが形成されているので、電源プレーン層52Pは多層プリント配線板10の表面から浸入する湿気が層状コンデンサ部40へ届くのを防ぐ働きをしている。
図3に示すように、電源プレーン層52Pが形成されている層において、層状コンデンサ部40の直上に位置している領域(図3の点線で囲まれる領域)に形成されている導体の上面の面積を合算した累積面積(図3の点線で囲まれる領域内の導体の面積)は、層状コンデンサ部40が形成されている面積(図3の点線で囲まれる面積)に対して80%以上が好ましい。ここで、累積面積はスペース52sを除く面積であって、電源プレーン層52P以外に、電源プレーン層52Pの内部に形成されている配線やランド、ビア導体34の上面の面積を含む。
また、層状コンデンサ部40の直上の電源プレーン層52Pの中(点線で囲まれる領域)には、信号に対するノイズの影響を極力排除するため、或いは、スペース52sによる導体面積の減少を極力少なくするために、信号配線63dや信号ビア導体63b、信号ランド63cが形成されていないことが好ましい。
図3に示すように、電源プレーン層52Pが形成されている層において、層状コンデンサ部40の直上に位置している領域(図3の点線で囲まれる領域)に形成されている導体の上面の面積を合算した累積面積(図3の点線で囲まれる領域内の導体の面積)は、層状コンデンサ部40が形成されている面積(図3の点線で囲まれる面積)に対して80%以上が好ましい。ここで、累積面積はスペース52sを除く面積であって、電源プレーン層52P以外に、電源プレーン層52Pの内部に形成されている配線やランド、ビア導体34の上面の面積を含む。
また、層状コンデンサ部40の直上の電源プレーン層52Pの中(点線で囲まれる領域)には、信号に対するノイズの影響を極力排除するため、或いは、スペース52sによる導体面積の減少を極力少なくするために、信号配線63dや信号ビア導体63b、信号ランド63cが形成されていないことが好ましい。
多層プリント配線板10の説明に戻る。
実装部60は、層間樹脂絶縁層36(36c又は36d)を介して電源プレーン層52P及びグランドプレーン層52G上に形成され、ビア導体34を介して層状コンデンサ部40の第1層状電極41及び第2層状電極42に電気的に接続されている。また、実装部60は、半導体素子を表面に実装する(図示省略)。
実装部60は、層間樹脂絶縁層36(36c又は36d)を介して電源プレーン層52P及びグランドプレーン層52G上に形成され、ビア導体34を介して層状コンデンサ部40の第1層状電極41及び第2層状電極42に電気的に接続されている。また、実装部60は、半導体素子を表面に実装する(図示省略)。
実装部60は、半導体素子(図示省略)が実装される領域である。多層プリント配線板10の表面に、グランド用パッド61、電源用パッド62、及び、信号用パッド63が配列されて、実装部60が形成される。グランド用パッド61は層状コンデンサ部40の第1層状電極41に接続され、電源用パッド62は第2層状電極42に接続される。
第1の実施形態では、信号用パッド63に電気的に接続している信号ビア導体63aは、層状コンデンサ部40を貫通することなく、層状コンデンサ部40が設けられている領域の外に形成されている。但し、信号ビア導体63aは、層状コンデンサ部40を貫通する配置としてもよい。その場合は、信号ビア導体63aは、第1層状電極41及び第2層状電極42の開口部41a,42a内に形成されて、第1層状電極41と第2層状電極42に非接触な状態で層状コンデンサ部40を貫通する。
第1の実施形態では、信号用パッド63に電気的に接続している信号ビア導体63aは、層状コンデンサ部40を貫通することなく、層状コンデンサ部40が設けられている領域の外に形成されている。但し、信号ビア導体63aは、層状コンデンサ部40を貫通する配置としてもよい。その場合は、信号ビア導体63aは、第1層状電極41及び第2層状電極42の開口部41a,42a内に形成されて、第1層状電極41と第2層状電極42に非接触な状態で層状コンデンサ部40を貫通する。
実装部60と層状コンデンサ部40の間には、電源プレーン層52P及びグランドプレーン層52Gが設けられているので、多層プリント配線板10の表面から浸入する湿気が層状コンデンサ部40へ届くのを防いでいる。これに対して、層状コンデンサ部40の第1層状電極41側(実装部60とは反対側)にはコア基板21がある。よって、湿気の浸入防止のために金属薄膜層を必ずしも設ける必要はない。但し、実装部60とは反対側の多層プリント配線板10の表面と層状コンデンサ部40の間に、金属薄膜層を設けてもよい。
次に、第1の実施形態の多層プリント配線板10の製造方法について説明する。
コア基板21にスルーホール導体24を形成する作成手順とコア基板21に配線パターン22を形成する作成手順は周知であるため、ここではビルドアップ部30及び層状コンデンサ部40の製造方法を中心に説明する。
図4は、多層プリント配線板10の製造工程を表す説明図である。
図4(a)に示すように、コア基板21は、表裏面を貫通して形成された貫通穴(スルーホール)の内壁面に形成された銅からなるスルーホール導体24を有している。また、コア基板21の表裏面(絶縁層上)には、銅で構成される配線パターン22が形成される。この表裏面の配線パターン22は、スルーホール導体24を介して電気的に接続されている。配線パターン(導体回路)22は、信号用の導体回路の一例としての信号配線22Sと電源配線22Pとグランド配線22Gとを有している。
コア基板21にスルーホール導体24を形成する作成手順とコア基板21に配線パターン22を形成する作成手順は周知であるため、ここではビルドアップ部30及び層状コンデンサ部40の製造方法を中心に説明する。
図4は、多層プリント配線板10の製造工程を表す説明図である。
図4(a)に示すように、コア基板21は、表裏面を貫通して形成された貫通穴(スルーホール)の内壁面に形成された銅からなるスルーホール導体24を有している。また、コア基板21の表裏面(絶縁層上)には、銅で構成される配線パターン22が形成される。この表裏面の配線パターン22は、スルーホール導体24を介して電気的に接続されている。配線パターン(導体回路)22は、信号用の導体回路の一例としての信号配線22Sと電源配線22Pとグランド配線22Gとを有している。
コア基板(絶縁層)21上には、配線パターン22以外に、位置合わせの基準となる第1アライメントマーク26が形成されている。第1アライメントマーク26は銅で構成され、配線パターン22と同じ工程で同時に形成される。第1アライメントマーク26は、後述する層状コンデンサ部40を所定位置に配置する際の位置合わせの基準として用いられる。
そして、図4(b)に示すように、第1の層間樹脂絶縁層36aとなる樹脂シートが真空ラミネータを用いてコア基板21に貼り付けられる。ここで、樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、約20〜80μm厚である。樹脂シートは、常温でヤング率2〜7GPaである。なお、樹脂シートは、シリカ、アルミナ、ジルコニア等の無機粒子を含んでもよい。
そして、図4(b)に示すように、第1の層間樹脂絶縁層36aとなる樹脂シートが真空ラミネータを用いてコア基板21に貼り付けられる。ここで、樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、約20〜80μm厚である。樹脂シートは、常温でヤング率2〜7GPaである。なお、樹脂シートは、シリカ、アルミナ、ジルコニア等の無機粒子を含んでもよい。
ここで、層状コンデンサ部40は次のようにして製造される。
図5は、層状コンデンサ部40の製造工程を表す説明図である。
約100μm厚のニッケル(Ni)箔(後にグランド電極である第1層状電極41となる)を約1000℃にて熱処理した後、10〜90μm厚まで両面を表面研磨して電極422とする。
図5は、層状コンデンサ部40の製造工程を表す説明図である。
約100μm厚のニッケル(Ni)箔(後にグランド電極である第1層状電極41となる)を約1000℃にて熱処理した後、10〜90μm厚まで両面を表面研磨して電極422とする。
その後、BaTiO3、SrTiO3、TaO3、Ta2O5、PZT、PLZT、PNZT、PCZT、PSZTからなる群より選ばれた1種又は2種以上の金属酸化物を含んでなるゾル・ゲル液をスピンコーターで電極422上に塗布して、電極422上に未焼成層のゾル・ゲル膜を形成する。塗布後、この未焼成層を真空中またはN2ガス等の非酸化雰囲気で600〜950℃の温度範囲で焼成し、Ni箔上に厚さ0.3〜1μmの高誘電体層424を形成する(図5(a)参照)。
ここで、ゾル・ゲル液の一例を説明する。
まず、ジエトキシバリウムとビテトライソプロポキシドチタンを、脱水したメタノールと2−メトキシエタノールとの混合溶媒に溶解し、室温の窒素雰囲気下で3日間攪拌してバリウムとチタンのアルコキシド前駆体組成物溶液を調整する。次いで、この前駆体組成物溶液を0℃に保ちながら攪拌し、予め脱炭酸した水を0.5マイクロリットル/分の速度で窒素気流中で噴霧して加水分解する。このようにして作成されたゾル・ゲル液をフィルターを通して、析出物等をろ過する。ろ過後のゾル・ゲル前駆体液を電極422に塗布する。尚、焼成後の高誘電体層424の厚さは、スピンコーターの回転速度、ゾル・ゲル液の粘土・濃度、塗布回数などを調整して制御する。
まず、ジエトキシバリウムとビテトライソプロポキシドチタンを、脱水したメタノールと2−メトキシエタノールとの混合溶媒に溶解し、室温の窒素雰囲気下で3日間攪拌してバリウムとチタンのアルコキシド前駆体組成物溶液を調整する。次いで、この前駆体組成物溶液を0℃に保ちながら攪拌し、予め脱炭酸した水を0.5マイクロリットル/分の速度で窒素気流中で噴霧して加水分解する。このようにして作成されたゾル・ゲル液をフィルターを通して、析出物等をろ過する。ろ過後のゾル・ゲル前駆体液を電極422に塗布する。尚、焼成後の高誘電体層424の厚さは、スピンコーターの回転速度、ゾル・ゲル液の粘土・濃度、塗布回数などを調整して制御する。
スパッタ等の真空蒸着装置を用いて高誘電体層424の上に銅のシード層を形成し、更にこのシード層上に電解めっき等で銅を10μm程度足すことにより、電極426(後に電源電極である第2層状電極42となる)を形成して層状コンデンサ部40を得る(図5(b)参照)。
その後、電極422をパターニングする。このとき、位置合わせの基準となるアライメントマーク(第2アライメントマーク)46と開口部41aとを電極422に同時に形成する(図5(c)参照)。ここで、開口部41aの形成位置は、第1層状電極41と非接触な状態で貫通するビア導体34(図1参照)が形成される位置であって、その大きさは、そのビア導体34より大きな開口径である。尚、第2アライメントマーク46は、例えば、十字状のマークとして形成される。
その後、電極422をパターニングする。このとき、位置合わせの基準となるアライメントマーク(第2アライメントマーク)46と開口部41aとを電極422に同時に形成する(図5(c)参照)。ここで、開口部41aの形成位置は、第1層状電極41と非接触な状態で貫通するビア導体34(図1参照)が形成される位置であって、その大きさは、そのビア導体34より大きな開口径である。尚、第2アライメントマーク46は、例えば、十字状のマークとして形成される。
ここで、第1アライメントマーク26は、層状コンデンサ部40を内蔵、若しくは、積層している層間樹脂絶縁層36(図1参照)よりもコア基板21側(実装部60とは反対側)の層間樹脂絶縁層(例えば36a)または絶縁層に形成されていることが好ましい。また、層状コンデンサ部40は、位置合わせに用いられる第2アライメントマーク46を有することが好ましい。層状コンデンサ部40が第2アライメントマーク46を有すると、層状コンデンサ部40は、絶縁層上に形成された第1アライメントマーク26と層状コンデンサ部40に形成された第2アライメントマーク46とを基準にして、層間樹脂絶縁層36上に積層することができる。そのため、層状コンデンサ部40を層間樹脂絶縁層36の所望とする位置に形成できる。
このように、コア基板21に第1アライメントマーク26が形成され、層状コンデンサ部40に第2アライメントマーク46が形成されていると、層状コンデンサ部40が有している第2アライメントマーク46がコア基板21に形成された第1アライメントマーク26に対して所定の位置関係となるように位置合わせすることができる。その結果、第1及び第2アライメントマーク26,46を基準にして、層状コンデンサ部40は層間樹脂絶縁層36の適切な位置に形成されることとなる。
また、コア基板21上に形成されている第1アライメントマーク26は、コア基板21上のグランド配線22G、電源配線22Pと同時に形成されている。そのため、第1アライメントマーク26と層状コンデンサ部40に形成された第2アライメントマーク46とを基準にして、両者を位置あわせすることで、コア基板21上のグランド配線22G、電源配線22Pと層状コンデンサ部40とは、精度良く位置合わせされることとなる。
また、コア基板21上に形成されている第1アライメントマーク26は、コア基板21上のグランド配線22G、電源配線22Pと同時に形成されている。そのため、第1アライメントマーク26と層状コンデンサ部40に形成された第2アライメントマーク46とを基準にして、両者を位置あわせすることで、コア基板21上のグランド配線22G、電源配線22Pと層状コンデンサ部40とは、精度良く位置合わせされることとなる。
図2に示すように、層状コンデンサ部40を内蔵、若しくは、積層している層間樹脂絶縁層36(36a)よりもコア基板21側(実装部60とは反対側)の第3の層間樹脂絶縁層36e(第3の層間樹脂絶縁層36eはコア基板21と第1の層間樹脂絶縁層36aとの間に配置されている)に第1アライメントマーク26が形成されていても、コア基板21に第1アライメントマーク26が形成されているとき(図1参照)と同様である。層状コンデンサ部40は、第1及び第2アライメントマーク26,46を基準にして第3の層間樹脂絶縁層36eの適切な位置に形成されることができる。
また、第3の層間樹脂絶縁層36e上に形成されている第1アライメントマーク26は、第3の層間樹脂絶縁層36e上の配線パターン22(電源配線22Pとグランド配線22Gと信号配線22Sを含む)と同時に形成されている。そのため、第1アライメントマーク26と層状コンデンサ部40に形成された第2アライメントマーク46とを基準にして、両者を位置あわせすることで、第3の層間樹脂絶縁層36e上の配線パターン22と層状コンデンサ部40とは、精度良く位置合わせされることとなる。
多層プリント配線板10の製造方法の説明に戻る。
図6〜10は、多層プリント配線板10の製造工程を表す説明図である。
次に、コア基板21に形成された第1アライメントマーク26と層状コンデンサ部40に形成された第2アライメントマーク46とを基準として、層状コンデンサ部40がコア基板21上の所定位置に位置合わせされる(図6(a)参照)。その後、層状コンデンサ部40が、真空ラミネータにより層間樹脂絶縁層36上に貼り付けられる(図6(b)参照)。
図6〜10は、多層プリント配線板10の製造工程を表す説明図である。
次に、コア基板21に形成された第1アライメントマーク26と層状コンデンサ部40に形成された第2アライメントマーク46とを基準として、層状コンデンサ部40がコア基板21上の所定位置に位置合わせされる(図6(a)参照)。その後、層状コンデンサ部40が、真空ラミネータにより層間樹脂絶縁層36上に貼り付けられる(図6(b)参照)。
次に、第1アライメントマーク26及び第2アライメントマーク46の少なくとも一方を基準として、層状コンデンサ部40の電極426をパターニングする。電極426のパターニングは、電極426上にドライフィルムを貼り付け、多層プリント配線板10のパターン形成時に通常行われる露光・現像、エッチング及びフィルム剥離により行われる。
図7(a)に示すように、このパターニングと同時に、高誘電体層43上に、第3アライメントマーク66を形成する。第1アライメント26及び第2アライメントマーク46の少なくとも一方を基準として電極426(図6(b)参照)のパターニングを行うので、形成される配線パターンの配置とコア基板21に形成されている配線パターン22のパターン位置とが適切な位置関係となる。このパターニング工程において、層状コンデンサ部40を貫通する貫通孔の位置42aは、予めに銅(電極426(図6(b)参照))を除去しておく。
次に、図7(b)に示すように、層状コンデンサ部40上に絶縁シートを貼り付けて、第2の層間樹脂絶縁層36bを形成する。
図7(a)に示すように、このパターニングと同時に、高誘電体層43上に、第3アライメントマーク66を形成する。第1アライメント26及び第2アライメントマーク46の少なくとも一方を基準として電極426(図6(b)参照)のパターニングを行うので、形成される配線パターンの配置とコア基板21に形成されている配線パターン22のパターン位置とが適切な位置関係となる。このパターニング工程において、層状コンデンサ部40を貫通する貫通孔の位置42aは、予めに銅(電極426(図6(b)参照))を除去しておく。
次に、図7(b)に示すように、層状コンデンサ部40上に絶縁シートを貼り付けて、第2の層間樹脂絶縁層36bを形成する。
次に、第2の層間樹脂絶縁層36bを貼り付けた作成途中の基板に、第1アライメントマーク26、第2アライメントマーク46、第3アライメントマーク66のいずれか1つを基準として、CO2レーザやUVレーザにてビアホール560を形成する(図8(a)参照)。ビアホール560は、層状コンデンサ部40上の第2の層間樹脂絶縁層36bと層状コンデンサ部40、層状コンデンサ部40下の第1の層間樹脂絶縁層36aを貫通してコア基板21上の配線パターン22に到達している。ビアホール560は、3つのアライメントマーク26,46,66のいずれかを基準にして形成されているので、コア基板21上の配線パターン22や層状コンデンサ部40の開口部41a,42aに対して、精度よく形成できる。尚、誤差の累積を避けるため、第1アライメントマーク26を基準としてビアホール560を形成することが好ましい。
続いて、図8(b)に示すように、化学銅めっき、めっきレジスト形成、電気銅めっき、めっきレジスト剥離、化学銅めっき膜除去の工程を施すことにより、ビアホール560を銅で充填してビア導体(グランドビア導体61a、電源ビア導体62a、信号ビア導体63a)を形成するとともに、電源プレーン層52Pを形成する。
層状コンデンサ部40の第1層状電極41は、第1のビア導体61aを介してコア基板21に形成されたグランド配線22Gに電気的に接続される。また、層状コンデンサ部40の第2層状電極42は、電源ビア導体62aを介してコア基板21に形成された電源配線22Pに電気的に接続される。ここで、グランドビア導体61a及び電源ビア導体62aは、第1アライメントマーク26、第2アライメントマーク46、第3アライメントマーク66のいずれか1つを基準にして形成されたビアホール560(図8(a)参照)内に形成されたビア導体である。そのため、層状コンデンサ部40の第1層状電極41とコア基板21に形成されたグランド配線22G及び層状コンデンサ部40の第2層状電極42とコア基板21に形成された電源配線22Pは、それぞれビア導体61a,62aを介して適切に結線されることとなる。
層状コンデンサ部40の第1層状電極41は、第1のビア導体61aを介してコア基板21に形成されたグランド配線22Gに電気的に接続される。また、層状コンデンサ部40の第2層状電極42は、電源ビア導体62aを介してコア基板21に形成された電源配線22Pに電気的に接続される。ここで、グランドビア導体61a及び電源ビア導体62aは、第1アライメントマーク26、第2アライメントマーク46、第3アライメントマーク66のいずれか1つを基準にして形成されたビアホール560(図8(a)参照)内に形成されたビア導体である。そのため、層状コンデンサ部40の第1層状電極41とコア基板21に形成されたグランド配線22G及び層状コンデンサ部40の第2層状電極42とコア基板21に形成された電源配線22Pは、それぞれビア導体61a,62aを介して適切に結線されることとなる。
図2のように、コア基板21と第1の層間樹脂絶縁層36aの間に第3の層間樹脂絶縁層36eを設け、第3の層間樹脂絶縁層36eに第1アライメントマーク26、電源配線22P、グランド配線22Gを形成した場合も同様である。この場合も、第1アライメントマーク26、第2アライメントマーク46、第3アライメントマーク66のいずれか1つを基準にしてビアホールを形成しているので、層状コンデンサ部40の第1層状電極41と第3の層間樹脂絶縁層36eに形成されたグランド配線22G及び層状コンデンサ部40の第2層状電極42と第3の層間樹脂絶縁層36eに形成された電源配線22Pは、ビア導体61a,62aを介して適切に結線される。
多層プリント配線板10の製造方法の説明に戻る。
図8(a)を用いて説明した工程と同様に、CO2レーザ等を用いて電源プレーン層52P上に形成された層間樹脂絶縁層36(36c)にビアホールを形成し、化学銅めっき、めっきレジスト形成、電気銅めっき、めっきレジスト剥離、化学銅めっき膜除去の工程を施し、銅で充填してビア導体61b,62b,63bとグランドプレーン層52Gを形成する(図9(a))。
グランドプレーン層52Gと同一の層に、信号ビア導体63b、信号ランド63c、信号配線63d、電源ビア導体62b、電源用のランド(電源ランド)62c、電源配線の少なくとも1つが形成されている。信号ビア導体63b、信号ランド63c、信号配線63d、電源ビア導体62b、電源ランド62c、電源配線の周りは、導体のない領域(スペース)52sが形成されている。信号ビア導体63b、信号ランド63c、信号配線63dは、信号用パッド63(図1参照)に電気的に接続している。信号ランド63cは、その上に信号ビア導体63bが形成されるか、或いは、信号配線63dに接続している。電源ビア導体62b、電源ランド62c、電源配線は、電源用パッド62(図1参照)に接続している。電源ランド62cは、後の工程でその上に電源ビア導体が形成されるか、或いは、電源配線に接続している。
図8(a)を用いて説明した工程と同様に、CO2レーザ等を用いて電源プレーン層52P上に形成された層間樹脂絶縁層36(36c)にビアホールを形成し、化学銅めっき、めっきレジスト形成、電気銅めっき、めっきレジスト剥離、化学銅めっき膜除去の工程を施し、銅で充填してビア導体61b,62b,63bとグランドプレーン層52Gを形成する(図9(a))。
グランドプレーン層52Gと同一の層に、信号ビア導体63b、信号ランド63c、信号配線63d、電源ビア導体62b、電源用のランド(電源ランド)62c、電源配線の少なくとも1つが形成されている。信号ビア導体63b、信号ランド63c、信号配線63d、電源ビア導体62b、電源ランド62c、電源配線の周りは、導体のない領域(スペース)52sが形成されている。信号ビア導体63b、信号ランド63c、信号配線63dは、信号用パッド63(図1参照)に電気的に接続している。信号ランド63cは、その上に信号ビア導体63bが形成されるか、或いは、信号配線63dに接続している。電源ビア導体62b、電源ランド62c、電源配線は、電源用パッド62(図1参照)に接続している。電源ランド62cは、後の工程でその上に電源ビア導体が形成されるか、或いは、電源配線に接続している。
続いて、上述と同様の工程により、グランドプレーン層52G上に最外の層間樹脂絶縁層36dを形成し、最外の層間樹脂絶縁層36dを貫通するビア導体34(61b,62b,63b)を形成するとともに、最外の層間樹脂絶縁層36d上に、グランド用パッド61、電源用パッド62、信号用パッド63を形成する。ここで、グランド用パッド61、電源用パッド62、信号用パッド63が実装部60を構成する(図9(b)参照)。
その後、市販のソルダーレジスト組成物を塗布した後、グランド用パッド61、電源用パッド62、信号用パッド63の上面を露出する開口部を有するソルダーレジスト層58を形成する(図10参照)。続いて、3つのパッド61,62,63上であって、ソルダーレジストの開口部に半田バンプを形成する(図1参照)。以上により、多層プリント配線板10が完成する。
その後、市販のソルダーレジスト組成物を塗布した後、グランド用パッド61、電源用パッド62、信号用パッド63の上面を露出する開口部を有するソルダーレジスト層58を形成する(図10参照)。続いて、3つのパッド61,62,63上であって、ソルダーレジストの開口部に半田バンプを形成する(図1参照)。以上により、多層プリント配線板10が完成する。
また、第1の実施形態では、金属薄膜層として、電源プレーン層52Pとグランドプレーン層52Gの2層を設けたが、金属薄膜層を1層とすることも可能である。金属薄膜層は、電源もしくはグランドと接続することなくダミーパターンとすることも可能であるが、層状コンデンサ部40の第1及び第2層状電極41,42のいずれか一方と同電位に保たれていることが好ましい。層状コンデンサ部40又は半導体素子は金属薄膜層の電位による影響を抑えることができる。
(第1の実施形態の改変例)
図11から図14は、第1の実施形態の改変例の製造工程を示す説明図である。これらの図にはアライメントマークが図示されていないが、層状コンデンサ部40やコア基板21には、第1の実施形態と同様、各種のアライメントマークが形成されている。
上記した第1の実施形態では、層状コンデンサ部40が第1の層間樹脂絶縁層36a上に積層され、層状コンデンサ部40上に第2の層間樹脂絶縁層36bを介して金属薄膜層52が形成されていた。それに対して、以下に説明する改変例では、層状コンデンサ部40は第1の層間樹脂絶縁層36aに埋設され、層状コンデンサ部40の第2層状電極42上で埋設されている第1の層間樹脂絶縁層36a上に金属薄膜層が形成される点で、上記した第1の実施形態と相違する。
図11(a)は、第1の実施形態の図7に示したように、層状コンデンサ部40を第1の層間樹脂絶縁層36a上に貼り付けた後の状態を示している。それ以前の工程は、第1の実施形態とほぼ同様であるから、説明を省略する。
図11から図14は、第1の実施形態の改変例の製造工程を示す説明図である。これらの図にはアライメントマークが図示されていないが、層状コンデンサ部40やコア基板21には、第1の実施形態と同様、各種のアライメントマークが形成されている。
上記した第1の実施形態では、層状コンデンサ部40が第1の層間樹脂絶縁層36a上に積層され、層状コンデンサ部40上に第2の層間樹脂絶縁層36bを介して金属薄膜層52が形成されていた。それに対して、以下に説明する改変例では、層状コンデンサ部40は第1の層間樹脂絶縁層36aに埋設され、層状コンデンサ部40の第2層状電極42上で埋設されている第1の層間樹脂絶縁層36a上に金属薄膜層が形成される点で、上記した第1の実施形態と相違する。
図11(a)は、第1の実施形態の図7に示したように、層状コンデンサ部40を第1の層間樹脂絶縁層36a上に貼り付けた後の状態を示している。それ以前の工程は、第1の実施形態とほぼ同様であるから、説明を省略する。
第1の層間樹脂絶縁層36a上に層状コンデンサ部40を積層後、0.4MPa、170℃、2時間のプレス条件で真空プレスして、層状コンデンサ部40を第1の層間樹脂絶縁層36aに埋設させるとともに、第1の層間樹脂絶縁層36aを硬化させる。
図11(b)は、第1の層間樹脂絶縁層36aに層状コンデンサ部40を埋設した後の状態を示す図である。
図7(a)を用いて説明したと同様の方法により、図示しないアライメントマークを基準として層状コンデンサ部40の第2層状電極42をパターニングする。このとき、層状コンデンサ部40を貫通するビアホール(開口部)の位置は、予めに第2層状電極42を除去しておく。
図11(b)は、第1の層間樹脂絶縁層36aに層状コンデンサ部40を埋設した後の状態を示す図である。
図7(a)を用いて説明したと同様の方法により、図示しないアライメントマークを基準として層状コンデンサ部40の第2層状電極42をパターニングする。このとき、層状コンデンサ部40を貫通するビアホール(開口部)の位置は、予めに第2層状電極42を除去しておく。
図12(a)は、コア基板21上のアライメントマーク(図示省略)を利用して、第2層状電極42に開口部42aを形成した後の状態を示す図である。開口部42aの直下には、コア基板21上の配線パターン22(22S,22P,22G)が位置している。
次に、図12(b)に示すように、貫通孔470(470S,470P,470G)を形成する。貫通孔470Sは、コア基板21上の信号配線22Sに到達している。貫通孔470Pは、コア基板21上の電源配線22Pに到達している。貫通孔470Gは、コア基板21上のグランド配線22Gに到達している。そして、貫通孔470を形成した第1の層間樹脂絶縁層36aの表面に、触媒により表面処理を行う。
次に、図12(b)に示すように、貫通孔470(470S,470P,470G)を形成する。貫通孔470Sは、コア基板21上の信号配線22Sに到達している。貫通孔470Pは、コア基板21上の電源配線22Pに到達している。貫通孔470Gは、コア基板21上のグランド配線22Gに到達している。そして、貫通孔470を形成した第1の層間樹脂絶縁層36aの表面に、触媒により表面処理を行う。
次に、図13(a)に示すように、テンティング法で、ビア導体414(信号ビア導体414S、グランドビア導体414G、電源ビア導体414P)と、配線パターン423(信号用の導体回路423S、電源用の導体回路423P、グランド用の導体回路423G)を形成する。
電源用の導体回路423Pは、無電解メッキ膜と無電解メッキ膜上の電解メッキ膜とから形成される(図示省略)。電源用の導体回路423Pは、層状コンデンサ部40の第2層状電極42に接触して形成されて、金属薄膜層の一例としての機能を果たしている。
電源用の導体回路423Pは、無電解メッキ膜と無電解メッキ膜上の電解メッキ膜とから形成される(図示省略)。電源用の導体回路423Pは、層状コンデンサ部40の第2層状電極42に接触して形成されて、金属薄膜層の一例としての機能を果たしている。
グランドビア導体414Gは、第1層状電極41と接続している。また、グランドビア導体414Gは、コア基板21上のグランド配線22Gと第1の層間樹脂絶縁層36a上のグランド用の導体回路423Gとを接続している。
電源ビア導体414Pは、第2層状電極42と接続している。また、電源ビア導体414Pは、コア基板21上の電源用の導体回路22Pと第1の層間樹脂絶縁層36a上の電源用の導体回路423Pとを接続している。
電源ビア導体414Pは、第2層状電極42と接続している。また、電源ビア導体414Pは、コア基板21上の電源用の導体回路22Pと第1の層間樹脂絶縁層36a上の電源用の導体回路423Pとを接続している。
次に、図13(b)に示すように、第1の層間樹脂絶縁層36a、層状コンデンサ部40及び導体回路423上に、第2の層間樹脂絶縁層36bを形成する。
続いて、第2の層間樹脂絶縁層36bに貫通孔形成後、テンティング法で、第2の層間樹脂絶縁層36b上に、電源プレーン層52Pを形成する(図14(a)参照)。同時に、第2の層間樹脂絶縁層36bを貫通するビア導体424(信号ビア導体424S、電源ビア導体424P、グランドビア導体424G)を形成する。電源プレーン層52P内には、信号ビア導体、信号ランド、信号配線433S、グランドビア導体、グランドランド433G、グランド配線の少なくとも1つが形成される。
続いて、第2の層間樹脂絶縁層36bに貫通孔形成後、テンティング法で、第2の層間樹脂絶縁層36b上に、電源プレーン層52Pを形成する(図14(a)参照)。同時に、第2の層間樹脂絶縁層36bを貫通するビア導体424(信号ビア導体424S、電源ビア導体424P、グランドビア導体424G)を形成する。電源プレーン層52P内には、信号ビア導体、信号ランド、信号配線433S、グランドビア導体、グランドランド433G、グランド配線の少なくとも1つが形成される。
その後、図14(b)に示すように、第1の実施形態の図9(b)、図10と同様の工程を経て、第1の実施形態と同様に、層間樹脂絶縁層36c上に、グランド用パッド61、電源用パッド62、信号用パッド63で構成される実装部60を形成する。
次に、市販のソルダーレジスト組成物を塗布した後、グランド用パッド61、電源用パッド62、信号用パッド63の上面を露出する開口部を有するソルダーレジスト層58を形成する。続いて、3つのパッド61,62,63上であって、ソルダーレジストの開口部に半田バンプを形成する。
次に、市販のソルダーレジスト組成物を塗布した後、グランド用パッド61、電源用パッド62、信号用パッド63の上面を露出する開口部を有するソルダーレジスト層58を形成する。続いて、3つのパッド61,62,63上であって、ソルダーレジストの開口部に半田バンプを形成する。
改変例によれば、2層の層間絶縁層36(第1の層間樹脂絶縁層36aと第2の層間樹脂絶縁層36b)を貫通するビア導体を形成することなく、多層プリント配線板300を製造できるので、第1の実施形態に比べ、層間樹脂絶縁層36を1層少なくできる。
また、層状コンデンサ部40の第2層状電極42が、第2層状電極42と第2層状電極42上の無電解メッキ膜とその無電解メッキ膜上の電解メッキ膜とからなるので、内蔵される層状コンデンサ部40の強度が増す。その結果、層状コンデンサ部40にクラックが入りにくくなる。
また、層状コンデンサ部40の第2層状電極42が、第2層状電極42と第2層状電極42上の無電解メッキ膜とその無電解メッキ膜上の電解メッキ膜とからなるので、内蔵される層状コンデンサ部40の強度が増す。その結果、層状コンデンサ部40にクラックが入りにくくなる。
(効果の検証)
第1の実施形態にかかる多層プリント配線板10の効果を確認するために、多層プリント配線板10を摂氏85℃湿度85%の雰囲気に100時間晒し、その後、印加電圧2V印加時間60秒の条件で、層状コンデンサ部40の絶縁抵抗を測定した。絶縁抵抗値は10の10乗オーダー以上であった。
効果の比較例として、層状コンデンサ部40より外側(上側)に金属薄膜層を形成しない多層プリント配線板を製作し、上記測定と同じ条件で層状コンデンサ部40の絶縁抵抗を測定した。層状コンデンサ部40の絶縁抵抗は、10の5乗オーダーであった。
このことから、層状コンデンサ部40よりも外側に金属薄膜層を形成すれば、層状コンデンサ部40の吸湿を防ぎ、電流リークを抑制できることが確認できた。
第1の実施形態にかかる多層プリント配線板10の効果を確認するために、多層プリント配線板10を摂氏85℃湿度85%の雰囲気に100時間晒し、その後、印加電圧2V印加時間60秒の条件で、層状コンデンサ部40の絶縁抵抗を測定した。絶縁抵抗値は10の10乗オーダー以上であった。
効果の比較例として、層状コンデンサ部40より外側(上側)に金属薄膜層を形成しない多層プリント配線板を製作し、上記測定と同じ条件で層状コンデンサ部40の絶縁抵抗を測定した。層状コンデンサ部40の絶縁抵抗は、10の5乗オーダーであった。
このことから、層状コンデンサ部40よりも外側に金属薄膜層を形成すれば、層状コンデンサ部40の吸湿を防ぎ、電流リークを抑制できることが確認できた。
第1の実施形態にかかる多層プリント配線板10は、多層プリント配線板10の内部に層状コンデンサ部40を配置し、その上方(外側)に金属薄膜層の一例としての電源プレーン層52P及びグランドプレーン層52Gを形成したので、層状コンデンサ部40の吸湿を防ぎ、電流リークを抑制できる。
第1の実施形態によれば、配線パターンの形成と同じ工程において、位置合わせのための第1及び第2アライメントマーク26,46を形成した。よって、製造コストを上昇させることなく、位置合わせ作業のための指標を形成できた。また、第1及び第2アライメントマーク26,46を用いて層状コンデンサ部40のパターン形成や各層の配置を決定するので、適切な位置関係を実現できた。
第1の実施形態によれば、配線パターンの形成と同じ工程において、位置合わせのための第1及び第2アライメントマーク26,46を形成した。よって、製造コストを上昇させることなく、位置合わせ作業のための指標を形成できた。また、第1及び第2アライメントマーク26,46を用いて層状コンデンサ部40のパターン形成や各層の配置を決定するので、適切な位置関係を実現できた。
尚、多層プリント配線板10において、グランドプレーン層52Gに対して電源プレーン層52Pを下層側に配置した構成としたが、本発明はこれに限定されるものではない。電源プレーン層52Pとグランドプレーン層52Gとが入れ替わっても良い。
層状コンデンサ部40の吸湿を防ぐ観点から、層状コンデンサ部40の上方には、2層以上の配線パターン層が形成されることが好ましい。或いは、層状コンデンサ部40から最外層までが100μm以上あることが好ましい。
層状コンデンサ部40の吸湿を防ぐ観点から、層状コンデンサ部40の上方には、2層以上の配線パターン層が形成されることが好ましい。或いは、層状コンデンサ部40から最外層までが100μm以上あることが好ましい。
(第2の実施形態)
第1の実施形態では、コア基板21は、心材であるガラスクロスやアラミド不織布に熱硬化性樹脂等を含浸させて硬化させた基板(BT基板やガラスエポキシ基板等)であったのに対し、第2の実施形態は、絶縁層がコア基板を有しない多層プリント配線板である。
図15〜25は、多層プリント配線板800の製造工程を表す説明図である。
第1の実施形態では、コア基板21は、心材であるガラスクロスやアラミド不織布に熱硬化性樹脂等を含浸させて硬化させた基板(BT基板やガラスエポキシ基板等)であったのに対し、第2の実施形態は、絶縁層がコア基板を有しない多層プリント配線板である。
図15〜25は、多層プリント配線板800の製造工程を表す説明図である。
まず、図15(a)に示すように、支持板150を準備する。支持板150は例えば銅板である。なお、支持板150の材質は、銅板以外に、ニッケル板、アルミニウム板、鉄板等の金属板を用いることも可能である。
次に、図15(b)に示すように、メッキレジスト160を支持板150の上に形成する。
次に、図15(c)に示すように、露光・現像工程を行って、メッキレジスト160をパターニングすることにより、メッキレジスト160に複数の開口部160aを設ける。
次に、図15(b)に示すように、メッキレジスト160を支持板150の上に形成する。
次に、図15(c)に示すように、露光・現像工程を行って、メッキレジスト160をパターニングすることにより、メッキレジスト160に複数の開口部160aを設ける。
次に、図16(a)に示すように、メッキレジスト160の開口部160a(図15(c)参照)に金メッキ膜911、ニッケルメッキ膜912、銅メッキ膜913の順で電解メッキを行い、第1の外部端子600(グランド用の第1の外部端子600G、電源用の第1の外部端子600P、信号用の第1の外部端子600S)と、アライメントマーク621とを形成する。尚、金メッキ膜911とニッケルメッキ膜912との間にパラジウム膜を形成することも可能である(図示省略)。
次に、図16(b)に示すように、メッキレジスト160を剥離し、第1の層間樹脂絶縁層400aを形成する。
次に、図16(c)に示すように、アライメントマーク621を基準にして第1の外部端子600(600G,600P,600S)に到達する複数の貫通孔420を第1の層間樹脂絶縁層400aに形成する。
次に、図16(b)に示すように、メッキレジスト160を剥離し、第1の層間樹脂絶縁層400aを形成する。
次に、図16(c)に示すように、アライメントマーク621を基準にして第1の外部端子600(600G,600P,600S)に到達する複数の貫通孔420を第1の層間樹脂絶縁層400aに形成する。
次に、図17(a)に示すように、テンティング法で、第1の層間樹脂絶縁層400aの貫通孔420(図16(c)参照)の位置に第1のビア導体611(グランド用の第1のビア導体611G、電源用の第1のビア導体611P、信号用の第1のビア導体611S)を形成する。同時に、第1の層間樹脂絶縁層400aの上面に、電源プレーン層52P(電源用の第1の導体回路610P)と第1の導体回路610(グランド用の第1の導体回路610G、信号用の第1の導体回路610S)とを形成する。このとき、第1アライメントマーク622も同時に形成する。
グランド用の第1のビア導体611Gは、グランド用の第1の外部端子600Gとグランド用の第1の導体回路610Gとを接続している。電源用の第1のビア導体611Pは、電源用の第1の外部端子600Pと電源プレーン層52Pとを接続している。信号用の第1のビア導体611Sは、信号用の第1の外部端子600Sと信号用の第1の導体回路610Sとを接続している。
グランド用の第1のビア導体611Gは、グランド用の第1の外部端子600Gとグランド用の第1の導体回路610Gとを接続している。電源用の第1のビア導体611Pは、電源用の第1の外部端子600Pと電源プレーン層52Pとを接続している。信号用の第1のビア導体611Sは、信号用の第1の外部端子600Sと信号用の第1の導体回路610Sとを接続している。
次に、図17(b)に示すように、電源プレーン層52P、第1の導体回路610(610G,610S)と第1の層間樹脂絶縁層400aの上に第2の層間樹脂絶縁層400bを形成する。第2の層間樹脂絶縁層400bの形成には、例えば味の素社製のABF−45SHを2枚重ねて積層することができる。
次に、図18(a)に示すように、層状コンデンサ部40を第2の層間樹脂絶縁層400b上に位置合わせして積層する。層状コンデンサ部40の第1層状電極41は、積層前にパターニングされていて、第1層状電極41は、開口部41aと第2アライメントマーク46を有している。層状コンデンサ部40の積層位置は、例えば第1の層間樹脂絶縁層400a上に形成された第1アライメントマーク622と層状コンデンサ部40の第2アライメントマーク46を用いて決定することができる。なお、層状コンデンサ部40は、図5にて説明した第1の実施形態と同様な作成方法で形成できる。
次に、図18(b)に示すように、層状コンデンサ部40を、真空プレスにて、第2の層間樹脂絶縁層400bに埋設する。
次に、図18(b)に示すように、層状コンデンサ部40を、真空プレスにて、第2の層間樹脂絶縁層400bに埋設する。
次に、図19(a)に示すように、第2層状電極42をパターニングして、開口部42aと第3アライメントマーク66を形成する。パターニングは、第1アライメントマーク622を基準にして形成されている。
次に、図19(b)に示すように、3つのアライメントマーク622,46,66のいずれかを基準にして、第2の層間樹脂絶縁層400bに貫通孔404を形成する。
次に、図19(b)に示すように、3つのアライメントマーク622,46,66のいずれかを基準にして、第2の層間樹脂絶縁層400bに貫通孔404を形成する。
次に、図20(a)に示すように、第2の層間樹脂絶縁層400bに形成された貫通孔404(図19(b)参照)の位置に、第2のビア導体651(グランド用の第2のビア導体651G、電源用の第2のビア導体651P、信号用の第2のビア導体651S)を形成する。また、同時に、第2の導体回路650(グランド用の第2の導体回路650G、電源用の第2の導体回路650P、信号用の第2の導体回路650S)を作成する。電源用の第2の導体回路650Pは第2層状電極42に密着して形成されており、その一部は第2層状電極42と同一の回路パターンを有している(図20(a)中の650P)。
電源用の第2のビア導体651Pは、層状コンデンサ部40の第2層状電極42と接続している。また、電源用の第2のビア導体651Pは、第1層状電極41と非接触な状態で開口部41aを貫通して、電源プレーン層52Pと接続している。
電源用の第2のビア導体651Pは、層状コンデンサ部40の第2層状電極42と接続している。また、電源用の第2のビア導体651Pは、第1層状電極41と非接触な状態で開口部41aを貫通して、電源プレーン層52Pと接続している。
グランド用の第2のビア導体651Gは、層状コンデンサ部40の第2層状電極42の開口部42aに形成されているグランド用の第2の導体回路650Gと接続している。また、グランド用の第2のビア導体651Gは、第1層状電極41と接続して、グランド用の第1の導体回路610Gと接続している。グランド用の第2の導体回路650Gと第2層状電極42とは、開口部42aがあるので、絶縁状態を保っている。
信号用の第2のビア導体651Sは、信号用の第2の導体回路650Sと信号用の第1の導体回路610Sとを接続している。
信号用の第2のビア導体651Sは、信号用の第2の導体回路650Sと信号用の第1の導体回路610Sとを接続している。
電源用の第1のビア導体611Pと電源プレーン層52Pと電源用の第2のビア導体651Pとを介して、第2層状電極42と電源用の第1の外部端子600Pとは電気的に接続している。また、グランド用の第1のビア導体611Gとグランド用の第1の導体回路610Gとグランド用の第2のビア導体651Gとを介して、第1層状電極41とグランド用の第1の外部端子600Gとは電気的に接続している。
次に、図20(b)に示すように、第2の導体回路650(650G,650P,650S)と第2の層間樹脂絶縁層400bとの上に層間樹脂絶縁層400cを形成する。
次に、図21(a)に示すように、第3アライメントマーク66を基準にして、層間樹脂絶縁層400cに貫通孔406を形成する。
次に、図21(b)に示すように、層間樹脂絶縁層400cの貫通孔406(図21(a)参照)の位置に、第3のビア導体661(グランド用の第3のビア導体661G、電源用の第3のビア導体661P、信号用の第3のビア導体661S)を形成する。同時に、層間樹脂絶縁層400c上にグランドプレーン層52G(グランド用の導体回路660G)と、第3の導体回路660(電源用の第3の導体回路660P、信号用の第3の導体回路660S)とを形成する。
第3のビア導体661(電源用の第3のビア導体661P、信号用の第3のビア導体661S)は、第2の導体回路650(650P,650S)と第3の導体回路660(660P,660S)とをそれぞれ接続する。また、グランド用の第3のビア導体661Gは、グランド用の第2の導体回路650Gとグランドプレーン層52Gとを接続する。
次に、図21(b)に示すように、層間樹脂絶縁層400cの貫通孔406(図21(a)参照)の位置に、第3のビア導体661(グランド用の第3のビア導体661G、電源用の第3のビア導体661P、信号用の第3のビア導体661S)を形成する。同時に、層間樹脂絶縁層400c上にグランドプレーン層52G(グランド用の導体回路660G)と、第3の導体回路660(電源用の第3の導体回路660P、信号用の第3の導体回路660S)とを形成する。
第3のビア導体661(電源用の第3のビア導体661P、信号用の第3のビア導体661S)は、第2の導体回路650(650P,650S)と第3の導体回路660(660P,660S)とをそれぞれ接続する。また、グランド用の第3のビア導体661Gは、グランド用の第2の導体回路650Gとグランドプレーン層52Gとを接続する。
次に、図22(a)に示すように、第3の導体回路660(660P,660S)、グランドプレーン層52G、層間樹脂絶縁層400cの上に、層間樹脂絶縁層400dを形成する。
次に、図22(b)に示すように、層間樹脂絶縁層400dに貫通孔408を形成する。
次に、図22(b)に示すように、層間樹脂絶縁層400dに貫通孔408を形成する。
次に、図23(a)に示すように、層間樹脂絶縁層400dの貫通孔408(図22(b)参照)の位置に、グランド用の第4のビア導体671G、電源用の第4のビア導体671P、信号用の第4のビア導体671Sを形成する。同時に、層間樹脂絶縁層400d上に第4の導体回路670(グランド用の第4の導体回路670G、電源用の第4の導体回路670P、信号用の第4の導体回路670S)を形成する。
グランド用の第4のビア導体671Gは、グランド用の第4の導体回路670Gとグランドプレーン層52Gとを接続する。電源用の第4のビア導体671Pは、電源用の第3の導体回路660Pと電源用の第4の導体回路670Pとを接続する。信号用の第4のビア導体671Sは、信号用の第3の導体回路660Sと信号用の第4の導体回路670Sとを接続する。
次に、図23(b)に示すように、層間樹脂絶縁層400dと第4の導体回路670(670G,670P,670S)の上に、ソルダーレジスト700を形成する。
次に、図23(b)に示すように、層間樹脂絶縁層400dと第4の導体回路670(670G,670P,670S)の上に、ソルダーレジスト700を形成する。
次に、図24(a)に示すように、ソルダーレジスト700に複数の開口部680aを設ける。その開口部680aは、第4の導体回路670(670G,670P,670S)(図23(b)参照)を部分的に開口している。開口部680aに、ニッケルメッキ膜921、パラジウムメッキ膜922、金メッキ膜923の順でメッキを行い、3層からなる金属膜を形成する。形成された金属膜が、第2の外部端子680(グランド用の第2の外部端子680G、電源用の第2の外部端子680P、信号用の第2の外部端子680S)となる。ここで、金属膜は、金メッキ膜1層でも、ニッケルメッキ膜とニッケルメッキ膜上の金メッキ膜2層でもよい。
次に、図24(b)に示すように、支持板150を塩化第2銅エッチング液でエッチング除去する。このとき、第2の外部端子680(680G,680P,680S)及び第1の外部端子600(600G,600P,600S)は、最外層がエッチング液に耐性を有する金属膜(金メッキ膜)で形成されているので、2つの外部端子680,600はエッチング除去されることなく、支持板150だけを除去できる。
その後、第2の外部端子680(680G,680P,680S)に第2の半田バンプを形成し、第1の外部端子600(600G,600P,600S)に第1の半田バンプを形成することで、図25に示した多層プリント配線板800が得られる。
その後、第2の外部端子680(680G,680P,680S)に第2の半田バンプを形成し、第1の外部端子600(600G,600P,600S)に第1の半田バンプを形成することで、図25に示した多層プリント配線板800が得られる。
尚、第1の半田バンプを介して、ICチップなどの電子部品を搭載してもよい。第2の半田バンプを介して、他の基板(マザーボード)と接続してもよい。また、図25では、第1の外部端子600と第2の外部端子680との両方に半田バンプが形成されているが、第2の外部端子680に半田バンプ、第1の外部端子600に半田を介して、導電性ピンを搭載(実装)してもよい(図示省略)。第1の外部端子600に半田バンプ、第2の外部端子680に半田を介して、導電性ピンを搭載(実装)してもよい(図示省略)。ICチップの搭載は、多層プリント配線板800の上面側でも下面側でも構わないが、ICチップは、外部端子からコンデンサまでの距離(基板の断面方向の距離)が短い側のコンデンサ内蔵基板の表面に搭載することが好ましい。
第2の実施形態では、層間樹脂絶縁層(樹脂フィルム)は400b〜400dの3層であるが、図20(b)から図21(b)の工程を繰り返すことで4層以上の多層化は可能である。
第2の実施形態の多層プリント配線板800はコア基板を有していないので、第1の実施形態の多層プリント配線板10より薄くすることができる。その結果、外部の電源から、層状コンデンサ部40までの距離や層状コンデンサ部40から実装部までの距離が短くなる。そして、層状コンデンサ部40が2つのプレーン層52P,52Gで挟まれているので、層状コンデンサ部40は絶縁劣化され難い。
第2の実施形態の多層プリント配線板800はコア基板を有していないので、第1の実施形態の多層プリント配線板10より薄くすることができる。その結果、外部の電源から、層状コンデンサ部40までの距離や層状コンデンサ部40から実装部までの距離が短くなる。そして、層状コンデンサ部40が2つのプレーン層52P,52Gで挟まれているので、層状コンデンサ部40は絶縁劣化され難い。
10,300,800…多層プリント配線板、21…コア基板(絶縁層)、22…配線パターン(導体回路)、22G…グランド配線(グランド用の導体回路)、22P…電源配線(電源用の導体回路)、22S…信号配線(信号用の導体回路)、26…第1アライメントマーク、34…ビア導体、36…層間樹脂絶縁層、36a…第1の層間樹脂絶縁層、36b…第2の層間樹脂絶縁層、36d…最外の層間樹脂絶縁層、36e…第3の層間樹脂絶縁層、40…層状コンデンサ部、41…第1層状電極、42…第2層状電極、43…高誘電体層、46…第2アライメントマーク、52P…電源プレーン層(金属薄膜層)、52G…グランドプレーン層(金属薄膜層)、60…実装部、61…グランド用パッド(第1の外部端子)、61a…グランドビア導体(第1のビア導体)、62…電源用パッド(第2の外部端子)、62a…電源ビア導体(第2のビア導体)、150…支持板
Claims (17)
- 絶縁層と、
前記絶縁層上に形成される第1の層間樹脂絶縁層と、
前記第1の層間樹脂絶縁層に形成され、高誘電体層と当該高誘電体層を挟む第1及び第2層状電極とを有する層状コンデンサ部と、
前記第1の層間樹脂絶縁層と前記層状コンデンサ部の上に形成される第2の層間樹脂絶縁層と、
前記第2の層間樹脂絶縁層を介して前記層状コンデンサ部上に形成される金属薄膜層と、
前記第2の層間樹脂絶縁層と前記金属薄膜層の上に形成される最外の層間樹脂絶縁層と、
前記各層間樹脂絶縁層を貫通する複数のビア導体と、
前記最外の層間樹脂絶縁層上に形成され、半導体素子を実装するための第1及び第2の外部端子を有する実装部と
を備え、
前記ビア導体は、第1のビア導体と第2のビア導体とを有し、
前記層状コンデンサ部の前記第1層状電極は、前記第1のビア導体を介して前記実装部の前記第1の外部端子に電気的に接続され、
前記層状コンデンサ部の前記第2層状電極は、前記第2のビア導体を介して前記実装部の前記第2の外部端子に電気的に接続される多層プリント配線板。 - 前記絶縁層は、当該絶縁層上にグランド用の導体回路と、電源用の導体回路と、位置合わせの基準となる第1アライメントマークとを有し、
前記層状コンデンサ部は、位置合わせに用いられる第2アライメントマークを更に有し、
前記層状コンデンサ部は、当該層状コンデンサ部が有する前記第2アライメントマークが前記絶縁層に形成された前記第1アライメントマークに対して所定の位置関係となるように位置合わせされる請求項1に記載の多層プリント配線板。 - 前記層状コンデンサ部の前記第1層状電極は、前記第1のビア導体を介して前記絶縁層に形成された前記グランド用の導体回路に電気的に接続され、
前記層状コンデンサ部の前記第2層状電極は、前記第2のビア導体を介して前記絶縁層に形成された前記電源用の導体回路に電気的に接続され、
前記第1のビア導体及び前記第2のビア導体は、前記絶縁層に形成された前記第1アライメントマーク及び前記層状コンデンサ部の前記第2アライメントマークのいずれか一方を基準にして形成される請求項2に記載の多層プリント配線板。 - 前記絶縁層と前記第1の層間樹脂絶縁層との間に第3の層間樹脂絶縁層を更に有し、
前記第3の層間樹脂絶縁層は、当該第3の層間樹脂絶縁層上にグランド用の導体回路と電源用の導体回路と位置合わせの基準となる第1アライメントマークとが形成され、
前記層状コンデンサ部は、位置合わせに用いられる第2アライメントマークを有し、
前記層状コンデンサ部は、当該層状コンデンサ部が有する前記第2アライメントマークが前記第3の層間樹脂絶縁層に形成された前記第1アライメントマークに対して所定の位置関係となるように位置合わせされる請求項1に記載の多層プリント配線板。 - 前記層状コンデンサ部の前記第1層状電極は、前記第1のビア導体を介して前記第3の層間樹脂絶縁層に形成された前記グランド用の導体回路に電気的に接続され、
前記層状コンデンサ部の前記第2層状電極は、前記第2のビア導体を介して前記第3の層間樹脂絶縁層に形成された前記電源用の導体回路に電気的に接続され、
前記第1のビア導体及び前記第2のビア導体は、前記第3の層間樹脂絶縁層に形成された前記第1アライメントマーク及び前記層状コンデンサ部の前記第2アライメントマークのいずれか一方を基準にして形成される請求項4に記載の多層プリント配線板。 - 前記金属薄膜層は、前記実装部の側から見て少なくとも前記層状コンデンサ部を含む領域を有する請求項1に記載の多層プリント配線板。
- 前記金属薄膜層は、前記層状コンデンサ部の前記第1及び第2層状電極のいずれか一方と同電位に保たれている請求項1に記載の多層プリント配線板。
- 前記各層間樹脂絶縁層は、0.02mmから0.08mmの厚さを有する請求項1に記載の多層プリント配線板。
- 前記絶縁層は、ガラスクロス又はアラミド不織布に樹脂を含浸させて硬化させた樹脂基板であって、当該樹脂基板の厚さは0.4mmから1.0mmである請求項1に記載の多層プリント配線板。
- 前記絶縁層は、無機フィラーと熱硬化性樹脂とからなっている請求項1に記載の多層プリント配線板。
- 前記絶縁層は、ガラスクロスやアラミド不織布からなる心材を有しない請求項10に記載の多層プリント配線板。
- 前記絶縁層は、無機フィラーと熱硬化性樹脂と熱可塑性樹脂とからなっている請求項1に記載の多層プリント配線板。
- 前記絶縁層は、ガラスクロスやアラミド不織布からなる心材を有しない請求項12に記載の多層プリント配線板。
- 高誘電体層と当該高誘電体層を挟む第1及び第2層状電極とを有し、当該第1及び第2層状電極の一方が電源ラインに接続され他方が接地ラインに接続されて所定の電荷を蓄える層状コンデンサ部と、
層間樹脂絶縁層を介して前記層状コンデンサ部上に形成され、当該層状コンデンサ部の前記第1及び第2層状電極のいずれか一方と同電位に保たれた金属薄膜層と、
層間樹脂絶縁層を介して前記金属薄膜層上に形成され、ビアホールを介して前記層状コンデンサ部に電気的に接続される半導体素子を表面に実装する実装部と
を備えることを特徴とする多層プリント配線板。 - 絶縁層上に導体回路を形成し、
前記絶縁層と前記導体回路の上に第1の層間樹脂絶縁層を形成し、
高誘電体層と当該高誘電体層を挟む第1及び第2層状電極とを有する層状コンデンサ部を前記第1の層間樹脂絶縁層を介して前記絶縁層上に積層し、
前記層状コンデンサ部上に第2の層間樹脂絶縁層を形成し、
前記第2の層間樹脂絶縁層上に金属薄膜層を形成し、
前記第2の層間樹脂絶縁層と前記金属薄膜層の上に最外の層間樹脂絶縁層を形成し、
前記最外の層間樹脂絶縁層上に半導体素子を実装するための外部端子を形成する多層プリント配線板の製造方法。 - 前記層状コンデンサ部は、位置合わせに用いられるアライメントマークを有しており、
前記多層プリント配線板の製造方法は、
前記絶縁層上に位置合わせの基準となるアライメントマークを形成し、
前記絶縁層上に形成された前記アライメントマーク及び前記層状コンデンサ部に形成された前記アライメントマークを基準として、当該絶縁層上に形成された前記導体回路に対して当該層状コンデンサ部を位置合わせし、
前記層状コンデンサ部と前記第1の層間樹脂絶縁層とを貫通して前記絶縁層上に形成された前記導体回路に到達するビアホールを形成し、
前記ビアホール内にビア導体を形成する請求項15に記載の多層プリント配線板の製造方法。 - 前記層状コンデンサ部は、位置合わせに用いられるアライメントマークを有しており、
前記多層プリント配線板の製造方法は、
前記絶縁層と当該絶縁層上に形成された前記導体回路上に第3の層間樹脂絶縁層を形成し、
前記第3の層間樹脂絶縁層上に導体回路と位置合わせの基準となるアライメントマークとを形成し、
前記第3の層間樹脂絶縁層上に形成された前記アライメントマーク及び前記層状コンデンサ部に形成された前記アライメントマークを基準として、当該第3の層間樹脂絶縁層上に形成された前記導体回路に対して当該層状コンデンサ部を位置合わせし、
前記層状コンデンサ部と前記第1の層間樹脂絶縁層とを貫通して前記第3の層間樹脂絶縁層上に形成された前記導体回路に到達するビアホールを形成し、
前記ビアホール内にビア導体を形成する請求項15に記載の多層プリント配線板の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US99146507P | 2007-11-30 | 2007-11-30 | |
US12/216,747 US8115113B2 (en) | 2007-11-30 | 2008-07-10 | Multilayer printed wiring board with a built-in capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009135492A true JP2009135492A (ja) | 2009-06-18 |
Family
ID=40674587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008294709A Pending JP2009135492A (ja) | 2007-11-30 | 2008-11-18 | 多層プリント配線板及び多層プリント配線板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US8115113B2 (ja) |
JP (1) | JP2009135492A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011024921A1 (ja) * | 2009-08-31 | 2011-03-03 | イビデン株式会社 | プリント配線板及びその製造方法 |
JP2017073458A (ja) * | 2015-10-07 | 2017-04-13 | 富士通株式会社 | 配線基板とその製造方法 |
JP2019079865A (ja) * | 2017-10-20 | 2019-05-23 | 太陽誘電株式会社 | 電子部品 |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8761895B2 (en) * | 2008-03-20 | 2014-06-24 | Greatbatch Ltd. | RF activated AIMD telemetry transceiver |
JP5295596B2 (ja) * | 2008-03-19 | 2013-09-18 | 新光電気工業株式会社 | 多層配線基板およびその製造方法 |
US10080889B2 (en) | 2009-03-19 | 2018-09-25 | Greatbatch Ltd. | Low inductance and low resistance hermetically sealed filtered feedthrough for an AIMD |
US11147977B2 (en) | 2008-03-20 | 2021-10-19 | Greatbatch Ltd. | MLCC filter on an aimd circuit board conductively connected to a ground pin attached to a hermetic feedthrough ferrule |
JP2011517970A (ja) | 2008-03-20 | 2011-06-23 | グレイトバッチ リミテッド | シールドされた3端子フラットスルー・emi/エネルギー散逸フィルタ |
US9463329B2 (en) | 2008-03-20 | 2016-10-11 | Greatbatch Ltd. | Shielded three-terminal flat-through EMI/energy dissipating filter with co-fired hermetically sealed feedthrough |
US8095224B2 (en) | 2009-03-19 | 2012-01-10 | Greatbatch Ltd. | EMI shielded conduit assembly for an active implantable medical device |
US8198547B2 (en) | 2009-07-23 | 2012-06-12 | Lexmark International, Inc. | Z-directed pass-through components for printed circuit boards |
US8735734B2 (en) | 2009-07-23 | 2014-05-27 | Lexmark International, Inc. | Z-directed delay line components for printed circuit boards |
JP2011082450A (ja) | 2009-10-09 | 2011-04-21 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
CN102056400B (zh) * | 2009-10-27 | 2013-12-11 | 鸿富锦精密工业(深圳)有限公司 | 印刷电路板 |
KR101384082B1 (ko) * | 2009-12-15 | 2014-04-09 | 니혼도꾸슈도교 가부시키가이샤 | 캐패시터 내장 배선기판 및 부품 내장 배선기판 |
KR20120039460A (ko) * | 2010-10-15 | 2012-04-25 | 삼성전자주식회사 | 반도체 패키지 |
US9931514B2 (en) | 2013-06-30 | 2018-04-03 | Greatbatch Ltd. | Low impedance oxide resistant grounded capacitor for an AIMD |
US10272252B2 (en) | 2016-11-08 | 2019-04-30 | Greatbatch Ltd. | Hermetic terminal for an AIMD having a composite brazed conductive lead |
US10350421B2 (en) | 2013-06-30 | 2019-07-16 | Greatbatch Ltd. | Metallurgically bonded gold pocket pad for grounding an EMI filter to a hermetic terminal for an active implantable medical device |
US10596369B2 (en) | 2011-03-01 | 2020-03-24 | Greatbatch Ltd. | Low equivalent series resistance RF filter for an active implantable medical device |
US9427596B2 (en) | 2013-01-16 | 2016-08-30 | Greatbatch Ltd. | Low impedance oxide resistant grounded capacitor for an AIMD |
US11198014B2 (en) | 2011-03-01 | 2021-12-14 | Greatbatch Ltd. | Hermetically sealed filtered feedthrough assembly having a capacitor with an oxide resistant electrical connection to an active implantable medical device housing |
CN103608915B (zh) * | 2011-06-21 | 2016-09-07 | 株式会社村田制作所 | 电路模块 |
WO2013003486A1 (en) * | 2011-06-27 | 2013-01-03 | Burton Rachel | Reactor system |
US20130046354A1 (en) | 2011-08-19 | 2013-02-21 | Greatbatch Ltd. | Implantable cardioverter defibrillator designed for use in a magnetic resonance imaging environment |
US9504843B2 (en) | 2011-08-19 | 2016-11-29 | Greatbach Ltd. | Implantable cardioverter defibrillator designed for use in a magnetic resonance imaging environment |
US8752280B2 (en) | 2011-09-30 | 2014-06-17 | Lexmark International, Inc. | Extrusion process for manufacturing a Z-directed component for a printed circuit board |
US8658245B2 (en) | 2011-08-31 | 2014-02-25 | Lexmark International, Inc. | Spin coat process for manufacturing a Z-directed component for a printed circuit board |
US8943684B2 (en) * | 2011-08-31 | 2015-02-03 | Lexmark International, Inc. | Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board |
US9009954B2 (en) | 2011-08-31 | 2015-04-21 | Lexmark International, Inc. | Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material |
US8790520B2 (en) | 2011-08-31 | 2014-07-29 | Lexmark International, Inc. | Die press process for manufacturing a Z-directed component for a printed circuit board |
US9078374B2 (en) | 2011-08-31 | 2015-07-07 | Lexmark International, Inc. | Screening process for manufacturing a Z-directed component for a printed circuit board |
KR20140060517A (ko) * | 2011-09-12 | 2014-05-20 | 메이코 일렉트로닉스 컴파니 리미티드 | 부품 내장 기판의 제조 방법 및 이를 이용한 부품 내장 기판 |
TW201316895A (zh) * | 2011-10-14 | 2013-04-16 | Hon Hai Prec Ind Co Ltd | 可抑制電磁干擾的電路板 |
US8830692B2 (en) | 2012-03-29 | 2014-09-09 | Lexmark International, Inc. | Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component |
US8822838B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for reducing radiated emissions |
US8822840B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for controlling transmission line impedance |
US8912452B2 (en) | 2012-03-29 | 2014-12-16 | Lexmark International, Inc. | Z-directed printed circuit board components having different dielectric regions |
US9093974B2 (en) | 2012-09-05 | 2015-07-28 | Avx Corporation | Electromagnetic interference filter for implanted electronics |
USRE46699E1 (en) | 2013-01-16 | 2018-02-06 | Greatbatch Ltd. | Low impedance oxide resistant grounded capacitor for an AIMD |
TR201910190T4 (tr) | 2013-03-14 | 2019-07-22 | Doble Eng Company | Yüksek voltajlı cihazlarda pcb voltaj gerilimlerinin azaltılması. |
FR3007403B1 (fr) * | 2013-06-20 | 2016-08-05 | Commissariat Energie Atomique | Procede de realisation d'un dispositif microelectronique mecaniquement autonome |
JP6244138B2 (ja) * | 2013-08-20 | 2017-12-06 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
KR20190058695A (ko) * | 2014-02-21 | 2019-05-29 | 미쓰이금속광업주식회사 | 내장 캐패시터층 형성용 동장 적층판, 다층 프린트 배선판 및 다층 프린트 배선판의 제조 방법 |
JP6341714B2 (ja) | 2014-03-25 | 2018-06-13 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
TWI529396B (zh) * | 2014-07-18 | 2016-04-11 | Mpi Corp | Probe card and its transfer circuit board and signal feed structure |
US9646934B2 (en) * | 2015-05-26 | 2017-05-09 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with overlay marks and methods of manufacturing the same |
JP2018032659A (ja) * | 2016-08-22 | 2018-03-01 | イビデン株式会社 | プリント配線板およびプリント配線板の製造方法 |
US10249415B2 (en) | 2017-01-06 | 2019-04-02 | Greatbatch Ltd. | Process for manufacturing a leadless feedthrough for an active implantable medical device |
US10475736B2 (en) * | 2017-09-28 | 2019-11-12 | Intel Corporation | Via architecture for increased density interface |
US10912945B2 (en) | 2018-03-22 | 2021-02-09 | Greatbatch Ltd. | Hermetic terminal for an active implantable medical device having a feedthrough capacitor partially overhanging a ferrule for high effective capacitance area |
US10905888B2 (en) | 2018-03-22 | 2021-02-02 | Greatbatch Ltd. | Electrical connection for an AIMD EMI filter utilizing an anisotropic conductive layer |
CN110611990A (zh) * | 2018-06-14 | 2019-12-24 | 鸿富锦精密工业(武汉)有限公司 | 印刷电路板组合及应用所述印刷电路板组合的电子装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001332863A (ja) * | 2000-02-25 | 2001-11-30 | Ibiden Co Ltd | 多層プリント配線板の製造方法 |
WO2006134977A1 (ja) * | 2005-06-15 | 2006-12-21 | Ibiden Co., Ltd. | 多層プリント配線板 |
WO2007043683A1 (ja) * | 2005-10-14 | 2007-04-19 | Ibiden Co., Ltd. | プリント配線板 |
JP2007150002A (ja) * | 2005-11-29 | 2007-06-14 | Tdk Corp | 半導体ic内蔵基板及びその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001019149A1 (fr) * | 1999-09-02 | 2001-03-15 | Ibiden Co., Ltd. | Carte de circuit imprime, procede de production associe et condensateur destine a etre incorpore dans cette carte |
JP4504515B2 (ja) * | 2000-06-13 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US6970362B1 (en) * | 2000-07-31 | 2005-11-29 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
US6512182B2 (en) * | 2001-03-12 | 2003-01-28 | Ngk Spark Plug Co., Ltd. | Wiring circuit board and method for producing same |
JP4700332B2 (ja) | 2003-12-05 | 2011-06-15 | イビデン株式会社 | 多層プリント配線板 |
KR100716824B1 (ko) * | 2005-04-28 | 2007-05-09 | 삼성전기주식회사 | 하이브리드 재료를 이용한 커패시터 내장형 인쇄회로기판및 그 제조방법 |
US7932471B2 (en) * | 2005-08-05 | 2011-04-26 | Ngk Spark Plug Co., Ltd. | Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment |
KR101248738B1 (ko) * | 2005-12-07 | 2013-03-28 | 엔지케이 스파크 플러그 캄파니 리미티드 | 유전체 구조체, 유전체 구조체의 제조방법 및 유전체구조체를 포함한 배선기판 |
US7808799B2 (en) * | 2006-04-25 | 2010-10-05 | Ngk Spark Plug Co., Ltd. | Wiring board |
KR100878414B1 (ko) * | 2006-10-27 | 2009-01-13 | 삼성전기주식회사 | 캐패시터 내장형 인쇄회로기판 및 제조방법 |
US7902662B2 (en) * | 2007-04-02 | 2011-03-08 | E.I. Du Pont De Nemours And Company | Power core devices and methods of making thereof |
JP4980419B2 (ja) | 2007-04-18 | 2012-07-18 | イビデン株式会社 | 多層プリント配線板及びその製造方法 |
-
2008
- 2008-07-10 US US12/216,747 patent/US8115113B2/en active Active
- 2008-11-18 JP JP2008294709A patent/JP2009135492A/ja active Pending
-
2011
- 2011-06-28 US US13/170,348 patent/US20110252638A1/en not_active Abandoned
- 2011-10-07 US US13/269,079 patent/US8575496B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001332863A (ja) * | 2000-02-25 | 2001-11-30 | Ibiden Co Ltd | 多層プリント配線板の製造方法 |
WO2006134977A1 (ja) * | 2005-06-15 | 2006-12-21 | Ibiden Co., Ltd. | 多層プリント配線板 |
WO2007043683A1 (ja) * | 2005-10-14 | 2007-04-19 | Ibiden Co., Ltd. | プリント配線板 |
JP2007150002A (ja) * | 2005-11-29 | 2007-06-14 | Tdk Corp | 半導体ic内蔵基板及びその製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011024921A1 (ja) * | 2009-08-31 | 2011-03-03 | イビデン株式会社 | プリント配線板及びその製造方法 |
CN102484945A (zh) * | 2009-08-31 | 2012-05-30 | 揖斐电株式会社 | 印刷电路板及其制造方法 |
JP2017073458A (ja) * | 2015-10-07 | 2017-04-13 | 富士通株式会社 | 配線基板とその製造方法 |
JP2019079865A (ja) * | 2017-10-20 | 2019-05-23 | 太陽誘電株式会社 | 電子部品 |
JP7068797B2 (ja) | 2017-10-20 | 2022-05-17 | 太陽誘電株式会社 | 電子部品 |
Also Published As
Publication number | Publication date |
---|---|
US8115113B2 (en) | 2012-02-14 |
US20110252638A1 (en) | 2011-10-20 |
US20120037414A1 (en) | 2012-02-16 |
US8575496B2 (en) | 2013-11-05 |
US20090139760A1 (en) | 2009-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009135492A (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
EP2091311B1 (en) | Wiring board and its manufacturing method | |
US7525175B2 (en) | Package substrate with built-in capacitor and manufacturing method thereof | |
US20100181285A1 (en) | Method of manufacturing capacitor device | |
JP5080144B2 (ja) | コンデンサ内蔵配線基板 | |
US8391015B2 (en) | Capacitor-incorporated printed wiring board and electronic component | |
KR100923895B1 (ko) | 프린트 배선판 | |
US7649748B2 (en) | Multilayer printed wiring board | |
JP5404312B2 (ja) | 電子装置 | |
US6333857B1 (en) | Printing wiring board, core substrate, and method for fabricating the core substrate | |
KR101100557B1 (ko) | 다층 인쇄 배선판 및 그의 제조 방법 | |
JP2015053350A (ja) | キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置 | |
JP2002016327A (ja) | 配線基板およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110519 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120928 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130305 |