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JP2009117699A - 半導体パッケージ用部品及び半導体パッケージ用部品の製造方法 - Google Patents

半導体パッケージ用部品及び半導体パッケージ用部品の製造方法 Download PDF

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淳 大井
Teruaki Chino
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Abstract

【課題】感光性発現物質を含まない保護絶縁材料（非感光性の保護絶縁材料）を使用して製造される、印刷法では形成できない高精度の微細パターンの保護絶縁層を備えた半導体パッケージ用部品と、そのような半導体パッケージ用部品の製造方法を提供すること。
【解決手段】（ａ）部品本体１の少なくとも片面にマスク３を形成する工程、（ｂ）離型フィルム６を備えた金型を使用する成形法により、マスクの開口部４に保護絶縁材料５を充填して保護絶縁層５ａを形成する工程、（ｃ）金型を開放し、マスク３を除去する工程、を含む方法により、部品本体１の少なくとも片面に保護絶縁層５ａを有し、保護絶縁層５ａの開口部に部品本体１の導電性材料２を露出した半導体パッケージ用部品を製造する。代表的部品は、半導体パッケージ用基板又はリードフレームである。
【選択図】図１

Description

本発明は、半導体パッケージ用部品と半導体パッケージ用部品の製造方法に関し、詳しくは、半導体チップを実装基板に実装する際に用いられる半導体パッケージ用基板や半導体パッケージ用リードフレームなどの部品と、そのような部品の製造方法に関する。
半導体チップを実装する際には、チップを搭載して実装基板に実装するための部品が用いられる。例えば、半導体チップをパッケージ用基板に搭載して製作した半導体パッケージを使用して、チップを実装基板に搭載する手法が広く用いられている。
従来の半導体パッケージ用基板は、一般に、有機コア基板にビルドアップ法により多層配線を形成した配線基板として製作されている。このような半導体パッケージ用基板の片面には、ボールグリッドアレイ（ＢＧＡ）接続などにより半導体チップが搭載され、もう一方の面に、マザーボードなどの実装基板に接続するための外部接続用端子（はんだバンプなど）が設けられる。また、半導体パッケージの両面には、通常、半導体チップとの接合部と外部接続用端子の部分を除き、保護絶縁層としてソルダレジスト層が設けられる。
従来の半導体パッケージの製造では、ソルダレジスト層は、感光性ソルダレジスト材料をパターニングする方法、あるいは非感光性のソルダレジスト材料を印刷する方法で形成するのが一般的である。
感光性ソルダレジスト材料をパターニングする方法では、図７（ａ）に示したように、配線基板１０１の両側に形成した最外層の配線層１０２の上にソルダレジスト材料層１０３を形成する。続いて、フォトマスク１０４（図７（ａ）では、簡単にするため、フォトマスク１０４は上面側にのみ図示する）を使用してソルダレジスト材料層１０３を露光する。露光後、フォトマスク１０４とソルダレジスト材料層１０３の被感光部分（ポジ型レジストの場合）を除去して、図７（ｂ）に示したように、パターン化したソルダレジスト層１０６を形成する（図７（ｂ）では上下両面に形成したソルダレジスト層を示している）。
印刷法では、図８（ａ）に示したように、両側に最外層の配線層１１２を形成した配線基板１１１の上に配置したマスク１１３を利用してソルダレジスト材料を印刷し、マスク１１３の開口部にソルダレジスト材料１１４を配置後、マスク１１３を除去しソルダレジスト材料１１４を硬化させて、そして図８（ｂ）に示したように、所定パターンのソルダレジスト層１１５を形成する。
感光性ソルダレジスト材料は、感光性を発現するための物質を含むことが避けらない。このような物質は、ソルダレジスト材料にとって、ある種の不純物と見なされるものである。そのため、感光性ソルダレジスト材料を用いるパターニング法の場合は、形成したソルダレジスト層の信頼性が問題となりかねない。
印刷法の場合は、マスクの使用が不可欠である。半導体チップを始めとした電子部品の小型化が進むにつれ、印刷するパターンも微細化しており、マスクを使用する印刷法で微細なパターンを精度よく形成することは困難になっている。
本発明は、形成したソルダレジスト層の信頼性を低下させかねない感光性発現物質を含まない保護絶縁材料（言い換えれば、非感光性の保護絶縁材料）を使用して製造される、印刷法では形成できない高精度の微細パターンの保護絶縁層を備えた半導体パッケージ用部品と、そのような半導体パッケージ用部品の製造方法の提供を目的とする。
本発明の半導体パッケージ用部品の製造方法は、部品本体の少なくとも片面に保護絶縁層を有し、保護絶縁層の開口部に部品本体の導電性材料を露出した半導体パッケージ用部品を製造する方法であって、
（ａ）部品本体の少なくとも片面にマスクを形成する工程、
（ｂ）離型フィルムを備えた金型を使用する成形法により、マスクの開口部に保護絶縁材料を充填して保護絶縁層を形成する工程、
（ｃ）金型を開放し、マスクを除去する工程、
を含む半導体パッケージ用部品の製造方法である。
マスクは、レジスト又は金属材料により形成することができる。レジスト材料の場合には、例えば、「ドライレジストフィルム」とも呼ばれる感光性フィルムを使用することができる。
成形法としては、溶融した熱硬化性樹脂をキャビティに供給して硬化させるトランスファーモールディング法を使用するのが好ましい。
部品本体としては、例えば、配線基板又はリードフレームを挙げることができる。
本発明の半導体パッケージ用部品は、部品本体と、前記部品本体の少なくとも片面に形成した保護絶縁層と、前記保護絶縁層の開口部に設けられた外部接続端子とを有する半導体パッケージ用部品であって、前記保護絶縁層が非感光性樹脂により形成されていることを特徴とする。
本発明によれば、感光性発現物質を含むソルダレジスト材料を使用することなく、且つ、印刷法を使用せずに精度よく形成した、高密度の実装に欠かせない微細パターンで高信頼性の保護絶縁膜を備えた半導体パッケージ用部品を提供することが可能となる。
本発明の方法で製造する半導体パッケージ用部品は、半導体チップを搭載し、それを実装基板などに実装するのに用いられる半導体パッケージを製作するのに用いられるものであり、配線基板（一般に、所定数の配線層を形成した有機基板）、あるいはリードフレームが代表的なものである。
本発明の半導体パッケージ用部品製造方法における「部品本体」とは、少なくとも片方の表面に導電性材料で形成した配線層を有し、その配線層の一部を露出する保護絶縁膜を形成する前の半完成品のことである。このような部品本体の代表例は、少なくとも片側の表面に配線層を有する配線基板（少なくとも片側表面に配線層を有する限り、内部に１以上の配線層を有してもよく、反対側表面にも配線層を有してもよい）、あるいは、少なくとも片側に保護絶縁層を形成する前のリードフレームである。
以下、図面を参照して、本発明の半導体パッケージ用部品の製造方法をより詳しく説明する。
パッケージ用基板の場合は、図１（ａ）に示したように、両側に最外層の配線層１を形成した配線基板本体１を作製する。配線基板本体１は、一般に、コア材（ガラスクロスなどに樹脂を含浸した複合材料）の両面にビルドアップ法で所定の数の配線層を形成して作製され、基板本体１の貫通孔９の内壁に形成した導電膜９ａにより、両面の配線層が連絡される。貫通孔９には、導電膜９ａの形成後、エポキシ樹脂１０が充填され、研磨等により平坦化される。基板１に関しては、図１（ａ）を含めてここで参照する図には、簡単にするため、最外層の配線層２とエポキシ樹脂１０を充填した貫通孔９だけを示すことにする。
次に、図１（ｂ）に示したように、配線層２の上に配置したレジスト材料をパターニングして、レジストマスク３を形成する。レジスト材料としては、例えば、感光性フィルム（一例として、「ドライレジストフィルム」と呼ばれる感光性フィルム）を使用することができる。感光性フィルムを使用する場合は、最外層の配線層２上に貼付後、露光・現像によりパターン化することができる。
レジストマスク３の形成後、その開口部４内に、選択的に保護絶縁材料を充填する。これは、例えば、トランスファモールディング法を利用して、レジストマスク３を設けた配線基板本体１を、成形面に離型フィルムを配置した金型のキャビティに入れ、そこへ熱硬化性の保護絶縁材料（例えば、「モールドコンパウンド」と呼ばれるエポキシ系材料）を供給し、硬化させて行うことができる。図１（ｃ）に、金型（図示せず）のキャビティ内で離型フィルム６に挟まれた状態で、レジストマスク３の開口部４（図１（ｂ））に充填した保護絶縁材料５を示す。保護絶縁材料は、型締めにより離型フィルムがレジストマスク３の開口部４に部分的に入り込んでできる空間に、選択的に充填される。空間の容積は、離型フィルムの厚さ、型締めや注入の圧力、キャビティの加熱温度などにより制御できる。
充填後、保護絶縁材料５を硬化させ、離型フィルム付きの金型を開放しレジストマスク３を除去して、図１（ｄ）に示したように、配線基板本体１の最外層の配線層２の上にパターン化した保護絶縁層５ａを得る。基板本体１の貫通孔９は、保護絶縁層５ａにより蓋をされている。レジストマスクの除去（剥離）は、苛性ソーダ等の強アルカリによる膨潤、あるいは溶剤による溶解によって行うことができる。
次いで、半導体チップとの接続のため、及び半導体チップを搭載したパッケージと実装基板などとの接続のために、図１（ｅ）に示したように、保護絶縁層５ａから露出された配線層２の表面に配線表面処理層７を、例えば金めっきなどにより形成することができる。また、半導体チップあるいは実装基板などとの接続に用いられる部材（はんだバンプ、ピンなど）を設けることもできる。図１（ｅ）に示した、本発明の半導体パッケージ用部品の一つであるパッケージ用基板は、保護絶縁層５ａの開口部の一部に形成した接続用部材としてはんだバンプ８を備えている。
次に、図２（ａ）〜（ｅ）を参照して、半導体パッケージ用リードフレームの製造方法を説明する。
まず、図２（ａ）に示したように、リードフレーム本体１１を作製し、次いで図２（ｂ）に示したように、そのリードフレーム本体１１上にレジストマスク１２を形成する。この場合も、レジスト材料としては、先に説明したパッケージ用基板の製造で用いたのと同様のものを使用することができる。
レジストマスク１２を形成後、その開口部１３内に、選択的に保護絶縁材料を充填する。これも、先に説明したパッケージ用基板の製造の場合と同様に、トランスファモールディング法を利用するなどして行うことができる。図２（ｃ）に、金型（図示せず）のキャビティ内で離型フィルム１５に挟まれた状態で、レジストマスク１２の開口部１３（図２（ｂ））に充填した保護絶縁材料１４を示す。充填した保護絶縁材料１４の硬化後、金型を開放しマスク１２を剥離除去して、図２（ｄ）に示したように、リードフレーム本体１１上にパターン化した保護絶縁層１４ａを得る。
次いで、半導体チップとの接続のため、及び半導体チップを搭載したパッケージと実装基板などとの接続のために、図２（ｅ）に示したように、保護絶縁層１４ａから露出された部分の表面に表面処理層１６を、例えば金めっきなどにより形成することができる。半導体チップあるいは実装基板などとの接続に用いられるはんだバンプなどの部材を設けることもできる。図２（ｅ）に示した、本発明の半導体パッケージ用部品の一つであるパッケージ用リードフレームは、保護絶縁層１４ａの開口部の一部に形成した接続用部材としてはんだバンプ１７を備えている。
図２（ａ）〜２（ｅ）に見られるように、本発明によれば、パッケージ用リードフレームを平板状に製造することができる。平板状のリードフレームに半導体チップを搭載したパッケージは、全体の高さを低くできることから、実装スペースの高さが制限される場合に特に有利に使用することができる。
上で説明した例では、保護絶縁層を形成するマスクとしてレジストマスク３、１２を使用しているが、例えば金属製のマスクなどを使用することも可能である。金属マスクは、セミアディティブ法を利用して、部品本体の上に銅などをめっきして形成することができる。保護絶縁層形成後の金属マスクは、レジストマスクの剥離に用いられるアルカリ性の液又は溶剤を必要とせず、エッチングにより容易に除去できる。
本発明による半導体パッケージ用部品には、半導体チップを、通常の半導体パッケージの製作に用いられるボールグリッドアレイ（ＢＧＡ）接続やワイヤボンディングなどの接続方法により搭載することができる。場合により、本発明のパッケージ用部品には、半導体チップとともにチップコンデンサやチップ抵抗などのチップ部品その他を搭載して半導体パッケージを製作することも可能である。
図３（ａ）に、本発明による半導体パッケージ用基板２１に半導体チップ２２を搭載した半導体パッケージの代表例を示す。パッケージ用基板２１とチップ２２との接続は、リフローしたはんだにより形成される接合部材２３により行われる。パッケージ用基板２１とチップ２２の間には、アンダーフィル材２４が充填される。
図３（ｂ）には、パッケージ用基板３１、３１’にそれぞれ半導体チップ３２、３２’を搭載した２つの半導体パッケージを重ねてスタック構造にした例を示す。
図４に、図３（ａ）に示した半導体パッケージをマザーボード３５に実装した例を示す。
図５（ａ）に、本発明による半導体パッケージ用リードフレーム４１に半導体チップ４２をワイヤボンディングにより搭載した半導体パッケージの例を示す。図５（ｂ）には、本発明の方法により製造した半導体パッケージ用リードフレーム５１に半導体チップ５２をフリップチップ接続により搭載した半導体パッケージの例を示す。
平板状に作製した本発明のパッケージ用リードフレームを使用して得られる図５（ａ）、５（ｂ）のパッケージは、高さの制約の厳しいスペースに実装するのに特に有利に使用できる。
図６に、図５（ａ）に示した半導体パッケージをマザーボード６１に実装した例を示す。
本発明により半導体パッケージ用基板を製造する工程を模式的に説明する図である。 本発明により半導体パッケージ用リードフレームを製造する工程を模式的に説明する図である。 本発明による半導体パッケージ用基板に半導体チップを搭載して得られる半導体パッケージを説明する模式図である。 図３（ａ）の半導体パッケージを実装したマザーボードを示す模式図である。 本発明による半導体パッケージ用リードフレームに半導体チップを搭載して得られる半導体パッケージを説明する模式図である。 図５（ａ）の半導体パッケージを実装したマザーボードを示す模式図である。 感光性ソルダレジスト材料をパターニングする従来法による半導体パッケージ用基板の製造を説明する模式図である。 ソルダレジスト材料を印刷する従来法による半導体パッケージ用基板の製造を説明する模式図である。
符号の説明
１ 配線基板本体
２ 配線層
３、１２ レジストマスク
５、１４ 保護絶縁材料
５ａ、１４ａ 保護絶縁層
６、１５ 離型フィルム
８、１７ はんだバンプ
１１ リードフレーム本体
２１、３１、３１’ 半導体パッケージ用基板
２２、３２、３２’、４２、５２ 半導体チップ
４１、５１ 半導体パッケージ用リードフレーム

Claims (6)

  1. 部品本体の少なくとも片面に保護絶縁層を有し、保護絶縁層の開口部に部品本体の導電性材料を露出した半導体パッケージ用部品を製造する方法であって、
    （ａ）部品本体の少なくとも片面にマスクを形成する工程、
    （ｂ）離型フィルムを備えた金型を使用する成形法により、マスクの開口部に保護絶縁材料を充填して保護絶縁層を形成する工程、
    （ｃ）金型を開放し、マスクを除去する工程、
    を含む半導体パッケージ用部品の製造方法。
  2. 前記マスクをレジスト又は金属材料により形成する、請求項１記載の半導体パッケージ用部品の製造方法。
  3. 前記マスクを感光性フィルムにより形成する、請求項１記載の半導体パッケージ用部品の製造方法。
  4. 前記成形法としてトランスファーモールディング法を使用する、請求項１〜３のいずれか１つに記載の半導体パッケージ用部品の製造方法。
  5. 前記部品本体が配線基板又はリードフレームである、請求項１〜４のいずれか１つに記載の半導体パッケージ用部品の製造方法。
  6. 部品本体と、前記部品本体の少なくとも片面に形成した保護絶縁層と、前記保護絶縁層の開口部に設けられた外部接続端子とを有する半導体パッケージ用部品であって、前記保護絶縁層が非感光性樹脂により形成されていることを特徴とする半導体パッケージ用部品。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643154B2 (en) * 2011-01-31 2014-02-04 Ibiden Co., Ltd. Semiconductor mounting device having multiple substrates connected via bumps
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
TWI440412B (zh) * 2011-12-28 2014-06-01 Princo Corp 超薄多層基板之封裝方法
CN103579128B (zh) * 2012-07-26 2016-12-21 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及其制作方法
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
US10546808B2 (en) * 2014-03-07 2020-01-28 Bridge Semiconductor Corp. Methods of making wiring substrate for stackable semiconductor assembly and making stackable semiconductor assembly

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3312101B2 (ja) * 1996-07-02 2002-08-05 シャープ株式会社 液晶表示装置
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
CA2572503A1 (en) * 1997-04-04 1998-10-15 University Of Southern California Method for electrochemical fabrication including enhanced data manipulation
US5994997A (en) * 1997-11-24 1999-11-30 Motorola, Inc. Thick-film resistor having concentric terminals and method therefor
TWI272556B (en) * 2002-05-13 2007-02-01 Semiconductor Energy Lab Display device
SG119187A1 (en) * 2002-06-28 2006-02-28 Semiconductor Energy Lab Light emitting device and manufacturing method therefor
US7005720B2 (en) * 2004-01-23 2006-02-28 Siliconware Precision Industries Co., Ltd. Semiconductor package with photosensitive chip and fabrication method thereof
JP2005244035A (ja) * 2004-02-27 2005-09-08 Renesas Technology Corp 半導体装置の実装方法、並びに半導体装置
JP4731191B2 (ja) * 2005-03-28 2011-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP2007038047A (ja) * 2005-07-29 2007-02-15 Sumitomo Electric Ind Ltd マイクロリアクタ

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