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JP2009176793A - ウエーハの分割方法 - Google Patents

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Abstract

【課題】 デバイスの抗折強度を向上可能な先ダイシング技術を利用したウエーハの分割方法を提供することである。
【解決手段】 表面に格子状に形成された分割予定ラインによって区画された複数の領域にそれぞれデバイスが形成されたウエーハを個々のデバイスに分割するウエーハの分割方法であって、ウエーハの表面に保護膜を被覆し、該保護膜とともに分割予定ラインを切削してデバイスの仕上がり厚さに相当する深さの切削溝を形成し、プラズマエッチングによって該切削溝に生じたチッピングを除去し、ウエーハの表面に保護テープを貼着し、ウエーハの裏面を研削してウエーハの表面に形成された前記切削溝を裏面に表出させてウエーハを個々のデバイスに分割し、ウエーハの裏面から研削歪を除去する、各ステップから構成されることを特徴とする。
【選択図】図５

Description

本発明は、表面に格子状に形成された分割予定ラインによって区画された複数の領域にそれぞれデバイスが形成されたウエーハを分割予定ラインに沿って個々のデバイスに分割するウエーハの分割方法に関する。
例えば、半導体デバイス製造プロセスにおいては、略円盤形状である半導体ウエーハの表面に格子状に形成されたストリート（分割予定ライン）によって区画された複数の領域にそれぞれＩＣ，ＬＳＩ等のデバイスを形成し、該デバイスが形成された各領域を分割予定ラインに沿って分割することにより個々のデバイスを製造している。
半導体ウエーハを個々のデバイスに分割する分割装置としては、一般にダイシング装置と呼ばれる切削装置が用いられており、この切削装置は非常に薄い切刃を有する切削ブレードによって半導体ウエーハを分割予定ラインに沿って切削する。このようにして分割されたデバイスは、パッケージングされて携帯電話やパソコン等の電気機器に広く利用されている。
近年、携帯電話やパソコン等の電気機器はより軽量化、小型化が求められており、より薄いデバイスが要求されている。ウエーハをより薄いデバイスに分割する技術として、所謂先ダイシング法と称する分割技術が開発され、実用化されている（例えば、特開平１１−４０５２０号公報参照）。
この先ダイシング法は、半導体ウエーハの表面から分割予定ラインに沿って所定の深さ（デバイスの仕上がり厚さに相当する深さ）の分割溝を形成し、その後、表面に分割溝が形成された半導体ウエーハの裏面を研削して該裏面に分割溝を表出させ個々のデバイスに分割する技術であり、デバイスの厚さを１００μｍ以下に加工することが可能である。
特開平１１−４０５２０号公報
従来の先ダイシング法では、分割予定ラインに形成された分割溝の両側に生じたチッピングによって、及びウエーハの裏面を研削することで生じた研削歪によって、デバイスの抗折強度が低下するという問題がある。
本発明はこのような点に鑑みてなされたものであり、デバイスの抗折強度を向上可能な先ダイシング技術を使用したデバイスの分割方法を提供することである。
本発明によると、表面に格子状に形成された分割予定ラインによって区画された複数の領域にそれぞれデバイスが形成されたウエーハを個々のデバイスに分割するウエーハの分割方法であって、ウエーハの表面に保護膜を被覆し、該保護膜とともに分割予定ラインを切削してデバイスの仕上がり厚さに相当する深さの切削溝を形成し、プラズマエッチングによって該切削溝に生じたチッピングを除去し、ウエーハの表面に保護テープを貼着し、ウエーハの裏面を研削してウエーハの表面に形成された前記切削溝を裏面に表出させてウエーハを個々のデバイスに分割し、ウエーハの裏面から研削歪を除去する、各工程から構成されることを特徴とするウエーハの分割方法が提供される。
本発明によると、分割溝の両側に生じたチッピング及びデバイスの裏面に生じた研削歪を除去することができるので、デバイスの抗折強度を従来の６００Ｍｐａから１０００Ｍｐａに向上することができる。
以下、本発明によるデバイスの分割方法の好ましい実施形態について、添付図面を参照して詳細に説明する。図１には、ウエーハとしての半導体ウエーハの斜視図が示されている。
図１に示す半導体ウエーハ２は、例えば、厚さが６００μｍのシリコンウエーハからなっており、表面２ａには複数の分割予定ライン４が格子状に形成されている。そして、半導体ウエーハ２の表面２ａには、格子状に形成された複数の分割予定ライン４によって区画された複数の領域にそれぞれＩＣ、ＬＳＩ等のデバイス６が形成されている。
本発明実施形態のウエーハの分割方法では、まず第１工程として保護膜としてのレジスト膜被覆工程が実施される。即ち、図２に示すように、スピンナーテーブル７上にウエーハ２をその表面２ａ側を上にして搭載し、スピンナーテーブル７によりウエーハ２を吸引保持する。そして、スピンナーテーブル７を回転しながらウエーハ２上にホトレジスト１０を滴下し、ウエーハ２の表面２ａを一様な厚さのレジスト膜３で被覆する（図３参照）。
ある種の半導体ウエーハ２では、ポリイミドからなる保護膜がウエーハ２の表面２ａ上に被覆されているものがある。このようなウエーハ２については、ホトレジスト被覆工程を省略することができる。このポリイミド保護膜はプラズマエッチングガスに対して耐性があるため、後で説明するプラズマエッチング工程においてホトレジスト３と同様な作用を生じる。
次いで、第２工程として切削溝形成工程を実施する。即ち、所謂先ダイシング法によりウエーハ２の表面２ａに形成された分割予定ライン４に沿って所定深さ（各デバイスの仕上がり厚さに相当する深さ）の切削溝を形成する。
この切削溝形成工程は、図３（Ａ）に示す切削装置１０を用いて実施する。図３（Ａ）に示す切削装置１０は、吸引保持手段を備えＸ軸方向に移動可能なチャックテーブル８と、切削ユニット１２と、切削ユニット１２と一体的にＹ軸方向及びＺ軸方向に移動可能なアライメントユニット１４を含んでいる。
切削ユニット１２は、図示しないモータにより回転駆動されるスピンドル１６と、スピンドル１６の先端部に装着された切削ブレード１８を備えている。アライメントユニット１４は、ＣＣＤカメラ等の撮像手段２０を備えている。
切削溝形成工程を実施するには、チャックテーブル８上に半導体ウエーハ２をその表面２ａを上にして載置する。そして、図示しない吸引手段を作動することにより、ウエーハ２をチャックテーブル８上に保持する。
このようにして、ウエーハ２を吸引保持したチャックテーブル８は、図示しない切削送り機構によって撮像手段２０の直下に位置付けられる。チャックテーブル８が撮像手段２０の直下に位置付けられると、撮像手段２０及び図示しない制御手段によって、ウエーハ２に切削溝を形成すべき切削領域を検出するアライメント作業を実施する。
すなわち、撮像手段２０及び図示しない制御手段は、ウエーハ２の所定方向に形成されている分割予定ライン４と、切削ブレード１８との位置合わせを行うためのパターンマッチング等の画像処理を実行し、切削領域のアライメントを遂行する。更に、ウエーハ２に形成されている上記所定方向に対して直角方向に伸びる分割予定ライン４に対しても、同様に切削領域のアライメントが遂行される。
このようなアライメント実施後、ウエーハ２を保持したチャックテーブル８を切削領域の切削開始位置に移動する。そして、切削ブレード１８を図３（Ａ）において矢印２１で示す方向に回転しつつ下方に移動して所定量の切り込み送りを実施する。
この切り込み送り位置は、切削ブレード１８の外周縁がウエーハ２の表面２ａからデバイスの仕上がり厚さに相当する深さ位置（例えば１００μｍ）に設定される。
このようにして、切削ブレード１８の切り込み送りを実施したならば、切削ブレード１８を回転しつつチャックテーブル８を図３（Ａ）においてＸ軸方向、すなわち矢印Ｘ１で示す方向に切削送りすることによって、図３（Ｂ）に示すように、分割予定ライン４に沿ってデバイスの仕上がり厚さに相当する深さ（例えば１００μｍ）の切削溝２２が形成される（切削溝形成工程）。この切削溝形成工程をウエーハ２に形成された全ての分割予定ライン４に沿って実施する。その結果得られたウエーハ２の上面側斜視図が図４に示されている。
このように分割予定ライン４に沿って切削溝２２を形成すると、図５（Ａ）に示すように分割溝２２の角部にチッピング２３が生じることがある。このチッピング２３をそのまま放置すると、デバイス６の抗折強度が低下することになる。
よって、本実施形態では、例えば特開２００４−２２１１７５号公報に記載されたようなプラズマエッチング装置を使用して、ウエーハ２に対してプラズマエッチングを実施する。
このプラズマエッチングはドライプロセスの一種であり、プラズマエッチング後には図５（Ｂ）に示すように、切削溝２２の角部２２ａがプラズマエッチングガスによりエッチングされてだれた状態となり、チッピング２３が除去される。
このように、切削溝２２の角部２２ａのチッピング２３をプラズマエッチングで除去することにより、個々に分割されたデバイス６の抗折強度を向上することができる。次いで、レジスト膜３を除去すると、図５（Ｃ）に示した状態となる。
ホトレジスト除去工程を実施後に、図６（Ａ）に示すように半導体ウエーハ２の表面２ａ（デバイス６が形成されている面）に研削用の保護テープ２４を貼着する。保護テープ２４としては、例えば厚さが１５０μｍのポリオレフィンテープが用いられる。ウエーハ２の表面２ａに保護テープ２４を貼着した状態が図６（Ｂ）に示されている。
次に、表面に保護テープ２４を貼着したウエーハ２の裏面２ｂを研削し、切削溝２２を裏面２ｂに表出させてウエーハ２を個々のデバイス６に分割する。この切削溝表出工程は、図７（Ａ）に示すように、チャックテーブル２８と研削ユニット３０を備えた研削装置２６によって実施する。
研削ユニット３０は、スピンドル３３の先端部に固定されたマウンタ３２と、このマウンタ３２にボルト３４により固定された研削砥石３６とから構成される。
この切削溝表出工程は、チャックテーブル２８上にウエーハ２の裏面２ｂを上にして保持し、例えば、チャックテーブル２８を矢印２９で示す方向に３００ｒｐｍで回転しつつ、研削砥石３６を矢印３１で示す方向に６０００ｒｐｍで回転して、ウエーハ２の裏面２ｂに研削砥石３６を接触させることによりウエーハ２の裏面２ｂを研削して実施する。この研削は、図７（Ｂ）に示すように、切削溝２２がウエーハ２の裏面２ｂに表出するまで実施する。
このように切削溝２２が表出するまで研削することによって、図７（Ｃ）に示すように、ウエーハ２は個々のデバイス６に分割される。尚、分割された複数のデバイス６は、その表面２ａに保護テープ２４が貼着されているので、ばらばらにはならずウエーハ２の形態が維持される。
ウエーハ２の裏面２ｂを研削すると、ウエーハ２の裏面２ｂに研削歪が形成される。この研削歪もデバイス６の抗折強度を阻害する要因となるので、本実施形態では次いで研削歪除去工程を実施する。
この研削歪の除去は、例えば図８に示すようなチャックテーブル２８と、研磨ユニット４０を備えた研磨装置３８により実施する。尚、この研磨装置３８は、図７（Ａ）に示した研削装置２６において、マウンタ３２に研磨パッド４２をねじ止めして、研磨装置３８として利用することができる。
この研削歪除去工程は、チャックテーブル２８上に裏面２ｂを上にしてウエーハ２を保持し、例えば、チャックテーブル２８を矢印２９で示す方向に３００ｒｐｍで回転しつつ、研磨パッド４２を矢印３１で示す方向に６０００ｒｐｍで回転させて、ウエーハ２の裏面２ｂに研磨パッド４２を接触させて実施する。
このようにウエーハ２の裏面２ｂを研磨することにより、ウエーハ２の裏面２ｂから研削歪を除去することができる。尚、研磨装置３８による研削歪除去工程に代えて、プラズマエッチングにより研削歪を除去するようにしても良い。
本実施形態のウエーハの分割方法によると、切削溝２２の両側角部に生じたチッピング２３をプラズマエッチングにより除去し、さらにデバイス６の裏面に生じた研削歪を研磨又はプラズマエッチングにより除去することができるので、デバイスの抗折強度を従来の６００Ｍｐａから１０００Ｍｐａに向上することができる。
半導体ウエーハの表面側斜視図である。 ホトレジスト塗布工程の説明図である。 図３（Ａ）は切削溝形成工程の説明図であり、図３（Ｂ）は切削溝が形成されたウエーハの断面図である。 切削溝が形成されたウエーハの表面側斜視図である。 図５（Ａ）は切削溝形成工程後のウエーハの断面図、図５（Ｂ）はプラズマエッチング工程後のウエーハの断面図、図５（Ｃ）はホトレジストを除去した状態のウエーハの断面図である。 図６（Ａ）はウエーハの表面に保護テープを貼着する様子を示す斜視図、図６（Ｂ）はウエーハの表面に保護テープが貼着された状態の斜視図である。 図７（Ａ）はウエーハの裏面を研削する切削溝表出工程の説明図、図７（Ｂ）は研削によりウエーハの裏面に切削溝が表出された状態の断面図、図７（Ｃ）はウエーハの裏面に切削溝が表出された状態のウエーハの斜視図である。 研磨装置による研磨工程を示す説明図である。
符号の説明
２ 半導体ウエーハ
４ 分割予定ライン
６ デバイス
８ チャックテーブル
９ ホトレジスト
１０ 切削装置
１２ 切削ユニット
１４ アライメントユニット
１８ 切削ブレード
２０ 撮像手段
２２ 切削溝
２２ａ 切削溝の角部
２３ チッピング
２４ 保護テープ
２６ 研削装置
３６ 研削砥石
３８ 研磨装置
４２ 研磨パッド

Claims (2)

  1. 表面に格子状に形成された分割予定ラインによって区画された複数の領域にそれぞれデバイスが形成されたウエーハを個々のデバイスに分割するウエーハの分割方法であって、
    ウエーハの表面に保護膜を被覆し、
    該保護膜とともに分割予定ラインを切削してデバイスの仕上がり厚さに相当する深さの切削溝を形成し、
    プラズマエッチングによって該切削溝に生じたチッピングを除去し、
    ウエーハの表面に保護テープを貼着し、
    ウエーハの裏面を研削してウエーハの表面に形成された前記切削溝を裏面に表出させてウエーハを個々のデバイスに分割し、
    ウエーハの裏面から研削歪を除去する、
    各工程から構成されることを特徴とするウエーハの分割方法。
  2. ウエーハの表面に前記保護テープを貼着する前に前記保護膜を剥離する請求項１記載のウエーハの分割方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258203A (ja) * 2012-06-11 2013-12-26 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2015062958A (ja) * 2013-09-24 2015-04-09 株式会社ディスコ リチウムタンタレートウェーハの分割方法
US11050329B2 (en) 2017-12-26 2021-06-29 Murata Manufacturing Co., Ltd. Method for manufacturing a winding core

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2446478B1 (en) 2009-06-25 2018-09-12 IMEC vzw Biocompatible packaging
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP6282194B2 (ja) * 2014-07-30 2018-02-21 株式会社ディスコ ウェーハの加工方法
CN105742244A (zh) * 2016-03-31 2016-07-06 吉林华微电子股份有限公司 硅片裂片崩边阻断方法
DE102016110378B4 (de) * 2016-06-06 2023-10-26 Infineon Technologies Ag Entfernen eines Verstärkungsrings von einem Wafer
US10672661B2 (en) * 2018-10-31 2020-06-02 Infineon Technologies Ag Preliminary trenches formed in kerf regions for die singulation
US10818551B2 (en) * 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
JP7460386B2 (ja) * 2020-02-14 2024-04-02 株式会社ディスコ 被加工物の加工方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
JP2000091274A (ja) * 1998-09-17 2000-03-31 Hitachi Ltd 半導体チップの形成方法およびそれを用いた半導体装置の製造方法
JP2003173987A (ja) * 2001-12-04 2003-06-20 Disco Abrasive Syst Ltd 半導体チップの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872046A (en) * 1996-04-10 1999-02-16 Texas Instruments Incorporated Method of cleaning wafer after partial saw
JP4235458B2 (ja) 2003-01-10 2009-03-11 株式会社ディスコ プラズマエッチング方法及びプラズマエッチング装置
JP2005019525A (ja) * 2003-06-24 2005-01-20 Disco Abrasive Syst Ltd 半導体チップの製造方法
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
JP2006120834A (ja) * 2004-10-21 2006-05-11 Disco Abrasive Syst Ltd ウェーハの分割方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
JP2000091274A (ja) * 1998-09-17 2000-03-31 Hitachi Ltd 半導体チップの形成方法およびそれを用いた半導体装置の製造方法
JP2003173987A (ja) * 2001-12-04 2003-06-20 Disco Abrasive Syst Ltd 半導体チップの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258203A (ja) * 2012-06-11 2013-12-26 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2015062958A (ja) * 2013-09-24 2015-04-09 株式会社ディスコ リチウムタンタレートウェーハの分割方法
US11050329B2 (en) 2017-12-26 2021-06-29 Murata Manufacturing Co., Ltd. Method for manufacturing a winding core

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