JP2009169410A - 半導体表示装置 - Google Patents

Abstract

【課題】配線の電位の降下に起因する画素間の輝度むらを抑えることができる、発光素子を用いた半導体表示装置を提供する。
【解決手段】電源電位が与えられる電源線どうしを、画素が複数配列されている表示領域内において、電気的に接続する。さらに、電源線どうしを表示領域内において電気的に接続するための配線（補助電源線）と、画素が有するトランジスタのゲート電極との上には層間絶縁膜が形成されており、電源線は、補助電源線及びゲート電極よりも更に上層に位置する、上記層間絶縁膜上に形成されている。そして、補助電源線には、層間絶縁膜上に形成された配線（補助配線）が電気的に、或いは直接、接続されている。
【選択図】図１

Description

本発明は、発光素子が各画素に設けられた半導体表示装置に関する。

アクティブマトリクス型の半導体表示装置は、マトリクス状に配列された数十〜数百万個の各画素に、スイッチング素子と表示素子とが設けられている。該スイッチング素子により、ビデオ信号を画素へ入力した後も表示素子への電圧の印加または電流の供給がある程度維持されるので、アクティブマトリクス型は半導体表示装置の大型化、高精細化に柔軟に対応することができ、今後の半導体表示装置の主流となりつつある。

半導体表示装置の大型化に伴って浮上する問題の一つに、抵抗値の増大に起因する、配線の電位の降下が挙げられる。例えば、スイッチング素子として機能するトランジスタのゲート電極に接続された配線（走査線）の電位が降下してしまうと、走査線に入力された信号の波形に乱れが生じ、該トランジスタのスイッチングを的確なタイミングで制御できなくなってしまう。特に、走査線には、水平方向の全ての画素が有するトランジスタのゲート電極が接続されている。半導体表示装置が高精細化されることで画素数が増えると、一つの走査線に接続されるトランジスタの数も増大する。そのため、走査線の電位の降下がより著しくなってしまい、トランジスタのスイッチングを的確に制御することがより困難になる。

走査線をより抵抗率の低い材料で形成することができれば、電位の降下を抑えることができる。しかし、画素が有するトランジスタのゲート電極と走査線とは、通常、一つの層上に形成された導電膜を、エッチング等により所望の形状に加工（パターニング）することで形成されている。ゲート電極には、トランジスタの作製工程において施される加熱処理に耐えうる程度の耐熱性が要求されるため、ゲート電極及び走査線に用いることができる材料の種類には、制限があった。

下記の特許文献１には、走査線とは異なる層上において形成された補助配線と、走査線とを接続することで、走査線の電位の降下を抑える液晶表示装置について記載されている。
特開平１０−１９８２９２号公報

ところで、発光素子を表示素子として用いた半導体表示装置は視認性が高く、薄型化に最適であると共に、視野角にも制限が無いため、ＣＲＴ（ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ）や液晶表示装置に替わる半導体表示装置として注目されている。発光素子を用いたアクティブマトリクス型の半導体表示装置は、具体的に提案されている構成がメーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を制御するトランジスタ（スイッチング用トランジスタ）と、該発光素子に供給する電流値を制御するトランジスタ（駆動用トランジスタ）とが、各画素に設けられている。

液晶素子は一対の電極間に印加される電圧の大きさに従って階調を表示する表示素子であるのに対し、発光素子は一対の電極間に流れる電流の大きさに従って階調を表示する表示素子である。そのため、発光素子を用いた半導体表示装置は、液晶表示装置に比べて画素に供給する電流が大きい。よって、半導体表示装置が大型化されることで、電流を供給するべき表示素子の総面積が増大すると、表示する階調によっては画素に供給する電流値が著しく大きくなる。そのため、画素に電流を供給するための配線（電源線）の電位が大幅に降下してしまい、表示領域内の画素間において輝度の高さにむらが生じてしまう。

上述した問題に鑑み、配線の電位の降下に起因する画素間の輝度むらを抑えることを目的とする。

上記問題を解決するために、電源電位が与えられる電源線どうしを、画素が複数配列されている表示領域内において、電気的に接続する。さらに、電源線どうしを表示領域内において電気的に接続するための配線（補助電源線）と、画素が有するトランジスタのゲート電極との上には層間絶縁膜が形成されており、電源線は、補助電源線及びゲート電極よりも更に上層に位置する、上記層間絶縁膜上に形成されている。そして、補助電源線には、層間絶縁膜上に形成された配線（補助配線）が電気的に、或いは直接、接続されている。なお、本明細書において、電気的に接続という場合には、特別に断りがない限り、直接接続される状態も含むものとする。

なお、電源線どうしの電気的な接続は、隣り合う全ての電源線どうしで行っても良いし、全ての電源線を幾つかのグループに分けて、各グループに属する電源線どうしで行っても良い。特に、各画素から得られる光の色ごとに、電源線に与えられる電源電位の高さが異なっている場合、共通の電源電位が与えられる電源線どうしを、補助電源線を介して電気的に接続する。なお、画素から得られる光の色は、発光素子に用いられる電界発光層の種類を変えることで、異ならせることができるし、或いは、発光素子から発せられる光のうち、特定の波長の光のみを透過することができるカラーフィルターを用いることで、異ならせることができる。

また、スイッチング素子として機能するトランジスタのゲート電極に接続された走査線上に層間絶縁膜を形成し、上記層間絶縁膜上に形成された配線（走査線用補助配線）を、該走査線と、電気的に、或いは直接接続するようにしても良い。

また、層間絶縁膜上に形成される電源線、補助配線、または走査線用補助配線は、その厚さが０．８μｍ以上１．５μｍ以下であることが望ましい。

また、層間絶縁膜上に形成される電源線、補助配線、または走査線用補助配線は、層間絶縁膜上に形成された単数の導電膜または積層された複数の導電膜を所望の形状に加工（パターニング）することで、形成される。層間絶縁膜の下に形成されるゲート電極、補助電源線、または走査線は、層間絶縁膜の前に形成された単数の導電膜または積層された複数の導電膜を、所望の形状に加工（パターニング）することで、形成される。なお、電源線、補助配線、または走査線用補助配線に用いられる少なくとも１つの導電膜の電気伝導率は、ゲート電極、補助電源線、または走査線に用いられる少なくとも１つの導電膜の電気伝導率よりも、高いことが望ましい。

開示する発明において、電源線どうしを、より下層に形成された補助電源線を用いて電気的に接続することで、電源線の電位の降下に起因する表示領域内の輝度むらを防ぐことができる。また、補助電源線を、電源線が形成されている層と同じ層上の補助配線と直接、或いは電気的に接続することで、補助電源線の電位の降下、延いては電源線の電位の降下を、より効果的に防ぐことができる。よって、配線の電位の降下に起因する画素間の輝度むらを抑えることができるので、大型の表示領域を有する高画質な半導体表示装置を提供することができる。

また、走査線より上層に形成された走査線用補助配線と、走査線とを電気的に、或いは直接接続することで、走査線の電位の降下により、スイッチング用トランジスタのスイッチングを、的確なタイミングで制御できなくなってしまうことを、防ぐことができる。

以下、実施の形態及び実施例について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。

なお、半導体表示装置は、発光素子が形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本実施の形態で示す半導体表示装置は、該半導体表示装置を作製する過程における、発光素子が完成する前の一形態に相当する素子基板をも、その範疇に含む。具体的に素子基板は、発光素子が有する一対の電極のうち、一方の電極のみが形成された状態であっても良いし、該一方の電極となる導電膜を成膜した後であって、パターニングして前記一方の電極を形成する前の状態であっても良い。

（実施の形態１）
図１を用いて、半導体表示装置が有する画素の構成について説明する。図１（Ａ）は、本発明の半導体表示装置が有する、表示領域の一部を拡大した上面図の一例である。また、図１（Ａ）の破線Ａ１−Ａ２における断面図、及び破線Ｂ１−Ｂ２における断面図を図１（Ｂ）に示す。また、図１（Ａ）の破線Ｃ１−Ｃ２における断面図を図１（Ｃ）に示す。

図１に示す半導体表示装置は、表示領域内に複数の信号線１０１、複数の電源線１０２、複数の走査線１０３、複数の補助電源線１０４を有している。表示領域内に設けられた複数の各画素１００は、信号線１０１の一つと、電源線１０２の一つと、走査線１０３の一つとを、少なくとも有している。

そして、任意の画素１００が有する電源線１０２は、補助電源線１０４を介して、上記電源線１０２とは別の電源線１０２と、電気的に接続されている。図１では、２つの電源線１０２と補助電源線１０４とが直接接続されることで、電源線１０２どうしを電気的に接続している例を示しているが、電源線１０２の一つと補助電源線１０４とが、別の配線を介して電気的に接続されていても良い。また、図１では、隣り合う電源線１０２どうしを電気的に接続しているが、表示領域内の電源線１０２が全て電気的に接続されている必要はない。

開示する発明においては、少なくとも２つの電源線１０２を、補助電源線１０４を介して電気的に接続することで、画素に供給するべき電流の大きさが電源線１０２ごとに大幅に異なる場合でも、電位が降下することによって電源線１０２内に生じる電位差が、電源線１０２どうしで異なるのを防ぐことができる。よって、電位の降下に起因する表示領域内の輝度むらを防ぐことができる。

また、各画素１００は、発光素子１０５と、画素１００へのビデオ信号の入力を制御するスイッチング用トランジスタ１０６と、発光素子１０５に供給する電流値を制御する駆動用トランジスタ１０７とを、少なくとも有する。なお図１（Ａ）では、発光素子１０５となる領域を破線で示している。なお、図１では、各画素にトランジスタが２つ設けられた画素１００を例に挙げて説明するが、本発明はこの構成に限定されない。本発明の半導体表示装置は、各画素１００に少なくとも、画素１００へのビデオ信号の入力を制御するトランジスタと、発光素子に供給する電流値を制御するトランジスタとを有していればよい。

スイッチング用トランジスタ１０６が有するゲート電極１０８は、走査線１０３と、直接、或いは電気的に接続されている。なお、本明細書においてゲート電極とは、ゲート絶縁膜に接している単数の導電膜または複数の積層された導電膜のうち、ゲート絶縁膜を間に挟んで活性層である半導体膜と重なっている部分を意味する。図１（Ａ）では、一続きの導電膜が走査線１０３及びゲート電極１０８として機能しており、走査線１０３とゲート電極１０８とが直接接続されている状態である。しかし、走査線１０３とゲート電極１０８とが、互いに分離した導電膜で形成されており、走査線１０３とゲート電極１０８とが別の配線を介して電気的に接続されていても良い。または、走査線１０３とゲート電極１０８とが、互いに異なる導電膜で形成されており、走査線１０３とゲート電極１０８とが直接、或いは別の配線を介して電気的に接続されていても良い。

さらに、各画素１００は、補助電源線１０４に直接接続された補助配線１０９と、走査線１０３に直接接続された走査線用補助配線１１０とを有する。なお、図１では、補助電源線１０４が直接補助配線１０９に接続されているが、補助電源線１０４が別の異なる配線を介して、補助配線１０９と電気的に接続されていても良い。また図１では、走査線１０３が直接走査線用補助配線１１０に接続されているが、走査線１０３が別の異なる配線を介して、走査線用補助配線１１０と電気的に接続されていても良い。

本実施の形態で示す半導体表示装置では、補助電源線１０４に直接、或いは電気的に接続された補助配線１０９を設けることで、補助電源線１０４と、補助配線１０９との合成抵抗を下げることができる。よって、補助電源線１０４の電位の降下を防ぎ、延いては電源線１０２の電位の降下を防ぐことができる。

また、図１に示す半導体表示装置では、走査線用補助配線１１０を有する構成を示しているが、本実施の形態で示す半導体表示装置では少なくとも補助配線１０９を有していれば良く、必ずしも走査線用補助配線１１０を有していなくとも良い。ただし、走査線用補助配線１１０を設けることで、走査線１０３と、走査線用補助配線１１０との合成抵抗を下げることができる。よって、走査線１０３の電位の降下により、スイッチング用トランジスタ１０６のスイッチングを、的確なタイミングで制御できなくなってしまうことを、防ぐことができる。

また本実施の形態では、少なくとも電源線１０２、補助配線１０９、走査線用補助配線１１０を、層間絶縁膜１１１の上に形成する。図１では、電源線１０２、補助配線１０９、走査線用補助配線１１０に加えて、信号線１０１も層間絶縁膜１１１の上に形成している例を示している。よって本実施の形態では、電源線１０２、補助配線１０９、走査線用補助配線１１０、信号線１０１を、層間絶縁膜の上に形成された単数の導電膜または積層された複数の導電膜を所望の形状に加工（パターニング）することで形成できる。従って、電源線１０２、補助配線１０９、走査線用補助配線１１０及び信号線１０１は、１つのマスクで形成することができる。また本実施の形態では、少なくともゲート電極１０８、補助電源線１０４、走査線１０３を、層間絶縁膜１１１の下に形成する。よって本実施の形態では、ゲート電極１０８、補助電源線１０４、走査線１０３を、層間絶縁膜を形成する前に、単数の導電膜または積層された複数の導電膜を所望の形状に加工することで形成できる。従って、ゲート電極１０８、補助電源線１０４、走査線１０３は、１つのマスクで形成することができる。このため、本実施の形態の半導体表示装置は、マスク数を従来よりも増やすことなく作製することができる。

なお、ゲート電極１０８には、スイッチング用トランジスタ１０６の作製工程において施される加熱処理に耐えうる程度の耐熱性が要求される。よって、単数の導電膜または積層された複数の導電膜を所望の形状に加工（パターニング）することでゲート電極１０８と共に走査線１０３及び補助電源線１０４を形成する場合、ゲート電極１０８、走査線１０３及び補助電源線１０４に用いることができる材料の種類には、制限が生じる。そのため、ゲート電極１０８、走査線１０３及び補助電源線１０４をより抵抗率の低い材料で形成することが難しい。しかし本実施の形態では、スイッチング用トランジスタ１０６及び駆動用トランジスタ１０７上に形成された層間絶縁膜１１１の、更に上において電源線１０２、補助配線１０９、走査線用補助配線１１０を形成する。よって、電源線１０２、補助配線１０９、走査線用補助配線１１０は、スイッチング用トランジスタ１０６を作製した後に形成されるので、ゲート電極１０８、走査線１０３及び補助電源線１０４ほど高い耐熱性は要求されない。そのため、電源線１０２、補助配線１０９、走査線用補助配線１１０に用いることができる材料は比較的自由度が高く、ゲート電極１０８、走査線１０３及び補助電源線１０４より抵抗率の低い材料を選択することが可能である。抵抗率の低い材料で補助配線１０９、走査線用補助配線１１０を作製することで、補助電源線１０４と補助配線１０９の合成抵抗、走査線１０３と走査線用補助配線１１０の合成抵抗をより下げることができる。従って、電源線１０２の電位の降下、走査線１０３の電位の降下を防ぐことができる。

なお、図１に示した半導体表示装置では、層間絶縁膜１１１の下に形成された補助電源線１０４、走査線１０３などの配線に、層間絶縁膜１１１の上に形成された補助配線１０９、走査線用補助配線１１０などの合成抵抗を下げるための配線を接続している。しかし、本実施の形態では、層間絶縁膜１１１の上に形成された信号線１０１などの配線に、層間絶縁膜１１１の下で形成された合成抵抗を下げるための配線を接続するようにしても良い。

次に、各画素から得られる光の色ごとに、電源線に与えられる電源電位の高さが異なっている場合において、共通の電源電位が与えられる電源線どうしを、補助電源線を介して電気的に接続する場合について説明する。

まず、図２に、隣り合う電源線どうしを全て電気的に接続した場合の、表示領域の回路図を示す。図２に示す表示領域では、信号線Ｓ１〜信号線Ｓ６と、電源線Ｖ１〜電源線Ｖ６と、走査線Ｇ１〜走査線Ｇ３が設けられている。なお、表示領域に設けられる信号線、電源線、走査線の数は、図２に示した構成に限定されない。表示領域に設けられた各画素２００は、信号線Ｓ１〜信号線Ｓ６の１つと、電源線Ｖ１〜電源線Ｖ６の１つと、走査線Ｇ１〜走査線Ｇ３の１つとを少なくとも有する。

また各画素２００は、少なくとも１つのスイッチング用トランジスタ２０１と、少なくとも１つの駆動用トランジスタ２０２と、発光素子２０３とを有している。スイッチング用トランジスタ２０１のゲート電極は、走査線Ｇ１〜走査線Ｇ３の１つと接続されており、スイッチング用トランジスタ２０１のソース領域とドレイン領域は、一方が信号線Ｓ１〜信号線Ｓ６の１つに接続され、他方が駆動用トランジスタ２０２のゲート電極に接続されている。駆動用トランジスタ２０２のソース領域とドレイン領域は、一方が電源線Ｖ１〜電源線Ｖ６の１つに接続され、他方が発光素子２０３の画素電極に接続されている。また、画素２００は保持容量２０４を有しており、該保持容量２０４は、一方の電極が電源線Ｖ１〜電源線Ｖ６の１つに接続され、他方の電極が駆動用トランジスタ２０２のゲート電極に接続されている。なお、図２に示す画素２００の構成は、本発明の半導体表示装置が有する画素のほんの一例であり、本発明は図２に示す画素の構成に限定されない。

図２に示す表示領域では、全ての電源線Ｖ１〜電源線Ｖ６が、補助電源線２０５を介して電気的に接続されている。さらに図２に示す表示領域では、補助電源線２０５が、隣り合う電源線どうしを複数箇所において電気的に接続している例を示している。隣り合う電源線どうしを１箇所においてのみ電気的に接続するよりも、図２に示すように、複数箇所において電気的に接続する方が、画素２００に供給するべき電流の大きさが電源線ごとに大幅に異なる場合でも、電位が降下することによって電源線内に生じる電位差が、電源線どうしで異なるのをより防ぐことができる。よって、電位の降下に起因する表示領域内の輝度むらを防ぐことができる。

次に、図３に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応する電源線どうしを電気的に接続した場合の、表示領域の回路図を示す。図３に示す表示領域の構成は、補助電源線２０５以外、全て図２に示す構成と同じであるものとする。図３に示す表示領域では、電源線Ｖ１と電源線Ｖ４が、Ｒ（赤）に対応する画素２００に電流を供給している。また、電源線Ｖ２と電源線Ｖ５が、Ｇ（緑）に対応する画素２００に電流を供給している。また、電源線Ｖ３と電源線Ｖ６が、Ｂ（青）に対応する画素２００に電流を供給している。

そして、Ｒ（赤）に対応する電源線Ｖ１と電源線Ｖ４とが、補助電源線２０５によって電気的に接続されている。また、Ｇ（緑）に対応する電源線Ｖ２と電源線Ｖ５とが、補助電源線２０５によって電気的に接続されている。また、Ｂ（青）に対応する電源線Ｖ３と電源線Ｖ６とが、補助電源線２０５によって電気的に接続されている。

図３に示す表示領域を有する半導体表示装置では、各色に対応する電源線ごとに与えられる電源電位が異なっている場合でも、電位が降下することによって電源線内に生じる電位差が、各色に対応する電源線どうしで異なるのをより防ぐことができる。よって、電位の降下に起因する表示領域内の輝度むらを色ごとに防ぐことができる。

なお、画素から得られる光の色は、発光素子２０３に用いられる電界発光層の種類を変えることで、異ならせることができる。この場合、発光素子２０３から発せられる光の波長の範囲自体が、各色に対応する画素２００ごとに異なる。或いは、発光素子２０３から発せられる光のうち、特定の範囲内の波長の光を優先的に透過させることができるカラーフィルターを用いることで、画素２００から得られる光の色を異ならせることもできる。この場合、発光素子２０３から発せられる光の波長の範囲は、全ての画素２００において同じであるか、複数の色に対応する画素２００において同じであっても良い。或いは、発光素子２０３から発せられる光の波長の範囲が、各色に対応する画素２００ごとに異なっていても、カラーフィルターを用いていても良い。発光素子２０３から発せられる光の波長の範囲が、各色に対応する画素２００ごとに異なっていても、カラーフィルターを併用することで、画素２００から得られる光の色純度を高めることができる。

また、図３では、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の光が得られる画素２００を有する半導体表示装置を例に挙げて説明したが、本発明はこの構成に限定されない。シアン（青緑）、マゼンタ（赤紫）、イエロー（黄）の光が得られる画素２００を有する半導体表示装置であっても良い。或いは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に加えてＷ（白）の光が得られる画素２００を有する半導体表示装置であっても良い。

また、図３に示す表示領域では、補助電源線２０５が、各色に対応する電源線どうしを複数箇所において電気的に接続している例を示している。隣り合う電源線どうしを１箇所においてのみ電気的に接続するよりも、図３に示すように、複数箇所において電気的に接続する方が、画素２００に供給するべき電流の大きさが電源線ごとに大幅に異なる場合でも、電位が降下することによって電源線内に生じる電位差が、各色に対応する電源線どうしで異なるのをより防ぐことができる。よって、電位の降下に起因する表示領域内の輝度むらを色ごとに防ぐことができる。

図４に、図３に回路図で示した表示領域の上面図を、一例として示す。

図４に示す本実施の形態の半導体表示装置は、表示領域内に複数の信号線３０１、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、複数の走査線３０３、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃを有している。表示領域内に設けられた複数の各画素３００は、信号線３０１の一つと、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃのいずれか一つと、走査線３０３の一つとを、少なくとも有している。

そして、図４では、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃに与えられる電源電位が、互いに異なっている。さらに、電源線３０２ａは、補助電源線３０４ａを介して、隣接する他の電源線３０２ａに電気的に接続される。また、電源線３０２ｂは、補助電源線３０４ｂを介して、隣接する他の電源線３０２ｂに電気的に接続される。また、電源線３０２ｃは、補助電源線３０４ｃを介して、隣接する他の電源線３０２ｃに電気的に接続される。

なお図４では、電源線３０２ａと補助電源線３０４ａ、電源線３０２ｂと補助電源線３０４ｂ、電源線３０２ｃと補助電源線３０４ｃとが、それぞれ直接接続されることで、隣接する電源線３０２ａどうし、または隣接する電源線３０２ｂどうし、または隣接する電源線３０２ｃどうしを電気的に接続している例を示している。しかし、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃと、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃとが、それぞれ別の配線を介して電気的に接続されていても良い。

さらに、各画素３００は、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃにそれぞれ直接接続された補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃと、走査線３０３に直接接続された走査線用補助配線３１０とを有する。なお、図４では、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃが直接補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃにそれぞれ接続されているが、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃが別の異なる配線を介して、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃとそれぞれ電気的に接続されていても良い。また図４では、走査線３０３が直接走査線用補助配線３１０に接続されているが、走査線３０３が別の異なる配線を介して、走査線用補助配線３１０と電気的に接続されていても良い。

本実施の形態の半導体表示装置では、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃに直接、或いは電気的にそれぞれ接続された補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃを設けることで、補助電源線３０４ａと補助配線３０９ａの合成抵抗、補助電源線３０４ｂと補助配線３０９ｂの合成抵抗、補助電源線３０４ｃと補助配線３０９ｃの合成抵抗を、それぞれ下げることができる。よって、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃの電位の降下を防ぎ、延いては電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃの電位の降下を防ぐことができる。

また、図４に示す半導体表示装置では、走査線用補助配線３１０を有する構成を示しているが、本実施の形態の半導体表示装置では少なくとも補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃを有していれば良く、必ずしも走査線用補助配線３１０を有していなくとも良い。ただし、走査線用補助配線３１０を設けることで、走査線３０３と、走査線用補助配線３１０との合成抵抗を下げることができる。よって、走査線３０３の電位の降下により、トランジスタのスイッチングを、的確なタイミングで制御できなくなってしまうことを、防ぐことができる。

また本実施の形態では、少なくとも電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０を、層間絶縁膜の上に形成する。図４では、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０に加えて、信号線３０１も層間絶縁膜の上に形成している例を示している。よって本実施の形態では、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０、信号線３０１を、層間絶縁膜の上に形成された単数の導電膜または積層された複数の導電膜を所望の形状に加工（パターニング）することで形成できる。従って、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０及び信号線３０１は、１つのマスクで形成することができる。

また本実施の形態では、少なくともゲート電極３０８、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃ、走査線３０３を、層間絶縁膜の下に形成する。よって本実施の形態では、ゲート電極３０８、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃ、走査線３０３を、層間絶縁膜を形成する前に、単数の導電膜または積層された複数の導電膜を所望の形状に加工することで形成できる。従って、ゲート電極３０８、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃ、走査線３０３は、１つのマスクで形成することができる。このため、本実施の形態の半導体表示装置は、マスク数を従来よりも増やすことなく作製することができる。

なお、ゲート電極３０８には、トランジスタの作製行程において施される加熱処理に耐えうる程度の耐熱性が要求される。よって、単数の導電膜または積層された複数の導電膜を所望の形状に加工（パターニング）することでゲート電極３０８と共に走査線３０３及び補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃを形成する場合、ゲート電極３０８、走査線３０３、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃに用いることができる材料の種類には、制限が生じる。そのため、ゲート電極３０８、走査線３０３、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃをより抵抗率の低い材料で形成することが難しい。しかし本実施の形態では、トランジスタ上に形成された層間絶縁膜の、更に上において電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０を形成する。よって、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０は、トランジスタを作製した後に形成されるので、ゲート電極３０８、走査線３０３、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃほど高い耐熱性は要求されない。そのため、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃ、補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０に用いることができる材料は比較的自由度が高く、ゲート電極３０８、走査線３０３、補助電源線３０４ａ、補助電源線３０４ｂ、補助電源線３０４ｃより抵抗率の低い材料を選択することが可能である。抵抗率の低い材料で補助配線３０９ａ、補助配線３０９ｂ、補助配線３０９ｃ、走査線用補助配線３１０を作製することで、補助電源線３０４ａと補助配線３０９ａの合成抵抗、補助電源線３０４ｂと補助配線３０９ｂの合成抵抗、補助電源線３０４ｃと補助配線３０９ｃの合成抵抗、走査線３０３と走査線用補助配線３１０の合成抵抗をより下げることができる。従って、電源線３０２ａ、電源線３０２ｂ、電源線３０２ｃの電位の降下、走査線３０３の電位の降下を防ぐことができる。

（実施の形態２）
次に、半導体表示装置の作製方法について詳しく述べる。なお、本実施の形態では、薄膜トランジスタ（ＴＦＴ）を半導体素子の一例として示すが、本発明の半導体表示装置に用いられる半導体素子はこれに限定されない。例えばＴＦＴの他に、記憶素子、ダイオード、抵抗、容量、インダクタなどを用いることができる。

まず図５（Ａ）に示すように、耐熱性を有する基板４００上に、絶縁膜４０１、半導体膜４０２を順に形成する。絶縁膜４０１及び半導体膜４０２は連続して形成することが可能である。

基板４００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板の表面に絶縁膜を形成したものまたはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の合成樹脂を含む、可撓性を有する基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。

プラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。

絶縁膜４０１は基板４００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜４０２中に拡散し、トランジスタなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜４０２への拡散を抑えることができる窒化珪素や窒化酸化珪素などを用いて絶縁膜４０１を形成する。なお、ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から基板４００と半導体膜４０２との間に絶縁膜４０１を設けることは有効である。しかし、石英基板など不純物の拡散がさして問題とならない基板４００を用いる場合は、必ずしも設ける必要はない。

絶縁膜４０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。絶縁膜４０１は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素（ＳｉＮ_ｘ、Ｓｉ_３Ｎ_４等）、酸化窒化珪素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ＞０）等の絶縁性を有する材料を用いて形成する。

本実施の形態では、膜厚１００ｎｍの酸化窒化珪素膜、膜厚５０ｎｍの窒化酸化珪素膜、膜厚１００ｎｍの酸化窒化珪素膜を順に積層して絶縁膜４０１を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層の酸化窒化珪素膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法、印刷法などによって形成しても良い。また、中層の窒化酸化珪素膜に代えて、窒化珪素膜（ＳｉＮ_ｘ、Ｓｉ_３Ｎ_４等）を用いてもよい。また、上層の酸化窒化珪素膜に代えて、酸化珪素膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。

酸化珪素膜は、シランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の組み合わせの混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、シランとアンモニアの混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、シランと一酸化二窒素の混合ガスを用い、プラズマＣＶＤによって形成することができる。

半導体膜４０２は、絶縁膜４０１を形成した後、大気に曝さずに形成することが望ましい。半導体膜４０２の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜４０２は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。

なお半導体膜４０２は、公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板４００として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶法を用いても良い。

例えばレーザ結晶化を用いる場合、レーザ結晶化の前に、レーザに対する半導体膜４０２の耐性を高めるために、５５０℃、４時間の加熱処理を該半導体膜４０２に対して行なう。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ_４レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜４０２に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。

連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることが出来る。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、フォルステライト（Ｍｇ_２ＳｉＯ_４）レーザ、ＧｄＶＯ_４レーザ、Ｙ_２Ｏ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることが出来る。

またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ_２レーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。

また、パルス発振のレーザ光の発振周波数を１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体膜４０２に照射してから半導体膜４０２が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜４０２がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜４０２中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜４０２が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って連続的に成長した単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜４０２の形成が可能となる。

なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。

なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。

上述したレーザ光の照射により、結晶性がより高められた半導体膜４０２が形成される。なお、予め半導体膜４０２に、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した多結晶半導体を用いるようにしても良い。

また本実施の形態では半導体膜４０２を結晶化しているが、結晶化せずに非晶質珪素膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたＴＦＴは、多結晶半導体を用いたＴＦＴよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。

非晶質半導体は、珪素を含む気体をグロー放電分解することにより得ることができる。珪素を含む気体としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６が挙げられる。この珪素を含む気体を、水素、水素及びヘリウムで希釈して用いても良い。

次に半導体膜４０２に対して、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素を低濃度に添加するチャネルドープを行う。チャネルドープは半導体膜４０２全体に対して行っても良いし、半導体膜４０２の一部に対して選択的に行っても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を用い、当該ボロンが１×１０^１６〜５×１０^１７／ｃｍ^３の濃度で含まれるよう添加する。

次に図５（Ｂ）に示すように、半導体膜４０２を所定の形状に加工（パターニング）し、島状の半導体膜４０３、半導体膜４０４を形成する。図８は、半導体膜４０３、半導体膜４０４が形成された画素の上面図に相当し、図８の破線Ａ１−Ａ２における断面図、破線Ｂ１−Ｂ２における断面図、破線Ｃ１−Ｃ２における断面図が、図５（Ｂ）に図示されている。図８において半導体膜４５０は、保持容量の一方の電極として機能する。

そして、図５（Ｃ）に示すように、半導体膜４０３、半導体膜４０４を用いて、トランジスタ４０５、トランジスタ４０６を形成する。そしてトランジスタ４０５、トランジスタ４０６と共に、補助電源線４０７も形成する。

具体的には、半導体膜４０３、半導体膜４０４を覆うようにゲート絶縁膜４０８を形成する。そして、ゲート絶縁膜４０８上に、所望の形状に加工（パターニング）された複数の導電膜４０９及び導電膜４１０を形成する。半導体膜４０３と重なる導電膜４０９及び導電膜４１０が、トランジスタ４０５のゲート電極４１１として機能する。半導体膜４０４と重なる導電膜４０９及び導電膜４１０が、トランジスタ４０６のゲート電極４１２として機能する。また、半導体膜４０３、半導体膜４０４とは異なる領域に形成された導電膜４０９及び導電膜４１０が、補助電源線４０７として機能する。

そして、導電膜４０９、導電膜４１０、あるいはレジストを成膜しパターニングしたものをマスクとして用い、半導体膜４０３、半導体膜４０４にｎ型またはｐ型を付与する不純物を添加し、ソース領域、ドレイン領域、さらにはＬＤＤ領域として機能する不純物領域等を形成する。なおここでは、トランジスタ４０５をｎ型、トランジスタ４０６をｐ型とする。

図９は、トランジスタ４０５、トランジスタ４０６、補助電源線４０７が形成された画素の上面図に相当し、図９の破線Ａ１−Ａ２における断面図、破線Ｂ１−Ｂ２における断面図、破線Ｃ１−Ｃ２における断面図が、図５（Ｃ）に図示されている。図９において、導電膜４０９及び導電膜４１０のうち、半導体膜４５０と重なっている部分が、保持容量の他方の電極４５１に相当する。そして、図９において電極４５１とトランジスタ４０６のゲート電極４１２とは、一続きの導電膜４０９及び導電膜４１０で形成されている。半導体膜４５０と電極４５１との間にゲート絶縁膜４０８が挟まれている領域が、保持容量として機能する。また、図９に示す走査線４５２は、補助電源線４０７と同様に、導電膜４０９及び導電膜４１０で形成されている。そして、図９において走査線４５２とトランジスタ４０５のゲート電極４１１とは、一続きの導電膜４０９及び導電膜４１０で形成されている。

なおゲート絶縁膜４０８には、例えば酸化珪素、窒化珪素、窒化酸化珪素または酸化窒化珪素等を単層で、または積層させて用いる。積層する場合には、例えば、基板４００側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。また形成方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。例えば、酸化珪素を用いたゲート絶縁膜をプラズマＣＶＤ法で形成する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ_２を混合したガスを用い、反応圧力４０Ｐａ、基板温度３００〜４００℃、高周波（１３．５６ＭＨｚ）及び電力密度０．５〜０．８Ｗ／ｃｍ^２とし、形成する。

ゲート絶縁膜４０８は、高密度プラズマ処理を行うことにより半導体膜４０３、半導体膜４０４の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜４０３、半導体膜４０４の表面を酸化または窒化することにより、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜４０３、半導体膜４０４に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜４０８として用いる。

上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜と半導体膜の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。

また窒化アルミニウムをゲート絶縁膜４０８として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、トランジスタで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものをゲート絶縁膜として用いても良い。

また、本実施の形態では積層された２つの導電膜４０９、導電膜４１０を用いて、ゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１、走査線４５２を形成しているが、本発明はこの構成に限定されない。導電膜４０９、導電膜４１０の代わりに、単層の導電膜を用いていても良いし、３つ以上の導電膜を積層して用いていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

ゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１、走査線４５２を形成するための導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。

本実施の形態では、１層目の導電膜４０９として窒化タンタルまたはタンタル（Ｔａ）を、２層目の導電膜４１０としてタングステン（Ｗ）を用いる。２つの導電膜の組み合わせとして、本実施の形態で示した例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケルシリサイド、ｎ型を付与する不純物がドーピングされた珪素とタングステンシリサイド等も用いることが出来る。

導電膜４０９、導電膜４１０の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。本実施の形態では１層目の導電膜４０９を２０〜１００ｎｍの厚さで形成し、２層目の導電膜４１０を１００〜４００ｎｍの厚さで形成する。

なお、ゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１、走査線４５２を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の形状を有するゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１、走査線４５２を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的にゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１、走査線４５２を形成しても良い。なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

なお、ゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１、走査線４５２を形成する際に、用いる導電膜の材料によって、最適なエッチングの方法、エッチャントの種類を適宜選択すれば良い。以下、１層目の導電膜４０９として窒化タンタルを、２層目の導電膜４１０としてタングステンを用いる場合のエッチングの方法の一例について、具体的に説明する。

まず、窒化タンタル膜を形成した後、窒化タンタル膜上にタングステン膜を形成する。そして、タングステン膜上にマスクを形成し、第１のエッチングを行う。第１のエッチングでは、まず第１のエッチング条件を用いた後に、第２のエッチング条件を用いる。第１のエッチング条件では、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ_４とＣｌ_２とＯ_２とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。そして、基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件を用いることにより、タングステン膜を、その端部がテーパー形状になるようにエッチングすることができる。

次に、第２のエッチング条件を用いてエッチングを行う。第２のエッチング条件は、エッチング用ガスにＣＦ_４とＣｌ_２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ_４とＣｌ_２を混合した第２のエッチング条件ではタングステン膜及び窒化タンタル膜とも同程度にエッチングされる。

上記第１のエッチングでは、マスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により窒化タンタル膜及びタングステン膜の端部が、角度１５〜４５°程度のテーパー形状となる。なお、ゲート絶縁膜４０８のうち、第１のエッチングにより露出した部分は、その他の窒化タンタル膜及びタングステン膜で覆われている部分よりも、２０〜５０ｎｍ程度エッチングされ薄くなる。

次いで、マスクを除去せずに第２のエッチングを行う。第２のエッチングでは、エッチングガスにＣＦ_４とＣｌ_２とＯ_２とを用い、タングステン膜を選択的にエッチングする。この時、第２のエッチングにより、タングステン膜が優先的にエッチングされるが、窒化タンタル膜はほとんどエッチングされない。

上述した第１のエッチング及び第２のエッチングにより、窒化タンタルを用いた導電膜４０９と、導電膜４０９よりも幅の狭い、タングステンを用いた導電膜４１０とを、形成することができる。

そして、上述した第１のエッチング及び第２のエッチングにより形成される導電膜４０９及び導電膜４１０をマスクとして用いることで、マスクを新たに形成せずとも、ソース領域、ドレイン領域、ＬＤＤ領域として機能する不純物領域を半導体膜４０３、半導体膜４０４内に作り分けることができる。

不純物領域を形成した後、不純物領域の加熱処理による活性化を行っても良い。例えば、５０ｎｍの酸化窒化珪素膜を形成した後、５５０℃、４時間、窒素雰囲気中において、加熱処理を行えばよい。

また、水素を含む窒化珪素膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気中において加熱処理を行ない、半導体膜４０３、半導体膜４０４を水素化しても良い。或いは、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００〜７００℃（好ましくは５００〜６００℃）で加熱処理を行ない、さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の加熱処理を行うことで、半導体膜４０３、半導体膜４０４を水素化するようにしても良い。この工程により、熱的に励起された水素によりダングリングボンドを終端することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。また活性化処理は、後の絶縁膜４１３が形成された後に行っても良い。

加熱処理には、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法またはラピッドサーマルアニール法（ＲＴＡ法）などを用いることが出来る。加熱処理により、水素化のみならず、半導体膜４０３、半導体膜４０４に添加された不純物元素の活性化も行うことが出来る。

上記一連の工程によって、ｎチャネル型トランジスタ４０５と、発光素子に供給する電流を制御するｐチャネル型トランジスタ４０６とを形成することができる。なお、トランジスタの作製方法は、上述した工程に限定されない。

次に図６（Ａ）に示すように、トランジスタ４０５、トランジスタ４０６、補助電源線４０７を覆うように、また図６（Ａ）には図示されていないが、さらに電極４５１、走査線４５２を覆うように、絶縁膜４１３を形成する。絶縁膜４１３は必ずしも設ける必要はないが、絶縁膜４１３を形成することで、アルカリ金属やアルカリ土類金属などの不純物が、トランジスタ４０５、トランジスタ４０６へ侵入するのを防ぐことが出来る。具体的に絶縁膜４１３として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素、酸化窒化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の酸化窒化珪素膜を、絶縁膜４１３として用いる。この場合、上記水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。

次に、トランジスタ４０５、トランジスタ４０６、補助電源線４０７を覆うように、また図６（Ａ）には図示されていないが、さらに電極４５１、走査線４５２を覆うように、絶縁膜４１３上に絶縁膜４１４を形成する。絶縁膜４１４は、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基（例えばアルキル基、芳香族炭化水素基）のうち、少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜４１４を形成しても良い。

絶縁膜４１４の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

本実施の形態では、絶縁膜４１３及び絶縁膜４１４が層間絶縁膜として機能しているが、単層の絶縁膜を層間絶縁膜として用いても良いし、積層させた三層以上の絶縁膜を層間絶縁膜として用いても良い。

次に、半導体膜４０３、半導体膜４０４がそれぞれ一部露出するように絶縁膜４１３及び絶縁膜４１４にコンタクトホールを形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ_３とＨｅの混合ガスを用いるのが好ましいが、これに限定されるものではない。そして、図６（Ｂ）に示されるように、該コンタクトホールを介して半導体膜４０３に接する導電膜４１５及び導電膜４１６と、該コンタクトホールを介して補助電源線４０７に接する導電膜４１７及び導電膜４１８と、該コンタクトホールを介して半導体膜４０４に接する導電膜４１９及び導電膜４１８とを形成する。

図１０は、導電膜４１５〜導電膜４１９が形成された画素の上面図に相当し、図１０の破線Ａ１−Ａ２における断面図、破線Ｂ１−Ｂ２における断面図、破線Ｃ１−Ｃ２における断面図が、図６（Ｂ）に図示されている。図１０に示すように、導電膜４１６は、その一部がゲート電極４１２として機能する導電膜４０９及び導電膜４１０に、接続されている。導電膜４１５は信号線として機能する。また、導電膜４１７は、補助配線として機能する。また、導電膜４１８は電源線として機能し、他の電源線として機能する導電膜４１８に、補助電源線４０７を介して電気的に接続されている。そして図１０に示すように、導電膜４１５〜導電膜４１９と共に、導電膜４２０が、コンタクトホールを介して走査線４５２に接続するように、形成されている。導電膜４２０は、走査線用補助配線として機能する。

導電膜４１５〜導電膜４２０は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜４１５〜導電膜４２０として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記元素を主成分とする合金を用いても良いし、上記元素を含む化合物を用いても良い。導電膜４１５〜導電膜４２０は、上記元素を有する単数の膜を、または上記元素を有する積層された複数の膜を、用いることが出来る。

アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜４１５〜導電膜４２０を形成する材料として最適である。特にアルミニウムシリコンは、導電膜４１５〜導電膜４２０をパターニングするとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。

導電膜４１５〜導電膜４２０は、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜４０３、半導体膜４０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜４１５、導電膜４１６、導電膜４１８、導電膜４１９と、半導体膜４０３、半導体膜４０４とが良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜４１５〜導電膜４２０を下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンの５層構造とすることが出来る。

導電膜４１５〜導電膜４２０に用いられる少なくとも１つの導電膜の電気伝導率は、絶縁膜４１３及び絶縁膜４１４の下層に形成されている、ゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１及び走査線４５２に用いられる少なくとも１つの導電膜の電気伝導率よりも高いことが望ましい。或いは、導電膜４１５〜導電膜４２０のいずれかの部分の膜厚は、その厚さがゲート電極４１１、ゲート電極４１２、補助電源線４０７、電極４５１及び走査線４５２のいずれかの部分の膜厚よりも厚いことが望ましい。具体的に導電膜４１５〜導電膜４２０のいずれかの部分の膜厚は、０．８μｍ以上１．５μｍ以下であることが望ましい。このように導電膜４１５〜導電膜４２０の膜厚をとることによって、電気伝導率を高め、補助電源線と補助配線の合成抵抗及び走査線と走査線用補助配線の合成抵抗を低下させることができる。

本実施の形態では、絶縁膜４１４に近い側から、膜厚１００ｎｍ程度のチタン膜、膜厚７００ｎｍ〜１０００ｎｍ程度のアルミニウム膜、膜厚１００ｎｍ程度のチタン膜を積層し、これらの積層された膜をパターニングすることで、導電膜４１５〜導電膜４２０を形成する。

次に図７（Ａ）に示すように、導電膜４１５〜導電膜４１９を覆うように、また図示しないが導電膜４２０を覆うように、絶縁膜４２１を形成し、その後、導電膜４１９の一部が露出するように、該絶縁膜４２１にコンタクトホールを形成する。そして該コンタクトホールにおいて導電膜４１９と接するように、画素電極４２２を形成する。

絶縁膜４２１は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテンなどを用いることが出来る。無機絶縁膜ならば酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜などを用いることができる。また絶縁膜４２１はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法などで形成することが出来る。なお、絶縁膜４２１は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いることがより望ましい。この場合、ＲＦスパッタ法で形成された窒化珪素、ダイヤモンドライクカーボン（ＤＬＣ）、窒化アルミニウムなどを絶縁膜４２１として用いることが望ましい。

また、本実施の形態では、スパッタ法で、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）を用いて透光性を有する導電膜を形成した後、該導電膜をパターニングすることで画素電極４２２を形成する。なおＩＴＳＯの他、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）など、ＩＴＳＯ以外の透光性酸化物導電材料を、画素電極４２２に用いても良い。また画素電極４２２として、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で画素電極４２２側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。

ＩＴＳＯを画素電極４２２に用いる場合、ターゲットとしてＩＴＯに酸化珪素が２〜１０重量％含まれたものを用いることができる。本実施の形態では、Ｉｎ_２Ｏ_３と、ＳｎＯ_２と、ＳｉＯ_２とを８５：１０：５の重量％の割合で含むターゲットを用い、Ａｒの流量を５０ｓｃｃｍ、Ｏ_２の流量を３ｓｃｃｍ、スパッタ圧力を０．４Ｐａ、スパッタ電力を１ｋＷ、成膜速度３０ｎｍ／ｍｉｎとし、１０５ｎｍの膜厚で、画素電極４２２となる導電膜を形成することができる。

なお、導電膜４１９のうち画素電極４２２に接する部分に、アルミニウムなどのイオン化傾向が比較的大きい金属を用いる場合、透光性酸化物導電材料を画素電極４２２に用いると、導電膜４１９が電蝕を起こしやすい。しかし、本実施の形態では、絶縁膜４１４に近い側からチタン膜、アルミニウム膜、チタン膜を順に積層した導電膜で導電膜４１９を形成し、なおかつ導電膜４１９を絶縁膜４２１で覆っており、導電膜４１９のうち最上部のチタン膜と画素電極４２２とが、絶縁膜４２１に形成されたコンタクトホールを介して接している。よって、イオン化傾向が比較的小さい金属であるチタン膜などの金属膜で、イオン化傾向が比較的大きい金属であるアルミニウム膜などの金属膜を挟み込み、さらに絶縁膜４２１で導電膜４１９を覆うことで、導電膜４１９が画素電極４２２やその他の導電体と接触することにより電蝕を起こすのを防ぐことができる。なおかつ、導電率の比較的高いアルミニウム膜などの金属膜を導電膜４１９に用いることで、導電膜４１９の抵抗値を下げることができる。

なお、画素電極４２２となる導電膜に、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、画素電極４２２となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。シート抵抗は、より低いことが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。

π共役系導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリ（Ｎ−メチルピロール）、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。

上記π共役系導電性高分子を、単独で導電性組成物として画素電極４２２に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。

有機樹脂としては、導電性高分子と相溶または混合分散が可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタラ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。

さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、π共役系導電性高分子の共役電子の酸化還元電位を変化させてもよい。

アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。

ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物等を挙げることができる。

導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により画素電極４２２となる導電膜を形成することができる。

導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよい。例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に導電性組成物を溶解すればよい。

導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。

画素電極４２２となる導電膜を形成した後、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体による拭浄などで研磨しておいても良い。

次に、図７（Ａ）に示すように、画素電極４２２の一部を覆うように、絶縁膜４２１上に、開口部を有する隔壁４２３を形成する。隔壁４２３の開口部において画素電極４２２はその一部が露出している。隔壁４２３は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜を隔壁４２３に用い、画素電極４２２上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することで、画素電極４２２と後に形成される共通電極４２５とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また隔壁４２３自体を、液滴吐出法または印刷法で形成することもできる。

図１１は、画素電極４２２及び隔壁４２３が形成された画素の上面図に相当し、図１１の破線Ａ１−Ａ２における断面図、破線Ｂ１−Ｂ２における断面図、破線Ｃ１−Ｃ２における断面図が、図７（Ａ）に図示されている。なお図１１では、隔壁４２３が有する開口部の位置を、破線で示している。図１１に示すように、隔壁４２３は、絶縁膜４１４上に形成された導電膜４１５〜導電膜４２０を全て覆うように形成されている。上記構成により、抵抗値を下げるために導電膜４１５〜導電膜４２０の膜厚を０．８μｍ以上１．５μｍ以下程度に大きくした場合においても、後に形成される電界発光層４２４が、導電膜４１５〜導電膜４２０と絶縁膜４１４との間に形成される段差により、膜厚が極端に薄くなる、或いは段切れを起こすのを防ぐことができる。

次に、電界発光層４２４を形成する前に、隔壁４２３及び画素電極４２２に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０^−７Ｔｏｒｒ以下とし、可能であるならば３×１０^−８Ｔｏｒｒ以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層４２４を成膜する場合、電界発光層４２４を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。また真空ベークの前または後に、画素電極４２２に紫外線を照射してもよい。

そして、図７（Ｂ）に示すように、隔壁４２３の開口部において画素電極４２２と接するように、電界発光層４２４を形成する。電界発光層４２４は、単数の層で構成されていても、複数の層が積層されるように構成されていても良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層４２４におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、陰極に相当する画素電極４２２上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極４２２が陽極に相当する場合は、電界発光層４２４を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。

また電界発光層４２４は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。

そして、図７（Ｂ）に示すように、電界発光層４２４を覆うように共通電極４２５を形成する。共通電極４２５は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を共通電極４２５に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。

隔壁４２３の開口部において、画素電極４２２と電界発光層４２４と共通電極４２５が重なり合うことで、発光素子４２６が形成される。

なお、発光素子４２６からの光の取り出しは、画素電極４２２側からであっても良いし、共通電極４２５側からであっても良いし、その両方からであっても良い。上記３つの構成にうち、目的とする構成に合わせて、画素電極４２２、共通電極４２５ぞれぞれの材料及び膜厚を選択するようにする。

なお発光素子４２６を形成したら、共通電極４２５上に、絶縁膜を形成しても良い。該絶縁膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、上記絶縁膜として用いることも可能である。

なお実際には、図７（Ｂ）に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

上記プロセスを経て、半導体表示装置が作製できる。

なお、本実施の形態では、表示領域内のトランジスタ４０５、トランジスタ４０６の作製方法について述べたが、上記表示領域内のトランジスタに加え、駆動回路やその他の集積回路に用いられるトランジスタも、共に形成することが可能である。この場合、表示領域内のトランジスタと、駆動回路やその他の集積回路に用いられるトランジスタとにおいて、ゲート絶縁膜４０８の膜厚を全て同じにする必要はない。例えば、高速動作が要求される駆動回路やその他の集積回路に用いられるトランジスタにおいて、表示領域内のトランジスタよりも、ゲート絶縁膜４０８の膜厚が小さくなるようにしても良い。

また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を利用することで、単結晶半導体を半導体膜４０２、半導体膜４０３として用いることも出来る。ＳＯＩ基板は、例えば、スマートカットに代表されるＵＮＩＢＯＮＤ、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの貼り合わせ方法や、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法などを用いて作製することができる。

また、上記方法を用いて作製される半導体素子を、プラスチックなどの可撓性を有する基板上に転写することで、半導体表示装置を形成しても良い。転写方法としては、次のようなものがある。基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、転写する方法。基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、転写する方法。半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、転写する方法等、様々な方法を用いることができる。なお転写は、発光素子を作製する前に行なうことが望ましい。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、画素の有するトランジスタの数及びその接続関係が実施の形態１とは異なる場合の、半導体表示装置の構成について説明する。

図１２に、本実施の形態の半導体表示装置が有する、画素の回路図を示す。図１２に示す画素は、信号線Ｓｉ（ｉ＝１〜ｘ）と、第１の電源線Ｖａｉ（ｉ＝１〜ｘ）と、第２の電源線Ｖｂｉ（ｉ＝１〜ｘ）と、第１の走査線Ｇａｊ（ｊ＝１〜ｙ）と、第２の走査線Ｇｂｊ（ｊ＝１〜ｙ）とを少なくとも有している。さらに、図１２に示す画素は、トランジスタ５０１〜トランジスタ５０５と、発光素子５０６とを、少なくとも有している。また、図１２に示す画素は、トランジスタ５０５のゲート電極と第２の電源線Ｖｂｉとの間に保持容量５０７を有しているが、保持容量５０７は必ずしも設ける必要はない。

トランジスタ５０１のゲート電極は、信号線Ｓｉに接続されている。また、トランジスタ５０１のソース領域とドレイン領域は、一方が第１の電源線Ｖａｉに接続されており、他方がトランジスタ５０２のソース領域とドレイン領域の一方に接続されている。トランジスタ５０２のゲート電極は、第１の走査線Ｇａｊに接続されている。また、トランジスタ５０２のソース領域とドレイン領域の他方は、トランジスタ５０３のソース領域とドレイン領域の一方及びトランジスタ５０４のソース領域とドレイン領域の一方に、接続されている。トランジスタ５０３のゲート電極は、第１の走査線Ｇａｊに接続されている。また、トランジスタ５０３のソース領域とドレイン領域の他方は、第２の電源線Ｖｂｉに接続されている。トランジスタ５０４のゲート電極は、第２の走査線Ｇｂｊに接続されている。また、トランジスタ５０４のソース領域とドレイン領域の他方は、トランジスタ５０５のゲート電極に接続されている。トランジスタ５０５のソース領域とドレイン領域は、一方が第２の電源線Ｖｂｉに接続されており、他方が発光素子５０６の画素電極に接続されている。

また、トランジスタ５０２とトランジスタ５０３は、互いに逆の極性を有しており、一方がオンの時に他方はオフとなる。

次に、図１２に回路図で示した表示領域の上面図を、図１３に一例として示す。また、図１３の破線Ａ１−Ａ２における断面図を図１４（Ａ）に、破線Ｂ１−Ｂ２における断面図を図１４（Ｂ）に、破線Ｃ１−Ｃ２における断面図を図１４（Ｃ）に示す。なお、発光素子５０６は、画素電極と、共通電極と、画素電極及び共通電極によって電流が供給される電界発光層とを有している。ただし、図１３と図１４では、各種配線やトランジスタの配置を明確にするために、発光素子５０６のうち、画素電極５２２のレイアウトのみを示している。

図１３及び図１４に示す本実施の形態の半導体表示装置では、発光素子５０６に電流を供給するための第２の電源線Ｖｂｉが、補助電源線５０８に直接接続されている。そして、図１３及び図１４では図示していないが、上記補助電源線５０８は、図１３及び図１４に図示されている第２の電源線Ｖｂｉとは別の第２の電源線Ｖｂｉに接続されており、これらの２つの第２の電源線Ｖｂｉどうしは、補助電源線５０８を介して電気的に接続されている。なお、図１３及び図１４では、第２の電源線Ｖｂｉと補助電源線５０８とが直接接続されることで、第２の電源線Ｖｂｉどうしを電気的に接続している例を示しているが、第２の電源線Ｖｂｉの一つと補助電源線５０８とが、別の配線を介して電気的に接続されていても良い。

本実施の形態では、少なくとも２つの第２の電源線Ｖｂｉを、補助電源線５０８を介して電気的に接続することで、画素に供給するべき電流の大きさが第２の電源線Ｖｂｉごとに大幅に異なる場合でも、電位が降下することによって第２の電源線Ｖｂｉ内に生じる電位差が、第２の電源線Ｖｂｉどうしで異なるのを防ぐことができる。よって、電位の降下に起因する表示領域内の輝度むらを防ぐことができる。

さらに、図１３及び図１４に示す本実施の形態の半導体表示装置では、補助電源線５０８に直接接続された補助配線５０９と、第１の走査線Ｇａｊに直接接続された走査線用補助配線５１０と、第２の走査線Ｇｂｊに直接接続された走査線用補助配線５１１とを有する。なお、図１３及び図１４では、補助電源線５０８が直接補助配線５０９に接続されているが、補助電源線５０８が別の異なる配線を介して、補助配線５０９と電気的に接続されていても良い。また図１３及び図１４では、第１の走査線Ｇａｊが直接走査線用補助配線５１０に接続されているが、第１の走査線Ｇａｊが別の異なる配線を介して、走査線用補助配線５１０と電気的に接続されていても良い。また図１３及び図１４では、第２の走査線Ｇｂｊが直接走査線用補助配線５１１に接続されているが、第２の走査線Ｇｂｊが別の異なる配線を介して、走査線用補助配線５１１と電気的に接続されていても良い。

本実施の形態の半導体表示装置では、補助電源線５０８に直接、或いは電気的に接続された補助配線５０９を設けることで、補助電源線５０８と、補助配線５０９との合成抵抗を下げることができる。よって、補助電源線５０８の電位の降下を防ぎ、延いては第２の電源線Ｖｂｉの電位の降下を防ぐことができる。

また、図１３及び図１４に示す半導体表示装置では、走査線用補助配線５１０及び走査線用補助配線５１１を有する構成を示しているが、本実施の形態の半導体表示装置では少なくとも補助配線５０９を有していれば良く、必ずしも走査線用補助配線５１０及び走査線用補助配線５１１を有していなくとも良い。ただし、走査線用補助配線５１０または走査線用補助配線５１１を設けることで、第１の走査線Ｇａｊと、走査線用補助配線５１０との合成抵抗を下げる、或いは第２の走査線Ｇｂｊと、走査線用補助配線５１１との合成抵抗を下げることができる。よって、第１の走査線Ｇａｊの電位の降下により、トランジスタ５０２のスイッチングまたはトランジスタ５０３のスイッチングを、的確なタイミングで制御できなくなってしまうことを、防ぐことができる。また、第２の走査線Ｇｂｊの電位の降下により、トランジスタ５０４のスイッチングを、的確なタイミングで制御できなくなってしまうことを、防ぐことができる。

また本実施の形態では、少なくとも第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１を、層間絶縁膜５１２の上に形成する。図１３及び図１４では、第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１に加えて、第１の電源線Ｖａｉの一部５２０と、信号線Ｓｉも、層間絶縁膜５１２の上に形成している例を示している。よって本実施の形態では、第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１、信号線Ｓｉ、第１の電源線Ｖａｉの一部５２０を、層間絶縁膜５１２の上に形成された単数の導電膜または積層された複数の導電膜を所望の形状に加工（パターニング）することで形成できる。従って、第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１、信号線Ｓｉ及び第１の電源線Ｖａｉの一部５２０は、１つのマスクで形成することができる。

また本実施の形態では、トランジスタ５０１が有するゲート電極５１３、トランジスタ５０２が有するゲート電極５１４、トランジスタ５０３が有するゲート電極５１５、トランジスタ５０４が有する２つのゲート電極５１６、トランジスタ５０５が有するゲート電極５１７、保持容量５０７が有する一方の電極５１８、補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊ、第１の電源線Ｖａｉの一部５２１を、層間絶縁膜５１２の下に形成する。よって本実施の形態では、ゲート電極５１３〜ゲート電極５１７、電極５１８、補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊ、第１の電源線Ｖａｉの一部５２１を、層間絶縁膜５１２を形成する前に、単数の導電膜または積層された複数の導電膜を所望の形状に加工することで形成できる。従って、ゲート電極５１３〜ゲート電極５１７、電極５１８、補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊ、第１の電源線Ｖａｉの一部５２１は、１つのマスクで形成することができる。このため、本実施の形態の半導体表示装置は、マスク数を従来よりも増やすことなく作製することができる。

なお、第２の電源線Ｖｂｉの一部は保持容量５０７が有する他方の電極として機能し、第２の電源線Ｖｂｉと、ゲート絶縁膜５１９と、電極５１８とが重なっている領域が、保持容量５０７として機能する。電極５１８と、トランジスタ５０５のゲート電極５１７とは、一続きの導電膜で形成されている。

なお、ゲート電極５１３〜ゲート電極５１７には、トランジスタ５０１〜トランジスタ５０５の作製行程において施される加熱処理に耐えうる程度の耐熱性が要求される。よって、単数の導電膜または積層された複数の導電膜を所望の形状に加工（パターニング）することでゲート電極５１３〜ゲート電極５１７と共に補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊを形成する場合、ゲート電極５１３〜ゲート電極５１７、補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊに用いることができる材料の種類には、制限が生じる。そのため、ゲート電極５１３〜ゲート電極５１７、補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊをより抵抗率の低い材料で形成することが難しい。しかし本実施の形態では、トランジスタ５０１〜トランジスタ５０５上に形成された層間絶縁膜５１２の、更に上において第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１を形成する。よって、第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１は、トランジスタ５０１〜トランジスタ５０５を作製した後に形成されるので、ゲート電極５１３〜ゲート電極５１７、補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊほど高い耐熱性は要求されない。そのため、第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１に用いることができる材料は比較的自由度が高く、ゲート電極５１３〜ゲート電極５１７、補助電源線５０８、第１の走査線Ｇａｊ、第２の走査線Ｇｂｊより抵抗率の低い材料を選択することが可能である。抵抗率の低い材料で補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１を作製することで、補助電源線５０８と補助配線５０９の合成抵抗、第１の走査線Ｇａｊと走査線用補助配線５１０の合成抵抗、第２の走査線Ｇｂｊと走査線用補助配線５１１の合成抵抗を、より下げることができる。従って、第２の電源線Ｖｂｉの電位の降下、第１の走査線Ｇａｊの電位の降下、第２の走査線Ｇｂｊの電位の降下を防ぐことができる。

なお、図１３及び図１４では、画素電極５２２の一部、第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１、第１の電源線Ｖａｉの一部５２０、信号線Ｓｉが、隔壁５２３によって覆われている。そして、画素電極５２２が形成されている領域のうち、画素電極５２２が隔壁５２３によって覆われていないで一部露出している領域５２４において、隔壁５２３の後に形成される電界発光層及び共通電極が、画素電極５２２上に直接積層される。よって、画素電極５２２と、電界発光層及び共通電極とが直接重なる領域５２４において、発光素子５０６が形成される。

図１３及び図１４に示すように、隔壁５２３は、層間絶縁膜５１２上に形成された第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１、第１の電源線Ｖａｉの一部５２０、信号線Ｓｉを全て覆うように形成されている。上記構成により、抵抗値を下げるために第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１、第１の電源線Ｖａｉの一部５２０、信号線Ｓｉの膜厚を０．８μｍ以上１．５μｍ以下程度に大きくした場合においても、後に形成される電界発光層が、第２の電源線Ｖｂｉ、補助配線５０９、走査線用補助配線５１０、走査線用補助配線５１１、第１の電源線Ｖａｉの一部５２０、信号線Ｓｉと層間絶縁膜５１２との間に形成される段差により、膜厚が極端に薄くなる、或いは段切れを起こすのを防ぐことができる。

また、図１３では、補助電源線５０８が複数並んで配置されている例を示している。第２の電源線Ｖｂｉに与えられる電源電位の高さが、他の第２の電源線Ｖｂｉに与えられる電源電位と異なっている場合において、共通の電源電位が与えられる第２の電源線Ｖｂｉどうしを、補助電源線を介して電気的に接続する。図１３に示す第２の電源線Ｖｂｉと接続されている補助電源線５０８以外の他の補助電源線５０８は、他の共通の電源電位が与えられる第２の電源線Ｖｂｉどうしを電気的に接続するのに用いることができる。

図１５に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応する第２の電源線Ｖｂｉどうしを電気的に接続した場合の、表示領域の上面図を一例として示す。図１５では、Ｒ（赤）に対応する第２の電源線Ｖｂ（Ｒ）、Ｇ（緑）に対応する第２の電源線Ｖｂ（Ｇ）、Ｂ（青）に対応する第２の電源線Ｖｂ（Ｂ）に、それぞれ与えられる電源電位が、互いに異なっている。さらに、第２の電源線Ｖｂ（Ｒ）は、補助電源線５０８ｒを介して、隣接する他のＲ（赤）に対応する第２の電源線Ｖｂ（Ｒ）に電気的に接続される。また、第２の電源線Ｖｂ（Ｇ）は、補助電源線５０８ｇを介して、隣接する他のＧ（緑）に対応する第２の電源線Ｖｂ（Ｇ）に電気的に接続される。また、第２の電源線Ｖｂ（Ｂ）は、補助電源線５０８ｂを介して、隣接する他のＢ（青）に対応する第２の電源線Ｖｂ（Ｂ）に電気的に接続される。

なお図１５では、第２の電源線Ｖｂ（Ｒ）、第２の電源線Ｖｂ（Ｇ）、第２の電源線Ｖｂ（Ｂ）と、補助電源線５０８ｒ、補助電源線５０８ｇ、補助電源線５０８ｂとが、それぞれ直接接続されることで、隣接する第２の電源線Ｖｂ（Ｒ）どうし、または隣接する第２の電源線Ｖｂ（Ｇ）どうし、または隣接する第２の電源線Ｖｂ（Ｂ）どうしを電気的に接続している例を示している。しかし、第２の電源線Ｖｂ（Ｒ）、第２の電源線Ｖｂ（Ｇ）、第２の電源線Ｖｂ（Ｂ）と、補助電源線５０８ｒ、補助電源線５０８ｇ、補助電源線５０８ｂとが、それぞれ別の配線を介して電気的に接続されていても良い。

さらに図１５では、補助電源線５０８ｒ、補助電源線５０８ｇ、補助電源線５０８ｂにそれぞれ直接接続された補助配線５０９ｒ、補助配線５０９ｇ、補助配線５０９ｂを示している。なお、図１５では、補助電源線５０８ｒ、補助電源線５０８ｇ、補助電源線５０８ｂが直接補助配線５０９ｒ、補助配線５０９ｇ、補助配線５０９ｂにそれぞれ接続されているが、補助電源線５０８ｒ、補助電源線５０８ｇ、補助電源線５０８ｂが別の異なる配線を介して、補助配線５０９ｒ、補助配線５０９ｇ、補助配線５０９ｂとそれぞれ電気的に接続されていても良い。

本実施の形態の半導体表示装置では、補助電源線５０８ｒ、補助電源線５０８ｇ、補助電源線５０８ｂに直接、或いは電気的にそれぞれ接続された補助配線５０９ｒ、補助配線５０９ｇ、補助配線５０９ｂを設けることで、補助電源線５０８ｒと補助配線５０９ｒの合成抵抗、補助電源線５０８ｇと補助配線５０９ｇの合成抵抗、補助電源線５０８ｂと補助配線５０９ｂの合成抵抗を、それぞれ下げることができる。よって、補助電源線５０８ｒ、補助電源線５０８ｇ、補助電源線５０８ｂの電位の降下を防ぎ、延いては第２の電源線Ｖｂ（Ｒ）、第２の電源線Ｖｂ（Ｇ）、第２の電源線Ｖｂ（Ｂ）の電位の降下を防ぐことができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、層間絶縁膜上に形成される各種配線の膜厚を、部分的に異ならせることができる、半導体表示装置の作製方法について説明する。

まず図１６（Ａ）に示すように、トランジスタ１６０１と、トランジスタ１６０１を覆っている層間絶縁膜１６０２と、層間絶縁膜１６０２を覆っている導電膜１６０３とを形成する。導電膜１６０３は、層間絶縁膜１６０２に形成されたコンタクトホールを介して、トランジスタ１６０１が有する半導体膜１６０４に接続されている。トランジスタ１６０１、層間絶縁膜１６０２、導電膜１６０３は、例えば、実施の形態２に示した作製方法を用いて形成することができる。

なお、図１６では、導電膜１６０３は、３つの積層された導電膜で形成されている例を示している。ただし本実施の形態では、導電膜１６０３が１つの導電膜で形成されていても良いし、２つの積層された導電膜または４つ以上の積層された導電膜を用いて形成されていても良い。導電膜１６０３に用いられる少なくとも１つの導電膜の電気伝導率は、層間絶縁膜１６０２の下層に形成されている、トランジスタ１６０１のゲート電極１６０５に用いられる少なくとも１つの導電膜の電気伝導率よりも高いことが望ましい。或いは、導電膜１６０３のいずれかの部分の膜厚は、その厚さがゲート電極１６０５のいずれかの部分の膜厚よりも厚いことが望ましい。具体的に導電膜１６０３のいずれかの部分の膜厚は、０．８μｍ以上１．５μｍ以下であることが望ましい。このように導電膜１６０３の膜厚をとることによって、電気伝導率を高めることができる。

本実施の形態では、層間絶縁膜１６０２に近い側から、膜厚１００ｎｍ程度のチタン膜、膜厚７００ｎｍ〜１０００ｎｍ程度のアルミニウム膜、膜厚１００ｎｍ程度のチタン膜を積層したものを、導電膜１６０３として用いる。

次に、図１６（Ａ）に示すように、導電膜１６０３上にレジスト１６０６を塗布する。レジスト１６０６は、ポジ型レジストまたはネガ型レジストを用いることができる。本実施の形態では、ポジ型レジストを用いて示す。そして、多階調マスク１６０７を用いてレジスト１６０６を部分的に露光する。

多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。

多階調マスクの代表例としては、グレートーンマスク、ハーフトーンマスクがある。グレートーンマスクは、透光性を有する基板及びその上に形成される遮光部並びに回折格子で構成される。遮光部においては、光の透過率が０％である。一方、回折格子はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。透光性を有する基板は、石英等の透光性を有する基板を用いることができる。遮光部及び回折格子は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。グレートーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び回折格子が設けられていない領域では光の透過率は１００％である。また、回折格子においては、１０〜７０％の範囲で光の透過率を調整することが可能である。回折格子における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。

一方、ハーフトーンマスクは、透光性を有する基板及びその上に形成される半透過部並びに遮光部で構成される。半透過部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。ハーフトーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び半透過部が設けられていない領域では光の透過率は１００％である。また、半透過部においては、１０〜７０％の範囲で光の透過率を調整することが可能である。半透過部に於ける光の透過率の調整は、半透過部の材料により調整により可能である。

多階調マスクを用いて露光した後、現像することで、図１６（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク１６０８を形成することができる。そして、レジストマスク１６０８を用いて導電膜１６０３をエッチングすることで、図１６（Ｂ）に示すように、導電膜１６０９と導電膜１６１０とを形成する。導電膜１６０９と導電膜１６１０とは、それぞれコンタクトホールを介して半導体膜１６０４に接続されている。

次に、レジストマスク１６０８をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。そして、レジストマスク１６０８のうち、導電膜１６０９上の膜厚の薄い領域のレジストが部分的に除去されることで、図１６（Ｃ）に示すようにレジストマスク１６１１が形成される。

次に、レジストマスク１６１１を用いて、導電膜１６０９をさらにエッチングする。この結果、図１６（Ｃ）に示すように、膜厚が部分的に薄い導電膜１６１２を導電膜１６０９から形成することができる。なお、レジストマスク１６０８のアッシングの量が多いと、導電膜１６１０上のレジストマスク１６１１の面積が導電膜１６１０の面積よりも小さくなるため、レジストマスク１６１１を用いた上記エッチングにおいて、導電膜１６１０の端部もエッチングされることがある。

また、図１６（Ｃ）では、導電膜１６０９をエッチングする際、最も層間絶縁膜１６０２に近い導電膜のみが部分的に残存する例を示しているが、本発明はこの構成に限定されない。上層の２つの導電膜も、部分的に残存していても良い。

そして図１６（Ｄ）に示すように、レジストマスク１６１１を除去した後、導電膜１６１２及び導電膜１６１０を覆うように、層間絶縁膜１６０２上に絶縁膜１６１３を形成する。そして絶縁膜１６１３にコンタクトホールを形成し、該コンタクトホールにおいて導電膜１６１２の膜厚の薄い部分と接続する画素電極１６１４を、絶縁膜１６１３上に形成する。

そして、画素電極１６１４の一部を覆うように、絶縁膜１６１３上に隔壁１６１５を形成する。隔壁１６１５は開口部を有しており、該開口部において画素電極１６１４が一部露出している。また、隔壁１６１５は、少なくとも導電膜１６１２の膜厚の厚い部分と、導電膜１６１０と、重なるように形成する。上記構成により、抵抗値を下げるために、導電膜１６１２の膜厚の厚い部分及び導電膜１６１０の膜厚を、０．８μｍ以上１．５μｍ以下程度に大きくした場合においても、後に形成される電界発光層１６１６が、導電膜１６１２の膜厚の厚い部分及び導電膜１６１０と層間絶縁膜１６０２との間に形成される段差により、膜厚が極端に薄くなる、或いは段切れを起こすのを防ぐことができる。

さらに、画素電極１６１４が、導電膜１６１２の膜厚の薄い部分と接続されているので、画素電極１６１４が、導電膜１６１２の膜厚の薄い部分と層間絶縁膜１６０２との間に形成される段差により、膜厚が極端に薄くなる、或いは段切れを起こすのを防ぐことができる。

次に、画素電極１６１４及び隔壁１６１５上に、電界発光層１６１６と、共通電極１６１７とを、順に積層するように形成する。画素電極１６１４と、電界発光層１６１６と、共通電極１６１７とが直接重なっている部分が、発光素子１６１８として機能する。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、層間絶縁膜上に形成された各種配線を用いて、発光素子から発せられる光を効率的に半導体表示装置の外部に取り出すことができる構成について、説明する。

図１７に、本実施の形態の半導体表示装置が有する発光素子と、該発光素子の近傍に設けられた配線との断面図を、一例として示す。発光素子１７００は、画素電極１７０１と、電界発光層１７０２と、共通電極１７０３とを有している。また、配線１７０４は、その膜厚が異なる複数の領域で構成されている。具体的に、図１７では、配線１７０４が、膜厚の大きい領域１７０４ａと、膜厚の小さい領域１７０４ｂとを有している。

配線１７０４は絶縁膜１７０５で覆われており、絶縁膜１７０５に形成されたコンタクトホールを介して、配線１７０４と、絶縁膜１７０５上に形成された画素電極１７０１とが接続されている。なお図１７では、配線１７０４のうち、膜厚の大きい領域１７０４ａとコンタクトホールとが重なっている場合を例示しているが、本発明はこの構成に限定されない。配線１７０４のうち、膜厚の小さい領域１７０４ｂとコンタクトホールとが重なっていても良い。

また、画素電極１７０１の一部と、配線１７０４のうち膜厚の大きい領域１７０４ａとは、隔壁１７０６によって覆われている。そして、画素電極１７０１のうち隔壁１７０６によって覆われずに露出している部分と、電界発光層１７０２と、共通電極１７０３とが重なり合っている部分が、発光素子１７００として機能している。そして、該発光素子１７００として機能している部分は、配線１７０４のうち、膜厚の小さい領域１７０４ｂと重なっている。

配線１７０４のうち膜厚の大きい領域１７０４ａが、隔壁１７０６によって覆われていることで、抵抗値を下げるために配線１７０４のうち領域１７０４ａにおける膜厚を０．８μｍ以上１．５μｍ以下程度に大きくした場合においても、後に形成される電界発光層１７０２が、領域１７０４ａと領域１７０４ｂとの間に形成される段差により、膜厚が極端に薄くなる、或いは段切れを起こすのを防ぐことができる。

なお、膜厚の大きい領域１７０４ａと膜厚の小さい領域１７０４ｂとを有する配線１７０４は、グレートーンマスク、ハーフトーンマスクなどの多階調マスクを用いることで、マスク数を増やさずに形成することができる。

また、基板１７０７上には半導体膜１７０９が形成されており、半導体膜１７０９はゲート絶縁膜１７１０及び層間絶縁膜１７１１で覆われている。配線１７０４は層間絶縁膜１７１１上に形成されており、ゲート絶縁膜１７１０及び層間絶縁膜１７１１に形成されたコンタクトホールを介して配線１７０４と半導体膜１７０９が接続されている。なお、配線１７０４の種類によっては、ゲート電極と共にゲート絶縁膜１７１０上に形成された配線と、配線１７０４とが、層間絶縁膜１７１１に形成されたコンタクトホールを介して接続されていても良い。

また、図１７では、画素電極１７０１及び共通電極１７０３が透光性を有しており、配線１７０４が光を反射する材料を用いて形成されている。そして、配線１７０４のうち、膜厚の小さい領域１７０４ｂと、膜厚の大きい領域１７０４ａの領域１７０４ｂに隣接している端部１７０８において、電界発光層１７０２から発せられる光を、基板１７０７とは反対の方向に向けて反射させることができる。よって、本実施の形態で示す半導体表示装置では、半導体表示装置から取り出される光は、電界発光層１７０２から直接基板１７０７とは反対の方向に発せられる光と、電界発光層１７０２から発せられた後、配線１７０４による反射を経て基板１７０７とは反対の方向に発せられる光とを含んでいる。

さらに本実施の形態では、配線１７０４のうち、膜厚の大きい領域１７０４ａの端部１７０８における勾配角度、すなわち端部１７０８で形成される面と、基板１７０７との間の角度θｔを、０°＜θｔ＜９０°、より好ましくは５０°＜θｔ＜６０°とする。上記構成により、電界発光層１７０２から発せられる光のうち、横方向（基板１７０７の最大面積となる面と平行な方向）に向かっている光を、配線１７０４の端部１７０８において反射させ、基板１７０７と反対の方向に放出させることができる。

なお、領域１７０４ａの端部１７０８及び領域１７０４ｂにおいて、電界発光層１７０２から発せられる光が反射するように、配線１７０４に用いる材料を適宜選択する。例えば配線１７０４として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記元素を主成分とする合金を用いても良いし、上記元素を含む化合物を用いても良い。配線１７０４は、上記元素を有する単数の膜を、または上記元素を有する積層された複数の膜を、用いることが出来る。

なお、絶縁膜１７０５に酸化珪素を用いる場合、配線１７０４に用いる材料によっては、配線１７０４の表面が酸化してしまい、光が配線１７０４の表面において反射しにくくなることがある。絶縁膜１７０５として窒化珪素を用いるようにすることで、配線１７０４の表面における酸化を防ぎ、光を配線１７０４の表面において反射しやすくすることができる。或いは、配線１７０４に白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）などの酸化されにくい材料を用いることで、配線１７０４の表面における酸化を防ぐことができる。酸化されにくい材料を配線１７０４に用いる場合、窒化珪素よりも透光性の高い酸化珪素を絶縁膜１７０５に用いることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、半導体基板（ボンド基板）から支持基板（ベース基板）に転置した半導体膜を用いて半導体素子を形成する、半導体表示装置の作製方法について説明する。

まず図１８（Ａ）に示すように、ボンド基板９００上に絶縁膜９０１を形成する。絶縁膜９０１は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜９０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施例では、ボンド基板９００に近い側から、窒素よりも酸素の含有量が高い酸化窒化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜９０１を用いる。

例えば酸化珪素を絶縁膜９０１として用いる場合、絶縁膜９０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜９０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜９０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜９０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。

また絶縁膜９０１として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

次に図１８（Ａ）に示すように、ボンド基板９００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを照射し、ボンド基板９００の表面から一定の深さの領域に、微小ボイドを有する脆化層９０２を形成する。脆化層９０２が形成される位置は、上記照射の加速電圧によって決まる。そして脆化層９０２の位置により、ボンド基板９００からベース基板９０４に転置する半導体膜９０８の厚さが決まるので、照射の加速電圧は半導体膜９０８の厚さを考慮して設定する。当該半導体膜９０８の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板９００に照射する場合、ドーズ量は３×１０^１６乃至１×１０^１７／ｃｍ^２とするのが望ましい。

なお、脆化層９０２を形成する上記工程において、ボンド基板９００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを照射するので、ボンド基板９００の表面が粗くなってしまい、ベース基板９０４との間における接合で十分な強度が得られない場合がある。絶縁膜９０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを照射する際にボンド基板９００の表面が保護され、ベース基板９０４とボンド基板９００の間における接合を良好に行うことが出来る。

次に図１８（Ｂ）に示すように、絶縁膜９０１上に絶縁膜９０３を形成する。絶縁膜９０３は、絶縁膜９０１と同様に、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜９０３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また絶縁膜９０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。本実施例では、絶縁膜９０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いる。

なお絶縁膜９０１または絶縁膜９０３に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、後に形成される半導体膜９０９にアルカリ金属やアルカリ土類金属などの不純物がベース基板９０４から入るのを防ぐことができる。

なお本実施例では、脆化層９０２を形成した後に絶縁膜９０３を形成しているが、絶縁膜９０３は必ずしも設ける必要はない。ただし絶縁膜９０３は脆化層９０２を形成した後に形成されるので、脆化層９０２を形成する前に形成される絶縁膜９０１よりも、その表面の平坦性は高い。よって、絶縁膜９０３を形成することで、後に行われる接合の強度をより高めることができる。

次に、ボンド基板９００とベース基板９０４とを接合により貼り合わせる前に、ボンド基板９００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。

そして図１８（Ｃ）に示すように、ボンド基板９００と、ベース基板９０４とを、絶縁膜９０３を間に挟むように重ねて、図１８（Ｄ）に示すように貼り合わせる。絶縁膜９０３とベース基板９０４とが接合することで、ボンド基板９００とベース基板９０４とを貼り合わせることができる。

接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板９０４は様々なものを用いることが可能である。例えばベース基板９０４としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板９０４として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。

なお、ベース基板９０４の表面にも絶縁膜を形成しておき、該絶縁膜と絶縁膜９０３との間で接合を行うようにしても良い。この場合、ベース基板９０４として上述したものの他に、ステンレス基板を含む金属基板を用いても良い。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、上記基板と比較して耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであればベース基板９０４として用いることが可能である。プラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。

ボンド基板９００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板９００として用いることができる。またボンド基板９００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素膜上における成膜により、形成することができる。

なおベース基板９０４とボンド基板９００とを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。

上記接合を行った後、熱処理を行うことにより、脆化層９０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図１９（Ａ）に示すように、脆化層９０２においてボンド基板９００が劈開し、ボンド基板９００の一部であった半導体膜９０８が乖離する。熱処理の温度はベース基板９０４の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜９０８が、絶縁膜９０１及び絶縁膜９０３と共にベース基板９０４に転置される。その後、絶縁膜９０３とベース基板９０４の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。

半導体膜９０８の結晶面方位はボンド基板９００の面方位によって制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板９００を、適宜選択して用いればよい。またトランジスタの移動度は半導体膜９０８の結晶面方位によって異なる。より移動度の高いトランジスタを得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板９００の貼り合わせの方向を定めるようにする。

次に、転置された半導体膜９０８の表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜９０８とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、行うことができる。半導体膜９０８の厚さは、上記平坦化により薄膜化される。

なお本実施例では、脆化層９０２の形成により半導体膜９０８をボンド基板９００から剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いて半導体膜９０８をベース基板９０４に貼り合わせるようにしても良い。

次に、図１９（Ｂ）に示すように、半導体膜９０８を所望の形状に加工（パターニング）することで、島状の半導体膜９０９を形成する。

上記工程を経て形成された半導体膜９０９を用い、トランジスタ等の各種半導体素子を形成することが出来る。図１９（Ｃ）には、半導体膜９０９を用いて形成されたトランジスタ９１０を例示している。

上述した作製方法を用いることで、上記実施の形態の半導体表示装置が有する半導体素子を作製することができる。

本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、半導体表示装置の全体的な構成ついて説明する。図２０（Ａ）に、本実施例の半導体表示装置のブロック図を、一例として示す。

図２０（Ａ）に示す半導体表示装置は、発光素子を備えた画素を複数有する画素部（表示領域）７００と、各画素をラインごとに選択する走査線駆動回路７１０と、選択されたラインの画素へのビデオ信号の入力を制御する信号線駆動回路７２０とを有する。

図２０（Ａ）において信号線駆動回路７２０は、シフトレジスタ７２１、第１の記憶回路７２２、第２の記憶回路７２３、Ｄ／Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換回路７２４を有している。シフトレジスタ７２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ７２１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１の記憶回路７２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。

第１の記憶回路７２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第１の記憶回路７２２に書き込まれ、保持される。なお、第１の記憶回路７２２が有する複数の記憶素子に順にビデオ信号を書き込んでも良いが、第１の記憶回路７２２が有する複数の記憶素子をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ数を分割数と呼ぶ。例えば４つずつ記憶素子をグループに分けた場合、４分割で分割駆動することになる。

第１の記憶回路７２２の全ての記憶素子への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。

１ライン期間が終了すると、第２の記憶回路７２３に入力される信号Ｓ−ＬＳのパルスに従って、第１の記憶回路７２２に保持されているビデオ信号が、第２の記憶回路７２３に一斉に書き込まれ、保持される。ビデオ信号を第２の記憶回路７２３に送出し終えた第１の記憶回路７２２には、再びシフトレジスタ７２１からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２の記憶回路７２３に書き込まれ、保持されているビデオ信号が、Ｄ／Ａ変換回路７２４に入力される。

そしてＤ／Ａ変換回路７２４は、入力されたデジタルのビデオ信号をアナログのビデオ信号に変換し、信号線を介して画素部７００内の各画素に入力する。

なお、Ｄ／Ａ変換回路７２４を設けずに、ビデオ信号をデジタルのまま画素部７００に入力しても良い。

また、信号線駆動回路７２０は、シフトレジスタ７２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。

また図２０（Ａ）では、Ｄ／Ａ変換回路７２４の後段に画素部７００が直接接続されているが、本発明はこの構成に限定されない。画素部７００の前段に、Ｄ／Ａ変換回路７２４から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。

次に、走査線駆動回路７１０の動作について説明する。走査線駆動回路７１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の一つにゲートが接続されたトランジスタがオンになり、画素へのビデオ信号の入力が行われる。

なお、本実施例では複数の走査線に入力される選択信号を、全て一の走査線駆動回路７１０で生成している例について述べたが、本発明はこの構成に限定されない。複数の走査線駆動回路７１０で複数の走査線に入力される選択信号の生成を行うようにしても良い。

また、各画素に走査線が複数設けられている場合、各走査線に対応する走査線駆動回路を複数設けるようにしても良い。

なお、画素部７００、走査線駆動回路７１０、信号線駆動回路７２０は、同じ基板に形成することができるが、いずれかを異なる基板で形成することもできる。

次に、図２０（Ａ）とは異なる半導体表示装置のブロック図を、図２０（Ｂ）に一例として示す。図２０（Ｂ）に示す半導体表示装置は、複数の画素を有する画素部（表示領域）６００と、複数の画素をラインごとに選択することができる走査線駆動回路６１０と、選択されたライン内の画素へのビデオ信号の入力を制御する信号線駆動回路６２０とを有する。

信号線駆動回路６２０は、シフトレジスタ６２１と、サンプリング回路６２２と、アナログ信号を記憶することができる記憶回路６２３とを少なくとも有する。シフトレジスタ６２１にクロック信号Ｓ−ＣＬＫと、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ６２１はこれらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、サンプリング回路６２２に入力する。サンプリング回路６２２では、入力されたタイミング信号に従って、信号線駆動回路６２０に入力された１ライン期間分のアナログのビデオ信号をサンプリングする。そして１ライン期間分のビデオ信号が全てサンプリングされると、サンプリングされたビデオ信号は信号Ｓ−ＬＳに従って一斉に記憶回路６２３に出力され、保持される。記憶回路６２３に保持されるビデオ信号は、信号線を介して画素部６００に入力される。

なお本実施例では、サンプリング回路６２２において１ライン期間分のビデオ信号を全てサンプリングした後に、一斉に下段の記憶回路６２３にサンプリングされたビデオ信号を入力する場合を例に挙げて説明するが、本発明はこの構成に限定されない。サンプリング回路６２２において各画素に対応するビデオ信号をサンプリングしたら、１ライン期間を待たずに、その都度下段の記憶回路６２３にサンプリングされたビデオ信号を入力しても良い。

またビデオ信号のサンプリングは対応する画素毎に順に行っても良いし、１ライン内の画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行っても良い。

なお図２０（Ｂ）では記憶回路６２３の後段に直接画素部６００が接続されているが、本発明はこの構成に限定されない。画素部６００の前段に、記憶回路６２３から出力されたアナログのビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。

そして、記憶回路６２３から画素部６００にビデオ信号が入力されるのと並行して、サンプリング回路６２２は次のライン期間に対応するビデオ信号を再びサンプリングすることができる。

次に、走査線駆動回路６１０の動作について説明する。走査線駆動回路６１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の一つにゲートが接続されたトランジスタがオンになり、画素へのビデオ信号の入力が行われる。

なお、本実施例では複数の走査線に入力される選択信号を、全て一の走査線駆動回路６１０で生成している例について述べたが、本発明はこの構成に限定されない。複数の走査線駆動回路６１０で複数の走査線に入力される選択信号の生成を行うようにしても良い。

また、各画素に走査線が複数設けられている場合、各走査線に対応する走査線駆動回路を複数設けるようにしても良い。

なお、画素部６００、走査線駆動回路６１０、信号線駆動回路６２０は、同じ基板に形成することができるが、いずれかを異なる基板で形成することもできる。

本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。

本実施例では、半導体表示装置の外観について、図２１を用いて説明する。図２１（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第１の基板と第２の基板の間にシール材で封止したパネルの上面図であり、図２１（Ｂ）は、図２１（Ａ）のＡ１−Ａ２における断面図に相当する。

第１の基板４００１上に設けられた画素部（表示領域）４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とを囲むように、シール材４０２０が設けられている。また画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４の上に、第２の基板４００６が設けられている。よって画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４は、第１の基板４００１と第２の基板４００６の間において、シール材４０２０により、充填材４００７と共に密封されている。

また第１の基板４００１上に設けられた画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４は、それぞれトランジスタを複数有している。図２１（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれるトランジスタ４００９、トランジスタ４０１０とを例示している。

また発光素子４０１１は、配線４０１７を介してトランジスタ４００９のソース領域またはドレイン領域に電気的に接続されている画素電極４０３０と、電界発光層４０１３と、共通電極４０１２とを有している。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。

また信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電圧は、図２１（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。

本実施例では、接続端子４０１６が、発光素子４０１１が有する共通電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、トランジスタ４００９、トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲート電極と、同じ導電膜から形成されている。

接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

なお、第１の基板４００１、第２の基板４００６として、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。但し、発光素子４０１１からの光の取り出し方向に位置する第２の基板４００６は、透光性を有していなければならない。よって第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。

また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができる。本実施例では充填材４００７として窒素を用いる例を示している。

本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。

上記実施の形態及び実施例で示した半導体表示装置を用いることで、大型の表示領域を有する高画質な表示装置を提供することができる。よって、上記実施の形態及び実施例で示した半導体表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが好ましい。その他に、上記実施の形態及び実施例で示した半導体表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、などが挙げられる。これら電子機器の具体例を図２２に示す。

図２２（Ａ）は表示装置であり、筐体５００１、表示部５００２、スピーカー部５００３等を含む。上記実施の形態及び実施例で示した半導体表示装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図２２（Ｂ）はノート型パーソナルコンピュータであり、本体５２０１、筐体５２０２、表示部５２０３、キーボード５２０４、マウス５２０５等を含む。上記実施の形態及び実施例で示した半導体表示装置は、表示部５２０３に用いることができる。

図２２（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体５４０１、筐体５４０２、表示部５４０３、記録媒体（ＤＶＤ等）読み込み部５４０４、操作キー５４０５、スピーカー部５４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。上記実施の形態及び実施例で示した半導体表示装置は、表示部５４０３に用いることができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。

実施の形態１に係る半導体表示装置が有する表示領域の拡大図と、その断面図。 実施の形態１に係る半導体表示装置が有する表示領域の回路図。 実施の形態１に係る半導体表示装置が有する表示領域の回路図。 実施の形態１に係る半導体表示装置が有する表示領域の拡大図。 実施の形態２に係る半導体表示装置の作製方法を示す図。 実施の形態２に係る半導体表示装置の作製方法を示す図。 実施の形態２に係る半導体表示装置の作製方法を示す図。 実施の形態２に係る半導体表示装置の作製方法を示す図。 実施の形態２に係る半導体表示装置の作製方法を示す図。 実施の形態２に係る半導体表示装置の作製方法を示す図。 実施の形態２に係る半導体表示装置の作製方法を示す図。 実施の形態３に係る半導体表示装置が有する画素の回路図。 実施の形態３に係る半導体表示装置が有する画素の上面図。 実施の形態３に係る半導体表示装置が有する画素の断面図。 実施の形態３に係る半導体表示装置が有する表示領域の拡大図。 実施の形態４に係る半導体表示装置の作製方法を示す図。 実施の形態５に係る半導体表示装置の発光素子及び配線の断面図。 実施例１に係る半導体表示装置の作製方法を示す図。 実施例１に係る半導体表示装置の作製方法を示す図。 実施例２に係る半導体表示装置のブロック図。 実施例３に係る半導体表示装置の上面図及び断面図。 実施例４に係る半導体表示装置を用いた電子機器の図。

符号の説明

１００ 画素
１０１ 信号線
１０２ 電源線
１０３ 走査線
１０４ 補助電源線
１０５ 発光素子
１０６ スイッチング用トランジスタ
１０７ 駆動用トランジスタ
１０８ ゲート電極
１０９ 補助配線
１１０ 走査線用補助配線
１１１ 層間絶縁膜
２００ 画素
２０１ スイッチング用トランジスタ
２０２ 駆動用トランジスタ
２０３ 発光素子
２０４ 保持容量
２０５ 補助電源線
３００ 画素
３０１ 信号線
３０２ａ 電源線
３０２ｂ 電源線
３０２ｃ 電源線
３０３ 走査線
３０４ 補助電源線
３０４ａ 補助電源線
３０４ｂ 補助電源線
３０４ｃ 補助電源線
３０８ ゲート電極
３０９ａ 補助配線
３０９ｂ 補助配線
３０９ｃ 補助配線
３１０ 走査線用補助配線

Claims (11)

1. 補助電源線と、
   前記補助電源線上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された補助配線及び少なくとも２つの電源線と、
   前記少なくとも２つの電源線各々から電流が供給される複数の発光素子と、
   を有し、
   前記少なくとも２つの電源線は、前記層間絶縁膜に形成された第１のコンタクトホールを介して、前記補助電源線に電気的に接続されており、
   前記補助配線は、前記層間絶縁膜に形成された第２のコンタクトホールを介して、前記補助電源線に電気的に接続されていることを特徴とする半導体表示装置。
2. 請求項１において、
   前記少なくとも２つの電源線と、前記補助配線とには、単数または積層された複数の第１の導電膜が用いられており、
   前記補助電源線には、単数または積層された複数の第２の導電膜が用いられており、
   単数または積層された複数の前記第１の導電膜のうち、少なくとも１つの導電膜の電気伝導率は、単数または積層された複数の前記第２の導電膜のうち、少なくとも１つの導電膜の電気伝導率よりも、高いことを特徴とする半導体表示装置。
3. 複数のトランジスタと、
   補助電源線と、
   前記複数のトランジスタ及び前記補助電源線上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された補助配線及び少なくとも２つの電源線と、
   前記複数のトランジスタによって、前記少なくとも２つの電源線各々からの電流の供給が制御される複数の発光素子と、
   を有し、
   前記少なくとも２つの電源線は、前記層間絶縁膜に形成された第１のコンタクトホールを介して、前記補助電源線に電気的に接続されており、
   前記補助配線は、前記層間絶縁膜に形成された第２のコンタクトホールを介して、前記補助電源線に電気的に接続されていることを特徴とする半導体表示装置。
4. 請求項３において、
   前記少なくとも２つの電源線と、前記補助配線とには、単数または積層された複数の第１の導電膜が用いられており、
   前記補助電源線と、前記複数のトランジスタ各々が有するゲート電極とには、単数または積層された複数の第２の導電膜が用いられており、
   単数または積層された複数の前記第１の導電膜のうち、少なくとも１つの導電膜の電気伝導率は、単数または積層された複数の前記第２の導電膜のうち、少なくとも１つの導電膜の電気伝導率よりも、高いことを特徴とする半導体表示装置。
5. 請求項１乃至請求項４のいずれか１項において、
   前記少なくとも２つの電源線または前記補助配線の厚さが、０．８μｍ以上１．５μｍ以下であることを特徴とする半導体表示装置。
6. 複数のトランジスタと、
   前記複数のトランジスタ各々が有するゲート電極に、電気的に接続された走査線と、
   補助電源線と、
   前記複数のトランジスタ、前記走査線及び前記補助電源線上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された補助配線、走査線用補助配線及び少なくとも２つの電源線と、
   前記複数のトランジスタによって、前記少なくとも２つの電源線各々からの電流の供給が制御される複数の発光素子と、
   を有し、
   前記少なくとも２つの電源線は、前記層間絶縁膜に形成された第１のコンタクトホールを介して、前記補助電源線に電気的に接続されており、
   前記補助配線は、前記層間絶縁膜に形成された第２のコンタクトホールを介して、前記補助電源線に電気的に接続されており、
   前記走査線用補助配線は、前記層間絶縁膜に形成された第３のコンタクトホールを介して、前記走査線に電気的に接続されていることを特徴とする半導体表示装置。
7. 請求項６において、
   前記少なくとも２つの電源線と、前記補助配線と、走査線用補助配線とには、単数または積層された複数の第１の導電膜が用いられており、
   前記補助電源線と、前記ゲート電極と、前記走査線とには、単数または積層された複数の第２の導電膜が用いられており、
   単数または積層された複数の前記第１の導電膜のうち、少なくとも１つの導電膜の電気伝導率は、単数または積層された複数の前記第２の導電膜のうち、少なくとも１つの導電膜の電気伝導率よりも、高いことを特徴とする半導体表示装置。
8. 請求項６または請求項７において、
   前記少なくとも２つの電源線、前記補助配線または前記走査線用補助配線の厚さが、０．８μｍ以上１．５μｍ以下であることを特徴とする半導体表示装置。
9. 第１の補助電源線及び第２の補助電源線と、
   前記第１の補助電源線及び前記第２の補助電源線上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成された第１の補助配線、第２の補助配線、少なくとも２つの第１の電源線及び少なくとも２つの第２の電源線と、
   前記少なくとも２つの第１の電源線各々から電流が供給される複数の第１の発光素子と、
   前記少なくとも２つの第２の電源線各々から電流が供給される複数の第２の発光素子と、
   を有し、
   前記少なくとも２つの第１の電源線は、前記層間絶縁膜に形成された第１のコンタクトホールを介して、前記第１の補助電源線に電気的に接続されており、
   前記少なくとも２つの第２の電源線は、前記層間絶縁膜に形成された第２のコンタクトホールを介して、前記第２の補助電源線に電気的に接続されており、
   前記第１の補助配線は、前記層間絶縁膜に形成された第３のコンタクトホールを介して、前記第１の補助電源線に電気的に接続されており、
   前記第２の補助配線は、前記層間絶縁膜に形成された第４のコンタクトホールを介して、前記第２の補助電源線に電気的に接続されていることを特徴とする半導体表示装置。
10. 請求項９において、
    前記少なくとも２つの第１の電源線と、前記少なくとも２つの第２の電源線と、前記第１の補助配線と、前記第２の補助配線とには、単数または積層された複数の第１の導電膜が用いられており、
    前記第１の補助電源線と、前記第２の補助電源線とには、単数または積層された複数の第２の導電膜が用いられており、
    単数または積層された複数の前記第１の導電膜のうち、少なくとも１つの導電膜の電気伝導率は、単数または積層された複数の前記第２の導電膜のうち、少なくとも１つの導電膜の電気伝導率よりも、高いことを特徴とする半導体表示装置。
11. 請求項９または請求項１０において、
    前記少なくとも２つの第１の電源線、前記少なくとも２つの第２の電源線、前記第１の補助配線または前記第２の補助配線の厚さが、０．８μｍ以上１．５μｍ以下であることを特徴とする半導体表示装置。

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