JP2009038214A - 半導体装置 - Google Patents

Abstract

【課題】アバランシェ耐量が高い半導体装置を提供する。
【解決手段】縦形の半導体装置１において、Ｎ^＋型のシリコン基板１１上に、Ｎ型のエピタキシャル層１２及びＰ型のベース層１３を形成し、ベース層１３上にＮ^＋型のソース層１４及びＰ^＋型のキャリア抜き層１５を形成する。また、ソース層１４、キャリア抜き層１５及びベース層１３を突き抜けてエピタキシャル層１２まで到達する複数本のストライプ状のトレンチゲート電極１９を形成する。このとき、ソース層１４及びキャリア抜き層１５は、トレンチゲート電極１９が延びる方向に沿って交互に配置する。そして、キャリア抜き層１５の下面を、ソース層１４の下面よりも下方に位置させる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、トレンチゲート電極を備えた縦形の半導体装置に関する。

縦形パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）などの縦形の電力用半導体装置において、セル面積を縮小し、オン抵抗を低減するために、トレンチゲート電極を設ける技術が開発されている。このような半導体装置においては、例えばＮ^＋型の半導体基板上にＮ型のエピタキシャル層を形成し、その上にＰ型のベース層を形成し、トレンチゲート電極を、ベース層の上面からベース層を突き抜けてエピタキシャル層に達するように形成する。そして、ベース層の上層部におけるトレンチゲート電極間の領域に、Ｎ^＋型のソース層を形成する。そして、例えば、トレンチゲート電極に正電位を印加することにより、Ｐ型のベース層におけるトレンチゲート電極の近傍に反転層を形成し、ソース層とエピタキシャル層との間に電子をキャリアとして電流を流すことができる。

しかしながら、このような半導体装置においては、動作時にブレークダウンが発生したときに、キャリアがうまく抜けないと、キャリアの移動に伴って熱が発生し、半導体装置が熱破壊されてしまうことがある。そこで、ベース層の上層部に、ソース層の他に、キャリア抜き層を設ける。キャリア抜き層は、半導体装置内で発生したキャリアを排出するための層であり、例えば正孔を排出させたい場合には、キャリア抜き層の導電型をＰ^＋型とする。これにより、キャリアが効率的に抜けるようになり、半導体装置が熱破壊しにくくなる。すなわち、アバランシェ耐量が向上する。

また、トレンチゲート電極の配列周期を縮小して、セルのより一層の微細化を図るために、トレンチゲート電極の配列方向とソース層及びキャリア抜き層の配列方向とを、相互に直交させる技術が提案されている（例えば、特許文献１参照。）。配列方向を直交させることにより、トレンチゲート電極間の領域において、トレンチゲート電極の配列方向に沿ってソース層及びキャリア抜き層を配列させる必要がなくなり、トレンチゲート電極の配列周期を縮めることができる。また、ソース層及びキャリア抜き層の配列周期及び配列の位相を、トレンチゲート電極の配列から独立して設定することができる。

このような半導体装置によれば、トレンチゲート電極の配列周期を縮めることができるため、オン抵抗を低減することができる。また、キャリア抜き層の配列周期も縮めることができるため、キャリアが排出されやすくなり、アバランシェ耐量を向上させることができる。しかし、このような半導体装置においても、アバランシェ耐量のより一層の向上が求められている。

特開２００７−２７３２７号公報

本発明の目的は、アバランシェ耐量が高い半導体装置を提供することである。

本発明の一態様によれば、第１導電型のドレイン層と、前記ドレイン層上に形成された第２導電型のベース層と、前記ベース層上に断続的に形成された第１導電型のソース層と、前記ソース層間に形成された第２導電型のキャリア抜き層と、前記ソース層及び前記キャリア抜き層の配列方向に延び、前記ソース層及び前記キャリア抜き層を突き抜けて前記ドレイン層まで到達する複数本のストライプ状のトレンチゲート電極と、を備え、前記キャリア抜き層の下面は、前記ソース層の下面よりも下方に位置していることを特徴とする半導体装置が提供される。

本発明の他の一態様によれば、第１導電型のドレイン層と、前記ドレイン層よりも上部に形成され、第１導電型ピラー層と第２導電型ピラー層とが交互に配列されたスーパージャンクション層と、前記スーパージャンクション層上に形成された第２導電型のベース層と、前記第２導電型ピラー層の直上域において前記第２導電型ピラー層と一体的に形成され、前記ベース層を突き抜ける第２導電型のキャリア抜き層と、前記ベース層上における前記キャリア抜き層間に形成された第１導電型のソース層と、前記第１導電型ピラー層及び前記第２導電型ピラー層の配列方向に延び、前記ソース層、前記キャリア抜き層及び前記ベース層を突き抜けて前記スーパージャンクション層まで到達する複数本のストライプ状のトレンチゲート電極と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、アバランシェ耐量が高い半導体装置を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する斜視断面図であり、
図２は、本実施形態に係る半導体装置を例示する断面図である。
なお、図２はトレンチゲート電極が延びる方向に沿った断面図であり、図２に記載した矢印は、正孔の移動方向を示している。後述する図３乃至図６についても同様である。

図１及び図２に示すように、本実施形態に係る半導体装置１は、Ｎチャネル型の縦形パワーＭＯＳＦＥＴである。半導体装置１においては、例えば、単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１の導電型はＮ^＋型である。シリコン基板１１上には、単結晶シリコンからなるエピタキシャル層１２が形成されている。エピタキシャル層１２の導電型はＮ型であり、その不純物濃度はシリコン基板１１の不純物濃度よりも低い。シリコン基板１１及びエピタキシャル層１２は、半導体装置１のドレイン層（コレクタ層）として機能する。

エピタキシャル層１２上には、Ｐ型のベース層１３が形成されている。ベース層１３は、例えば、Ｐ型不純物が注入された単結晶シリコンによって形成されている。また、ベース層１３上には、Ｎ^＋型のソース層（エミッタ層）１４が断続的に形成されている。更に、ソース層１４間には、Ｐ^＋型のキャリア抜き層１５が形成されている。すなわち、ソース層１４とキャリア抜き層１５とは交互に配列されており、ソース層１４の上面とキャリア抜き層１５の上面とは、同一平面をなしている。例えば、キャリア抜き層１５の表面の不純物濃度は、ソース層１４の表面の不純物濃度よりも高く、一例では、キャリア抜き層１５の表面の不純物濃度は約８×１０^１９ｃｍ^−３であり、ソース層１４の表面の不純物濃度は約６×１０^１９ｃｍ^−３である。なお、ここでいう不純物濃度とは、電気伝導に寄与する実効的な不純物濃度である。これにより、キャリア抜き層１５と後述するソース電極（図示せず）の両方のオーミック抵抗を低減させることができる。そして、キャリア抜き層１５は、ソース層１４よりも下方まで延出している。すなわち、キャリア抜き層１５の下面は、ソース層１４の下面よりも下方に位置している。

ソース層１４及びキャリア抜き層１５を形成する際には、先ず、シリコン基板１１上にエピタキシャル層１２及びベース層１３を形成した後、ベース層１３の上面の全面にＮ型不純物をイオン注入する。次に、１枚のマスクを使用して、一定周期で配列された複数本のストライプ状の領域に、Ｐ型不純物を選択的にイオン注入する。このとき、Ｐ型不純物の注入量は、先にイオン注入したＮ型不純物の注入量よりも十分に多く設定する。これにより、Ｐ型不純物が注入された領域は、Ｎ型不純物の作用が打ち消されてＰ^＋型となり、キャリア抜き層１５となる。一方、Ｐ型不純物が注入されなかった領域は、Ｎ型不純物の作用が有効なままであり、Ｎ^＋型のソース層１４となる。一例では、Ｎ型不純物の注入量はソース層１４の表面の不純物濃度が６×１０^１９ｃｍ^−３となるような注入量とし、Ｐ型不純物の注入量は１．４×１０^２０ｃｍ^−３の不純物量に相当する注入量とする。これにより、キャリア抜き層１５の表面の実効的な不純物濃度は、８×１０^１９ｃｍ^−３となる。そして、イオン注入時の加速電圧を制御することにより、キャリア抜き層１５の下面をソース層１４の下面よりも下方に位置させることができる。このようにすれば、ソース層１４とキャリア抜き層１５との間で位置合わせを行うことなく、これらの層を形成することができる。また、ソース層１４及びキャリア抜き層１５の形成工程を短縮することができる。なお、工程数は増加するものの、ソース層１４とキャリア抜き層１５とを相互に別のマスクによって形成してもよい。

このように、シリコン基板１１上には、エピタキシャル層１２及びベース層１３がこの順に積層され、その上にソース層１４及びキャリア抜き層１５が形成されている。そして、エピタキシャル層１２、ベース層１３、ソース層１４及びキャリア抜き層１５からなる積層体１６には、その上面側から、複数本のトレンチ１７が形成されている。各トレンチ１７の形状はストライプ状であり、ソース層１４及びキャリア抜き層１５の配列方向に延び、ソース層１４、キャリア抜き層１５及びベース層１３を突き抜けて、エピタキシャル層１２の途中まで到達している。トレンチ１７は相互に平行に且つ一定の周期で配列されている。

トレンチ１７の内面上には、例えば酸化シリコン（ＳｉＯ_２）からなるゲート酸化膜１８が形成されている。そして、トレンチ１７の内部における上部を除く部分には、導電性のポリシリコンが埋設されており、トレンチゲート電極１９を構成している。トレンチゲート電極１９は、ゲート酸化膜１８によって積層体１６から絶縁されている。また、トレンチ１７内の上部、すなわち、トレンチゲート電極１９上には、絶縁膜２０が埋設されている。トレンチゲート電極１９は、ソース層１４及びキャリア抜き層１５の配列方向に延び、従って、トレンチゲート電極１９の配列方向は、ソース層１４及びキャリア抜き層１５の配列方向に対して直交している。更に、トレンチゲート電極１９の下端は、ベース層１３の下面よりも下方に位置している。

積層体１６上には、ソース層１４及びキャリア抜き層１５にオーミック接続されたソース電極（図示せず）、及び絶縁膜２０に形成された開口部（図示せず）を介してトレンチゲート電極１９にオーミック接続されたゲート電極（図示せず）が設けられている。また、積層体１６上には、ゲート電極をソース層１４、キャリア抜き層１５及びソース電極から絶縁する絶縁膜（図示せず）も設けられている。一方、シリコン基板１１の下面上には、シリコン基板１１とオーミック接続されたドレイン電極（図示せず）が設けられている。ソース電極、ゲート電極及びドレイン電極は、例えば金属により形成されている。

次に、本実施形態に係る半導体装置１の作用効果について説明する。
半導体装置１がオン状態にあるときは、ソース層１４とシリコン基板１１との間に電子電流が流れており、ソース層１４とシリコン基板１１との間の電位差は極めて小さい。一方、半導体装置１がオフ状態に切り替わると、ソース層１４とシリコン基板１との間の電位差が急激に上昇し、一時的に本来のオフ状態における電位差を超えて、過電圧の状態となる。このとき、トレンチ１７の下端部においてブレークダウンが発生し、電子正孔対が発生する。そして、発生した正孔が、ベース層１３内をソース電極側に向かって移動する。

このとき、正孔がＰ^＋型のキャリア抜き層１５に到達すれば、この正孔は、キャリア抜き層１５及びソース電極（図示せず）を介して、半導体装置１の外部に速やかに排出される。この場合、キャリア抜き層１５内を正孔が移動する際の抵抗は小さいため、この正孔の移動に伴う発熱も小さい。これに対して、正孔がＮ^＋型のソース層１４に到達すると、この正孔は半導体装置１から排出されにくく、且つ、正孔がソース層１４内を移動する際に、大きな発熱を伴う。従って、ベース層１３内を通過する正孔のうち、キャリア抜き層１５に到達する正孔の割合が高いほど、半導体装置１全体の発熱量が少なく、半導体装置１が熱破壊される可能性が低くなる。

本実施形態においては、キャリア抜き層１５の下面がソース層１４の下面よりも低い位置に位置しており、キャリア抜き層１５がソース層１４よりも下方に向けて突出している。これにより、図２に示すように、トレンチ１７の下端１７ａにおいて発生した正孔が、キャリア抜き層１５に捕捉され易くなる。この結果、正孔が効率的に排出され、アバランシェ耐量を向上させることができる。

また、本実施形態においては、ソース層１４及びキャリア抜き層１５の配列方向が、トレンチゲート電極１９の配列方向に対して直交している。これにより、トレンチゲート電極１９の配列方向に沿って、ソース層１４及びキャリア抜き層１５の双方を配置する必要がなくなる。また、トレンチゲート電極１９との間で、位置合わせを行う必要がなくなる。この結果、ソース層１４及びキャリア抜き層１５の配列周期を短くすることができる。そして、キャリア抜き層１５の配列周期を短くするほど、ベース層１３内の任意の位置からキャリア抜き層１５までの平均距離が短くなり、正孔がキャリア抜き層１５に引き込まれやすくなる。これにより、半導体装置のアバランシェ耐量が向上する。また、トレンチゲート電極１９の配列周期を短くすることもできるため、半導体装置のオン抵抗を低減することができる。これにより、消費電力を低減することが可能となる。

例えば、ソース層１４及びキャリア抜き層１５のうち少なくとも一方の幅を、０．１乃至０．５μｍ程度とすることができる。一例では、ソース層及びキャリア抜き層の配列方向がトレンチゲート電極の配列方向と一致している従来の半導体装置においては、ソース層の幅は１μｍ程度、キャリア抜き層の幅は１μｍ程度までしか縮小することができないが、本実施形態に係る半導体装置１においては、ソース層１４の幅を０．２μｍ程度、キャリア抜き層１５の幅を０．２μｍ程度まで縮小することができる。

次に、本発明の第２の実施形態について説明する。
図３は、本実施形態に係る半導体装置を例示する断面図である。
図３に示すように、本実施形態に係る半導体装置２においては、キャリア抜き層１５が、ベース層１３を突き抜けてエピタキシャル層１２内に進入しており、キャリア抜き層１５の下面が、ベース層１３の下面よりも下方に位置している。

本実施形態によれば、キャリア抜き層１５の下面がベース層１３の下面よりも下方に位置しているため、トレンチ１７の下端１７ａでブレークダウンによって発生した正孔の一部は、ベース層１３内に進入する前に、キャリア抜き層１５に到達する。これにより、正孔をより効果的に排出できると共に、正孔の移動に伴う発熱をより効果的に抑えることができる。この結果、半導体装置のアバランシェ耐量をより一層向上させることができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。
図４は、本実施形態に係る半導体装置を例示する断面図である。
図５（ａ）は、本実施形態に係る半導体装置を例示する断面図であり、（ｂ）乃至（ｄ）は、縦軸に位置をとり、横軸に不純物濃度をとって、（ａ）に示すＡ−Ａ’線における不純物濃度プロファイルを例示するグラフ図である。なお、図５（ｂ）乃至（ｄ）の縦軸に示す位置は、（ａ）に示す断面図における位置に対応している。
図４に示すように、本実施形態に係る半導体装置３においては、キャリア抜き層１５が、ベース層１３を突き抜けてエピタキシャル層１２内に進入し、トレンチ１７よりも下方の位置まで到達している。すなわち、キャリア抜き層１５の下面が、トレンチ１７の下端１７ａよりも下方に位置している。

また、図５（ａ）乃至（ｄ）に示すように、キャリア抜き層１５におけるエピタキシャル層１２内に突出した部分（以下、「突出部分」という）の不純物濃度は、その上部から下部に向かうにつれて減少しているが、プロファイルの形状は種々の形状をとり得る。すなわち、図５（ｂ）に示すように、突出部分の上部の不純物濃度は、キャリア抜き層１５におけるベース層１３内に埋め込まれた部分（以下、「埋設部分」という）の不純物濃度と略等しい高い濃度となっており、突出部分の下部において不純物濃度が急峻に変化していてもよく、（ｃ）に示すように、突出部分の全体にわたって不純物濃度が連続的になだらかに減少していてもよく、（ｄ）に示すように、突出部分の全体にわたって、不純物濃度が埋設部分よりも低い略一定の濃度、例えば、ベース層１３の不純物濃度と同程度の濃度になっていてもよい。図５（ｄ）に示すような不純物濃度プロファイルは、キャリア抜き層１５を形成する際のインプラを、ベース層１３を形成する際のインプラよりも浅くすることにより実現することができる。

本実施形態によれば、キャリア抜き層１５の下面を構成するＰＮ界面が、トレンチ１７の下端よりもシリコン基板１１側に位置しているため、シリコン基板１１とソース層１４との間に大きな電圧が印加されると、ブレークダウンはトレンチ１７の下端１７ａではなく、キャリア抜き層１５の下面において発生する。このため、このブレークダウンによって発生した正孔は、キャリア抜き層１５内に直接進入し、キャリア抜き層１５内を通過して、半導体装置３の外部に排出される。従って、この正孔は、エピタキシャル層１２内及びベース層１３内を流れることがない。この結果、本実施形態に係る半導体装置３は、アバランシェ耐量が極めて高い。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。
図６は、本実施形態に係る半導体装置を例示する断面図である。
図６に示すように、本実施形態に係る半導体装置４においては、エピタキシャル層１２とベース層１３との間に、スーパージャンクション層（以下、「ＳＪ層」ともいう）２１が設けられている。

ＳＪ層２１においては、トレンチ１７が延びる方向に沿って、Ｎ型ピラー層２２とＰ型ピラー層２３とが交互に配列されている。そして、キャリア抜き層１５はベース層１３の下面まで到達しており、Ｐ型ピラー層２３の直上域においてＰ型ピラー層２３と一体的に形成されている。また、トレンチ１７は、ソース層１４、キャリア抜き層１５及びベース層１３を突き抜けて、ＳＪ層２１まで到達している。Ｐ型ピラー層２３におけるＰ型不純物の濃度はキャリア抜き層１５におけるＰ型不純物の濃度よりも低く、各Ｐ型ピラー層２３のＰ型不純物量と各Ｎ型ピラー層２２のＮ型不純物量とは相互に略等しくなっている。なお、キャリア抜き層１５とＰ型ピラー層２３との界面におけるＰ型不純物の濃度変化は必ずしも非連続的又は急峻である必要はなく、なだらかに連続的に変化していてもよい。また、本実施形態においても、前述の第１の実施形態と同様に、キャリア抜き層１５の表面の不純物濃度を、ソース層１４の表面の不純物濃度よりも高くしてもよい。

本実施形態によれば、スーパージャンクション層を持ち、アバランシェ耐量が高い半導体装置を実現することができる。本実施形態における上記以外の構成及び製造方法は、前述の第３の実施形態と同様である。

次に、本発明の第５の実施形態について説明する。
図７は、本実施形態に係る半導体装置を例示する断面図である。
図７に示すように、本実施形態に係る半導体装置５においては、前述の第４の実施形態に係る半導体装置４（図６参照）の構成に加えて、エピタキシャル層１２とスーパージャンクション層２１との間に、導電型がＮ⁻型の抵抗層２４が設けられている。抵抗層２４におけるＮ型不純物の濃度は、エピタキシャル層１２におけるＮ型不純物の濃度及びＮ型ピラー層２２におけるＮ型不純物の濃度よりも低く、従って、抵抗層２４の抵抗率は、エピタキシャル層１２の抵抗率及びＮ型ピラー層２２の抵抗率よりも高い。

本実施形態によれば、抵抗層２４により、ソース層１４とシリコン基板１１との間に印加される電圧の一部を保持することができる。これにより、耐圧が高いセミスーパージャンクション構造の半導体装置であって、アバランシェ耐量が高い半導体装置を得ることができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第４の実施形態と同様である。

次に、本発明の第６の実施形態について説明する。
図８は、本実施形態に係る半導体装置を例示する斜視断面図であり、
図９は、本実施形態に係る半導体装置を例示する断面図である。
図８に示すように、本実施形態に係る半導体装置６においては、前述の第１の実施形態に係る半導体装置１と比較して、トレンチ１７間の領域において、ベース層１３がトレンチ１７よりも下方まで突出している点が異なっている。但し、トレンチ１７はベース層１３には埋もれていない。すなわち、トレンチ１７の直下域にはベース層１３は設けられておらず、ゲート絶縁膜１８の下端はエピタキシャル層１２と接している。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態によれば、ブレークダウンはベース層１３の下端におけるエピタキシャル層１２との界面において発生する。そして、このブレークダウンによって発生した正孔は、ベース層１３内を通過し、キャリア抜き層１５に到達し、半導体装置６から排出される。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。

次に、本発明の第７の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を例示する斜視断面図である。
図１０に示すように、本実施形態に係る半導体装置７においては、前述の第６の実施形態に係る半導体装置６と比較して、トレンチ１７の直下域に、トレンチ１７に接するように、Ｎ型の拡散層２６が設けられている点が異なっている。拡散層２６の下端は、ベース層１３の下端よりも上方に位置している。本実施形態における上記以外の構成は、前述の第６の実施形態と同様である。

本実施形態によれば、トレンチ１７の底部に接するようにベース層１３と逆極性の拡散層２６を形成することにより、ベース層１３をトレンチ１７よりも深く形成することが容易になる。また、ベース層１３内にトレンチ１７が埋もれてしまうことを確実に回避することができる。なお、仮に、トレンチ１７がベース層１３に埋もれてしまうと、半導体装置７はＭＯＳ動作ができなくなり、致命的な欠陥となる。本実施形態における上記以外の作用効果は、前述の第６の実施形態と同様である。

なお、前述の第４及び第５の実施形態に係るＳＪ層が設けられた半導体装置においても、第６の実施形態と同様に、ベース層１３がトレンチ１７よりも下方まで突出していてもよい。このような構造は、インプラの加速電圧を高くすることにより実現可能である。また、第７の実施形態と同様に、トレンチ１７の底部に拡散層２６が設けられていてもよい。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、第１導電型をＮ型、第２導電型をＰ型として説明したが、本発明はこれに限定されず、これらの導電型は逆でもよい。ベース層の導電型をＮ型とすれば、例えばリンなどのＮ型不純物は、熱酸化処理によりゲート酸化膜を形成する際に、このゲート酸化膜に取り込まれることがないため、ベース層におけるゲート酸化膜に接する領域の不純物濃度が低下してしまうことがなく、チャネル長が短縮してしまうことがない。このため、ベース層の幅をより一層低減し、セルの微細化を図ることができる。

なお、前述の各実施形態から導かれる本発明の他の態様として、前記トレンチゲート電極は前記ベース層を突き抜けており、前記トレンチゲート電極の下端は、前記ベース層の下面よりも下方に位置していることを特徴とする請求項１記載の半導体装置も可能である。
更に他の態様として、前記キャリア抜き層の下面は、前記ベース層の下面よりも下方に位置していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置も可能である。
更に他の態様として、前記ソース層及び前記キャリア抜き層は、前記ベース層の上面の全面に第１導電型不純物を注入した後、第２導電型不純物を複数本のストライプ状の領域に選択的に注入することによって形成されたものであり、前記キャリア抜き層の表面の不純物濃度は、前記ソース層の表面の不純物濃度よりも高いことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置も可能である。

本発明の第１の実施形態に係る半導体装置を例示する斜視断面図である。 第１の実施形態に係る半導体装置を例示する断面図である。 本発明の第２の実施形態に係る半導体装置を例示する断面図である。 本発明の第３の実施形態に係る半導体装置を例示する断面図である。 （ａ）は第３の実施形態に係る半導体装置を例示する断面図であり、（ｂ）乃至（ｄ）は、縦軸に位置をとり、横軸に不純物濃度をとって、（ａ）に示すＡ−Ａ’線における不純物濃度プロファイルを例示するグラフ図である。 本発明の第４の実施形態に係る半導体装置を例示する断面図である。 本発明の第５の実施形態に係る半導体装置を例示する断面図である。 本発明の第６の実施形態に係る半導体装置を例示する斜視断面図である。 第６の実施形態に係る半導体装置を例示する断面図である。 本発明の第７の実施形態に係る半導体装置を例示する斜視断面図である。

符号の説明

１、２、３、４、５、６、７ 半導体装置、１１ シリコン基板、１２ エピタキシャル層、１３ ベース層、１４ ソース層、１５ キャリア抜き層、１６ 積層体、１７ トレンチ、１７ａ トレンチの下端、１８ ゲート酸化膜、１９ トレンチゲート電極、２０ 絶縁膜、２１ スーパージャンクション層、２２ Ｎ型ピラー層、２３ Ｐ型ピラー層、２４ 抵抗層、２６ 拡散層

Claims (5)

1. 第１導電型のドレイン層と、
   前記ドレイン層上に形成された第２導電型のベース層と、
   前記ベース層上に断続的に形成された第１導電型のソース層と、
   前記ソース層間に形成された第２導電型のキャリア抜き層と、
   前記ソース層及び前記キャリア抜き層の配列方向に延び、前記ソース層及び前記キャリア抜き層を突き抜けて前記ドレイン層まで到達する複数本のストライプ状のトレンチゲート電極と、
   を備え、
   前記キャリア抜き層の下面は、前記ソース層の下面よりも下方に位置していることを特徴とする半導体装置。
2. 前記トレンチゲート電極が埋設されたトレンチ間の領域において、前記ベース層は前記トレンチよりも下方に突出していることを特徴とする請求項１記載の半導体装置。
3. 前記トレンチの直下域に設けられ、前記トレンチに接する第１導電型の拡散層をさらに備えたことを特徴とする請求項２記載の半導体装置。
4. 前記キャリア抜き層の下面は、前記トレンチゲート電極が埋設されたトレンチの下端よりも下方に位置していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 第１導電型のドレイン層と、
   前記ドレイン層よりも上部に形成され、第１導電型ピラー層と第２導電型ピラー層とが交互に配列されたスーパージャンクション層と、
   前記スーパージャンクション層上に形成された第２導電型のベース層と、
   前記第２導電型ピラー層の直上域において前記第２導電型ピラー層と一体的に形成され、前記ベース層を突き抜ける第２導電型のキャリア抜き層と、
   前記ベース層上における前記キャリア抜き層間に形成された第１導電型のソース層と、
   前記第１導電型ピラー層及び前記第２導電型ピラー層の配列方向に延び、前記ソース層、前記キャリア抜き層及び前記ベース層を突き抜けて前記スーパージャンクション層まで到達する複数本のストライプ状のトレンチゲート電極と、
   を備えたことを特徴とする半導体装置。

Images