JP2009033754A - 半導体集積回路装置、および半導体集積回路装置の調整方法 - Google Patents

Abstract

【課題】 半導体集積回路装置に供給される負荷設定信号に応じて、アナログ信号に対する仮想的な負荷を可変すること
【解決手段】 アナログ信号発生部３は、調整信号ＡＤに対応するアナログ信号ＡＯＵＴを出力する。アナログ信号ＡＯＵＴには仮想負荷部２が接続されている。仮想負荷部２は、負荷設定信号ＬＤＳに制御されてアナログ信号ＡＯＵＴに接続される負荷を可変することができる。負荷設定信号ＬＤＳを適宜に設定してやれば、半導体集積回路装置の各動作状態においてアナログ信号ＡＤに付加される負荷と同等の負荷を擬似的に接続することができる。負荷設定信号ＬＤＳを調整信号ＡＤによるアナログ信号ＡＯＵＴの調整時に行なえば、半導体集積回路装置を実際に動作させることなく、実動作状態と同等な負荷を接続してアナログ信号ＡＯＵＴの判定を行なうことができる。
【選択図】 図２

Description

本発明は、半導体集積回路装置に内蔵された内部電源回路等のアナログ信号発生部から出力されるアナログ信号の調整に関するものであり、特に、入出力信号のインターフェースがデジタル信号により行われる場合の半導体集積回路装置、および半導体集積回路装置の調整方法に関するものである。

図１７には、従来技術の回路例として半導体集積回路装置に内蔵された内部電源回路３００と、内部電源電圧ＶＩＩの電圧調整を行なうヒューズ回路４００、およびデコード回路６００とを示す。内部電源回路３００は、オペアンプ回路を使用した非反転増幅回路で構成されている。オペアンプ回路の出力信号によりＰＭＯＳトランジスタＭＰ１のゲート電圧が制御されることにより、反転入力端子である基準端子ＲＥＦから入力される基準電圧ＶＲＥＦが非反転増幅されて内部電源電圧ＶＩＩが生成される。このときの増幅率は、内部電源電圧ＶＩＩの出力端子からオペアンプ回路の非反転入力端子ＶＡＦに到る経路に接続される抵抗素子Ｒ、Ｒ０乃至Ｒ３を選択することにより行なわれる。選択は、各抵抗素子Ｒ、Ｒ０乃至Ｒ３の間に接続されているトランスファゲートＳ０乃至Ｓ３の何れか１つを導通することにより行なわれる。

この選択を行なうのが、デコード回路６００である。デコード回路６００は、ヒューズ回路４００に格納されている所定信号ＦＳ＜０＞、＜１＞をデコードして、デコード信号Ｄ＜０＞乃至Ｄ＜３＞のうちの何れか１つの信号を選択する。所定信号ＦＳ＜０＞、＜１＞ごとに同相および逆相の２相の信号を生成して、各信号を組み合わせて論理和演算をすることによりデコード信号Ｄ＜０＞乃至Ｄ＜３＞を得る。

ヒューズ回路４００は、抵抗素子とヒューズ素子とで構成されており、所定の内部電源電圧ＶＩＩを出力するための所定信号ＦＳ＜０＞、＜１＞が格納されている。ローレベル信号についてはヒューズ素子を未切断とし、ハイレベル信号についてヒューズ素子を切断して信号が格納される。半導体集積回路においては、製造ばらつき等により個々のデバイス特性がばらつきを有しており、基準端子ＲＥＦに入力される基準電圧ＶＲＥＦもばらつくことが一般的である。所定信号ＦＳ＜０＞、＜１＞は、このばらつきを補正して所定の内部電源電圧ＶＩＩを出力するための信号であり、内部電源回路３００ごとに設定される。この設定作業は、いわゆるトリミング作業とも称されるものであり、図１８に示す試験フローにより行なわれる。

図１８の試験フローでは、半導体集積回路の外部装置であるテスタ装置等で内部電源電圧ＶＩＩを測定する。この段階ではヒューズ素子は未切断状態にあるので、所定信号ＦＳ＜０＞、＜１＞はローレベル信号である。内部電源回路３００では、トランスファゲートＳ０が選択され最小の増幅率が設定されている。測定された内部電源電圧ＶＩＩの電圧値に基づいて、内部電源回路３００の増幅率をどのように変更すればよいか予め計算しておくことができる。すなわち、初期測定される内部電源電圧ＶＩＩの電圧値と所定値との差異に応じて、切断すべきヒューズ素子は予め確定している。図１８の試験フローでは、測定された内部電源電圧ＶＩＩに応じたヒューズ素子を切断するフローである。

初期測定される内部電源電圧ＶＩＩが、増幅率の選択で調整できる範囲を下回る電圧値ＶＩＩＸである場合（ＶＩＩ＜ＶＩＩＸ）は、半導体集積回路は不良品である。所定電圧値ＶＩＩＺ以上となっている場合（ＶＩＩ≧ＶＩＩＺ）、ヒューズ素子は切断する必要がない。ここで、各々のトランスファゲートＳ１、Ｓ２を選択する場合に、所定電圧値ＶＩＩＺに設定される場合の初期測定電圧値ＶＩＩを、各々、ＶＩＩ１、ＶＩＩ２とする。初期測定された電圧値ＶＩＩが、ＶＩＩＸ、ＶＩＩ２、ＶＩＩ１、ＶＩＩＺのそれぞれの電圧範囲に応じて切断すべきヒューズ素子が確定する。

従来技術では、内部電源回路３００を内蔵する半導体集積回路において内部電源電圧ＶＩＩを調整（トリミング）する場合には、トリミング試験フローにおいて内部電源電圧ＶＩＩを測定する必要がある。従って、トリミング試験にはアナログ電圧の測定が可能なアナログテスタを使用する必要がある。内部電源回路３００以外のアナログ回路を搭載する場合も、調整のためにアナログ信号を測定する必要があることは同様である。

一方、近年の半導体集積回路技術の高度化、微細化に伴い、システムＬＳＩに代表されるデジタルＬＳＩ分野の半導体集積回路においても、内部電源回路等のアナログ機能を備えるアナログ回路ブロックが搭載されるようになってきている。

このため、外部端子への入出力インターフェースとしてデジタル信号が使用される半導体集積回路において、内部電源電圧等のアナログ信号を調整するために専用の測定端子（アナログ端子）を備えることが必要となり問題である。

具体的には、半導体集積回路内に備えられるアナログ回路ブロックは、半導体集積回路の設計ごとに任意の配置位置に配置される。また、アナログ端子の配置位置も設計ごとに異なる。すなわち、アナログ回路ブロックからアナログ端子までの配線経路、配線長、配線負荷等は半導体集積回路の設計ごとに異なる。精度よくアナログ信号をアナログ端子に出力するためには、周辺回路ブロックや隣接配線からのデジタル信号によるノイズの混入、配線経路上の配線負荷によるアナログ値の変動等に対して設計ごとに十分な配慮をする必要がある。アナログ信号の調整に必要な専用のアナログ端子を備えるために多大な設計負担を伴うこととなり問題である。

また、デジタル端子から入出力されるデジタル信号に伴う試験と共に、アナログ端子から出力されるアナログ信号の測定を行なう必要がある。すなわち、デジタル試験とアナログ試験を共に行なう必要がある。このため、デジタル試験機能とアナログ試験機能とを共に備えるテスタ装置を備えなければならない。テスタ装置自身が複雑、高価となり、試験時間も増大せざるを得ない。試験におけるスループットが悪化すると共に試験コストが増大することとなり問題である。

更に、デジタル試験とアナログ試験とを別途に独立して行なわなければならず、アナログ試験の際にはデジタル機能は所定の状態に維持せざるを得ない。デジタル機能の動作によるアナログ信号への影響を試験することができず問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、半導体集積回路装置に内蔵された内部電源回路等のアナログ信号発生部から出力されるアナログ信号の調整をする際、アナログ信号をアナログ値として半導体集積回路装置の外部に出力することなく調整することができる半導体集積回路装置、および半導体集積回路装置の調整方法を提供することを目的とする。

関連する第１の半導体集積回路装置は、アナログ信号を出力するアナログ信号発生部と、アナログ信号発生部に供給されアナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、アナログ信号を調整する際、試験信号に応じてアナログ信号発生部に供給される調整信号ごとに、調整信号に対応するアナログ信号と、電源電圧に基づき生成される所定値との比較結果を判定信号として出力する判定部を備え、判定信号によりアナログ信号が所定値であると判定された際の調整信号を、所定信号として所定信号記憶部に格納することを特徴とする。

関連する第１の半導体集積回路装置では、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置に内蔵されるアナログ信号発生部に対してアナログ信号が調整される際、調整信号を順次供給してアナログ信号を生成する。生成されるアナログ信号は、判定部により、電源電圧に基づいて生成される所定値と比較され、比較結果が判定信号として得られる。所定信号記憶部には、判定信号に基づいてアナログ値が所定値となる調整信号が所定信号として格納される。

また、関連する第１の半導体集積回路装置の調整方法は、格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置について、アナログ信号を調整する際、調整信号に対応するアナログ信号を生成する信号生成ステップと、半導体集積回路装置の内部において行なわれ、生成されたアナログ信号と、電源電圧に基づき生成される所定値との比較結果を判定する判定ステップと、判定ステップによりアナログ信号が所定値であると判定された際、調整信号を所定信号として格納する格納ステップとを有することを特徴とする。

関連する第１の半導体集積回路装置の調整方法では、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において生成されるアナログ信号を調整する際、信号生成ステップにおいて調整信号に対応するアナログ信号が生成され、判定ステップにおいて生成されたアナログ信号と、電源電圧に基づき生成される所定値との比較が半導体集積回路装置の内部において行なわれる。格納ステップでは、アナログ信号が所定値であると判定された際の調整信号が所定信号として格納される。

これにより、半導体集積回路装置に判定部が備えられ、または半導体集積回路装置の内部で判定ステップが行なわれ、調整信号ごとに出力されるアナログ信号が所定値と比較判定されるので、半導体集積回路装置の内部でアナログ信号の判定を行なうことができる。

アナログ信号を半導体集積回路装置の外部端子に出力する必要がなく、半導体集積回路装置におけるアナログ信号の出力用外部端子の配置、および出力用外部端子へのアナログ信号の配線は不要となる。アナログ配線の設計に伴う配慮が不要となり半導体集積回路装置の設計負荷を軽減することができる。

また、アナログ信号が外部端子から出力されないため、アナログ信号に対する試験は不要である。デジタルインターフェースの外部端子に対してデジタル機能を有するテスタ装置を備えてやればよい。デジタル機能とアナログ機能との両機能を実現する複雑なテスタ装置を備える必要ない。更に、デジタル機能とアナログ機能との試験条件の切り替え等が不要となり、切り替えに伴う試験時間のオーバーヘッドを低減することができる。試験コストの低減を図ることができる。

ここで、所定値は、アナログ信号の比較判定用の値でありアナログ値であり、調整試験時に半導体集積回路装置に供給される電源電圧に基づいて生成することができる。調整試験時において電源電圧を所定電圧値に設定しておけば、外部端子から所定値として所定のアナログ値を入力する必要はない。所定値は、電源電圧を適宜に降圧、分圧し、またはこれらを適宜に組み合わせ等して生成することができる。

また、所定値とは、第１および第２比較基準値に挟まれた所定アナログ値領域であり、第１および第２比較基準値を含む２以上の比較基準値により区画されたアナログ値領域のうち何れの領域にアナログ信号が存在するかを判定することが好ましい。これにより、アナログ信号の所定値からの変異を把握することができ、判定結果に応じて調整信号を変異させて速やかに所定値に近づけることができる。

また、判定部は、アナログ信号を第１および第２比較基準値を含む２以上の比較基準値ごとに比較する複数の比較部と、複数の比較部の出力信号が入力され、アナログ値領域を識別するエンコード信号を出力するエンコード部とを備えることが好ましい。これにより、エンコード信号として、アナログ値領域を識別することができるビット数のデジタル信号を備えてやれば、必要最小限のビット数のデジタル信号により判定結果を表わすことができる。

また、関連する第２の半導体集積回路装置は、関連する第１の半導体集積回路装置において、所定信号記憶部はメモリ素子またはヒューズ素子を備え、判定信号に基づき半導体集積回路装置の内部において制御され、メモリ素子への書き込みまたはヒューズ素子の切断が行なわれることを特徴とする。

また、関連する第２の半導体集積回路装置の調整方法は、関連する第１の半導体集積回路装置の調整方法において、格納ステップは、半導体集積回路装置の内部において行なわれることを特徴とする。

関連する第２の半導体集積回路装置、または関連する第２の半導体集積回路装置の調整方法では、メモリ素子またはヒューズ素子を備えた所定信号記憶部への所定信号の格納、または格納ステップは、判定信号または判定結果に基づいて半導体集積回路装置の内部において行なわれる。これにより、判定信号または判定結果を半導体集積回路装置の外部に出力することなく、所定値を所定信号記憶部に格納することができる。

ここで、所定信号記憶部としてメモリ素子を備えて構成されていれば、判定信号に基づいて制御信号を生成することにより、調整信号のメモリ素子への書き込み動作を実行することができる。また、所定信号記憶部としてヒューズ素子を備えて構成することもできる。半導体集積回路装置内部に電気的にヒューズ素子を切断する回路構成を備えることにより、判定信号に基づいて、調整信号に応じたヒューズ素子を切断することができる。

また、メモリ素子とは、ＳＲＡＭやＤＲＡＭ等に使用される揮発性のメモリセルで構成することができる。また、フラッシュメモリ等に備えられている電気的に書き換え可能な不揮発性メモリセルで構成することもできる。更に、メモリセルの構成に代えて、レジスタやフリップフロップ等のデータ保持機能を有する回路構成により実現することもできる。

また、関連する第３の半導体集積回路装置は、関連する第１の半導体集積回路装置において、判定信号はデジタル信号であり、外部端子から出力されることが好ましい。また、関連する第３の半導体集積回路装置の調整方法は、関連する第１の半導体集積回路装置の調整方法において、判定ステップでの比較結果の判定は、デジタル信号として外部端子から出力されることが好ましい。これにより、デジタル機能試験が行なわれる外部のテスタ装置で判定結果を検出することができる。検出結果に応じて、試験信号や調整信号の制御を行なうことができる。

また、この場合、判定部として、アナログ信号を第１および第２比較基準値を含む２以上の比較基準値ごとに比較する複数の比較部と、複数の比較部の出力信号が入力され、アナログ値領域を識別するエンコード信号を出力するエンコード部とを備えていれば、アナログ値領域を識別することができる必要最小限のビット数のデジタル信号により判定結果を表わすことができる。判定信号または判定結果をデジタル信号として外部端子から出力する際、必要最小限の外部端子数を確保すればよい。

また、関連する第４の半導体集積回路装置は、関連する第１の半導体集積回路装置において、所定信号記憶部はヒューズ素子を備え、出力された判定信号に対する外部制御に基づき、所定信号に応じたヒューズ素子を切断することが好ましい。また、所定信号記憶部はメモリ素子を備えて構成することもできる。出力された判定信号に対する外部制御に基づき、メモリ素子への書き込み制御信号を入力して所定信号をメモリ素子に書き込むことができる。また、関連する第４の半導体集積回路装置の調整方法は、関連する第３の半導体集積回路装置の調整方法において、格納ステップは、半導体集積回路装置の外部において制御されることが好ましい。これにより、ヒューズ素子やメモリ素子を備える所定信号記憶部への所定信号の格納を、外部制御により別途行なうことができる。テスタ装置による一連の試験が完了した以後に、格納動作を行なうことができる。

前記目的を達成するために、請求項１に係る半導体集積回路装置は、アナログ信号を出力するアナログ信号発生部と、アナログ信号発生部に供給されアナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、供給される負荷設定信号に応じて、アナログ信号に対する負荷を可変する仮想負荷部を備えることが好ましい。
また、請求項３に係る半導体集積回路装置の調整方法は、格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置について、負荷設定信号に応じてアナログ信号に対する負荷を可変する仮想負荷ステップを有することが好ましい。これにより、仮想負荷部を備え、または仮想負荷ステップを有しているので、適宜に仮想的な負荷を接続することができる。デジタル機能や他のアナログ機能といった半導体集積回路装置内部における各種の動作状態を、擬似的に再現することができる。アナログ信号の調整試験の際に行なえば、実動作に近い負荷状態でアナログ信号の調整を行なうことができる。

図１に本発明に関連する第１原理図を示す。調整信号ＡＤが入力されるアナログ信号発生部３からはアナログ信号ＡＯＵＴが出力される。調整信号ＡＤがデジタル信号の場合は、アナログ信号発生部３においてデジタル信号からアナログ信号ＡＯＵＴが出力されることとなり、アナログ信号発生部３において入出力信号はＤ／Ａ変換されることとなる。また、調整信号ＡＤがデジタル信号の場合には、調整信号ＡＤが外部端子Ｔ１から入力される構成とすることもできる。これに対して、アナログ信号ＡＯＵＴは、半導体集積回路装置内部で使用される信号であり、外部端子からアナログ信号として出力されることはない。

アナログ信号ＡＯＵＴは、判定部１に入力されて所定値と比較判定される。所定値は比較判定のための基準値であり、所定の固定値に維持される必要がある。判定部１では、外部端子Ｔ３に供給される電源電圧ＶＤＤに基づいて生成される。アナログ信号の調整を含めた試験動作においては、半導体集積回路装置に供給される電源電圧ＶＤＤを、所定の電圧値に維持して供給することができる。従って、外部端子Ｔ３に供給される電源電圧ＶＤＤに基づいて所定値を生成することができる。電源電圧ＶＤＤは半導体集積回路装置の動作においては必ず供給しなければならない。電源電圧ＶＤＤを利用することにより、外部端子からアナログ信号を供給することなく所定値を生成することができる。

判定部１からは判定信号ＪＧが出力される。この判定信号ＪＧは、半導体集積回路装置の内部信号として所定信号記憶部４に作用する構成とすることができる他、外部端子Ｔ２を介して出力する構成とすることもできる。所定信号記憶部４に作用する構成では、判定信号ＪＧに基づいて、調整信号ＡＤが所定信号記憶部４に取り込まれる。外部端子Ｔ２から出力される構成では、判定信号ＪＧはデジタル信号である。出力された判定信号ＪＧは、テスタ装置等の外部の制御部（不図示）に入力される。外部の制御部は、判定信号ＪＧに基づいて、このときの調整信号ＡＤを取得すると共に、調整試験動作を終了する。合わせて、調整試験動作の終了に先立ち、または終了後に、取得した調整信号を所定信号として所定信号記憶部４に格納する。判定部１に入力されるアナログ信号ＡＯＵＴに対してデジタル信号ＪＧが出力される場合、判定部１において入出力信号はＡ／Ｄ変換される。

所定信号記憶部４は、揮発性、不揮発性を問わず、電気的に書き換え可能なメモリ素子や、レジスタ、フリップフロップ等のデータ保持機能を有する回路構成により構成することができる。また、１回だけの書き込みが可能なヒューズ素子、１タイムＲＯＭ等を利用することもできる。ヒューズ素子については、レーザ照射等により切断することの他、電気的に切断する事も可能である。ここで、電気的な処理については、半導体集積回路装置内部での制御、または外部の制御部による制御の何れの制御でも対応することができる。

図２に本発明の第２原理図を示す。アナログ信号発生部３は、調整信号ＡＤに対応するアナログ信号ＡＯＵＴを出力する。アナログ信号ＡＯＵＴには仮想負荷部２が接続されている。仮想負荷部２は、負荷設定信号ＬＤＳに制御されてアナログ信号ＡＯＵＴに接続される負荷を可変することができる。負荷設定信号ＬＤＳを適宜に設定してやれば、半導体集積回路装置の各動作状態においてアナログ信号ＡＤに付加される負荷と同等の負荷を擬似的に接続することができる。負荷設定信号ＬＤＳを調整信号ＡＤによるアナログ信号ＡＯＵＴの調整時に行なえば、半導体集積回路装置を実際に動作させることなく、実動作状態と同等な負荷を接続してアナログ信号ＡＯＵＴの判定を行なうことができる。

ここで、調整信号ＡＤおよび負荷設定信号ＬＤＳは、半導体集積回路装置内部で生成される構成とすることも、外部端子Ｔ１、Ｔ４を介して外部から入力される構成とすることもできる。外部端子Ｔ１、Ｔ４を介して入力される場合には、調整信号ＡＤおよび負荷設定信号ＬＤＳはデジタル信号である。

本発明によれば、半導体集積回路装置、および半導体集積回路装置の調整方法について、半導体集積回路装置に内蔵された内部電源回路等のアナログ信号発生部から出力されるアナログ信号の調整をする際、アナログ信号と所定値との比較判定結果を半導体集積回路装置の外部に出力することなく調整することができる。また、比較判定結果をデジタル信号に変換して外部端子から出力することもでき、外部のテスタ装置や試験方法を簡略化して調整試験を的確、迅速に行なうことができる。更に、負荷設定信号に応じてアナログ信号に擬似的な負荷を接続することができるので、半導体集積回路装置の実動作と同等な負荷状態においてアナログ信号の調整をすることができる。

以下、本発明の半導体集積回路装置、および半導体集積回路装置の調整方法について具体化した第１乃至第４実施形態を図３乃至図１６に基づき図面を参照しつつ詳細に説明する。第１乃至第４実施形態では、アナログ信号発生部３として内部電源回路３１を備える構成とし、アナログ信号ＡＯＵＴとして内部電源電圧ＶＩＩが出力される回路構成を例にとり説明する。

図３には、内部電源電圧ＶＩＩの調整についての第１実施形態の回路ブロック図を示す。外部端子Ｔ１１から入力される調整信号ＥＡＤ＜ｍ：０＞は、マルチプレクサ５１の一方の入力端子に入力される。マルチプレクサ５１の他方の入力端子には、ヒューズ回路（またはメモリ回路）４１に格納される所定信号ＦＳ＜ｍ：０＞が入力される。マルチプレクサ５１は、外部端子Ｔ１５に入力される試験信号ＴＳにより制御される。内部電源電圧ＶＩＩの調整試験では、調整信号ＥＡＤ＜ｍ：０＞が選択される。調整試験が完了して調整信号がヒューズ回路（またはメモリ回路）４１に格納された後の通常の動作状態では、所定信号ＦＳ＜ｍ：０＞が選択される。選択された信号ＥＡＤ＜ｍ：０＞またはＦＳ＜ｍ：０＞は、デコード回路６１でデコードされる。デコード回路６１から出力されるデコード信号Ｄ＜ｎ：０＞が内部電源回路３１に入力される。

内部電源回路３１から出力される内部電源電圧ＶＩＩは、判定部１１内の比較部１２に入力される。比較部１２には、更に外部端子Ｔ１３に供給される電源電圧ＶＤＤが入力される。比較部１２では電源電圧ＶＤＤに基づいて所定値が設定される。比較部１２からの比較結果信号Ｊは、エンコード部１３に入力される。エンコード部１３において比較結果が判定されて判定信号ＪＧが出力される。

ヒューズ回路（またはメモリ回路）４１への調整信号ＥＡＤ＜ｍ：０＞の格納は、半導体集積回路装置の内部にて制御する場合、テスタ装置等の外部制御装置（不図示）により外部から制御する場合の何れの場合も考えられる。内部で制御する場合には、判定信号ＪＧはヒューズ回路（またはメモリ回路）４１に制御信号として入力され、判定信号ＪＧに基づくヒューズ素子の切断またはメモリ素子への書き込み動作により、調整信号ＥＡＤ＜ｍ：０＞が取り込まれる。外部から制御する場合には、判定信号ＪＧはデジタル信号であり、外部端子Ｔ１２から出力される。出力された判定信号ＪＧに基づいて、外部からのヒューズ素子の切断またはメモリ素子への書き込み動作により、調整信号ＥＡＤ＜ｍ：０＞が格納される。尚、内部で制御する場合においても、判定信号ＪＧをデジタル信号として外部端子Ｔ１２から出力する構成としてもよい。この場合、判定信号ＪＧにより調整試験動作の完了を報知し、試験信号ＴＳおよび調整信号ＥＡＤ＜ｍ：０＞の供給を止めることも可能である。

外部端子Ｔ１５から入力される試験信号ＴＳが活性化された状態では、外部端子Ｔ１１から所定周期ごとに調整信号ＥＡＤ＜ｍ：０＞が入力される。入力された調整信号ＥＡＤ＜ｍ：０＞は、マルチプレクサ５１を介してデコード回路６１でデコード信号Ｄ＜ｎ：０＞にデコードされた上で、内部電源回路３１に入力される。内部電源回路３１では、デコード信号Ｄ＜ｎ：０＞に応じた内部電源電圧ＶＩＩが出力される。出力された内部電源電圧ＶＩＩは、判定部１１内の比較部１２に入力され、電源電圧ＶＤＤに基づいて生成される所定値と比較される。比較結果信号Ｊはエンコード部１３に入力される。エンコード部１３は、比較結果を判定して判定信号ＪＧを出力する。判定信号ＪＧが内部電源電圧ＶＩＩと所定値との不一致判定を示す場合には、所定周期後に調整信号ＥＡＤ＜ｍ：０＞が更新されて入力され、再度、比較判定動作が繰り返される。判定信号ＪＧが内部電源電圧ＶＩＩと所定値との一致判定を示すと、半導体集積回路装置の設定に応じて、内部制御により、または外部制御により、ヒューズ回路（またはメモリ回路）４１に、一致判定された調整信号ＥＡＤ＜ｍ：０＞が格納される。

図４に第１実施形態の具体例についての回路図を示す。外部端子Ｔ１１Ａ、Ｔ１１Ｂから調整信号ＥＡＤ＜ｍ：０＞として２ビットの信号（ｍ＝１）が入力される場合を示している。ヒューズ回路４１Ａは、電源電圧に接続された抵抗素子と接地電圧に接続されたヒューズ素子Ｆ＜１：０＞との接続点に所定信号ＦＳ＜１：０＞を格納する。ヒューズ素子Ｆ＜１：０＞の未切断によりローレベル信号が格納され、切断によりハイレベル信号が格納される。

マルチプレクサ５１Ａは、調整信号ＥＡＤ＜１：０＞または所定信号ＦＳ＜１：０＞の何れか一方を選択する。各々の信号経路と出力端子との間には、トランスファゲートＳＥ０、ＳＥ１、およびＳＦ０、ＳＦ１が備えられている。各トランスファゲートは、外部端子Ｔ１５Ａから入力される試験信号ＴＳにより導通制御される。トランスファゲートＳＥ０、ＳＥ１とトランスファゲートＳＦ０、ＳＦ１とは、試験信号ＴＳの接続関係が逆転しているので互いに排他的に導通制御される。試験信号ＴＳのローレベル信号でトランスファゲートＳＥ０、ＳＥ１が導通して調整信号ＥＡＤ＜１：０＞が選択される。試験信号ＴＳのハイレベル信号でトランスファゲートＳＦ０、ＳＦ１が導通して所定信号ＦＳ＜１：０＞が選択される。試験信号ＴＳのローレベル信号で内部電源電圧ＶＩＩの調整試験動作が行われる。

マルチプレクサ５１Ａで選択された２ビットの信号は、デコード回路６１Ａに入力される。入力された信号はビットごとに同相信号と逆相信号とが生成され、各信号の組み合わせにより４通りにデコードが行なわれる。すなわち、調整信号ＥＡＤ＜１：０＞を例にとれば、ノアゲートＮＯＲ０乃至ＮＯＲ３により（ＥＡＤ＜１＞、ＥＡＤ＜０＞）＝（０、０）、（０、１）、（１、０）、（１、１）に対して、デコード信号Ｄ＜０＞乃至Ｄ＜３＞が順次選択されてハイレベルとなる。

内部電源回路３１Ａは、ＰＭＯＳトランジスタＭＰ１と抵抗素子列Ｒ、Ｒ０乃至Ｒ３との接続点から内部電源電圧ＶＩＩを出力する構成である。ＰＭＯＳトランジスタＭＰ１のゲート端子はオペアンプで制御されている。オペアンプの反転入力端子には基準端子ＲＥＦから基準電圧ＶＲＥＦが入力されている。非反転入力端子と内部電源電圧ＶＩＩの出力端子との間にはフィードバックループが構成される。非反転入力端子には、フィードバックされたフィードバック電圧ＶＡＦが入力されている。フィードバックループは、抵抗素子列Ｒ、Ｒ０乃至Ｒ３の各接続点と非反転入力端子との間を接続するトランスファゲートＳ０乃至Ｓ３が、デコード信号Ｄ＜０＞乃至Ｄ＜３＞に応じて択一に選択されて形成される。内部電源回路３１Ａは、抵抗素子列Ｒ、Ｒ０乃至Ｒ３におけるフィードバック位置で決定される所定の増幅率を有する非反転増幅回路である。

このフィードバックループにおいては、調整信号ＥＡＤ＜１：０＞の切り替わりに伴うデコード信号Ｄ＜０＞乃至Ｄ＜３＞の切り替わりに応じて、順次、トランスファゲートＳ０乃至Ｓ３が導通される。抵抗素子列Ｒ、Ｒ０乃至Ｒ３におけるフィードバック位置が順次、低電圧側にシフトして増幅率が増大する。内部電源電圧ＶＩＩとして順次、電圧上昇した出力電圧値が得られる。

内部電源電圧ＶＩＩは、比較部１２Ａに入力される。比較部１２Ａでは、２つの比較器Ｃ０、Ｃ１を備えている。各比較器Ｃ０、Ｃ１の基準電圧ＶＩＩ０、ＶＩＩ１は、外部端子Ｔ１３Ａから入力される電源電圧ＶＤＤを、抵抗素子ＲＣ０乃至ＲＣ２で分圧して得られる。ここでは、基準電圧ＶＩＩ０とＶＩＩ１の間の電圧値領域が所定値である。内部電源電圧ＶＩＩが各々の比較器Ｃ０、Ｃ１に入力されることにより、所定値との電圧比較が行なわれる。内部電源電圧ＶＩＩが、ＶＩＩ０より低い電圧値領域にある場合、およびＶＩＩ１より高い電圧値領域にある場合には、各比較器Ｃ０、Ｃ１から出力される比較信号Ｊ＜０＞、Ｊ＜１＞は同相信号となる。基準電圧ＶＩＩ０とＶＩＩ１との間の電圧値領域にある場合には、比較信号Ｊ＜０＞、Ｊ＜１＞は逆相信号となる。

比較信号Ｊ＜０＞、Ｊ＜１＞をエンコードして判定信号ＪＧを出力するエンコード部１３Ａは、比較信号Ｊ＜０＞を論理反転した上で、比較信号Ｊ＜１＞との間でノア論理をとる。上述したように、基準電圧ＶＩＩ０とＶＩＩ１との間の電圧値領域にある場合には、比較信号Ｊ＜０＞、Ｊ＜１＞は逆相信号となり、ノアゲートへの入力信号は何れもローレベルとなる。従って、この場合に、判定信号ＪＧとしてハイレベルが出力され、内部電源電圧ＶＩＩが所定値であるという判定が行なわれる。エンコード部１３Ａから出力される判定信号ＪＧはデジタル信号であるので、外部端子Ｔ１２Ａから出力することができる。比較部１２Ａとエンコード部１３Ａとで判定部を構成している。

図５には、第１実施形態の具体例における動作波形を示す。試験信号ＴＳがローレベルに反転すると、内部電源電圧ＶＩＩの調整試験が開始される。この状態で、調整信号ＥＡＤ＜１：０＞が、（０、０）の論理レベルから、順次インクリメントされていく。試験信号ＴＳに応じてマルチプレクサ５１Ａでは調整信号ＥＡＤ＜１：０＞が選択されているので、順次インクリメントされる調整信号ＥＡＤ＜１：０＞に対応して、デコード信号Ｄ＜０＞乃至Ｄ＜３＞が順次選択されてハイレベルとなる。デコード信号Ｄ＜０＞乃至Ｄ＜３＞の選択に応じて、内部電源回路３１Ａの増幅率が増大する。従って、内部電源電圧ＶＩＩが順次増大していく。

内部電源電圧ＶＩＩは、デコード信号Ｄ＜０＞およびＤ＜１＞の選択時には、比較部１２Ａの基準電圧ＶＩＩ０より小さな電圧値となるため、比較信号Ｊ＜０＞、Ｊ＜１＞は何れもハイレベルである。また、デコード信号Ｄ＜３＞の選択時には、比較部１２Ａの基準電圧ＶＩＩ１より大きな電圧値となるため、比較信号Ｊ＜０＞、Ｊ＜１＞は何れもローレベルである。何れの場合も、エンコード部１３Ａのノアゲートの一方の入力端子はハイレベルとなる。従って、判定信号ＪＧはローレベルを維持する。

デコード信号Ｄ＜２＞の選択時には、内部電源電圧ＶＩＩは、比較部１２Ａの基準電圧ＶＩＩ０とＶＩＩ１との間になる。このため、比較信号Ｊ＜０＞はハイレベル、Ｊ＜１＞はローレベルとなる。エンコード部１３Ａのノアゲートの入力端子は何れもローレベルとなる。従って、判定信号ＪＧはハイレベルとなる。

外部端子Ｔ１２Ａから出力された判定信号ＪＧにより、この時点での調整信号ＥＡＤ＜１：０＞が外部の制御部に記憶される。試験信号ＴＳがハイレベルに反転して調整試験が終了した後に、ヒューズ回路４１Ａにおける所定のヒューズ素子を切断する。具体的には、調整信号（ＥＡＤ＜１＞、ＥＡＤ＜０＞）＝（１、０）を格納するため、ヒューズ素子Ｆ＜１＞を切断すればよい。これにより、調整信号（ＥＡＤ＜１＞、ＥＡＤ＜０＞）＝（１、０）が所定信号（ＦＳ＜１＞、ＦＳ＜０＞）＝（１、０）としてヒューズ回路４１Ａに格納される。

図６には、外部の制御部としてテスタ装置を使用し、内部電源電圧ＶＩＩについてトリミング試験をして所定信号ＦＳ＜ｍ：０＞を格納する場合の試験フローを示す。尚、図６中、カッコでくくった部分は半導体集積回路装置内での処理を示す。

トリミング試験の開始により、テスタ装置において試験モードが設定される（Ｓ１）。試験信号ＴＳがローレベルに反転されると共に、電源電圧ＶＤＤを所定電圧値に固定する。更に、調整信号ＥＡＤ＜ｍ：０＞＝０に初期化する。この状態から半導体集積回路装置の外部端子に向けて調整信号ＥＡＤ＜ｍ：０＞が順次供給される。半導体集積回路装置では、調整信号ＥＡＤ＜ｍ：０＞がデコードされてデコード信号Ｄ＜ｎ：０＞が出力され、これに応じて内部電源電圧ＶＩＩが出力される。出力された内部電源電圧ＶＩＩは、比較判定される（Ｓ２）。

判定の結果として、外部端子から出力されるデジタル信号の判定信号ＪＧを判断する（Ｓ３）。ローレベルを維持していれば（Ｓ３：ＮＯ）、内部電源電圧ＶＩＩが所定値ではないことを示すので、調整信号ＥＡＤ＜ｍ：０＞の値を１つインクリメントして更新する（Ｓ４）。インクリメントした調整信号ＥＡＤ＜ｍ：０＞が初期値である０でなければ（Ｓ５：ＮＯ）、新たな調整信号ＥＡＤ＜ｍ：０＞を外部端子に供給してＳ２以降の処理を繰り返す。更新された調整信号ＥＡＤ＜ｍ：０＞が初期値の０に戻れば（Ｓ５：ＹＥＳ）、この半導体集積回路装置は、内部電源電圧ＶＩＩを所定値に調整できないこととなり、不良品と判断される（Ｓ６）。

判定の結果として判断する判定信号ＪＧがハイレベルとなれば（Ｓ３：ＹＥＳ）、内部電源電圧ＶＩＩが所定値であることを示す。このときの調整信号ＥＡＤ＜ｍ：０＞の値をヒューズ回路（またはメモリ回路）４１への格納データとして取得する（Ｓ７）。この取得データに基づき、該当するヒューズ素子の切断（または調整信号ＥＡＤ＜ｍ：０＞の書き込み）を行なう（Ｓ８）。

図７には、判定部の変形例を示す。比較部１２Ｂは、比較部１２Ａ（図４、参照）に加えて、抵抗素子ＲＣ３、ＲＣ４と、比較器Ｃ２、Ｃ３とが備えられている。各比較器Ｃ０乃至Ｃ３の基準電圧は、基準電圧ＶＩＩ０、ＶＩＩ１に加えて基準電圧ＶＩＩ２、ＶＩＩ３である。基準電圧ＶＩＩ０乃至ＶＩＩ３は、外部端子から入力される電源電圧ＶＤＤを抵抗素子ＲＣ０乃至ＲＣ４で分圧して得られる。基準電圧ＶＩＩ１とＶＩＩ２の間の電圧値領域を所定値に設定した場合、上下に各々２つの電圧値領域を有する構成である。合計で５つの電圧値領域を識別することができる。

比較部１２Ｂは、内部電源電圧ＶＩＩが５つの電圧値領域のうち何れにあるかを識別する。この識別は、各比較器Ｃ０乃至Ｃ３から出力される比較信号Ｊ＜３：０＞について、比較信号Ｊ＜０＞から比較信号Ｊ＜３＞に向かって順次“１”が設定されることにより行なわれる。エンコード部１３Ｂは、４ビットの比較信号Ｊ＜３：０＞をエンコードして３ビットの判定信号ＪＧ＜２：０＞を出力する。図７のエンコード表では、比較信号Ｊ＜３：０＞の増加に合わせて判定信号ＪＧ＜２：０＞がインクリメントされる設定である。内部電源電圧ＶＩＩが所定値の電圧値領域にある場合には、比較信号Ｊ＜３：０＞として（０、０、１、１）が得られる。このときの判定信号ＪＧ＜２：０＞として（０、１、０）が出力される。

判定信号ＪＧ＜２：０＞は、内部電源電圧ＶＩＩが所定値以外の電圧値領域にある場合にも、何れの電圧値領域にあるかの情報を有している。このため、判定信号ＪＧ＜２：０＞により内部電源電圧ＶＩＩの電圧値領域を把握することができ、調整信号の遷移をより的確、迅速に所定信号に近づけることができる。図７では、判定信号ＪＧ＜２：０＞として３ビットの信号を例に説明したが、更に多数のビット構成で構成することもできる。これにより、更に的確な内部電源電圧ＶＩＩの電圧値領域の把握が可能となり、より迅速に調整信号を所定信号に近づけることが可能となる。

図８には、内部電源電圧ＶＩＩの調整についての第２実施形態の回路ブロック図を示す。第１実施形態（図３）のヒューズ回路（またはメモリ回路）４１に代えてメモリ回路（またはヒューズ回路）４２を備えている。また、調整信号発生部７１を内蔵している。

調整信号発生部７１は、発振回路７２と、発振回路７２からの発振信号ＣＬＫが入力されるカウンタ回路７３とを備えている。また、発振回路７２およびカウンタ回路７３は、外部端子Ｔ１５に入力される試験信号ＴＳにより制御される。カウンタ回路７３は、発振信号ＣＬＫをカウントし所定タイミングごとに調整信号ＣＡＤ＜ｍ：０＞を出力する。ここで、所定タイミングを計時するため、適宜に、発振信号ＣＬＫの分周、またはカウンタ回路７３のインクリメントタイミングの調整等を行なうことが好ましい。調整信号ＣＡＤ＜ｍ：０＞が半導体集積回路装置の内部で生成されるため、調整信号ＥＡＤ＜ｍ：０＞が入力される外部端子Ｔ１１（図３）が不要となる。内部電源電圧ＶＩＩの調整試験用の外部端子を減らすことができる。

メモリ回路（またはヒューズ回路）４２への調整信号ＣＡＤ＜ｍ：０＞の格納は、半導体集積回路装置の内部にて制御される。判定信号ＪＧはメモリ回路（またはヒューズ回路）４２に制御信号として入力され、判定信号ＪＧに基づくメモリ素子への書き込み動作により、またはヒューズ素子の切断により調整信号ＣＡＤ＜ｍ：０＞が取り込まれる。この場合のヒューズ切断は電気的なストレス印加により行なわれる。格納された信号は所定信号ＭＳ＜ｍ：０＞として通常動作時に供給される。

尚、この場合の判定信号ＪＧは内部制御用の信号であるが、デジタル信号として外部端子Ｔ１２から出力する構成としてもよい。判定信号ＪＧにより調整試験動作の完了を報知し、テスタ回路等からの試験信号ＴＳの供給を止めることも可能である。

図９に第２実施形態の具体例についての要部回路図を示す。カウンタ回路７３Ａから調整信号ＣＡＤ＜ｍ：０＞として２ビットの信号（ｍ＝１）が出力される場合を示している。発振回路７２Ａは、外部端子Ｔ１５Ａから入力される試験信号ＴＳがノアゲートの一方の入力端子にイネーブル信号として入力されている。すなわち、ローレベルの試験信号ＴＳがノアゲートに入力され、ノアゲートは論理反転ゲートとなり、他方の入力端子に接続されているインバータゲート列と共に、リングオシレータを構成する。

カウンタ回路７３Ａは、フリップフロップがカスケード接続されたカウンタ回路である。最下位ビットのフリップフロップのクロック端子（ＣＬＫ）に発振信号ＣＬＫが入力される。各フリップフロップから調整信号ＣＡＤ＜１：０＞が出力される。調整信号ＣＡＤ＜１：０＞は、マルチプレクサ５１に供給されると共に、メモリ回路４２Ａに供給される。

メモリ回路４２Ａは、調整信号ＣＡＤ＜１：０＞のビットごとにメモリセルとしてラッチ部Ｌ０、Ｌ１を備えている。入力された調整信号ＣＡＤ＜１：０＞は、トランスファゲートＳＣ０、ＳＣ１を介してラッチ部Ｌ０、Ｌ１に接続される。トランスファゲートＳＣ０、ＳＣ１は、発振信号ＣＬＫと判定信号ＪＧとの論理積演算結果に応じて導通制御される。具体的には、発振信号ＣＬＫの出力に応じて更新された調整信号ＣＡＤ＜１：０＞により、内部電源電圧ＶＩＩが所定値であると判定される際、判定信号ＪＧとしてハイレベル信号を出力する。ハイレベルの判定信号ＪＧと発振信号ＣＬＫのハイレベル期間との論理積により、トランスファゲートＳＣ０、ＳＣ１が導通して調整信号ＣＡＤ＜１：０＞がメモリ回路４２Ａのラッチ部Ｌ０、Ｌ１に格納される。ラッチ部に格納された調整信号ＣＡＤ＜１：０＞は、所定信号ＭＳ＜１：０＞としてマルチプレクサ５１に供給される。

第２実施形態の具体例のうち図９に記載されていない回路構成については、第１実施形態の具体例（図４）に示す回路構成と同様であるので、ここでの説明は省略する。具体的には、図９のマルチプレクサ５１は、図４のマルチプレクサ５１Ａと同様の回路構成を有している。

図１０には、第２実施形態の具体例における動作波形を示す。試験信号ＴＳがローレベルに反転することにより調整試験が開始される。発振信号ＣＬＫの周期ごとにカウンタ回路７３Ａから出力される調整信号ＣＡＤ＜１：０＞がインクリメントされる。調整信号ＣＡＤ＜１：０＞に応じて、デコード信号Ｄ＜０＞乃至Ｄ＜３＞が順次選択され、内部電源電圧ＶＩＩが切り替わり、比較信号Ｊ＜１：０＞、判定信号ＪＧが出力される動作については、第１実施形態の具体例（図５）の場合と同様である。第２実施形態の具体例では、判定信号ＪＧのハイレベル遷移に基づき、このとき、カウンタ回路７３Ａから出力されている調整信号ＣＡＤ＜１：０＞をメモリ回路４２Ａに書き込む。書き込まれた調整信号ＣＡＤ＜１：０＞は、所定信号ＭＳ＜１：０＞として格納される。

第２実施形態の具体例では、試験信号ＴＳがローレベルである調整試験の動作中、判定信号ＪＧがハイレベルになる時点で、メモリ回路４２Ａへの調整信号ＣＡＤ＜１：０＞の格納動作が行なわれる。図１０では、メモリ回路４２Ａへの調整信号ＣＡＤ＜１：０＞の格納後も、調整信号ＣＡＤ＜１：０＞のインクリメントが継続され、調整試験が継続する場合を示している。判定信号ＪＧをデジタル信号として外部端子Ｔ１２Ａから出力することにより、格納動作の完了時点で試験信号ＴＳをハイレベルに遷移して調整試験を終了する構成とすることもできる。

図１１には、外部のテスタ装置を使用し、内部電源電圧ＶＩＩについてトリミング試験をして所定信号ＭＳ＜ｍ：０＞を格納する場合の試験フローを示す。ここで、カッコでくくった部分は半導体集積回路装置内での処理である。

トリミング試験の開始により、テスタ装置において試験モードが設定される（Ｓ１１）。試験信号ＴＳがローレベルに反転されると共に、電源電圧ＶＤＤを所定電圧値に固定する。ローレベルの試験信号ＴＳを受けた半導体集積回路装置では、カウンタ回路がリセットされ、調整信号ＣＡＤ＜１：０＞が０に初期化される（Ｓ１２）。その後、カウンタ回路からの出力信号である調整信号ＣＡＤ＜１：０＞がデコード信号Ｄ＜ｎ：０＞にデコードされ、内部電源電圧ＶＩＩが出力される。更に所定値との間で比較、判定が行なわれる（Ｓ１３）。

判定の結果として、外部端子から出力されるデジタル信号の判定信号ＪＧがローレベルを維持していれば（Ｓ１４：ＮＯ）、調整試験のタイムアウトを検出した上でタイムアウトに達していない場合には（Ｓ１５：ＮＯ）、半導体集積回路装置内での調整信号ＣＡＤ＜１：０＞のインクリメント動作に伴う内部電源電圧ＶＩＩの比較、判定動作を継続する。タイムアウトに達した場合には（Ｓ１５：ＹＥＳ）、この半導体集積回路装置は不良品と判断される（Ｓ１６）。

判定の結果として、判定信号ＪＧがハイレベルとなれば（Ｓ１４：ＹＥＳ）、半導体集積回路装置内で、調整信号ＣＡＤ＜１：０＞がメモリデータとして格納される（Ｓ１７）。格納されたデータが所定信号ＭＳ＜１：０＞である。この時点で、テスタ装置は、試験信号ＴＳをハイレベルに反転して調整試験を終了するようにしてもよい。

図１２に示す内部電源電圧ＶＩＩの調整についての第３実施形態の回路ブロック図は、自己診断試験（ＢＩＳＴ）回路８１を備える半導体集積回路装置について、内部電源電圧ＶＩＩの調整試験をＢＩＳＴ回路８１による自己診断試験として実行する場合を示している。

また、所定信号ＭＳ＜ｍ：０＞を不揮発性メモリ回路４３に格納する場合を示している。不揮発性メモリ回路４３へのデータ書き込み時間は、調整信号ＢＡＤ＜ｍ：０＞のインクリメント周期に比して長いことが一般的なので、格納する調整信号ＢＡＤ＜ｍ：０＞を一時的に保持しておくラッチ回路４４を備えている。調整信号ＢＡＤ＜ｍ：０＞をラッチ回路４４に保持した上で、不揮発性メモリ回路４３に書き込む動作を行なう。

ＢＩＳＴ回路８１は、外部端子Ｔ１５から供給される試験信号ＴＳにより自己診断試験を開始する。内部電源電圧ＶＩＩの調整試験に対しては、調整試験信号ＴＳＡＤがマルチプレクサ５１に出力される。合わせて、調整信号ＢＡＤ＜ｍ：０＞が所定周期ごとに遷移して出力される。ここで、所定タイミングとは、内部電源回路３１により内部電源電圧ＶＩＩが更新され、判定部１１により判定結果が判定信号ＪＧとして出力される時間を含み、判定信号ＪＧに応じて調整信号ＢＡＤ＜ｍ：０＞がラッチ回路４４に取り込まれるまでの時間以上の時間である。

判定部１１から出力される判定信号ＪＧは、ラッチ回路４４に入力されて、ラッチ信号として機能すると共に、ＢＩＳＴ回路８１に入力されている。内部電源電圧ＶＩＩが所定値になったことを示す判定信号ＪＧが入力されることにより、このときの調整信号ＢＡＤ＜ｍ：０＞がラッチ回路４４に取り込まれると共に、ＢＩＳＴ回路８１から、プログラム信号ＰＧＭが不揮発性メモリ回路４３に出力される。不揮発性メモリ回路４３では、プログラム信号ＰＧＭに基づいてラッチ回路４４にラッチされている調整信号ＢＡＤ＜ｍ：０＞を書き込む。合わせて、ＢＩＳＴ回路８１から出力される調整信号ＢＡＤ＜ｍ：０＞の遷移動作が停止される。

図１３に第３実施形態の具体例についての要部回路図を示す。ＢＩＳＴ回路８１から調整信号ＢＡＤ＜ｍ：０＞として２ビットの信号（ｍ＝１）が出力される場合を示している。ＢＩＳＴ回路８１から出力される調整信号ＢＡＤ＜１：０＞は、マルチプレクサ５１に供給されると共に、ラッチ回路４４Ａに供給される。

ラッチ回路４４Ａは、メモリ回路４２Ａ（図９）と同様な構成を備えている。調整信号ＢＡＤ＜１：０＞のビットごとにラッチ部を備え、入力された調整信号ＢＡＤ＜１：０＞は、トランスファゲートを介してラッチ部に接続される。トランスファゲートは、判定信号ＪＧに応じて導通制御される。すなわち、内部電源電圧ＶＩＩが所定値であると判定される際のハイレベルの判定信号ＪＧにより、トランスファゲートが導通して調整信号ＢＡＤ＜１：０＞がラッチ部に取り込まれる。ラッチ部に取り込まれた調整信号ＢＡＤ＜１：０＞は、プログラム信号ＰＧＭに基づき、不揮発性メモリ回路４３Ａのライト回路を介して不揮発性メモリセルに書き込まれる。

第３実施形態の具体例のうち図１３に記載されていない回路構成については、第１実施形態の具体例（図４）に示す回路構成と同様であるのでここでの説明は省略する。具体的には、図１３のマルチプレクサ５１は、図４のマルチプレクサ５１Ａと同様の回路構成を有している。

図１４に仮想負荷部についての第４実施形態の第１具体例を示す回路図である。仮想負荷部２４ＡとしてＰＭＯＳトランジスタＭＰ２が内部電源電圧ＶＩＩと接地電圧との間に備えられている。また、ＰＭＯＳトランジスタＭＰ２のゲート端子に負荷信号ＶＧを供給するために負荷信号発生部９４Ａが備えられている。

負荷信号発生部９４Ａは、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタＭＰ３と抵抗素子列とが直列に接続されて構成されている。抵抗素子列の各接続点は、トランスファゲートを介して負荷信号ＶＧとして出力される。ＰＭＯＳトランジスタＭＰ３のゲート端子は、インバータゲートを介して試験信号ＴＳが入力される。負荷設定信号ＬＤＳ＜ｉ：０＞は、外部端子Ｔ４６Ａからデジタル信号として入力される。入力された負荷設定信号ＬＤＳ＜ｉ：０＞は、デコード回路によりデコードされた上で、抵抗素子列の接続点ごとに備えられているトランスファゲートを択一に選択して導通する。

試験信号ＴＳがローレベルとなり、内部電源電圧ＶＩＩが調整される際、負荷信号ＶＧとして、電源電圧ＶＤＤと接地電圧との間の所定電圧が出力され、ＰＭＯＳトランジスタＭＰ２がバイアスされる。ＰＭＯＳトランジスタＭＰ２は、所定のバイアス状態で導通する定電流源として機能する。または、所定のオン抵抗を有する抵抗素子が内部電源電圧ＶＩＩと接地電圧との間に接続されると見ることもできる。このオン抵抗に応じた電流が負荷電流として流れることとなる。

負荷設定信号ＬＤＳ＜ｉ：０＞に応じて、導通するトランスファゲートを切り替えることにより、負荷信号ＶＧの電圧値を適宜に設定することができる。仮想負荷として流れる電流値を適宜に設定することができる。更に、負荷設定信号ＬＤＳ＜ｉ：０＞を動的に切り替えてやれば、実動作において時間と共に変化する内部電源電圧ＶＩＩの負荷電流を擬似的に再現することができる。

図１５に示す仮想負荷部についての第４実施形態の第２具体例では、仮想負荷部２４Ｂと負荷信号発生部９４Ｂとを備えている。仮想負荷部２４Ｂは、トランスファゲートを介して内部電源電圧ＶＩＩと抵抗素子とを選択的に接続する構成である。トランスファゲートごとに異なる抵抗値を有する抵抗素子を備えている。これにより、選択されて導通するトランスファゲートに応じて異なる負荷を接続することができる。

負荷信号発生部９４Ｂは、デコード回路を備えて構成される。外部端子Ｔ４６Ａからデジタル信号として入力される負荷設定信号ＬＤＳ＜ｉ：０＞がデコードされる。デコード回路から出力されるデコード信号により仮想負荷部２４Ｂのトランスファゲートが選択される。

第１および第２具体例においては、負荷設定信号ＬＤＳ＜ｉ：０＞が外部端子Ｔ４６Ａから入力されるものとして示したが、半導体集積回路装置の内部で生成するように構成することもできる。

図１６に示す動作波形は、内部電源電圧ＶＩＩの調整について隣り合う２組の調整信号ＸＡＤ＜１：０＞（ここで、Ｘは、“Ｅ”、“Ｃ”、“Ｂ”のいずれかを示す。）において、内部電源電圧ＶＩＩが所定値になる場合である。ハイレベルの判定信号ＪＧが連続する２周期で出力される。具体的には、調整信号（ＸＡＤ＜１＞、ＸＡＤ＜０＞）＝（１、０）の場合にＶＩＩ＝ＶＩＩ０となり、所定値の電圧値領域の下限電圧値に一致する。更に、調整信号（ＸＡＤ＜１＞、ＸＡＤ＜０＞）＝（１、１）の場合にＶＩＩ＝ＶＩＩ１となり、所定値の電圧値領域の上限電圧値に一致する。図１６では、連続する２周期において内部電源電圧ＶＩＩが所定値になる場合を示したが、３周期以上の間、内部電源電圧ＶＩＩが所定値になる場合も考えられる。

これらの場合には、判定信号ＪＧがハイレベルとなる最初の周期での調整信号ＸＡＤ＜１：０＞を格納する設定としておけば、判定信号ＪＧが複数周期に渡ってハイレベルになる場合にも、的確な調整信号ＸＡＤ＜１：０＞を格納することができる。

以上詳細に説明したとおり、本実施形態に係る半導体集積回路装置、およびその調整方法では、半導体集積回路装置に判定部１、１１が備えられ、半導体集積回路装置の内部で判定ステップが行なわれる。調整信号ＸＡＤ＜ｍ：０＞（Ｘは、“Ｅ”、“Ｃ”、“Ｂ”のいずれかを示す。）ごとに、アナログ信号発生部３の１例である内部電源回路３１、３１Ａから出力されるアナログ信号の内部電源電圧ＶＩＩが所定値と比較判定される。従って、半導体集積回路装置の内部で内部電源電圧ＶＩＩの判定を行なうことができる。

また、内部電源電圧ＶＩＩを半導体集積回路装置の外部端子に出力する必要がない。このため、半導体集積回路装置において、内部電源電圧ＶＩＩの出力用外部端子の配置、および出力用外部端子への内部電源電圧ＶＩＩの配線は不要となる。アナログ配線の設計に伴う配慮が不要となり半導体集積回路装置の設計負荷を軽減することができる。

また、内部電源電圧ＶＩＩが外部端子から出力されないため、アナログ信号に対する試験は不要である。デジタルインターフェースの外部端子に対してデジタル試験機能を有するテスタ装置を備えてやればよい。デジタル機能とアナログ機能との両機能を実現する複雑なテスタ装置を備える必要ない。更に、デジタル機能とアナログ機能との試験条件の切り替え等が不要となり、切り替えに伴う試験時間のオーバーヘッドを低減することができる。試験コストの低減を図ることができる。

また、所定値を設定する基準電圧ＶＩＩ０およびＶＩＩ１、ＶＩＩ０乃至ＶＩＩ３はアナログ値であり、比較器１２Ａ、１２Ｂに備えられる抵抗素子列ＲＣ０乃至ＲＣ２、ＲＣ０乃至ＲＣ４により、外部端子Ｔ１３Ａから供給される電源電圧ＶＤＤを分圧して得られる。調整試験時において電源電圧ＶＤＤを所定電圧値に設定しておけば、専用の外部端子から所定値設定用のアナログ値を入力する必要はない。

また、所定値とは、第１および第２比較基準値である、基準電圧ＶＩＩ０およびＶＩＩ１（図４の場合）、または基準電圧ＶＩＩ１およびＶＩＩ２（図７の場合）に挟まれた所定電圧値領域である。更に、２以上の比較基準値である基準電圧ＶＩＩ０およびＶＩＩ１、ＶＩＩ０乃至ＶＩＩ３により区画された電圧値領域のうち何れの領域に内部電源電圧ＶＩＩが存在するかを判定することができる。これにより、内部電源電圧ＶＩＩと所定値との差異を把握することができ、判定信号ＪＧ、ＪＧ＜２：０＞に応じて調整信号を遷移させて速やかに所定値に近づけることができる。

また、判定部１、１１は、内部電源電圧ＶＩＩを基準電圧ごとに比較する複数の比較部Ｃ０およびＣ１（図４の場合）、またはＣ０乃至Ｃ３（図７の場合）と、複数の比較部からの比較信号が入力され、内部電源電圧ＶＩＩがどの電圧値領域にあるかを識別するエンコード部１３Ａ、１３Ｂとを備えることが好ましい。これにより、エンコード信号である判定信号ＪＧ、ＪＧ＜２：０＞は、電圧値領域を識別することができるビット数のデジタル信号を備えてやればよく、必要最小限のビット数のデジタル信号により判定結果を表わすことができる。判定信号ＪＧを出力する外部端子については、必要最小限の端子数を確保すればよい。

所定信号記憶部としてヒューズ素子またはメモリ素子を備えるヒューズ回路（またはメモリ回路）４１、４１Ａへの所定信号ＦＳ＜ｍ：０＞の格納を、テスタ装置等の外部制御により別途行なうことができる。テスタ装置による一連の試験が完了した以後に、格納動作を行なうことができる。

また、所定信号記憶部としてメモリ回路（ヒューズ回路）４２、４２Ａ、４３、４３Ａで構成されていれば、判定信号ＪＧに基づいて半導体集積回路装置の内部で制御信号を生成することにより、調整信号ＣＡＤ＜ｍ：０＞、ＢＡＤ＜ｍ：０＞のメモリ素子への書き込み動作を実行することができる。また、半導体集積回路装置の内部に電気的にヒューズ素子を切断する回路構成を備えることにより、判定信号ＪＧに基づいて、調整信号ＣＡＤ＜ｍ：０＞、ＢＡＤ＜ｍ：０＞に応じたヒューズ素子を切断することができる。

また、メモリ素子には、メモリ回路４２Ａのように、ＳＲＡＭやＤＲＡＭ等に使用される揮発性のメモリセルで構成することができる。また、メモリ回路４３、４３Ａのように、フラッシュメモリ等に備えられている電気的に書き換え可能な不揮発性メモリセルで構成することもできる。更に、メモリセルの構成に代えてレジスタやフリップフロップ等のデータ保持機能を有する回路構成により実現することもできる。

また、仮想負荷部２４Ａ、２４Ｂを備えて仮想負荷ステップを行なうので、内部電源電圧ＶＩＩの調整の際、適宜に仮想的な負荷を接続することができる。デジタル機能や他のアナログ機能といった半導体集積回路装置内部における各種の動作状態を、擬似的に再現することができる。実動作に近い負荷状態で内部電源電圧ＶＩＩの調整を行なうことができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、アナログ信号発生部として内部電源回路を例にとり、アナログ信号として内部電源電圧ＶＩＩを調整する場合について説明したが、本発明はこれに限定されるものではなく、バイアス電圧やバイアス電流等のその他のアナログ信号について、アナログ値を調整する必要のある場合に同様に適用することができる。
この場合、仮想負荷部としては、負荷として電流源を接続する場合の他、電圧源やアナログ信号経路上のインピーダンス成分を接続する構成とすることもできる。
また、第４実施形態においては、仮想負荷部としてＰＭＯＳトランジスタや抵抗素子を接続する場合について説明したが、本発明はこれに限定されるものではなく、ＮＭＯＳトランジスタや、ジャンクショントランジスタやバイポーラトランジスタ、ダイオード、キャパシタ素子等、その他の能動素子や受動素子、またこれらの素子の適宜な組み合わせにより構成することができることは言うまでもない。

ここで、本発明に関する技術思想を以下に列記する。
（付記１） アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
前記アナログ信号を調整する際、
試験信号に応じて前記アナログ信号発生部に供給される調整信号ごとに、前記調整信号に対応する前記アナログ信号と、電源電圧に基づき生成される前記所定値との比較結果を判定信号として出力する判定部を備え、
前記判定信号により前記アナログ信号が前記所定値であると判定された際の前記調整信号を、前記所定信号として前記所定信号記憶部に格納することを特徴とする半導体集積回路装置。
（付記２） 前記試験信号により制御され、前記調整信号または前記所定信号のいずれかを前記アナログ信号発生部に供給する信号選択部を備えることを特徴とする付記１に記載の半導体集積回路装置。
（付記３） 前記調整信号または前記所定信号は、２ビット以上のデジタル信号であり、前記アナログ信号発生部の前段に備えられるデコード部に入力されることを特徴とする付記１に記載の半導体集積回路装置。
（付記４） 前記所定値とは、第１および第２比較基準値に挟まれた所定アナログ値領域であり、
前記判定信号は、前記第１および第２比較基準値を含む２以上の比較基準値により区画されたアナログ値領域のうち何れの領域に前記アナログ信号が存在するかを判定することを特徴とする付記１に記載の半導体集積回路装置。
（付記５） 前記判定部は、
前記アナログ信号を前記２以上の比較基準値ごとに比較する複数の比較部と、
前記複数の比較部の出力信号が入力され、前記アナログ信号が存在する前記アナログ値領域を識別して、エンコード信号を出力するエンコード部とを備えることを特徴とする付記４に記載の半導体集積回路装置。
（付記６） 前記２以上の比較基準値は、電源電圧を、降圧、または／および分圧して得られることを特徴とする付記４に記載の半導体集積回路装置。
（付記７） 前記アナログ信号発生部は内部電源電圧発生部であり、
前記アナログ信号として内部電源電圧を出力することを特徴とする付記１に記載の半導体集積回路装置。
（付記８） 前記所定信号記憶部はメモリ素子またはヒューズ素子を備え、
前記判定信号に基づき前記半導体集積回路装置の内部において制御され、前記メモリ素子への書き込みまたは前記ヒューズ素子の切断が行なわれることを特徴とする付記１に記載の半導体集積回路装置。
（付記９） 前記判定信号はデジタル信号であり、前記外部端子から出力されることを特徴とする付記１に記載の半導体集積回路装置。
（付記１０） 前記所定信号記憶部はヒューズ素子またはメモリ素子を備え、
出力された前記判定信号に対する外部制御に基づき、前記ヒューズ素子の切断または前記メモリ素子への書き込みが行なわれることを特徴とする付記１に記載の半導体集積回路装置。
（付記１１） 前記試験信号により活性化制御され、前記調整信号を順次出力する調整信号発生部を備えることを特徴とする付記１に記載の半導体集積回路装置。
（付記１２） 前記調整信号発生部は、
所定周波数の発振信号を出力する発振部と、
前記発振信号をカウントし、前記所定周波数に基づく一定周期で前記調整信号を遷移して出力するカウンタ部とを備えることを特徴とする付記１１に記載の半導体集積回路装置。
（付記１３） 所定内部回路に対する所定試験を前記半導体集積回路装置内部で実行する自己診断試験回路を備え、
前記アナログ信号の調整試験は、前記自己診断試験回路の１試験として実行されることを特徴とする付記１に記載の半導体集積回路装置。
（付記１４） 前記試験信号、前記調整信号および前記判定信号は、前記自己診断試験回路に入出力されることを特徴とする付記１３に記載の半導体集積回路装置。
（付記１５） アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
供給される負荷設定信号に応じて、前記アナログ信号に対する負荷を可変する仮想負荷部を備えることを特徴とする半導体集積回路装置。
（付記１６） 前記アナログ信号発生部は内部電源電圧発生部であり、前記アナログ信号として内部電源電圧を出力し、
前記負荷は、負荷電流を生成する電流源回路であることを特徴とする付記１５に記載の半導体集積回路装置。
（付記１７） 格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、
前記アナログ信号を調整する際、
調整信号に対応する前記アナログ信号を生成する信号生成ステップと、
前記半導体集積回路装置の内部において行なわれ、生成された前記アナログ信号と、電源電圧に基づき生成される前記所定値との比較結果を判定する判定ステップと、
前記判定ステップにより前記アナログ信号が前記所定値であると判定された際、前記調整信号を前記所定信号として格納する格納ステップとを有することを特徴とする半導体集積回路装置の調整方法。
（付記１８） 前記調整信号は段階的に遷移し、前記調整信号ごとに、前記信号生成ステップおよび前記判定ステップが繰り返されることを特徴とする付記１７に記載の半導体集積回路装置の調整方法。
（付記１９） 前記格納ステップは、前記半導体集積回路装置の内部において行なわれることを特徴とする付記１７に記載の半導体集積回路装置の調整方法。
（付記２０） 前記比較結果の判定は、デジタル信号として前記外部端子から出力されることを特徴とする付記１７に記載の半導体集積回路装置の調整方法。
（付記２１） 前記格納ステップは、前記半導体集積回路装置の外部において制御されることを特徴とする付記２０に記載の半導体集積回路装置の調整方法。
（付記２２） 前記格納ステップは、
前記アナログ信号が前記所定値であると判定された際の前記調整信号を前記所定信号として取得する信号取得ステップと、
取得された前記所定信号を所定信号記憶部に書き込む書き込みステップとを有することを特徴とする付記２１に記載の半導体集積回路装置の調整方法。
（付記２３） 格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、
負荷設定信号に応じて前記アナログ信号に対する負荷を可変する仮想負荷ステップを有することを特徴とする半導体集積回路装置の調整方法。

本発明の第１原理図である。 本発明の第２原理図である。 第１実施形態の回路ブロック図である。 第１実施形態の具体例の回路図である。 第１実施形態の具体例の動作波形図である。 第１実施形態のトリミング試験フローである。 判定部の変形例の回路図である。 第２実施形態の回路ブロック図である。 第２実施形態の具体例の要部回路図である。 第２実施形態の具体例の動作波形図である。 第２実施形態のトリミング試験フローである。 第３実施形態の回路ブロック図である。 第３実施形態の具体例の要部回路図である。 第４実施形態の第１具体例の回路図である。 第４実施形態の第２具体例の回路図である。 複数判定された場合の動作波形図である。 従来技術の回路図である。 従来技術トリミング試験フローである。

符号の説明

１、１１ 判定部
２、２４Ａ、２４Ｂ 仮想負荷部
３ アナログ信号発生部
４ 所定信号記憶部
１２、１２Ａ、１２Ｂ 比較部
１３、１３Ａ、１３Ｂ エンコード部
３１ 内部電源回路
４１ ヒューズ回路（またはメモリ回路）
４１Ａ ヒューズ回路
４２ メモリ回路（またはヒューズ回路）
５１、５１Ａ マルチプレクサ
６１、６１Ａ デコード回路
７１ 調整信号発生部
７２ 発振回路
７３、７３Ａ カウンタ回路
９４Ａ、９４Ｂ 負荷信号発生部
Ｆ＜１：０＞ ヒューズ素子
Ｔ１、Ｔ１１、Ｔ１１Ａ、Ｔ１１Ｂ、Ｔ２、Ｔ１２、Ｔ１２Ａ、Ｔ３、Ｔ１３、Ｔ１３Ａ、Ｔ４、Ｔ１５、Ｔ１５Ａ
外部端子

Claims (3)

1. アナログ信号を出力するアナログ信号発生部と、前記アナログ信号発生部に供給され前記アナログ信号を所定値に設定する所定信号が格納される所定信号記憶部とを備え、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置において、
   供給される負荷設定信号に応じて、前記アナログ信号に対する負荷を可変する仮想負荷部を備えることを特徴とする半導体集積回路装置。
2. 前記アナログ信号発生部は内部電源電圧発生部であり、前記アナログ信号として内部電源電圧を出力し、
   前記負荷は、負荷電流を生成する電流源回路であることを特徴とする請求項１に記載の半導体集積回路装置。
3. 格納された所定信号に基づき、所定値のアナログ信号を生成すると共に、外部端子への入出力インターフェースがデジタル信号により行われる半導体集積回路装置の調整方法において、
   負荷設定信号に応じて前記アナログ信号に対する負荷を可変する仮想負荷ステップを有することを特徴とする半導体集積回路装置の調整方法。

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