JP2009081264A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体チップと外部とを電気的に接続する配線が樹脂で封止されるとともに半導体チップには当該樹脂より露出している部位が存在する半導体装置、および、そのような半導体装置の製造方法に関する。 The present invention relates to a semiconductor device in which a wiring electrically connecting a semiconductor chip and the outside is sealed with a resin, and the semiconductor chip has a portion exposed from the resin, and such a semiconductor device It relates to a manufacturing method.
従来より、この種の半導体装置としては、たとえば、特許文献1および特許文献2などに記載されている熱式流量センサが提案されている。このものは、熱検知を行うセンサチップとしての半導体チップとリードピンとの間をボンディングワイヤで接続し、その後、このボンディングワイヤ、半導体チップの一部およびリードピンをモールド樹脂で封止してなるものである。
Conventionally, as this type of semiconductor device, for example, thermal flow sensors described in Patent Document 1 and
ここで、半導体チップには、外部の熱を検知するためのセンシング部が設けられているため、半導体チップの全体をモールド樹脂で封止するのではなく、半導体チップのうちセンシング部を除く一部を封止するにとどめている。それにより、半導体チップの残部すなわちセンシング部をモールド樹脂とは離間させ、検出性能を確保している。
しかしながら、従来では、半導体チップと外部とを電気接続用の配線が樹脂で封止された構成を実現するためには、ボンディングワイヤおよびモールド樹脂を用いるため、ワイヤボンディング工程、金型で樹脂封止する工程あるいはポッティングで樹脂封止する工程が必要であり、工程数が多くなるなどの問題があった。 However, conventionally, in order to realize a configuration in which wiring for electrical connection between a semiconductor chip and the outside is sealed with a resin, a bonding wire and a molding resin are used, so that a wire bonding process and a resin sealing with a mold are used. Or a process of sealing with resin by potting is necessary, and the number of processes is increased.
本発明は、上記問題に鑑みてなされたものであり、半導体チップと外部とを電気的に接続する配線が樹脂で封止されるとともに、半導体チップには当該樹脂より露出している部位が存在する半導体装置において、ボンディングワイヤおよびモールド樹脂を用いることなく、当該配線を樹脂で封止した構成を実現することを目的とする。 The present invention has been made in view of the above problems, and the wiring that electrically connects the semiconductor chip and the outside is sealed with a resin, and the semiconductor chip has a portion exposed from the resin. An object of the present invention is to realize a configuration in which the wiring is sealed with a resin without using a bonding wire and a mold resin.
上記目的を達成するため、本発明は、半導体チップ(10)と、内部に導体よりなる内部配線(21)を有する熱可塑性樹脂製の樹脂基板(20)とを備え、半導体チップ(10)の一部を、樹脂基板(20)を構成する熱可塑性樹脂に直接接着することで、樹脂基板(20)によって被覆するとともに、半導体チップ(10)の残部は樹脂基板(20)とは離れるようにし、樹脂基板(20)における半導体チップ(10)との接着面(20e)に、半導体チップ(10)と電気的に接続されたチップ接続端子(22)を設け、樹脂基板(20)における接着面(20e)以外の表面(20b)に、外部と電気的に接続される外部接続端子(23)を設け、チップ接続端子(22)と外部接続端子(23)とを内部配線(21)により導通したことを、第1の特徴とする。 In order to achieve the above object, the present invention comprises a semiconductor chip (10) and a resin substrate (20) made of a thermoplastic resin having an internal wiring (21) made of a conductor therein. A part is directly adhered to the thermoplastic resin constituting the resin substrate (20) so as to be covered with the resin substrate (20), and the remainder of the semiconductor chip (10) is separated from the resin substrate (20). A chip connection terminal (22) electrically connected to the semiconductor chip (10) is provided on an adhesive surface (20e) of the resin substrate (20) with the semiconductor chip (10), and an adhesive surface of the resin substrate (20) is provided. An external connection terminal (23) electrically connected to the outside is provided on the surface (20b) other than (20e), and the chip connection terminal (22) and the external connection terminal (23) are electrically connected by the internal wiring (21). It was, the first feature.
それによれば、半導体チップ(10)と外部とは、樹脂基板(20)内に予め設けられたチップ接続端子(22)、内部配線(21)、外部接続端子(23)を介して電気的に接続することができるため、ボンディングワイヤおよびモールド樹脂を用いることなく、半導体チップ(10)と外部とを電気的に接続する配線を樹脂で封止した構成を実現することができる。 According to this, the semiconductor chip (10) and the outside are electrically connected via a chip connection terminal (22), an internal wiring (21), and an external connection terminal (23) provided in advance in the resin substrate (20). Since they can be connected, it is possible to realize a configuration in which the wiring for electrically connecting the semiconductor chip (10) and the outside is sealed with resin without using bonding wires and molding resin.
ここで、半導体チップ(10)は、樹脂基板(20)とは離れている残部に、外部環境の状態に応じた信号を出力するセンシング部(10a)を有するものにできる。それによれば、半導体チップ(10)がセンサチップである場合に、センシング部(10a)が樹脂基板(20)に接触して被覆されるのを防止できるため、センシング特性を確保しやすい。 Here, the semiconductor chip (10) can have a sensing unit (10a) that outputs a signal corresponding to the state of the external environment, in the remaining part away from the resin substrate (20). According to this, when the semiconductor chip (10) is a sensor chip, it is possible to prevent the sensing part (10a) from being in contact with and covered with the resin substrate (20), and thus it is easy to ensure sensing characteristics.
また、半導体チップ(10)の一部を樹脂基板(20)の内部に入り込ませ、樹脂基板(20)において半導体チップ(10)に入り込まれた部分の内面(20e)を、接着面とするものにできる(後述の図2、図4〜図9等参照)。 In addition, a part of the semiconductor chip (10) enters the inside of the resin substrate (20), and the inner surface (20e) of the part of the resin substrate (20) that enters the semiconductor chip (10) is used as an adhesive surface. (Refer to FIG. 2, FIG. 4 to FIG. 9, etc. described later).
この場合、樹脂基板(20)を、複数の層(2a〜2d)が積層されてなる基板であって当該複数の層(2a〜2d)および層間に内部配線(21)が設けられたものとし、樹脂基板(20)の表面のうち積層方向に延びる面である側面(20c)に、複数の層(2a〜2d)のうちの少なくとも1層(2c)をその両側に位置する層よりも引っ込ませることにより、凹部(20d)を形成し、この凹部(20d)に半導体チップ(10)の一部を入り込ませるとともに、この凹部(20d)の内面(20e)を接着面として半導体チップ(10)の一部に接着し、チップ接続端子(22)を、凹部(20d)に位置する内部配線(21)の端部に設ければよい。 In this case, the resin substrate (20) is a substrate in which a plurality of layers (2a to 2d) are stacked, and the internal wiring (21) is provided between the plurality of layers (2a to 2d) and the layers. The at least one layer (2c) of the plurality of layers (2a to 2d) is retracted into the side surface (20c), which is a surface extending in the stacking direction, of the surface of the resin substrate (20) than the layers positioned on both sides thereof. The recess (20d) is formed, and a part of the semiconductor chip (10) is inserted into the recess (20d), and the inner surface (20e) of the recess (20d) is used as an adhesive surface. The chip connection terminal (22) may be provided at the end of the internal wiring (21) located in the recess (20d).
このような積層されてなる基板を用いて凹部(20d)を形成する構成は、内部配線(21)が設けられた複数の層(2a〜2d)を用意し、これら複数の層(2a〜2d)を積層する工程では、凹部(20d)を形成する少なくとも1層(2c)および半導体チップ(10)の一部を、少なくとも1層(2c)の両側に位置する層(2b、2d)によって挟み、この状態で積層を行うようにすれば作製できる(後述の図2参照)。それによれば、ワイヤボンディング工程や、金型、ポッティングなどによる樹脂封止工程を行うことなく、同構成が適切に製造される。 In the configuration in which the concave portion (20d) is formed using such a laminated substrate, a plurality of layers (2a to 2d) provided with the internal wiring (21) are prepared, and the plurality of layers (2a to 2d) are prepared. In the step of laminating at least one layer (2c) forming the recess (20d) and a part of the semiconductor chip (10) are sandwiched between layers (2b, 2d) located on both sides of at least one layer (2c). It can be manufactured by stacking in this state (see FIG. 2 described later). According to this, the same structure is appropriately manufactured without performing a resin sealing process such as a wire bonding process, a mold, or potting.
また、このような積層されてなる基板を用いて凹部(20d)を形成する構成の場合、外部接続端子(23)は、樹脂基板(20)の表面のうち積層方向に直交する面である両板面(20a、20b)の一方に、設けられているものにできる。 In the case of forming the recess (20d) using such a laminated substrate, the external connection terminals (23) are both surfaces of the surface of the resin substrate (20) that are orthogonal to the lamination direction. It can be provided on one of the plate surfaces (20a, 20b).
また、樹脂基板(20)の表面のうち両板面(20a、20b)の一方の一部が、樹脂基板(20)の接着面(20e)であり、半導体チップ(10)の一部を、両板面(20a、20b)の一方の一部としての接着面(20e)に接着されているものとしてもよい(後述の図10、図12参照)。 One part of both plate surfaces (20a, 20b) of the surface of the resin substrate (20) is an adhesive surface (20e) of the resin substrate (20), and a part of the semiconductor chip (10) is It is good also as what is adhere | attached on the adhesion surface (20e) as one part of both board surfaces (20a, 20b) (refer FIG. 10, FIG. 12 mentioned later).
また、本発明は、半導体チップ(10)と、樹脂よりなる基板であって半導体チップ(10)の一部に正対する部位を有する樹脂基板(20)とを備え、樹脂基板(20)のうち半導体チップ(10)の一部に正対する部位に、半導体チップ(10)と電気的に接続されたチップ接続端子(22)を設け、樹脂基板(20)におけるチップ接続端子(22)以外の表面に、外部と電気的に接続される外部接続端子(23)を設け、樹脂基板(20)の内部に導体よりなる内部配線(21)を設け、チップ接続端子(22)と外部接続端子(23)とを内部配線(21)により導通したことを、第2の特徴とする。 The present invention also includes a semiconductor chip (10) and a resin substrate (20) which is a substrate made of resin and has a portion facing a part of the semiconductor chip (10). A chip connection terminal (22) electrically connected to the semiconductor chip (10) is provided at a part facing the part of the semiconductor chip (10), and a surface other than the chip connection terminal (22) in the resin substrate (20). The external connection terminal (23) electrically connected to the outside is provided, the internal wiring (21) made of a conductor is provided inside the resin substrate (20), and the chip connection terminal (22) and the external connection terminal (23 ) Is conducted by the internal wiring (21).
この場合も、半導体チップ(10)と外部とは、樹脂基板(20)内に予め設けられたチップ接続端子(22)、内部配線(21)、外部接続端子(23)を介して電気的に接続することができるため、ボンディングワイヤおよびモールド樹脂を用いることなく、半導体チップ(10)と外部とを電気的に接続する配線を樹脂で封止した構成を実現することができる。 Also in this case, the semiconductor chip (10) and the outside are electrically connected via a chip connection terminal (22), an internal wiring (21), and an external connection terminal (23) provided in advance in the resin substrate (20). Since they can be connected, it is possible to realize a configuration in which the wiring for electrically connecting the semiconductor chip (10) and the outside is sealed with resin without using bonding wires and molding resin.
この第2の特徴を有する半導体装置の場合、半導体チップ(10)とチップ接続端子(22)とを、はんだよりなるはんだバンプ(40)を介して接続し、このはんだバンプ(40)による接続部以外の部位では、互いに正対する樹脂基板(20)と半導体チップ(10)の一部とは、離れているものとしてもよい(後述の図13参照)。 In the case of the semiconductor device having the second feature, the semiconductor chip (10) and the chip connection terminal (22) are connected via the solder bump (40) made of solder, and the connection portion by the solder bump (40). In other parts, the resin substrate (20) and the part of the semiconductor chip (10) facing each other may be separated (see FIG. 13 described later).
さらに、互いに正対する樹脂基板(20)と半導体チップ(10)の一部との間に、はんだバンプ(40)による接続部以外の部位にて樹脂基板(20)と半導体チップ(10)とを接続して支持するはんだ部材(41)を設ければ、基板−チップ間の接続強度が補強され、好ましい(後述の図14参照)。 Furthermore, between the resin substrate (20) and the part of the semiconductor chip (10) facing each other, the resin substrate (20) and the semiconductor chip (10) are disposed at a portion other than the connection portion by the solder bump (40). If the solder member (41) to be connected and supported is provided, the connection strength between the substrate and the chip is reinforced, which is preferable (see FIG. 14 described later).
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。 In addition, the code | symbol in the bracket | parenthesis of each means described in the claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置100の全体構成を示す概略断面図である。本実施形態の半導体装置100は、大きくは、半導体チップ10と、この半導体チップ10を外部に接続するための配線部材である樹脂基板20と、を備えて構成されている。
(First embodiment)
FIG. 1 is a schematic cross-sectional view showing the overall configuration of the
半導体チップ10は、外部環境の状態に応じた信号を出力するセンシング部10aを有するものである。具体的にセンシング部10aは、上記特許文献1、2にも記載されているような外気に触れて当該外気の流量に応じた温度変化を検出するものであり、ダイアフラム上にセンサ素子を備え、外気の流量に応じた温度変化を電気信号として出力するものである。
The
このセンシング部10aとしては、それ以外にも、たとえば、外気の圧力が受圧する圧力検出素子としてのダイアフラムや、外部の加速度を検出する加速度検出素子あるいは外部の角速度を検出する角速度検出素子として構成される櫛歯状の可動部を有する梁構造体などが挙げられる。
In addition to this, the
さらには、センシング部10aとしては、ガス検出素子、赤外線検出素子、流量検出素子、湿度検出素子など、外部環境に接触し、その外部環境の物理量や化学量に応じた信号を出力するものであればよい。
Furthermore, as the
このような半導体チップ10は、シリコン半導体基板などに対して、場合によってはトランジスタやダイオードなどの素子とともに、上記したダイアフラムや可動部などを公知の半導体プロセス技術を用いて形成してなるものである。
Such a
樹脂基板20は、加熱により軟化し流動性を示す性質を有する樹熱可塑性樹脂よりなる基板である。樹脂基板20を構成する熱可塑性樹脂としては、たとえば、液晶ポリマー、熱可塑性ポリイミド、ポリエーテルエーテルケトン、ポリエーテルイミドなどが挙げられる。また、樹脂基板20の内部には内部配線21が設けられている。
The
この樹脂基板20は、複数の層2a〜2d(後述の図2参照)が積層されてなる基板である。ここで、樹脂基板20の表面のうち主面である一方の板面20aおよび他方の板面20bは、当該複数の層2a〜2dの積層方向に直交する面であり、側面20cは当該積層方向に延びる面である。
The
そして、内部配線21は、複数の層2a〜2dおよびこれら層2a〜2dの間に設けられたものである。具体的には、内部配線21は層間に設けられた層間配線21aと、各層2a〜2dに設けられ各層間配線21aを電気的に接続するスルーホール21bとにより構成されている。
The
内部配線21のうち層間配線21aは、たとえばパターニングされたCuなどの箔よりなり、スルーホール21bは、上記各層2a〜2dに設けられた貫通穴に充填されたAgやSnなどの導体材料よりなる。
Of the
そして、図1に示されるように、半導体チップ10の一部は、樹脂基板20の内部に入り込んでいる。ここでは、半導体チップ10の一部は、樹脂基板20の側面20cより入り込んでおり、樹脂基板20において半導体チップ10に入り込まれた部分は、凹部20dとして構成されている。
As shown in FIG. 1, a part of the
そして、樹脂基板20の凹部20dの内面20eと半導体チップ10の一部とが、樹脂基板20を構成する熱可塑性樹脂にて、熱圧着などにより、直接接着されている。つまり、樹脂基板20の凹部20dの内面20eは、半導体チップ10と接着された接着面であり、この接着面としての凹部20dの内面20eにより、半導体チップ10の一部が被覆されている。
The
また、半導体チップ10のうち樹脂基板20に入り込んでいない残部は、樹脂基板20とは離れており、樹脂基板20より露出している。そして、上記センシング部10aは、この半導体チップ10の残部に位置し。本実施形態では樹脂基板20に被覆されずに露出している。
Further, the remaining part of the
また、樹脂基板20における半導体チップ10との接着面である上記凹部20dの内面20eには、チップ接続端子22が設けられている。このチップ接続端子22は、凹部20dに位置する内部配線21の端部に設けられており、凹部20dに入り込んでいる半導体チップ10の一部とチップ接続端子22とが電気的に接続されている。
A
ここで、半導体チップ10のうち凹部20dに入り込んでいる部分の表面には、チップ電極11が設けられている。このチップ電極11は、センシング部10aと電気的に接続されており、たとえばAlなどを本体としてその表面にNiやAuの膜が形成されてなるものである。
Here, the
また、チップ接続端子22は、内部配線21と導通している導体よりなるものであればよいが、ここでは、チップ接続端子22は、上記スルーホール21bと同様の構成であり、AgやSnなどよりなる。そして、このチップ電極11とチップ接続端子22とは、固相接合などにより電気的に接合されている。
The
また、樹脂基板20における接着面である上記凹部20dの内面20e以外の表面20bには、外部と電気的に接続される外部接続端子23が設けられている。この外部接続端子23は、半導体装置100と外部とを電気的に接続するものであり、たとえば、外部の配線部材であるワイヤハーネスや、回路基板などに対して、熱圧着やはんだなどにより接続されるものである。
Further,
ここでは、外部接続端子23は、樹脂基板20の表面である両板面20a、20bのうちの他方の板面20bに設けられている。ただし、図示しないが、外部接続端子23は、樹脂基板20両板面20a、20bのうちの一方の板面20aに設けられていてもよいし、樹脂基板20の表面である側面20cに設けられていてもよい。いずれにせよ、外部接続端子23は、樹脂基板20の接着面以外の表面に設けられ、上記した外部の配線部材に接続可能となっていればよい。
Here, the
ここでは、外部接続端子23は、上記スルーホール21bと同様の構成であり、AgやSnなどよりなる。ただし、外部接続端子23は、樹脂基板20の他方の板面20b側にてこれらAgやSnなどの上に更に同じAgやSnなどの材料が接続されたり、またはCuなどの別の電極が接続されたりしたものであってもよい。
Here, the
そして、チップ接続端子22と外部接続端子23とは内部配線21により導通している。なお、外部接続端子23も、内部配線21と導通している導体よりなるものであればよく、上記スルーホール21bを構成するAgやSnなどの材料以外の導体材料よりなるものであってもよい。
The
こうして、樹脂基板20における内部配線21、チップ接続端子22および外部接続端子23は、半導体チップ10と外部とを電気的に接続する配線21〜23として構成されている。そして、半導体チップ10のセンシング部10aと外部とは、チップ電極11、チップ接続端子22、内部配線21、外部接続端子23を介して、電気的なやりとりが可能となる。
Thus, the
このように、本実施形態では、樹脂基板20には半導体チップ10の一部に正対する部位が存在し、この正対する部位にチップ接続端子22が設けられている。つまり、本実施形態では、この樹脂基板20における当該正対する部位とは、上記凹部20dの内面20eである。
As described above, in the present embodiment, the
そして、本実施形態では、この正対する部位としての凹部20dの内面20eは、半導体チップ10の一部に接着されて、その接着部分を被覆し、半導体チップ10の残部は樹脂基板20から離れて露出させている。
In the present embodiment, the
次に、本実施形態の半導体装置100の製造方法について、その一例を述べる。図2は、同製造方法を示す工程図であり、製造途中のワークを樹脂基板20の厚さ方向の断面にて模式的に示したものである。
Next, an example of the method for manufacturing the
まず、樹脂基板20ついては、図2に示されるように、複数枚の熱可塑性樹脂よりなる層2a〜2dを用意し、各層2a〜2dにCu箔を貼り付け、このCu箔をホトエッチングなどによりパターニングすることにより、このパターニングされたCu箔を上記層間配線21aとして形成する。
First, as shown in FIG. 2, for the
また、各層2a〜2dにおいて、チップ接続端子22および外部接続端子23となる部位、および、層間配線21同士をつなぐべき部位に、パンチ加工やレーザ加工などで穴あけを行い、この穴の内部に、上記SnやAgなどの導体ペーストを、印刷法などにより充填してスルーホール21bを形成する。こうして、内部配線21が設けられた複数の層2a〜2dを用意する。
Further, in each of the
また、樹脂基板20の表面である上記側面20cにて、上記複数の層2a〜2dのうちの1層2cを、当該1層2cの上側と下側の両側に位置する層2b、2dよりも引っ込んだものとすることにより、上記半導体チップ10に入り込まれた部分としての凹部20dを形成する。このことは、当該1層2cをカットして、両側に2層2b、2dよりもサイズの小さなものとすることで容易に実現可能である。
Further, in the
次に、これら複数の層2a〜2dを積層するが、この工程では、図2に示されるように、凹部20dを形成する1層2cおよび半導体チップ10の一部を、当該1層2cの両側に位置する層2b、2dによって挟み、この状態で積層を行う。
Next, the plurality of
こうして、各層2a〜2dおよび半導体チップ10を積層した状態で、加圧しながら加熱する。この加熱によって、各層2a〜2dを構成する熱可塑性樹脂が軟化し、各層2a〜2d間が接合される。また、接着面である上記凹部20dの内面20eを構成する層2b、2dと半導体チップ10とが接着される。
In this way, the
また、この積層時の加熱により、半導体チップ10のチップ電極11とチップ接続端子22とが、熱圧着され互いに固相接合される。また、各層2a〜2dの層間配線21aとスルーホール21bとは、熱圧着されて金属拡散などを起こすことにより電気的・機械的に互いに接合される。
Further, by heating during the stacking, the
こうして、チップ接続端子22、内部配線21、外部接続端子23が導通する配線が形成された樹脂基板20ができあがるとともに、半導体チップ10と樹脂基板20のチップ接続端子22との電気的接続、および、半導体チップ10と樹脂基板20との直接接着がなされることにより、本半導体装置100ができあがる。
Thus, the
なお、図2に示される例では、半導体チップ10の厚さが、樹脂基板20を構成する複数の層2a〜2dのうちの1つの層2cの厚さに相当するものであり、当該1つの層2cが、半導体チップ10が入り込む凹部20dを形成する層であった。
In the example shown in FIG. 2, the thickness of the
しかし、半導体チップ10の厚さが、上記層2a〜2dのうちの2または3以上の層に相当する場合、半導体チップ10が入り込む凹部20dを形成するにあたって、2または3以上の層を、当該2または3以上の層の上下両側に位置する層よりも引っ込ませて凹部を形成してもよい。
However, when the thickness of the
また、図3(a)、(b)は、上記積層工程を示す概略平面図であり、上記図2に示されるワークの上面図である。上記積層工程は、図3(a)に示されるように、半導体チップ10の1個ずつについて行ってもよいし、図3(b)に示されるように、複数個の半導体チップ10が連結されたウェハ10’を用いてもよい。
FIGS. 3A and 3B are schematic plan views showing the stacking process, and are top views of the workpiece shown in FIG. The stacking step may be performed for each of the semiconductor chips 10 as shown in FIG. 3A, or a plurality of
図3(b)に示されるウェハ10’の場合、当該ウェハ’を樹脂基板20とともに積層し、上記加熱による各部の接続を行った後、図3(b)中の破線Hで分断すれば、個片化された本実施形態の半導体装置100ができあがる。
In the case of the
ところで、本実施形態によれば、半導体チップ10と外部とを、樹脂基板20内に予め設けられたチップ接続端子22、内部配線21、外部接続端子23を介して電気的に接続することができる。そのため、ボンディングワイヤおよびモールド樹脂を用いることなく、半導体チップ10と外部とを電気的に接続する配線21〜23を樹脂で封止した構成がされる。
By the way, according to the present embodiment, the
また、本実施形態では、半導体チップ10はセンシング部10aを有するものであるが、このように半導体チップ10がセンサチップである場合に、センシング部10aが樹脂基板20に接触して被覆されると、センシングが困難になりやすい。その点、本実施形態のように、半導体チップ10において樹脂基板20から離れて露出している残部に、センシング部10aを設けているため、センシング特性を確保しやすい。
In the present embodiment, the
また、上記図2に示した製造方法によれば、従来のようなワイヤボンディング工程や、金型、ポッティングなどによる樹脂封止工程を行うことなく、半導体チップ10と外部とを電気的に接続する配線21〜23を樹脂で封止した構成を形成することができ、本実施形態の半導体装置100が適切に製造される。
Further, according to the manufacturing method shown in FIG. 2, the
(第2実施形態)
図4は、本発明の第2実施形態に係る半導体装置102の全体構成を示す概略断面図であり、図5は、同半導体装置102の概略外観斜視図である。上記第1実施形態では、上記図1や図3に示したように、矩形板状をなす半導体チップ10の1辺側の端部が、樹脂基板20の側面20cより樹脂基板20に入りこんでいた。
(Second Embodiment)
FIG. 4 is a schematic cross-sectional view showing the overall configuration of the
それに対して、本実施形態の半導体装置102では、図4、図5に示されるように、矩形板状をなす半導体チップ10の1辺側の端部だけではなく複数辺の端部を、樹脂基板20の側面20cより樹脂基板20に入り込ませている。ここでは、半導体チップ10の4辺すべて、すなわち全周の端部を樹脂基板20に入り込ませている。
On the other hand, in the
この場合、樹脂基板20は、中央部が矩形状の開口部を有する貫通穴を有するものとなっており、その貫通穴の内周面が側面20cとして構成されている。このような本実施形態の半導体装置102は、上記図2における各層2a〜2dを、当該貫通穴を有する形状のものとすることにより、上記図2と同様にして製造される。
In this case, the
なお、図6は、本実施形態のもう一つの例としての半導体装置を示す概略外観斜視図である。この半導体装置の断面構成は上記図4と同様であるが、本例では、矩形板状をなす半導体チップ10の対向する2辺の端部を、樹脂基板20の側面20cより樹脂基板20に入り込ませている。
FIG. 6 is a schematic external perspective view showing a semiconductor device as another example of the present embodiment. The cross-sectional configuration of this semiconductor device is the same as that of FIG. 4 described above, but in this example, two opposite end portions of the
そして、本実施形態の半導体装置によっても、ボンディングワイヤおよびモールド樹脂を用いることなく、半導体チップ10と外部とを電気的に接続する配線21〜23を樹脂で封止した構成がされる。なお、矩形板状をなす半導体チップ10の場合、3辺の端部を、樹脂基板20の側面20cより樹脂基板20に入り込ませてもよい。
The semiconductor device of this embodiment also has a configuration in which the
(第3実施形態)
図7は、本発明の第3実施形態に係る半導体装置103の全体構成を示す概略断面図である。本実施形態は、上記第2実施形態を変形したものである。上記第2実施形態では、上記図4に示したように、半導体チップ10のセンシング部10aの両面が、樹脂基板20と離れて露出していた。
(Third embodiment)
FIG. 7 is a schematic cross-sectional view showing the overall configuration of the
それに対して、本実施形態の半導体装置103では、図7に示されるように、半導体チップ10のセンシング部10aの一方の面が、樹脂基板20と離れて露出しているが、他方の面は、樹脂基板20に接着されて被覆されている。センシング部10aは、片面のみ露出すればよい場合も多く、そのような場合に本実施形態は有効である。
On the other hand, in the
なお、このような構成は、上記図2において複数の層2a〜2dの形状を適宜変更すれば容易に製造できる。また、本実施形態においては、矩形板状をなす半導体チップ10において樹脂基板20の側面20cより樹脂基板20に入り込む端部は、2辺の端部でも、3辺の端部でも、4辺すべての端部でもよい。
Such a configuration can be easily manufactured by appropriately changing the shapes of the plurality of
(第4実施形態)
図8は、本発明の第4実施形態に係る半導体装置104の全体構成を示す概略断面図である。本実施形態も、上記第2実施形態を変形したものである。
(Fourth embodiment)
FIG. 8 is a schematic cross-sectional view showing the overall configuration of the
本実施形態は、上記図4に示した上記第2実施形態の半導体装置102において、半導体チップ10のセンシング部10aの両面を、樹脂基板20から離すとともに、当該センシング部10aの一方の面は露出するが、他方の面については樹脂基板20によって覆ったものとしている。
In the present embodiment, in the
なお、このような構成も、上記図2において複数の層2a〜2dの形状を適宜変更すれば容易に製造できる。また、本実施形態においても、矩形板状をなす半導体チップ10において樹脂基板20に入り込む端部は、2辺の端部でも、3辺の端部でも、4辺すべての端部でもよい。
Such a configuration can also be easily manufactured by appropriately changing the shapes of the plurality of
(第5実施形態)
図9は、本発明の第5実施形態に係る半導体装置105の全体構成を示す概略断面図である。本実施形態も、上記第2実施形態を変形したものである。
(Fifth embodiment)
FIG. 9 is a schematic cross-sectional view showing the overall configuration of the
本実施形態は、上記図4に示した上記第2実施形態の半導体装置102において、半導体チップ10のセンシング部10aの両面を、樹脂基板20から離しながら且つ樹脂基板20で覆っている。
In the present embodiment, in the
この場合、半導体チップ10のセンシング部10aの両面と樹脂基板20との間の空間は、図9の紙面垂直方向に樹脂基板20を貫通するものでもよいし、閉塞された空間であってもよい。閉塞された空間の場合、センシング部10aは樹脂基板20からは離れているが、外部環境とは接触しない。しかしながら、センシング部10aが、たとえば可動部を有する加速度検出素子の場合には、何ら問題なくセンシングが行える。
In this case, the space between both surfaces of the
なお、本構成も、上記複数の層2a〜2dの形状を適宜変更すれば容易に製造でき、また、矩形板状の半導体チップ10において樹脂基板20に入り込む端部は、2辺の端部でも、3辺の端部でも、4辺すべての端部でもよい。
This configuration can also be easily manufactured by appropriately changing the shapes of the plurality of
また、本構成において、センシング部10aの両面側の空間を同一寸法として対称的な構成とすれば、上記図8のような構成に比べて、温度変化に伴う反りや歪などを抑える点で望ましい。
Further, in this configuration, if the space on both sides of the
(第6実施形態)
図10は、本発明の第6実施形態に係る半導体装置106の全体構成を示す概略断面図である。上記各実施形態では、半導体チップ10の一部が、樹脂基板20の内部に入り込んでおり、樹脂基板20において半導体チップ10に入り込まれた部分の内面20eが接着面とされていた。
(Sixth embodiment)
FIG. 10 is a schematic cross-sectional view showing the overall configuration of the
それに対して、本実施形態では、図10に示されるように、樹脂基板20の表面である両板面20a、20bのうち他方の板面20bの一部が、樹脂基板20の接着面20eとして構成されている。そして、半導体チップ10の一部は、この他方の板面20bの一方の一部としての接着面20eに接着されている。
On the other hand, in this embodiment, as shown in FIG. 10, a part of the
この場合、内部配線21および各端子22、23が形成された樹脂基板20を形成した後、この樹脂基板20の接着面20eと半導体チップ10とを、加熱・加圧して熱圧着させることにより、熱可塑性樹脂による樹脂基板20と半導体チップ10との接着、および、チップ接続端子22とチップ電極11との電気的接続がなされる。
In this case, after forming the
そして、本実施形態の半導体装置106によっても、ボンディングワイヤおよびモールド樹脂を用いることなく、半導体チップ10と外部とを電気的に接続する配線を樹脂で封止した構成を実現することができる。
The
このように、本第6実施形態の場合も、樹脂基板20には半導体チップ10の一部に正対する部位が存在し、この正対する部位にチップ接続端子22が設けられている。つまり、本実施形態では、この樹脂基板20における当該正対する部位とは、上記他方の板面20bの一部である。
Thus, also in the case of the sixth embodiment, the
そして、本実施形態では、この正対する部位としての他方の板面20bの一部は、接着面20eとして、半導体チップ10の一部に接着されて、その接着部分を被覆し、半導体チップ10の残部は樹脂基板20から離れて露出させている。
In the present embodiment, a part of the
なお、図示しないが、樹脂基板20においてチップ接続端子22を一方の板面20aに設けることで、上記図10とは反対に、一方の板面20aの一部を接着面とし、そこに半導体チップ10を接着してもよい。
Although not shown, by providing the
(第7実施形態)
図11は、本発明の第7実施形態に係る半導体装置107の全体構成を示す概略断面図である。本実施形態も上記第1実施形態と同様に、半導体チップ10の一部が、樹脂基板20の内部に入り込んでおり、樹脂基板20において半導体チップ10に入り込まれた部分の内面20eが接着面とされている。
(Seventh embodiment)
FIG. 11 is a schematic cross-sectional view showing the overall configuration of the
ここで、本実施形態では、図11に示されるように、樹脂基板20の内部に、別の半導体チップ30を内蔵した構造としている。この別の半導体チップ30は、たとえば、半導体チップ10からの信号を処理する回路チップであり、樹脂基板20の内部にて内部配線21と電気的に接続されている。
Here, in the present embodiment, as shown in FIG. 11, another
この別の半導体チップ30を有する本実施形態の半導体装置107は、上記図2に示される製造方法において、複数の層の一部に、別の半導体チップ30が配置されるスペースを設けておき、あとは、当該複数の層、半導体チップ10および別の半導体チップ30を、重ねて積層することにより製造される。
The
そして、本実施形態においても、ボンディングワイヤおよびモールド樹脂を用いることなく、半導体チップ10と外部とを電気的に接続する配線を樹脂で封止した構成を実現することができる。
Also in the present embodiment, it is possible to realize a configuration in which the wiring for electrically connecting the
(第8実施形態)
図12は、本発明の第8実施形態に係る半導体装置108の全体構成を示す概略断面図である。本実施形態は、上記第6実施形態と上記第7実施形態とを組み合わせたものである。
(Eighth embodiment)
FIG. 12 is a schematic cross-sectional view showing the overall configuration of the
図12に示されるように、樹脂基板20の一方の板面20aの一部が接着面20eとして構成され、半導体チップ10の一部は、この接着面20eに接着されており、また、樹脂基板20の内部に、別の半導体チップ30が内蔵されている。
As shown in FIG. 12, a part of one
(第9実施形態)
図13は、本発明の第9実施形態に係る半導体装置109の全体構成を示す概略断面図である。
(Ninth embodiment)
FIG. 13 is a schematic cross-sectional view showing an overall configuration of a
上記各実施形態では、樹脂基板20には半導体チップ10の一部に正対する部位が存在し、この正対する部位にチップ接続端子22が設けられ、さらに、この樹脂基板20における当該正対する部位は、半導体チップ10の一部に接着されて、その接着部分を被覆していた。
In each of the above embodiments, the
本実施形態でも、図13に示されるように、樹脂基板20には半導体チップ10の一部に正対する部位が存在し、この正対する部位にチップ接続端子22が設けられている。しかし、ここでは、チップ接続端子22は半導体チップ10と接続されているものの、チップ接続端子22以外の部位では、樹脂基板20における当該正対する部位は、半導体チップ10の一部に接着されていない。
Also in the present embodiment, as shown in FIG. 13, the
具体的には、図13に示されるように、樹脂基板20における半導体チップ10の一部に正対する部位は、一方の板面20aであり、その一方の板面20aに設けられたプリント基板接続端子22は、はんだバンプ40によりチップ電極11と電気的・機械的に接続されている。このはんだバンプ40は、一般的な鉛フリーはんだや共晶はんだなどよりなるものである。
Specifically, as shown in FIG. 13, the portion of the
そして、このはんだバンプ40による接続部以外の部位では、互いに正対する樹脂基板20の一方の板面20aと半導体チップ10の一部とは、離れている。このような構成は、はんだバンプ40を介した接続を行うこと以外は、上記図10や図12の場合と同様にして形成できる。
And in parts other than the connection part by this
なお、はんだバンプ40を補強する意味で、半導体チップ10と樹脂基板20との間に、いわゆるアンダーフィルのような樹脂を充填してもよい。また、図13では、別の半導体チップ30が樹脂基板20の内部に設けられているが、本実施形態では、この別の半導体チップ30は無いものであってもよい。
In order to reinforce the solder bumps 40, a resin such as a so-called underfill may be filled between the
そして、本実施形態の半導体装置109によっても、半導体チップ10と外部とは、樹脂基板20内に予め設けられた各配線21〜23を介して電気的に接続することができるため、ボンディングワイヤおよびモールド樹脂を用いることなく、半導体チップ10と外部とを電気的に接続する配線を樹脂で封止した構成を実現することができる。
And also by the
なお、この場合、樹脂基板20を構成する樹脂による樹脂基板20と半導体チップ10との接着を行わなくてもよいので、樹脂基板20は熱可塑性樹脂以外の樹脂、たとえば熱硬化性樹脂などにより構成されていてもよい。
In this case, since it is not necessary to bond the
図14は、本第9実施形態のもう一つの例としての半導体装置の要部を示す概略平面図である。図14に示される例では、上記図13に示される構成において、さらに、はんだ材料よりなるはんだ部材41を設けたものである。
FIG. 14 is a schematic plan view showing the main part of a semiconductor device as another example of the ninth embodiment. In the example shown in FIG. 14, a
このはんだ部材41は、互いに正対する樹脂基板20の一方の板面20aと半導体チップ10の一部との間のうち、はんだバンプ40による接続部以外の部位に介在しており、樹脂基板20と半導体チップ10とを接続して、これら両部材10、20を支持するものである。
This
図14(a)に示される例では、はんだ部材41は、個々のはんだバンプ40の周囲に設けられており、図14(b)に示される例では、はんだ部材41は、すべてのはんだバンプ40を取り囲むように環状に設けられている。それによれば、半導体チップ10と樹脂基板20との機械的接続強度が向上して、はんだバンプ40に加わる熱応力を低減させることが可能となる。
In the example shown in FIG. 14A, the
(第10実施形態)
本発明の第10実施形態は、上記実施形態、特に、上記図4〜上記図9に示されている半導体装置を製造するのに好適な製造方法を提供するものである。図15は、本製造方法を示す工程図、図16は、図15に続く工程図であり、図15はワークの平面図、図16はワークの断面図である。
(10th Embodiment)
The tenth embodiment of the present invention provides a manufacturing method suitable for manufacturing the semiconductor device shown in the above-described embodiment, particularly in FIG. 4 to FIG. FIG. 15 is a process diagram showing the manufacturing method, FIG. 16 is a process diagram following FIG. 15, FIG. 15 is a plan view of the work, and FIG. 16 is a cross-sectional view of the work.
まず、図15および図16(a)に示されるように、複数単位の半導体チップ10が形成されたウェハを、樹脂フィルム200に貼り付けてダイシングカットした後、樹脂フィルム200を引き延ばす。それにより、カットされた個々の半導体チップ10が、樹脂フィルム200上にて分離する。
First, as shown in FIG. 15 and FIG. 16A, a wafer on which a plurality of units of
その後、図16(a)に示されるように、複数個の半導体チップ10を、樹脂基板20を構成する1つの層2aに転写する。さらに、図16(c)に示されるように、半導体チップ10を露出させるための開口部が形成された複数の層2b、2cと半導体チップ10とを位置合わせして積層する。
Thereafter, as shown in FIG. 16A, the plurality of
ここで、図16では図示しないが、当該図16中の上記各層2a〜2cには、上記同様にチップ接続端子22、内部配線21、外部接続端子23が形成されている。そして、図16(d)に示されるように、この積層体を加熱・加圧することで、複数個の半導体チップ10を樹脂基板20に埋め込み、その後、カットラインKに沿って1個ずつ切り出す。こうして、個片化された上記実施形態の半導体装置ができあがる。
Here, although not shown in FIG. 16, the
(他の実施形態)
なお、半導体チップとしては、上記センシング部を有するものでなくてもよく、たとえセンシング部を有せずに一般的なICチップなどであったとしても、樹脂より露出する部位が存在するものであればよい。
(Other embodiments)
It should be noted that the semiconductor chip does not have to have the sensing part, and even if it is a general IC chip without the sensing part, there is a part exposed from the resin. That's fine.
また、樹脂基板は、内部配線、チップ接続端子、外部接続端子を有するものであればよく、上記図2などに示したような複数の樹脂層を積層するという製造方法に限定されるものではない。 Further, the resin substrate only needs to have internal wiring, chip connection terminals, and external connection terminals, and is not limited to the manufacturing method of laminating a plurality of resin layers as shown in FIG. .
2a〜2d…複数の層、10…半導体チップ、10a…センシング部、
20…樹脂基板、20a…樹脂基板の一方の板面、20b…樹脂基板の他方の板面、
20d…凹部、20e…接着面、21…内部配線、22…チップ接続端子、
23…外部接続端子、40…はんだバンプ、41…はんだ部材。
2a to 2d ... a plurality of layers, 10 ... a semiconductor chip, 10a ... a sensing unit,
20 ... resin substrate, 20a ... one plate surface of the resin substrate, 20b ... the other plate surface of the resin substrate,
20d ... concave portion, 20e ... adhesive surface, 21 ... internal wiring, 22 ... chip connection terminal,
23 ... External connection terminal, 40 ... Solder bump, 41 ... Solder member.
Claims (10)
熱可塑性樹脂よりなる基板であって内部に導体よりなる内部配線(21)を有する樹脂基板(20)とを備え、
前記半導体チップ(10)の一部が、前記樹脂基板(20)を構成する熱可塑性樹脂に直接接着されて前記樹脂基板(20)に被覆されており、前記半導体チップ(10)の残部は前記樹脂基板(20)とは離れており、
前記樹脂基板(20)における前記半導体チップ(10)との接着面(20e)には、前記半導体チップ(10)と電気的に接続されたチップ接続端子(22)が設けられ、
前記樹脂基板(20)における前記接着面(20e)以外の表面(20b)には、外部と電気的に接続される外部接続端子(23)が設けられており、
前記チップ接続端子(22)と前記外部接続端子(23)とは前記内部配線(21)により導通していることを特徴とする半導体装置。 A semiconductor chip (10);
A resin substrate (20) which is a substrate made of a thermoplastic resin and has an internal wiring (21) made of a conductor inside,
A part of the semiconductor chip (10) is directly bonded to a thermoplastic resin constituting the resin substrate (20) and covered with the resin substrate (20), and the remaining part of the semiconductor chip (10) It is separated from the resin substrate (20),
A chip connection terminal (22) electrically connected to the semiconductor chip (10) is provided on an adhesive surface (20e) of the resin substrate (20) with the semiconductor chip (10).
On the surface (20b) other than the adhesive surface (20e) in the resin substrate (20), an external connection terminal (23) electrically connected to the outside is provided,
The semiconductor device, wherein the chip connection terminal (22) and the external connection terminal (23) are electrically connected by the internal wiring (21).
前記樹脂基板(20)において前記半導体チップ(10)に入り込まれた部分の内面(20e)が前記接着面とされていることを特徴とする請求項1または2に記載の半導体装置。 A part of the semiconductor chip (10) enters the resin substrate (20),
3. The semiconductor device according to claim 1, wherein an inner surface (20 e) of a portion of the resin substrate (20) entering the semiconductor chip (10) is used as the bonding surface.
前記樹脂基板(20)の表面のうち前記積層方向に延びる面である側面(20c)には、前記複数の層(2a〜2d)のうちの少なくとも1層(2c)を当該少なくとも1層(2c)の両側に位置する層よりも引っ込ませることにより、前記半導体チップ(10)に入り込まれた部分としての凹部(20d)が形成されており、
この凹部(20d)に前記半導体チップ(10)の一部が入り込むとともに、この凹部(20d)の内面(20e)が前記接着面として前記半導体チップ(10)の一部に接着されており、
前記チップ接続端子(22)は、前記凹部(20d)に位置する前記内部配線(21)の端部に設けられていることを特徴とする請求項3に記載の半導体装置。 The resin substrate (20) is a substrate in which a plurality of layers (2a to 2d) are laminated, and the internal wiring (21) is provided between the layers (2a to 2d) and the layers. ,
Of the surface of the resin substrate (20), at least one layer (2c) of the plurality of layers (2a to 2d) is provided on the side surface (20c) that is a surface extending in the stacking direction. ), The recess (20d) is formed as a part that has entered the semiconductor chip (10).
A part of the semiconductor chip (10) enters the recess (20d), and the inner surface (20e) of the recess (20d) is bonded to a part of the semiconductor chip (10) as the bonding surface.
The semiconductor device according to claim 3, wherein the chip connection terminal (22) is provided at an end of the internal wiring (21) located in the recess (20d).
前記半導体チップ(10)の一部は、前記両板面(20a、20b)の一方の一部としての前記接着面(20e)に接着されていることを特徴とする請求項1または2に記載の半導体装置。 One part of both plate surfaces (20a, 20b) of the surface of the resin substrate (20) is the adhesive surface (20e) of the resin substrate (20),
The part of the semiconductor chip (10) is bonded to the bonding surface (20e) as one part of the two plate surfaces (20a, 20b). Semiconductor device.
前記内部配線(21)が設けられた前記複数の層(2a〜2d)を用意し、
これら複数の層(2a〜2d)を積層する工程では、前記凹部(20d)を形成する前記少なくとも1層(2c)および前記半導体チップ(10)の一部を、前記少なくとも1層(2c)の両側に位置する層(2b、2d)によって挟み、この状態で積層を行うことを特徴とする半導体装置の製造方法。 A manufacturing method for manufacturing the semiconductor device according to claim 4,
Preparing the plurality of layers (2a to 2d) provided with the internal wiring (21);
In the step of laminating the plurality of layers (2a to 2d), a part of the at least one layer (2c) and the semiconductor chip (10) forming the concave portion (20d) is formed on the at least one layer (2c). A method of manufacturing a semiconductor device, characterized by sandwiching layers (2b, 2d) located on both sides and stacking in this state.
樹脂よりなる基板であって前記半導体チップ(10)の一部に正対する部位を有する樹脂基板(20)とを備え、
前記樹脂基板(20)のうち前記半導体チップ(10)の一部に正対する部位には、前記半導体チップ(10)と電気的に接続されたチップ接続端子(22)が設けられ、
前記樹脂基板(20)における前記チップ接続端子(22)以外の表面には、外部と電気的に接続される外部接続端子(23)が設けられており、
前記樹脂基板(20)の内部には導体よりなる内部配線(21)が設けられ、前記チップ接続端子(22)と前記外部接続端子(23)とは前記内部配線(21)により導通していることを特徴とする半導体装置。 A semiconductor chip (10);
A resin substrate (20) which is a substrate made of resin and has a portion facing a part of the semiconductor chip (10);
A chip connection terminal (22) electrically connected to the semiconductor chip (10) is provided at a portion of the resin substrate (20) that faces the part of the semiconductor chip (10).
On the surface of the resin substrate (20) other than the chip connection terminal (22), an external connection terminal (23) that is electrically connected to the outside is provided,
An internal wiring (21) made of a conductor is provided inside the resin substrate (20), and the chip connection terminal (22) and the external connection terminal (23) are electrically connected by the internal wiring (21). A semiconductor device.
このはんだバンプ(40)による接続部以外の部位では、互いに正対する前記樹脂基板(20)と前記半導体チップ(10)の一部とは、離れていることを特徴とする請求項8に記載の半導体装置。 The semiconductor chip (10) and the chip connection terminal (22) are connected via solder bumps (40) made of solder,
9. The resin substrate (20) and a part of the semiconductor chip (10) facing each other are apart from each other at a portion other than the connection portion by the solder bump (40). Semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2009081264A true JP2009081264A (en) | 2009-04-16 |
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JP (1) | JP5034827B2 (en) |
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---|---|---|---|---|
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A977 | Report on retrieval |
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