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JP2009070849A - Semiconductor device - Google Patents

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JP2009070849A
JP2009070849A JP2007234473A JP2007234473A JP2009070849A JP 2009070849 A JP2009070849 A JP 2009070849A JP 2007234473 A JP2007234473 A JP 2007234473A JP 2007234473 A JP2007234473 A JP 2007234473A JP 2009070849 A JP2009070849 A JP 2009070849A
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gate insulating
film
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epitaxial layer
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JP2007234473A
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Inventor
Yoshikazu Nakagawa
義和 中川
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Rohm Co Ltd
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Rohm Co Ltd
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of reducing the amount of gate charge without increasing on resistance. <P>SOLUTION: A P<SP>+</SP>-type body region 4 is formed at the surface layer section of an N-type epitaxial layer 3. An N<SP>+</SP>-type source region 7 is formed with an interval to the periphery of the body region 4 at the surface layer section of the body region 4. A gate insulation film 8 is formed, straddling the surface of a channel formation region 5 and the surface of the N-type epitaxial layer 3 adjacent to the surface of the channel formation region 5 on the N-type epitaxial layer 3. A gate electrode 9 is provided on the gate insulation film 8. In the gate insulation film 8, the film thickness of a part opposing the surface of the N-type epitaxial layer 3 is larger than that at a part opposing the surface of the channel formation region 5. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置に関する。   The present invention relates to a semiconductor device having a VDMOSFET (Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor).

たとえば、ＶＤＭＯＳＦＥＴは、スイッチング電源等に使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として知られている。
図７は、従来のＶＤＭＯＳＦＥＴを有する半導体装置の構造を示す模式的な断面図である。
半導体装置１０１の基体をなすＮ＋型（高濃度Ｎ型）基板１０２上には、Ｎ型エピタキシャル層１０３が積層されている。 For example, the VDMOSFET is known as a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) used for a switching power supply or the like.
FIG. 7 is a schematic cross-sectional view showing the structure of a semiconductor device having a conventional VDMOSFET.
An N-type epitaxial layer 103 is stacked on an N + (high concentration N-type) substrate 102 that forms the base of the semiconductor device 101.

Ｎ型エピタキシャル層１０３の表層部には、複数のＰ型のボディ領域１０４が互いに間隔を空けて形成されている。各ボディ領域１０４の表層部には、ボディ領域１０４の周縁との間に間隔を空けて、Ｎ＋型のソース領域１０７が形成されている。
Ｎ型エピタキシャル層１０３上には、ＳｉＯ２（酸化シリコン）からなる一定膜厚のゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８は、隣り合うボディ領域１０４間に跨って設けられ、その両端がソース領域１０７上に配置されている。ゲート絶縁膜１０８上には、ポリシリコンからなるゲート電極１０９が形成されている。ゲート電極１０９は、層間絶縁膜１１０により覆われている。また、Ｎ＋型基板１０２の裏面（Ｎ型エピタキシャル層１０３が設けられている側と反対側の面）には、ドレイン電極（図示せず）が形成されている。 A plurality of P-type body regions 104 are formed on the surface layer portion of the N-type epitaxial layer 103 at intervals. In the surface layer portion of each body region 104, an N + -type source region 107 is formed with a gap from the periphery of the body region 104.
On the N-type epitaxial layer 103, a gate insulating film 108 made of SiO 2 (silicon oxide) is formed. The gate insulating film 108 is provided across adjacent body regions 104, and both ends thereof are disposed on the source region 107. A gate electrode 109 made of polysilicon is formed on the gate insulating film 108. The gate electrode 109 is covered with an interlayer insulating film 110. A drain electrode (not shown) is formed on the back surface of the N + type substrate 102 (the surface opposite to the side where the N type epitaxial layer 103 is provided).

このような構造により、ソース領域１０７を接地し、ドレイン電極に正極性の電圧を印加しつつ、ゲート電極１０９に所定のしきい値電圧以上の電圧を印加すると、ソース領域１０７とＮ型エピタキシャル層１０３との間におけるボディ形成領域１０４の表面部分に反転層が形成され、Ｎ＋型基板１０２（ドレイン電極）とソース領域１０７との間に電流が流れる（オンになる）。
米国特許第４３４４０８１号明細書 With such a structure, when the source region 107 is grounded and a positive voltage is applied to the drain electrode while a voltage equal to or higher than a predetermined threshold voltage is applied to the gate electrode 109, the source region 107 and the N-type epitaxial layer are applied. An inversion layer is formed on the surface portion of the body forming region 104 between the N + type substrate 102 and the current flowing between the N + type substrate 102 (drain electrode) and the source region 107 (turned on).
U.S. Pat. No. 4,344,081

ＶＤＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、ＶＤＭＯＳＦＥＴのオン抵抗Ｒｏｎとゲート電荷量Ｑｇとの積Ｒｏｎ・Ｑｇが用いられる。この積Ｒｏｎ・Ｑｇが小さいほど、ＶＤＭＯＳＦＥＴのより高速なスイッチング動作を達成することができる。
たとえば、ゲート絶縁膜１０８の膜厚を厚く形成すれば、ゲート−ドレイン間に生じる寄生容量を小さくすることができ、ゲート電荷量Ｑｇを低減することができる。しかし、ゲート絶縁膜１０８の膜厚を厚くすると、チャネルを流れる電流が小さくなり、ＶＤＭＯＳＦＥＴのオン抵抗Ｒｏｎが増大してしまう。そのため、ＶＤＭＯＳＦＥＴのスイッチング動作のさらなる高速化を図ることが困難であった。 As an index representing the switching performance of the VDMOSFET, for example, the product R on · Q g of the on-resistance R on and the gate charge amount Q g of the VDMOSFET is used. The smaller the product R on · Q g , the faster the switching operation of the VDMOSFET can be achieved.
For example, by forming thicker film thickness of the gate insulating film 108, the gate - parasitic capacitance can be reduced occurring between the drain, it is possible to reduce the gate charge Q g. However, increasing the thickness of the gate insulating film 108, the smaller the current flowing through the channel, on-resistance R on of the VDMOSFET increases. For this reason, it has been difficult to further increase the speed of the switching operation of the VDMOSFET.

そこで、本発明の目的は、オン抵抗の増大を生じることなく、ゲート電荷量を低減することができる、半導体装置を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor device capable of reducing the amount of gate charge without increasing the on-resistance.

前記の目的を達成するための請求項１記載の発明は、第１導電型層と、前記第１導電型層の表層部に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に、前記ボディ領域の周縁との間に間隔を空けて形成された前記第１導電型のソース領域と、前記第１導電型層上に、前記ボディ領域の周縁と前記ソース領域との間のチャネル形成領域の表面および当該チャネル形成領域の表面に隣接する前記第１導電型層の表面とに跨って設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ゲート絶縁膜は、前記第１導電型層の表面と対向する部分の膜厚が、前記チャネル形成領域の表面と対向する部分の膜厚よりも大きく形成されている、半導体装置である。   According to a first aspect of the present invention, the first conductive type layer, the second conductive type body region formed in the surface layer portion of the first conductive type layer, and the surface layer of the body region are provided. A source region of the first conductivity type formed at a distance from the periphery of the body region, and on the first conductivity type layer, between the periphery of the body region and the source region. A gate insulating film provided across the surface of the channel forming region and the surface of the first conductivity type layer adjacent to the surface of the channel forming region, and a gate electrode provided on the gate insulating film. The gate insulating film is a semiconductor device in which the thickness of the portion facing the surface of the first conductivity type layer is larger than the thickness of the portion facing the surface of the channel formation region.

この構成によれば、第１導電型層の表層部には、第２導電型のボディ領域が形成されている。ボディ領域の表層部には、第１導電型のソース領域がボディ領域の周縁との間に間隔を空けて形成されている。第１導電型層上には、ゲート絶縁膜がボディ領域の周縁とソース領域との間のチャネル形成領域の表面およびチャネル形成領域の表面に隣接する第１導電型層の表面に跨って形成されている。ゲート絶縁膜上には、ゲート電極が設けられている。ゲート絶縁膜は、第１導電型層の表面と対向する部分の膜厚が、チャネル形成領域の表面と対向する部分の膜厚よりも大きく形成されている。   According to this configuration, the body region of the second conductivity type is formed in the surface layer portion of the first conductivity type layer. A source region of the first conductivity type is formed on the surface layer portion of the body region with a gap from the periphery of the body region. On the first conductivity type layer, a gate insulating film is formed across the surface of the channel formation region between the periphery of the body region and the source region and the surface of the first conductivity type layer adjacent to the surface of the channel formation region. ing. A gate electrode is provided on the gate insulating film. The gate insulating film is formed such that the thickness of the portion facing the surface of the first conductivity type layer is larger than the thickness of the portion facing the surface of the channel formation region.

このように、ゲート絶縁膜における第１導電型層と対向する部分を相対的に大きい膜厚に形成し、ゲート絶縁膜におけるチャネル形成領域と対向する部分を相対的に小さい膜厚に形成することにより、チャネルを流れる電流が小さくなるのを防止しつつ、ゲート−ドレイン間に生じる寄生容量の低減を図ることができ、ゲート電荷量Ｑｇを低減することができる。すなわち、オン抵抗Ｒｏｎの増大を生じることなく、ゲート電荷量Ｑｇを低減することができる。その結果、スイッチング動作を高速化することができる。 As described above, the portion of the gate insulating film facing the first conductivity type layer is formed with a relatively large thickness, and the portion of the gate insulating film facing the channel formation region is formed with a relatively small thickness. Accordingly, while preventing the current flowing through the channel is reduced, the gate - reduction in parasitic capacitance generated between the drain can be achieved, it is possible to reduce the gate charge Q g. In other words, without causing an increase in on-resistance R on, it is possible to reduce the gate charge Q g. As a result, the switching operation can be speeded up.

また、請求項２に記載のように、ゲート絶縁膜は、一定の膜厚を有するゲート酸化膜と、ゲート酸化膜を挟んで第１導電形層の表面に対向配置されたＬｏｗ−ｋ膜とを備えていてもよい。この場合、ゲート絶縁膜の誘電率が低減されるため、ゲート−ドレイン間に生じる寄生容量を一層低減することができる。その結果、ゲート電荷量Ｑｇをさらに低減することができる。 According to a second aspect of the present invention, the gate insulating film includes a gate oxide film having a constant thickness, and a low-k film disposed opposite to the surface of the first conductivity type layer with the gate oxide film interposed therebetween. May be provided. In this case, since the dielectric constant of the gate insulating film is reduced, the parasitic capacitance generated between the gate and the drain can be further reduced. As a result, it is possible to further reduce the gate charge Q g.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ型エピタキシャル層３が積層されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to the first embodiment of the present invention.
An N-type epitaxial layer 3 is stacked on an N + -type substrate 2 that forms the base of the semiconductor device 1.

Ｎ型エピタキシャル層３の表層部には、複数のＰ型のボディ領域４が選択的に形成されている。各ボディ領域４の表層部には、ボディ領域４の周縁との間に間隔を空けて、Ｎ＋型のソース領域７が形成されている。
Ｎ型エピタキシャル層３上には、ＳｉＯ２からなるゲート絶縁膜８が形成されている。ゲート絶縁膜８は、隣り合うボディ領域４間に跨って設けられ、その両端がソース領域７上に配置されている。また、ゲート絶縁膜８は、Ｎ型エピタキシャル層３と対向する部分の膜厚が、ボディ領域４およびソース領域７と対向する部分の膜厚と比較して厚く形成されている。これにより、ゲート絶縁膜８は、Ｎ型エピタキシャル層３と対向する部分に、残余の部分よりも盛り上がった形状の凸状部１１を備えている。 A plurality of P-type body regions 4 are selectively formed in the surface layer portion of the N-type epitaxial layer 3. In the surface layer portion of each body region 4, an N + -type source region 7 is formed with a space between the periphery of the body region 4.
A gate insulating film 8 made of SiO 2 is formed on the N-type epitaxial layer 3. The gate insulating film 8 is provided across the adjacent body regions 4, and both ends thereof are disposed on the source region 7. The gate insulating film 8 is formed so that the thickness of the portion facing the N-type epitaxial layer 3 is larger than the thickness of the portions facing the body region 4 and the source region 7. As a result, the gate insulating film 8 is provided with a convex portion 11 having a shape raised from the remaining portion at a portion facing the N-type epitaxial layer 3.

ゲート絶縁膜８上には、ポリシリコンからなるゲート電極９が形成されている。ゲート電極９は、両端がゲート絶縁膜８におけるチャネル形成領域５（ボディ領域４の周縁とソース領域７との間の領域）と対向する部分上に配置されており、中央部分が凸状部１１に乗り上げた形状に形成されている。また、ゲート電極９は、層間絶縁膜１０により覆われ
ている。 A gate electrode 9 made of polysilicon is formed on the gate insulating film 8. Both ends of the gate electrode 9 are arranged on a portion of the gate insulating film 8 facing the channel forming region 5 (region between the periphery of the body region 4 and the source region 7), and the central portion is a convex portion 11. It is formed in a shape that rides on. The gate electrode 9 is covered with an interlayer insulating film 10.

Ｎ＋型基板２の裏面（Ｎ型エピタキシャル層３が設けられている側と反対側の面）には、ドレイン電極（図示せず）が形成されている。
図２Ａ〜２Ｅは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２の表面に、Ｎ型エピタキシャル層３が形成される。 A drain electrode (not shown) is formed on the back surface of the N + -type substrate 2 (the surface opposite to the side on which the N-type epitaxial layer 3 is provided).
2A to 2E are schematic cross-sectional views showing the method of manufacturing the semiconductor device shown in FIG. 1 in the order of steps.
First, as shown in FIG. 2A, an N type epitaxial layer 3 is formed on the surface of an N + type substrate 2 by an epitaxial growth method.

その後、熱酸化処理が行われることにより、Ｎ型エピタキシャル層３上に、ＳｉＯ２膜（図示せず）が形成される。このＳｉＯ２膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図２Ｂに示すように、凸状部１１が形成される。
次いで、図２Ｃに示すように、熱酸化処理により、Ｎ型エピタキシャル層３の表面に、ＳｉＯ２膜が形成される。ＳｉＯ２膜は、凸状部１１と一体をなし、ゲート絶縁膜８を形成する。 Thereafter, a thermal oxidation process is performed to form a SiO 2 film (not shown) on the N-type epitaxial layer 3. This SiO 2 film is selectively removed by a known photolithography technique and etching technique. Thereby, as shown to FIG. 2B, the convex-shaped part 11 is formed.
Next, as shown in FIG. 2C, a SiO 2 film is formed on the surface of the N-type epitaxial layer 3 by thermal oxidation. The SiO 2 film is integrated with the convex portion 11 and forms the gate insulating film 8.

その後、プラズマＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、ゲート絶縁膜８上に、ポリシリコン膜（図示せず）が形成される。その後、このポリシリコン膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図２Ｄに示すように、ゲート電極９が形成される。
次いで、Ｐ型不純物（たとえば、ボロン）のイオンが、ゲート絶縁膜８の表面に対して斜めイオン注入されることにより、Ｎ型エピタキシャル層３の表層部に、ゲート電極９の下方まで入り込むようにＰ型層（図示せず）が形成される。その後、Ｐ型不純物のイオンがゲート絶縁膜８の表面に対して垂直に深く、濃くイオン注入される。これにより、図２Ｅに示すように、Ｎ型エピタキシャル層３の表層部に、Ｐ型のチャネル形成領域５を有するＰ＋型のボディ領域４が形成される。また、Ｎ型不純物（たとえば、ヒ素）のイオンが、ゲート絶縁膜８の表面に対して垂直に浅く、濃くイオン注入されることにより、ボディ領域４の表層部に、Ｎ＋型のソース領域７が形成される。 Thereafter, a polysilicon film (not shown) is formed on the gate insulating film 8 by plasma CVD (Chemical Vapor Deposition). Thereafter, the polysilicon film is selectively removed by a known photolithography technique and etching technique. As a result, the gate electrode 9 is formed as shown in FIG. 2D.
Next, ions of a P-type impurity (for example, boron) are obliquely ion-implanted with respect to the surface of the gate insulating film 8 so as to enter the surface layer portion of the N-type epitaxial layer 3 to below the gate electrode 9. A P-type layer (not shown) is formed. Thereafter, ions of P-type impurities are deeply and deeply ion-implanted perpendicular to the surface of the gate insulating film 8. As a result, as shown in FIG. 2E, a P + type body region 4 having a P type channel formation region 5 is formed in the surface layer portion of the N type epitaxial layer 3. Further, ions of an N-type impurity (for example, arsenic) are shallowly and deeply ion-implanted perpendicularly to the surface of the gate insulating film 8, whereby an N + -type source region 7 is formed in the surface layer portion of the body region 4. Is formed.

その後、ゲート絶縁膜８およびゲート電極９上に層間絶縁膜１０が形成され、ゲート絶縁膜８がパターニングされることにより、図１に示す半導体装置１が得られる。
以上のように、Ｎ型エピタキシャル層３の表層部には、Ｐ＋型のボディ領域４が形成されている。ボディ領域４の表層部には、Ｎ＋型のソース領域７がボディ領域４の周縁との間に間隔を空けて形成されている。Ｎ型エピタキシャル層３上には、ゲート絶縁膜８が、チャネル形成領域５の表面およびチャネル形成領域５の表面に隣接するＮ型エピタキシャル層３の表面に跨って形成されている。ゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート絶縁膜８は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。 Thereafter, an interlayer insulating film 10 is formed on the gate insulating film 8 and the gate electrode 9, and the gate insulating film 8 is patterned, whereby the semiconductor device 1 shown in FIG. 1 is obtained.
As described above, the P + type body region 4 is formed in the surface layer portion of the N type epitaxial layer 3. In the surface layer portion of the body region 4, an N + -type source region 7 is formed with a gap from the periphery of the body region 4. On the N type epitaxial layer 3, a gate insulating film 8 is formed across the surface of the channel forming region 5 and the surface of the N type epitaxial layer 3 adjacent to the surface of the channel forming region 5. A gate electrode 9 is provided on the gate insulating film 8. The gate insulating film 8 is formed such that the thickness of the portion facing the surface of the N-type epitaxial layer 3 is larger than the thickness of the portion facing the surface of the channel formation region 5.

このように、ゲート絶縁膜８におけるＮ型エピタキシャル層３と対向する部分を相対的に大きい膜厚に形成し、ゲート絶縁膜８におけるチャネル形成領域５と対向する部分を相対的に小さい膜厚に形成することにより、チャネルを流れる電流が小さくなるのを防止しつつ、ゲート（ゲート電極９）−ドレイン（Ｎ＋型基板２）間に生じる寄生容量の低減を図ることができ、ゲート電荷量Ｑｇを低減することができる。すなわち、オン抵抗Ｒｏｎの増大を生じることなく、ゲート電荷量Ｑｇを低減することができる。その結果、スイッチング動作を高速化することができる。 In this way, the portion of the gate insulating film 8 that faces the N-type epitaxial layer 3 is formed with a relatively large thickness, and the portion of the gate insulating film 8 that faces the channel formation region 5 has a relatively small thickness. As a result, it is possible to reduce the parasitic capacitance generated between the gate (gate electrode 9) and the drain (N + -type substrate 2) while preventing the current flowing through the channel from being reduced. g can be reduced. In other words, without causing an increase in on-resistance R on, it is possible to reduce the gate charge Q g. As a result, the switching operation can be speeded up.

図３は、本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図である。なお、図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この半導体装置２１では、Ｎ型エピタキシャル層３上に、ゲート絶縁膜２５が形成されている。ゲート絶縁膜２５は、ＳｉＯ２からなる酸化膜２２，２３と、Ｌｏｗ−ｋ膜材料からなる凸状部２４とを有している。酸化膜２２は、互いに隣り合うボディ領域４の間におけるＮ型エピタキシャル層３の表面と対向し、酸化膜２３は、チャネル形成領域５およびソース領域７の一部に対向している。凸状部２４は、酸化膜２２上に形成されている。これにより、ゲート絶縁膜２５は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５およびソース領域７と対向する部分の膜厚よりも大きく形成されている。Ｌｏｗ−ｋ膜材料としては、たとえば、ＳｉＯＣ（炭素が添加された酸化シリコン）やＳｉＯＦ（フッ素が添加された酸化シリコン）などを例示することができる。 FIG. 3 is a sectional view schematically showing the structure of a semiconductor device according to the second embodiment of the present invention. In FIG. 3, parts corresponding to the parts shown in FIG. 1 are denoted by the same reference numerals as those parts. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
In this semiconductor device 21, a gate insulating film 25 is formed on the N-type epitaxial layer 3. The gate insulating film 25 includes oxide films 22 and 23 made of SiO 2 and a convex portion 24 made of a low-k film material. Oxide film 22 faces the surface of N type epitaxial layer 3 between adjacent body regions 4, and oxide film 23 faces channel forming region 5 and part of source region 7. The convex portion 24 is formed on the oxide film 22. Thereby, the gate insulating film 25 is formed such that the thickness of the portion facing the surface of the N-type epitaxial layer 3 is larger than the thickness of the portions facing the channel formation region 5 and the source region 7. Examples of the low-k film material include SiOC (silicon oxide added with carbon) and SiOF (silicon oxide added with fluorine).

ゲート絶縁膜２５上には、ゲート電極９が形成されている。ゲート電極９は、両端が酸化膜２３におけるチャネル形成領域５と対向する部分上に配置され、中央部分が凸状部２４に乗り上げた形状に形成されている。
図４Ａ〜４Ｆは、図３に示す半導体装置の製造方法を工程順に示す模式的な断面図である。 A gate electrode 9 is formed on the gate insulating film 25. The gate electrode 9 is formed in a shape in which both ends are disposed on the portion of the oxide film 23 facing the channel formation region 5 and the central portion is on the convex portion 24.
4A to 4F are schematic cross-sectional views showing the method of manufacturing the semiconductor device shown in FIG. 3 in the order of steps.

まず、図４Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２の表面に、Ｎ型エピタキシャル層３が形成される。
その後、図４Ｂに示すように、熱酸化処理により、Ｎ型エピタキシャル層３上に、ＳｉＯ２からなる酸化膜２６が形成される。そして、ＣＶＤ法により、酸化膜２６上に、Ｌｏｗ−ｋ膜材料からなる低誘電率膜２７が形成される。 First, as shown in FIG. 4A, the N type epitaxial layer 3 is formed on the surface of the N + type substrate 2 by the epitaxial growth method.
Thereafter, as shown in FIG. 4B, an oxide film 26 made of SiO 2 is formed on the N-type epitaxial layer 3 by thermal oxidation. Then, a low dielectric constant film 27 made of a low-k film material is formed on the oxide film 26 by the CVD method.

次いで、酸化膜２６および低誘電率膜２７が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図４Ｃに示すように、Ｎ型エピタキシャル層３上に、酸化膜２２および凸状部２４が形成される。
その後、熱酸化処理により、Ｎ型エピタキシャル層３上に、酸化膜２３が形成される。これにより、図４Ｄに示すように、酸化膜２２，２３および凸状部２４からなるゲート絶縁膜２５が形成される。 Next, the oxide film 26 and the low dielectric constant film 27 are selectively removed by a known photolithography technique and etching technique. As a result, as shown in FIG. 4C, the oxide film 22 and the convex portion 24 are formed on the N-type epitaxial layer 3.
Thereafter, an oxide film 23 is formed on the N-type epitaxial layer 3 by thermal oxidation. As a result, as shown in FIG. 4D, a gate insulating film 25 including oxide films 22 and 23 and a convex portion 24 is formed.

次いで、プラズマＣＶＤ法により、ゲート絶縁膜２５上に、ポリシリコン膜（図示せず）が形成される。その後、このポリシリコン膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図４Ｅに示すように、ゲート電極９が形成される。
次いで、Ｐ型不純物（たとえば、ボロン）のイオンが、ゲート絶縁膜２５の表面に対して斜めイオン注入されることにより、Ｎ型エピタキシャル層３の表層部に、ゲート電極９の下方まで入り込むようにＰ型層（図示せず）が形成される。その後、Ｐ型不純物のイオンがゲート絶縁膜２５の表面に対して垂直に深く、濃くイオン注入される。これにより、図４Ｆに示すように、Ｎ型エピタキシャル層３の表層部に、Ｐ型のチャネル形成領域５を有するＰ＋型のボディ領域４が形成される。また、Ｎ型不純物（たとえば、ヒ素）のイオンが、ゲート絶縁膜２５の表面に対して垂直に浅く、濃くイオン注入されることにより、ボディ領域４の表層部に、Ｎ＋型のソース領域７が形成される。 Next, a polysilicon film (not shown) is formed on the gate insulating film 25 by plasma CVD. Thereafter, the polysilicon film is selectively removed by a known photolithography technique and etching technique. Thereby, as shown in FIG. 4E, the gate electrode 9 is formed.
Next, ions of P-type impurities (for example, boron) are obliquely ion-implanted with respect to the surface of the gate insulating film 25 so as to enter the surface layer portion of the N-type epitaxial layer 3 to below the gate electrode 9. A P-type layer (not shown) is formed. Thereafter, ions of P-type impurities are deeply and deeply ion-implanted perpendicular to the surface of the gate insulating film 25. As a result, as shown in FIG. 4F, a P + type body region 4 having a P type channel formation region 5 is formed in the surface layer portion of the N type epitaxial layer 3. Further, ions of an N-type impurity (for example, arsenic) are shallowly and deeply ion-implanted perpendicularly to the surface of the gate insulating film 25, whereby an N + -type source region 7 is formed in the surface layer portion of the body region 4. Is formed.

その後、ゲート絶縁膜２５およびゲート電極９上に層間絶縁膜１０が形成され、ゲート絶縁膜２５がパターニングされることにより、図３に示す半導体装置２１が得られる。
以上のように、ゲート絶縁膜２５は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。そのため、この構成によっても、図１に示す構成と同様の効果を得ることができる。 Thereafter, the interlayer insulating film 10 is formed on the gate insulating film 25 and the gate electrode 9, and the gate insulating film 25 is patterned, whereby the semiconductor device 21 shown in FIG. 3 is obtained.
As described above, the gate insulating film 25 is formed such that the thickness of the portion facing the surface of the N-type epitaxial layer 3 is larger than the thickness of the portion facing the surface of the channel formation region 5. Therefore, this configuration can provide the same effects as the configuration shown in FIG.

また、凸状部２４は、Ｌｏｗ−ｋ膜材料からなる。これにより、ゲート−ドレイン間の誘電率が低減されるため、ゲート−ドレイン間に生じる寄生容量を一層低減することができる。その結果、ゲート電荷量Ｑｇをさらに低減することができる。
図５は、本発明の第３の実施形態に係る半導体装置の構造を示す模式的な断面図である。なお、図５において、図１および図３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。 The convex portion 24 is made of a low-k film material. Thereby, since the dielectric constant between the gate and the drain is reduced, the parasitic capacitance generated between the gate and the drain can be further reduced. As a result, it is possible to further reduce the gate charge Q g.
FIG. 5 is a schematic cross-sectional view showing the structure of a semiconductor device according to the third embodiment of the present invention. In FIG. 5, parts corresponding to the parts shown in FIGS. 1 and 3 are denoted by the same reference numerals as those parts. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.

この半導体装置４１では、Ｎ型エピタキシャル層３上に、ゲート絶縁膜４４が形成されている。ゲート絶縁膜４４は、ＳｉＯ２からなるＬＯＣＯＳ膜４２と、ＳｉＯ２からなる酸化膜４３とを一体的に有している。ＬＯＣＯＳ膜４２は、隣り合うボディ領域４の間において、Ｎ型エピタキシャル層３の表層部から盛り上がった形状に形成されている。酸化膜４３は、ＬＯＣＯＳ膜４２の膜厚よりも小さい一定膜厚を有し、チャネル形成領域５およびソース領域７の一部に対向している。これにより、ゲート絶縁膜４４は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５およびソース領域７と対向する部分の膜厚よりも大きく形成されている。 In the semiconductor device 41, a gate insulating film 44 is formed on the N type epitaxial layer 3. The gate insulating film 44, the LOCOS film 42 made of SiO 2, integrally has a oxide film 43 made of SiO 2. The LOCOS film 42 is formed in a shape rising from the surface layer portion of the N-type epitaxial layer 3 between the adjacent body regions 4. The oxide film 43 has a constant film thickness smaller than the film thickness of the LOCOS film 42, and faces part of the channel formation region 5 and the source region 7. Thereby, the gate insulating film 44 is formed such that the thickness of the portion facing the surface of the N-type epitaxial layer 3 is larger than the thickness of the portions facing the channel formation region 5 and the source region 7.

ゲート絶縁膜４４上には、ゲート電極９が形成されている。ゲート電極９は、両端が酸化膜４３におけるチャネル形成領域５の表面と対向する部分上に配置され、中央部分がＬＯＣＯＳ膜４２に乗り上げた形状に形成されている。
図６Ａ〜６Ｆは、図５に示す半導体装置の製造方法を工程順に示す模式的な断面図である。 A gate electrode 9 is formed on the gate insulating film 44. The gate electrode 9 is formed in a shape in which both ends are disposed on the portion of the oxide film 43 facing the surface of the channel formation region 5 and the center portion is on the LOCOS film 42.
6A to 6F are schematic cross-sectional views showing the method of manufacturing the semiconductor device shown in FIG. 5 in the order of steps.

まず、図６Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２の表面にＮ型エピタキシャル層３が形成される。
その後、ＣＶＤ法により、Ｎ型エピタキシャル層３上に、ＳｉＯ２からなる酸化膜４５およびＳｉＮ（窒化シリコン）からなる保護膜４６がＮ型エピタキシャル層３側からこの順に積層される。次いで、保護膜４６上に、ＬＯＣＯＳ膜４２が形成されるべき部分にのみ開口を有するレジスト（図示せず）が形成される。このレジストをマスクとして保護膜４６および酸化膜４５がエッチングされることにより、図６Ｂに示すように、Ｎ型エピタキシャル層３の一部を露出させる開口４７が形成される。開口４７の形成後、レジストは除去される。 First, as shown in FIG. 6A, the N type epitaxial layer 3 is formed on the surface of the N + type substrate 2 by the epitaxial growth method.
Thereafter, an oxide film 45 made of SiO 2 and a protective film 46 made of SiN (silicon nitride) are stacked in this order from the N-type epitaxial layer 3 side on the N-type epitaxial layer 3 by CVD. Next, a resist (not shown) having an opening only on a portion where the LOCOS film 42 is to be formed is formed on the protective film 46. By etching the protective film 46 and the oxide film 45 using this resist as a mask, an opening 47 exposing a part of the N-type epitaxial layer 3 is formed as shown in FIG. 6B. After the opening 47 is formed, the resist is removed.

次いで、図６Ｃに示すように、熱酸化処理により、開口４７から露出するＮ型エピタキシャル層３の表層部に、ＬＯＣＯＳ膜４２が形成される。
ＬＯＣＯＳ膜４２の形成後、保護膜４６および酸化膜４５が除去される。そして、熱酸化処理により、図６Ｄに示すように、Ｎ型エピタキシャル層３の表面に、酸化膜４３が形成される。これにより、ゲート絶縁膜４４が形成される。 Next, as shown in FIG. 6C, a LOCOS film 42 is formed on the surface layer portion of the N-type epitaxial layer 3 exposed from the opening 47 by thermal oxidation.
After the formation of the LOCOS film 42, the protective film 46 and the oxide film 45 are removed. Then, as shown in FIG. 6D, an oxide film 43 is formed on the surface of the N type epitaxial layer 3 by the thermal oxidation treatment. Thereby, the gate insulating film 44 is formed.

次いで、プラズマＣＶＤ法により、ゲート絶縁膜４４上に、ポリシリコン膜（図示せず）が形成される。その後、このポリシリコン膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図６Ｅに示すように、ゲート電極９が形成される。
次いで、Ｐ型不純物（たとえば、ボロン）のイオンが、ゲート絶縁膜４４の表面に対して斜めイオン注入されることにより、Ｎ型エピタキシャル層３の表層部に、ゲート電極９の下方まで入り込むようにＰ型層（図示せず）が形成される。その後、Ｐ型不純物のイオンがゲート絶縁膜４４の表面に対して垂直に深く、濃くイオン注入される。これにより、図６Ｆに示すように、Ｎ型エピタキシャル層３の表層部に、Ｐ型のチャネル形成領域５を有するＰ＋型のボディ領域４が形成される。また、Ｎ型不純物（たとえば、ヒ素）のイオンが、ゲート絶縁膜４４の表面に対して垂直に浅く、濃くイオン注入されることにより、ボディ領域４の表層部に、Ｎ＋型のソース領域７が形成される。 Next, a polysilicon film (not shown) is formed on the gate insulating film 44 by plasma CVD. Thereafter, the polysilicon film is selectively removed by a known photolithography technique and etching technique. As a result, the gate electrode 9 is formed as shown in FIG. 6E.
Next, ions of P-type impurities (for example, boron) are obliquely ion-implanted with respect to the surface of the gate insulating film 44 so as to enter the surface layer portion of the N-type epitaxial layer 3 to below the gate electrode 9. A P-type layer (not shown) is formed. Thereafter, ions of P-type impurities are deeply and deeply ion-implanted perpendicular to the surface of the gate insulating film 44. Thereby, as shown in FIG. 6F, a P + type body region 4 having a P type channel formation region 5 is formed in the surface layer portion of the N type epitaxial layer 3. Further, ions of an N-type impurity (for example, arsenic) are shallowly and deeply ion-implanted perpendicularly to the surface of the gate insulating film 44, whereby an N + -type source region 7 is formed in the surface layer portion of the body region 4. Is formed.

その後、ゲート絶縁膜４４およびゲート電極９上に層間絶縁膜１０が形成され、ゲート絶縁膜４４がパターニングされることにより、図５に示す半導体装置４１が得られる。
以上のように、ゲート絶縁膜４４は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。そのため、この構成によっても、図１に示す構成と同様の効果を得ることができる。 Thereafter, the interlayer insulating film 10 is formed on the gate insulating film 44 and the gate electrode 9, and the gate insulating film 44 is patterned, whereby the semiconductor device 41 shown in FIG. 5 is obtained.
As described above, the gate insulating film 44 is formed such that the thickness of the portion facing the surface of the N-type epitaxial layer 3 is larger than the thickness of the portion facing the surface of the channel formation region 5. Therefore, this configuration can provide the same effects as the configuration shown in FIG.

以上、本発明の３つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、第２の実施形態では、凸状部２４がＬｏｗ−ｋ膜材料からなるとしたが、ＳｉＯ２よりも誘電率の低い材料から形成されていればよく、たとえば、有機Ｌｏｗ−ｋ膜から形成されていてもよい。
また、第３の実施形態では、ＬＯＣＯＳ膜４２の形成に続いて酸化膜４３を形成するとしたが、ＬＯＣＯＳ膜４２の形成後、ＬＯＣＯＳ膜４２およびＮ型エピタキシャル層３上に犠牲酸化膜（図示せず）を形成し、この犠牲酸化膜を除去した後に、酸化膜４３を形成してもよい。 As mentioned above, although three embodiment of this invention was described, this invention can also be implemented with another form. For example, in the second embodiment, the convex portion 24 is made of a low-k film material, but may be made of a material having a dielectric constant lower than that of SiO 2 , for example, an organic low-k film. May be.
In the third embodiment, the oxide film 43 is formed following the formation of the LOCOS film 42. However, after the LOCOS film 42 is formed, a sacrificial oxide film (not shown) is formed on the LOCOS film 42 and the N-type epitaxial layer 3. ) And removing the sacrificial oxide film, the oxide film 43 may be formed.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。1 is a schematic cross-sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention. 図１に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 7 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2A. 図２Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2B. 図２Ｃの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2C. 図２Ｄの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2D. 本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図３に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 4 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 3. 図４Ａの次の工程を示す模式的な断面図である。FIG. 4B is a schematic cross-sectional view showing the next step of FIG. 4A. 図４Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 4B. 図４Ｃの次の工程を示す模式的な断面図である。FIG. 4D is a schematic sectional view showing a step subsequent to FIG. 4C. 図４Ｄの次の工程を示す模式的な断面図である。FIG. 4D is a schematic cross-sectional view showing a step subsequent to FIG. 4D. 図４Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 4E. 本発明の第３の実施形態に係る半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the semiconductor device which concerns on the 3rd Embodiment of this invention. 図５に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 6 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 5. 図６Ａの次の工程を示す模式的な断面図である。FIG. 6B is a schematic cross-sectional view showing the next step of FIG. 6A. 図６Ｂの次の工程を示す模式的な断面図である。FIG. 6B is a schematic cross-sectional view showing the next step of FIG. 6B. 図６Ｃの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6C. 図６Ｄの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6D. 図６Ｅの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6E. 従来の半導体装置の構造を示す模式的な断面図である。It is typical sectional drawing which shows the structure of the conventional semiconductor device.

符号の説明Explanation of symbols

１ 半導体装置
３ Ｎ型エピタキシャル層（第１導電型層）
４ ボディ領域
５ チャネル形成領域
７ ソース領域
８ ゲート絶縁膜
９ ゲート電極
２１ 半導体装置
２２ 酸化膜（ゲート酸化膜）
２３ 酸化膜（ゲート酸化膜）
２４ 凸状部（Ｌｏｗ−ｋ膜）
２５ ゲート絶縁膜
４１ 半導体装置
４４ ゲート絶縁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor device 3 N type epitaxial layer (1st conductivity type layer)
4 Body region 5 Channel forming region 7 Source region 8 Gate insulating film 9 Gate electrode 21 Semiconductor device 22 Oxide film (gate oxide film)
23 Oxide film (Gate oxide film)
24 Convex part (Low-k film)
25 Gate Insulating Film 41 Semiconductor Device 44 Gate Insulating Film

Claims (2)

第１導電型層と、
前記第１導電型層の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域の表層部に、前記ボディ領域の周縁との間に間隔を空けて形成された前記第１導電型のソース領域と、
前記第１導電型層上に、前記ボディ領域の周縁と前記ソース領域との間のチャネル形成領域の表面および当該チャネル形成領域の表面に隣接する前記第１導電型層の表面とに跨って設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ゲート絶縁膜は、前記第１導電型層の表面と対向する部分の膜厚が、前記チャネル形成領域の表面と対向する部分の膜厚よりも大きく形成されている、半導体装置。 A first conductivity type layer;
A second conductivity type body region formed in a surface layer portion of the first conductivity type layer;
A source region of the first conductivity type formed in a surface layer portion of the body region with a gap between the periphery of the body region;
Provided on the first conductivity type layer across the surface of the channel formation region between the periphery of the body region and the source region and the surface of the first conductivity type layer adjacent to the surface of the channel formation region A gate insulating film,
A gate electrode provided on the gate insulating film,
The gate insulating film is a semiconductor device, wherein a thickness of a portion facing the surface of the first conductivity type layer is larger than a thickness of a portion facing the surface of the channel formation region. 前記ゲート絶縁膜は、一定の膜厚を有するゲート酸化膜と、前記ゲート酸化膜を挟んで前記第１導電形層の表面に対向配置されたＬｏｗ−ｋ膜とを備えている、請求項１に記載の半導体装置。   2. The gate insulating film includes a gate oxide film having a certain thickness and a low-k film disposed opposite to the surface of the first conductivity type layer with the gate oxide film interposed therebetween. A semiconductor device according to 1.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011160591A1 (en) * 2010-06-25 2011-12-29 无锡华润上华半导体有限公司 Vdmos device and manufacturing method thereof
WO2012072020A1 (en) * 2010-11-29 2012-06-07 Csmc Technologies Fab1 Co., Ltd. Metal-oxide-semiconductor field-effect transistor (mosfet) and method for fabricating the same
CN104966735A (en) * 2015-05-26 2015-10-07 株洲南车时代电气股份有限公司 Silicon carbide MOSFET device and preparation method thereof
CN110429134A (en) * 2019-08-02 2019-11-08 扬州国扬电子有限公司 A kind of IGBT device and preparation method with asymmetric primitive unit cell
US10700193B2 (en) 2018-11-01 2020-06-30 Samsung Electronics Co., Ltd. Power device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5736855A (en) * 1980-04-14 1982-02-27 Suupaatetsukusu Inc
JPH065864A (en) * 1992-06-23 1994-01-14 Shindengen Electric Mfg Co Ltd Insulated gate field effect transistor and its production
JPH07221294A (en) * 1994-01-27 1995-08-18 Sanyo Electric Co Ltd Manufacture of insulated-gate semiconductor device
JP2002289851A (en) * 2001-01-26 2002-10-04 Chartered Semiconductor Mfg Ltd Method for forming transistor gate dielectric having high dielectric constant region and low dielectric constant region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5736855A (en) * 1980-04-14 1982-02-27 Suupaatetsukusu Inc
JPH065864A (en) * 1992-06-23 1994-01-14 Shindengen Electric Mfg Co Ltd Insulated gate field effect transistor and its production
JPH07221294A (en) * 1994-01-27 1995-08-18 Sanyo Electric Co Ltd Manufacture of insulated-gate semiconductor device
JP2002289851A (en) * 2001-01-26 2002-10-04 Chartered Semiconductor Mfg Ltd Method for forming transistor gate dielectric having high dielectric constant region and low dielectric constant region

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011160591A1 (en) * 2010-06-25 2011-12-29 无锡华润上华半导体有限公司 Vdmos device and manufacturing method thereof
WO2012072020A1 (en) * 2010-11-29 2012-06-07 Csmc Technologies Fab1 Co., Ltd. Metal-oxide-semiconductor field-effect transistor (mosfet) and method for fabricating the same
CN104966735A (en) * 2015-05-26 2015-10-07 株洲南车时代电气股份有限公司 Silicon carbide MOSFET device and preparation method thereof
US10700193B2 (en) 2018-11-01 2020-06-30 Samsung Electronics Co., Ltd. Power device
CN110429134A (en) * 2019-08-02 2019-11-08 扬州国扬电子有限公司 A kind of IGBT device and preparation method with asymmetric primitive unit cell

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