JP2008311663A - メモリ素子 - Google Patents

Abstract

【課題】メモリ素子を提供する。
【解決手段】メモリ素子において、第１電極と第２電極との間に形成され、多重抵抗特性により情報を保存するメモリ抵抗体及び、そのメモリ抵抗体に印加される電流を制御するスイッチ構造体を備える抵抗性メモリ素子において、メモリ抵抗体のメモリ領域とスイッチ構造体のスイッチ領域とは相異なるメモリ素子。
【選択図】図１

Description

本発明はメモリ素子に係り、より詳細には、安定したスイッチング電流を確保するためにスイッチ領域とメモリ領域との相異なるメモリ素子に関する。

半導体メモリアレイは、回路的に連結された数多くの単位メモリセルを備える。代表的な半導体メモリ素子であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は一つのスイッチと一つのキャパシタとで構成され、集積度が高くて動作速度が速いという長所を持っている。しかし、ＤＲＡＭは不揮発性メモリ素子であり、電源が消えた後には保存されたデータがいずれも消えてしまう短所がある。これに対し、不揮発性メモリは電源が消えた後にも保存されたデータが保存されうる。不揮発性メモリ素子の代表的なものとしては、フラッシュメモリを挙げることができる。しかし、フラッシュメモリはＤＲＡＭに比べて集積度が低くて動作速度が遅いという短所がある。

不揮発性メモリ素子には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。

一般的なメモリは、下部電極上に形成されたスイッチ構造体、例えば、ダイオードを備え、ダイオードの上部にメモリ抵抗体及び上部電極が順次に形成された構造を持っている。下部電極及び上部電極は通例的な半導体素子に使われる伝導性物質で形成できる。メモリ抵抗体は、情報を保存することができる物質で形成される。例えば、抵抗性メモリ素子の場合、遷移金属酸化物をメモリ抵抗体として使用する。メモリ抵抗体の抵抗状態を変換するためには所定のスイッチング電流が必要であり、安定したスイッチング電流を確保することはメモリ素子の設計時に非常に重要な要素である。

本発明では、メモリ素子の駆動時に必要なスイッチング電流を安定的に確保することができる新たな構造のメモリ素子及びその製造方法を提供することを目的とする。

本発明では、第１電極及び第２電極と、前記第１電極と第２電極との間に形成されたメモリ抵抗体及び前記メモリ抵抗体に印加される電流を制御するスイッチ構造体と、を備えるメモリ素子において、前記メモリ抵抗体のメモリ領域と前記スイッチ構造体のスイッチ領域とは相異なるメモリ素子を提供する。

本発明において、前記スイッチ領域が前記メモリ領域よりさらに大きい。

本発明において、前記メモリ抵抗体と前記スイッチ構造体との間に形成された中間電極をさらに備え、前記スイッチ構造体と第１電極及び中間電極が重なる領域が前記スイッチ領域であり、前記メモリ抵抗体と中間電極及び第２電極が重なる領域が前記メモリ領域である。

本発明において、前記中間電極上にメモリ抵抗体との接触のためのコンタクトプラグが中間電極と一体に形成されている。

本発明において、前記コンタクトプラグは、前記中間電極より狭い幅を持つ。

本発明において、前記抵抗体が中間電極上に形成されたコンタクトホールの内部に形成されている。

本発明において、前記スイッチ構造体は、ダイオード構造体、バリスタまたはしきいスイッチング素子で形成されている。

本発明において、前記ダイオード構造体は、ｎ型酸化物層とｐ型酸化物層との二重層構造である。

本発明において、前記メモリ抵抗体は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物、Ｃｕ酸化物、Ｆｅ酸化物またはＮｂ酸化物またはこれらの化合物である。

本発明において、前記メモリ抵抗体はＯＴＰ物質を含む。

また本発明では、第１方向に形成された第１電極、前記第１電極と交差する第２方向に形成された第２電極、前記第１電極と前記第２電極との間に形成されたものであり、多重抵抗特性により情報を保存する第１メモリ抵抗体及び前記第１メモリ抵抗体に印加される電流を制御する第１スイッチ構造体を備える抵抗性メモリアレイにおいて、前記第１メモリ抵抗体のメモリ領域及び前記第１スイッチ構造体のスイッチ領域が相異なるメモリアレイを提供する。

本発明において、前記第２電極と交差するように形成された第３電極と、前記第２電極と前記第３電極との間に形成されたものであり、多重抵抗特性により情報を保存する第２メモリ抵抗体及び前記メモリ抵抗体に印加される電流を制御する第２スイッチ構造体と、を備えて多重層構造を形成し、前記第２メモリ抵抗体のメモリ領域及び前記第２スイッチ構造体のスイッチ領域が相異なるメモリアレイを提供する。

本発明によれば、結果的にメモリ領域の面積を減少させるか、スイッチ領域を大きく形成して低い電流密度のスイッチを使用できる。結果的に本発明の実施形態によるメモリ素子の場合、スイッチ領域とメモリ領域との面積比を任意に調節することによって集積度に影響を及ぼさずに安定したスイッチング電流を得ることができる。

以下、添付した図面を参照して本発明の実施形態によるメモリ素子について詳細に説明する。各図面に図示された層または領域の厚さ及び幅は説明のために誇張して図示したことに注意せねばならない。

図１は、本発明の第１実施形態によるメモリ素子を示す断面図である。

図１を参照すれば、第１電極１１上にスイッチ構造体１２及び中間電極１３が順次に形成されている。中間電極１３上には抵抗特性により情報を保存するメモリ抵抗体１４が形成されており、中間電極１３及びメモリ抵抗体１４は、中間電極１３と一体に形成されたコンタクトプラグＰを通じて連結されている。コンタクトプラグＰの両側面には絶縁層１６が形成されている。メモリ抵抗体１４上には第２電極１５が形成されている。本発明の第１実施形態によれば、メモリ抵抗体１４領域とスイッチ構造体１２領域とは互いに異なって形成されている。すなわち、本発明の第１実施形態によるメモリ素子において、スイッチ構造体１２と第１電極１１及び中間電極１３との重なる領域の面積は、中間電極１３のコンタクトプラグＰとメモリ抵抗体１４及び第２電極１５との重なる領域の面積よりさらに大きい構造である。各層を構成する物質については後述する。

図２Ａは、本発明の第１実施形態によるメモリ素子のアレイ構造を簡単な形態で示す平面図である。図２Ｂは、図２ＡのラインＬ−Ｌ’の断面図である。
図２Ａ及び図２Ｂを参照すれば、互いに平行して絶縁されるように形成された複数の第１電極１１上に、第１電極１１と交差する複数の第２電極１５が形成されている。第１電極１１と第２電極１５との間には、スイッチ構造体１２、中間電極１３及び多重抵抗特性により情報を保存するメモリ抵抗体１４が形成されている。ここで部材符号Ｓは、スイッチ領域であり、スイッチ構造体１２と第１電極１１及び中間電極１３とが重なる領域を示すものであり、部材符号Ｍは、メモリ領域であり、中間電極１３、メモリ抵抗体１４及び第２電極１５が重なる領域を示すものである。

図２Ｃは、前述した図２Ｂに示した本発明の第１実施形態によるアレイ構造より集積度をさらに向上させた他の実施形態によるメモリ素子のアレイ構造を示すものである。該当実施形態によるメモリ素子はスイッチ領域Ｓの面積を増大させて、従来の抵抗性メモリ素子に比べて低い動作電圧で高いスイッチング電流を得ることができて、消費電力を減少させることができる。

図１に示す本発明の第１実施形態によるメモリ素子の製造方法について説明すれば、次の通りである。まず、第１電極１１を形成した後、その上部に、たとえばｎ型酸化物層とｐ型酸化物層との二重層を形成してスイッチ１２を形成する。スイッチ１２上に伝導性物質を塗布した後、コンタクトプラグＰ形態の突出部を持つ中間電極１３を形成する。中間電極１３及びコンタクトプラグＰの両側部に絶縁物質を塗布して絶縁層１６を形成する。中間電極１３とコンタクトプラグＰとを一体型に形成でき、選択的に中間電極１３上に絶縁層１６を形成した後、絶縁層１６の一領域にホールを形成し、その内部に伝導性物質を充填させてコンタクトプラグＰを形成できる。コンタクトプラグＰ及び絶縁層１６の上部に、たとえば遷移金属酸化物などの抵抗変換物質を塗布してメモリ抵抗体１４を形成する。そして、メモリ抵抗体１４上に伝導性物質を塗布して第２電極１５を形成する。

図３は、本発明の第２実施形態によるメモリ素子を示す断面図である。

図３を参照すれば、第１電極３１上にスイッチ構造体３２及び中間電極３３が順次に形成されている。中間電極３３上には、中間電極３３より狭い幅を持つメモリ抵抗体３４及び第２電極３５が形成されている。本発明の第２実施形態によれば、中間電極３３を中心にスイッチ構造体３２及びメモリ抵抗体３４は、スイッチ領域及びメモリ領域が相異なる構造をもつ。さらに具体的には、スイッチ構造体３２と第１電極３１及び中間電極３３とが重なる領域の面積は、中間電極３３がメモリ抵抗体３４及び第２電極３５と重なる領域の面積よりさらに大きい構造である。

図４Ａは、本発明の第３実施形態によるメモリ素子を示す断面図である。図４Ｂは、本発明の第３実施形態によるメモリ素子のアレイ構造を示す平面図である。

図４Ａを参照すれば、第１電極４１上にスイッチ構造体４２及び中間電極４３が順次に形成されている。中間電極４３上には絶縁層４６が形成されており、絶縁層４６のコンタクトホール内には、中間電極４３より狭い幅を持つメモリ抵抗体４４が形成されている。メモリ抵抗体４４及び絶縁層４６上には第２電極４５が形成されている。本発明の第３実施形態によれば、中間電極４３を中心にスイッチ構造体４２領域とメモリ抵抗体４４領域とは相異なる構造を持ち、スイッチ構造体４２と第１電極４１及び中間電極４３とが重なる領域の面積は、中間電極４３がメモリ抵抗体４４及び第２電極４５と重なる領域の面積よりさらに大きい構造である。図４Ｂを参照すれば、メモリ抵抗体領域Ｍがスイッチ領域Ｓよりはるかに小さいということが分かる。

図４Ａに示した本発明の第３実施形態によるメモリ素子の製造方法を説明すれば、次の通りである。まず、第１電極４１を形成した後、その上部にスイッチ４２を形成する。スイッチ４２は、例えばｎ型酸化物層とｐ型酸化物層との二重層を含むダイオード構造で形成できる。スイッチ構造体４２の上部に中間電極４３を形成した後、中間電極４３の上部に絶縁層４６を形成する。そして、絶縁層４６の一領域に中間電極４３の一部を露出させるホールを形成する。ホールの内部に抵抗変換物質を塗布してメモリ抵抗体４４を形成させる。そして、メモリ抵抗体４４及び絶縁層４６上に伝導性物質を塗布して上部電極４５を形成させる。

図５Ａは、本発明の第４実施形態によるメモリ素子を示す斜視図である。

図５Ａを参照すれば、第１電極５１上に抵抗特性により情報を保存するメモリ抵抗体５２が形成されており、メモリ抵抗体５２上には中間電極５３が形成されており、中間電極５３上にはスイッチ構造体５４が形成されている。スイッチ５４上には第２電極５５が形成されている。スイッチ構造体５４は、第１酸化物層５４ａ及び第２酸化物層５４ｂが積層された構造を持っている。選択的にメモリ抵抗体５２とスイッチ構造体５４との位置を入れ替えて形成できる。第１酸化層５４ａ及び第２酸化層５４ｂは、ｎ型またはｐ型酸化物で形成されたものでありうる。本発明の第４実施形態によれば、中間電極５３を中心にメモリ抵抗体５２領域とスイッチ構造体５４領域とは相異なる関係を持ち、メモリ抵抗体５２領域がスイッチ構造体５４領域に比べて相対的に小さく形成されている。図示されていないが、第１電極５１及びメモリ抵抗体５２の側部には絶縁層が形成される。

図５Ｂは、本発明の第４実施形態によるメモリ素子のアレイ構造を示す平面図である。図５Ｂを参照すれば、第１方向に形成された第１電極５１及び第２方向に形成された第２電極５５が形成されている。図５Ｂには示されていないが、第１電極５１と第２電極５５との間には図５Ａに示したメモリ抵抗体５２、中間電極５３及びスイッチ構造体５４が形成されている。そして、第１電極５１、メモリ抵抗体５２、中間電極５３及びスイッチ構造体５４の側部には絶縁層５０が形成されている。

図５Ａ及び図５Ｂを参照すれば、メモリ抵抗体５２が第１電極５１及び中間電極５３と重なる領域をメモリ領域Ｍと定義し、スイッチ構造体５４が中間電極５３及び第２電極５５と重なる領域をスイッチ領域Ｓと定義すれば、スイッチ領域Ｓの面積がメモリ領域Ｍの面積より大きいということが分かる。また、中間電極５３を中心に中間電極５３の両側のメモリ領域Ｍとスイッチ領域Ｓとが相異なるということが分かる。

本発明の実施形態によるメモリは多重アレイ構造で形成できる。図６は、本発明の第４実施形態によるメモリ素子を２層構造で示した斜視図である。図６を参照すれば、第１方向に複数の第１電極５１が形成されており、第１電極５１上にはメモリ抵抗体５２、中間電極５３及びスイッチ構造体５４が順次に形成されている。そして、スイッチ構造体５４上には、前記第１電極５１と交差する第２方向に形成された第２電極５５が順次に形成されている。スイッチ構造体５４は二つの酸化物層５４ａ、５４ｂを備えるダイオードでありうる。第２電極５５上にはまた、スイッチ構造体５６、中間電極５７、メモリ抵抗体５８及び第３電極５９が形成されている。スイッチ構造体５６は、二つの酸化物層５６ａ、５６ｂが積層されたダイオードでありうる。第２電極５５は、上下部のスイッチ構造体５４、５６を駆動できる共通電極でありうる。図６では、２層アレイ構造を示したが、第３電極５９上にメモリ抵抗体、中間電極、スイッチ構造体及び上部電極を形成することによって３層以上の多重メモリアレイの具現ができる。

本発明の第１、２、３及び第４実施形態によるメモリ素子の各層を構成する物質を説明すれば、次の通りである。

本発明の実施形態によるメモリ素子で使用する電極、すなわち、第１電極１１、３１、４１、５１、第２電極１５、３５、４５、５５及び第３電極５９は一般的な半導体素子に使われる電極物質を使用できる。例えば、Ａｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉまたは伝導性金属酸化物などを使用できる。本発明において、第１電極１１、３１、４１、５１及び第２電極１５、３５、４５、５５の名称は便宜的なものであり、相互に変えて使用できる。

中間電極１３、３３、４３、５３、５７は、メモリ抵抗体１４、３４、４４、５２、５８及びスイッチ構造体１２、３２、４２、５４、５６を電気的に連結するために形成されたものである。もし、中間電極１３、３３、４３、５３、５７がなければ、スイッチ構造体１２、３２、４２、５４、５６が抵抗体のように作用してメモリ素子の駆動に問題が発生しうる。例えば、スイッチ構造体１２、３２、４２、５４、５６をダイオードで形成する場合、中間電極１３、３３、４３、５３、５７がなければ、メモリ抵抗体１４、３４、４４、５２、５８がセット動作になる時、スイッチ構造体１２、３２、４２、５４、５６が損傷され、整流特性をなくす恐れがある。中間電極１３、３３、４３、５３、５７は、例えばＡｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉまたは伝導性金属酸化物などで形成できる。

スイッチ構造体１２、３２、４２、５４、５６は、ダイオード、バリスタまたはしきいスイッチング素子などの非オーム構造体で形成できる。スイッチ構造体１２、３２、４２、５４をダイオードで形成する場合、ｎ型半導体層とｐ型半導体層との二重層構造、またはｎ型酸化物層とｐ型酸化物層との二重層構造で形成できる。例えば、スイッチ構造体１２、３２、４２、５４はＣｕＯのようなｐ型酸化物層とＩｎＺｎＯのようなｎ型酸化物層とが順次に積層された構造で形成されるか、ＮｉＯのようなｐ型酸化物層とＴｉＯ_２のようなｎ型酸化物層が順次に積層された構造で形成できる。ＣｕＯの場合、自然的に発生したＣｕ欠乏によって、Ｃｕと結合していないＯ_２ ⁻がドナーとして作用してｐ型半導体物質になりうる。ＩｎＺｎＯの場合、自然的に発生したＺｎ間隙及びＯ空孔により、格子の外に存在するか、Ｏと結合していないＺｎ^２＋がアクセプターとして作用してｎ型半導体になりうる。結晶質酸化物や常温で容易に形成される非晶質酸化物でスイッチ構造体１２、３２、４２、５４を形成できる。シリコンダイオードの場合、約８００℃の高温工程が必要であり、高温工程によって電極とメモリ抵抗体などの劣化問題が発生しうるが、酸化物ダイオードの場合、３００℃または４００℃以下の低温で形成できる。

絶縁層１６、４６、５０は、一般的な絶縁物質で形成でき、例えば、Ｓｉ酸化物、Ｓｉ窒化物などを使用できる。

メモリ抵抗体１４、３４、４４、５２、５８は、抵抗性メモリ素子に使われる抵抗変換物質で形成されたものでありうる。ここで、抵抗変換物質は、電流の印加によって２種以上の抵抗特性を持つものである。具体的に遷移金属酸化物（ＴＭＯ：Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ）であるＮｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物、Ｃｕ酸化物、Ｆｅ酸化物、Ｎｂ酸化物またはこれらの化合物がある。このように形成された場合、本発明の実施形態によるメモリ素子はメモリ抵抗体が高抵抗状態から低抵抗状態に、または低抵抗状態から高抵抗状態に可逆的に書換え可能なメモリ装置である。また、本発明の実施形態によるメモリ素子は、ＯＴＰ（Ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）物質を含むメモリ装置でありうる。例えば、メモリ抵抗体は、高抵抗状態から低抵抗状態に不可逆的に変換されるアンチヒューズを備えることができる。具体的に、高抵抗性多結晶シリコン薄膜アンチヒューズをメモリ抵抗体として使用する場合、プログラミング動作は不可逆性であり、１回に限ってプログラミングできる。前記アンチヒューズはポリシリコン、シリコン酸化物またはシリコン窒化物などで形成されたものでありうる。

本発明の実施形態によるメモリ素子は、ＣＶＤ、ＰＶＤまたはＡＬＤなどの半導体工程技術を利用して製造できる。

図７は、上下部電極をＰｔで形成させ、ＴｉＯ_２層（２０ｎｍ）及びＮｉＯ層（２０ｎｍ）を備えるダイオード構造体をスイッチ構造体とし、面積を異ならせて４種の試片を形成した後、各試片に対して電気的特性を調べた結果を示すグラフである。

図７を参照すれば、ダイオード試片の面積が増大するほど同じ印加電圧に対する電流値が増加することが確認できる。

図８は、スイッチ領域の面積の異なる二つの抵抗性メモリ素子を形成した後、各素子に対して電圧を印加して電流値を測定した結果を示すグラフである。具体的に第１電極上にダイオードを形成し、ダイオード上に中間電極及びＮｉ酸化物で形成されたメモリ抵抗体を形成した後、その上部に第２電極を形成した。ここで、第１、２電極及び中間電極はＰｔで形成させ、スイッチ構造体をＴｉＯ_２及びＮｉＯの酸化物ダイオードで形成した。相異なるダイオード面積（５０μｍ＊５０μｍ、３０μｍ＊３０μｍ）を持つように二つの抵抗性メモリ素子を形成した後、それぞれの抵抗性メモリ素子に対して電圧を印加して流れる電流値を測定した。

図８を参照すれば、抵抗性メモリ素子の動作特性を示すということが分かる。同じリセット電流値（約１０^−１ｍＡ）を得るために必要な電圧の大きさは、ダイオード領域の広い抵抗性メモリ素子（５０μｍ＊５０μｍ）がダイオード面積の小さな抵抗性メモリ素子（３０μｍ＊３０μｍ）より小さいことが確認できる。したがって、本発明の実施形態による抵抗性メモリ素子はメモリ抵抗体の面積を減少させるか、スイッチ領域の面積を増大させることによって低い電圧で駆動することが分かる。

図９は、スイッチ領域の面積によって素子に供給できる電流値を示すグラフである。図９のグラフで、横軸はスイッチ領域の面積（μｍ^２）を表し、縦軸はスイッチから供給する電流値Ａを表す。そして、斜線は、スイッチ領域の面積による電流値を供給するための電流密度値（Ａ／ｃｍ^２）を表したものである。

図９を参照すれば、例えば、スイッチ領域Ｓの一辺の長さが１００ｎｍである方形構造である場合、その面積が１０^−２μｍ^２である。抵抗性メモリ素子のリセット電流が１０^−４Ａならば、スイッチングのためには、電流密度は１０^６Ａ／ｃｍ^２程度にならねばならない（Ａ）。しかし、スイッチのコンタクト領域を大きく形成して、スイッチの面積を１０^−１μｍ^２で形成する場合、スイッチの電流密度が１０^５Ａ／ｃｍ^２である場合にもメモリ素子をスイッチングさせうる（Ｂ）。

前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。

本発明は、メモリ素子関連の技術分野に好適に用いられる。

本発明の第１実施形態によるメモリ素子の構造を示す図面である。 本発明の第１実施形態によるメモリ素子のアレイ構造を簡単な形態で示す平面図である。 図２ＡのラインＬ−Ｌ’の断面図である。 本発明の第１実施形態によるメモリ素子のアレイ構造を示す図面である。 本発明の第２実施形態によるメモリ素子の構造を示す図面である。 本発明の第３実施形態によるメモリ素子の構造を示す図面である。 本発明の第３実施形態によるメモリ素子のアレイ構造を示す平面図である。 本発明の第４実施形態によるメモリ素子を示す斜視図である。 本発明の第４実施形態によるメモリ素子のアレイ構造を示す平面図である。 本発明の第４実施形態によるメモリ素子の多重アレイ構造を示す斜視図である。 第１電極（ＢＥ）及び第２電極（ＴＥ）をＰｔで形成させ、ＴｉＯ_２層及びＮｉＯ層を含むダイオード構造体をスイッチとし、面積を異ならせて４種の試片を形成した後、それぞれの試片に対して電気的特性を調べた結果を示すグラフである。 スイッチ領域の面積が異なる二つの抵抗性メモリ素子を形成した後、各素子に対して電圧を印加して電流値を測定した結果を示すグラフである。 スイッチ領域の面積によって素子に供給できる電流値を示すグラフである。

符号の説明

１１、２１、３１、４１、５１ 第１電極
１２、２２、３３、４４ スイッチ構造体
１３、２４、３４、４４ メモリ抵抗体
１４、２５、３５、４５、５５ 第２電極
２３、３３、４３、５３ 中間電極

Claims (20)

1. 第１電極及び第２電極と、
   前記第１電極と第２電極との間に形成されたメモリ抵抗体及び前記メモリ抵抗体に印加される電流を制御するスイッチ構造体と、を備えるメモリ素子において、
   前記メモリ抵抗体のメモリ領域と前記スイッチ構造体のスイッチ領域とは相異なることを特徴とするメモリ素子。
2. 前記スイッチ領域が前記メモリ領域よりさらに大きいことを特徴とする請求項１に記載のメモリ素子。
3. 前記メモリ抵抗体と前記スイッチ構造体との間に形成された中間電極をさらに備え、前記スイッチ構造体と第１電極及び中間電極が重なる領域が前記スイッチ領域であり、前記メモリ抵抗体と中間電極及び第２電極が重なる領域が前記メモリ領域であることを特徴とする請求項１に記載のメモリ素子。
4. 前記中間電極上にメモリ抵抗体との接触のためのコンタクトプラグが中間電極と一体に形成されたことを特徴とする請求項３に記載のメモリ素子。
5. 前記コンタクトプラグは、前記中間電極より狭い幅を持つことを特徴とする請求項４に記載のメモリ素子。
6. 前記抵抗体は、中間電極上に形成されたコンタクトホールの内部に形成されたことを特徴とする請求項５に記載のメモリ素子。
7. 前記スイッチ構造体は、ダイオード構造体、バリスタまたはしきいスイッチング素子で形成されたことを特徴とする請求項１に記載のメモリ素子。
8. 前記ダイオード構造体は、ｎ型酸化物層とｐ型酸化物層との二重層構造であることを特徴とする請求項７に記載のメモリ素子。
9. 前記メモリ抵抗体は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物、Ｃｕ酸化物、Ｆｅ酸化物またはＮｂ酸化物またはこれらの化合物であることを特徴とする請求項１に記載のメモリ素子。
10. 前記メモリ抵抗体はＯＴＰ物質を含むことを特徴とする請求項１に記載のメモリ素子。
11. 第１方向に形成された第１電極、前記第１電極と交差する第２方向に形成された第２電極、前記第１電極と前記第２電極との間に形成されたものであり、多重抵抗特性により情報を保存する第１メモリ抵抗体及び前記第１メモリ抵抗体に印加される電流を制御する第１スイッチ構造体を備える抵抗性メモリアレイにおいて、
    前記第１メモリ抵抗体のメモリ領域及び前記第１スイッチ構造体のスイッチ領域が相異なることを特徴とするメモリアレイ。
12. 前記スイッチ領域は、前記メモリ領域よりさらに大きいことを特徴とする請求項１１に記載のメモリアレイ。
13. 前記第１メモリ抵抗体と前記第１スイッチ構造体との間に形成された中間電極をさらに備え、前記第１スイッチ構造体と第１電極及び中間電極が重なる領域が前記スイッチ領域であり、前記第１メモリ抵抗体と中間電極及び第２電極が重なる領域が前記メモリ領域であることを特徴とする請求項１１に記載のメモリアレイ。
14. 前記中間電極上に、第１メモリ抵抗体との接触のためのコンタクトプラグが中間電極と一体に形成されていることを特徴とする請求項１３に記載のメモリアレイ。
15. 前記コンタクトプラグは、前記中間電極より狭い幅を持つことを特徴とする請求項１４に記載のメモリアレイ。
16. 前記第１メモリ抵抗体は、中間電極の上部に形成されたコンタクトホールの内部に形成されたことを特徴とする請求項１５に記載のメモリアレイ。
17. 前記第１スイッチ構造体は、ダイオード構造体、バリスタまたはしきいスイッチング素子で形成されたことを特徴とする請求項１１に記載のメモリアレイ。
18. 前記ダイオード構造体は、ｎ型酸化物層とｐ型酸化物層との二重層構造であることを特徴とする請求項１７に記載のメモリアレイ。
19. 前記第１メモリ抵抗体は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物、Ｃｕ酸化物、Ｆｅ酸化物またはＮｂ酸化物またはこれらの化合物であることを特徴とする請求項１１に記載のメモリアレイ。
20. 前記第２電極と交差するように形成された第３電極と、
    前記第２電極と前記第３電極との間に形成されたものであり、多重抵抗特性により情報を保存する第２メモリ抵抗体及び前記メモリ抵抗体に印加される電流を制御する第２スイッチ構造体と、を備えて多重層構造を形成し、
    前記第２メモリ抵抗体のメモリ領域及び前記第２スイッチ構造体のスイッチ領域が相異なることを特徴とする請求項１１に記載のメモリアレイ。