JP2008199059A - Solid-state image pickup device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、半導体基板に光電変換素子やその読み出し回路を設けたＣＭＯＳ型イメージセンサ等の固体撮像素子に関し、特にその配線材料に銅を用いた固体撮像素子及びその製造方法に関する。 The present invention relates to a solid-state imaging device such as a CMOS image sensor in which a photoelectric conversion element and its readout circuit are provided on a semiconductor substrate, and more particularly to a solid-state imaging device using copper as a wiring material and a manufacturing method thereof.
近年、ＭＯＳプロセスの微細化技術の進展に伴い、ＣＭＯＳ型イメージセンサが再び注目されている。
ＣＭＯＳ型イメージセンサの特徴としては、多数の光電変換素子で構成される撮像画素領域と、その周辺のロジック回路部及びメモリ回路部を同一プロセスで形成可能であるため、比較的、同一チップへの高集積化が可能であるが、いかに撮像素子としての画質性能を損なわずに多機能の回路を混載していくかが課題となっている。
In recent years, CMOS image sensors have attracted attention again with the progress of miniaturization technology of MOS processes.
As a feature of the CMOS type image sensor, an imaging pixel region composed of a large number of photoelectric conversion elements and a peripheral logic circuit portion and a memory circuit portion can be formed by the same process. Although high integration is possible, there is a problem of how to incorporate multifunctional circuits without impairing image quality performance as an image sensor.
そして、微細化されたＭＯＳプロセスの１つの鍵となる技術として、素子の配線材料に、従来のアルミニウム配線に代えて銅配線を用いることが提案されている。
すなわち、銅は、アルミニウムよりも抵抗率が小さいため、配線ピッチを小さくできる。
しかし、その一方で、銅のエッチング技術が確立されていない現在において、銅を配線材料として適用するためには、金属等の導電体を埋め込み、その後、ＣＭＰ（化学機械研磨法）による研磨で配線及び接続孔を同時に形成するデュアルダマシンプロセスを採用することが不可欠である。
以下、従来例として、撮像領域を含まない通常のＭＯＳプロセス（ロジック回路）の銅配線を用いた場合の多層配線の形成プロセスにおける特にデュアルダマシンの形成プロセスについて説明する。
As a key technology of the miniaturized MOS process, it has been proposed to use copper wiring instead of the conventional aluminum wiring as the wiring material of the element.
That is, since copper has a resistivity lower than that of aluminum, the wiring pitch can be reduced.
However, on the other hand, in order to apply copper as a wiring material at present when copper etching technology has not been established, a conductor such as metal is embedded, and then wiring is performed by polishing by CMP (Chemical Mechanical Polishing). It is essential to employ a dual damascene process that simultaneously forms the connection holes.
Hereinafter, as a conventional example, a dual damascene forming process in a multilayer wiring forming process using a copper wiring of a normal MOS process (logic circuit) not including an imaging region will be described.
図１０〜図１３は、第１の従来例によるＭＯＳプロセスの各工程を示す断面図である。
まず、図１０（Ａ）において、シリコン基板１００にＭＯＳトランジスタを形成する。
これは、まずシリコン基板１００上に素子分離領域１０１を形成し、次いで、シリコン基板１００中に所定のウエル領域（図示せず）を形成する。
次いで、このシリコン基板１００上にゲート絶縁膜、ゲート電極を含むゲート電極部１０２を形成した後、イオン注入と熱処理により例えばＬＤＤ（Lightly Doped Drain ）構造を有する高濃度拡散層領域１０３を形成する。
そして、その上層に層間絶縁膜１０４を形成することにより、下地ＭＯＳトランジスタ領域を完成する。
10 to 13 are cross-sectional views showing respective steps of the MOS process according to the first conventional example.
First, in FIG. 10A, a MOS transistor is formed on a
In this process, first, the
Next, after forming a gate insulating film and a
Then, by forming the
次に、図１０（Ｂ）において、ＭＯＳトランジスタ形成領域と接する部分の第１接続孔１０５Ａを開口し、次いで、この開口された接続孔１０５Ａに窒化チタンを含むバリアメタル層及びタングステン電極層を埋め込み、第１接続部１０５を形成する。
次いで、図１０（Ｃ）に示すように、第１配線間絶縁膜１０６を形成する。
この配線間絶縁膜１０６には、ここでは、例えば、酸化シリコン膜、あるいは、低誘電率化のためのフッ素添加酸化シリコン膜を用いるが、一般にｌｏｗ−ｋ膜と呼ばれるような、さらなる低誘電率材料膜を用いても良い。
次いで、図１０（Ｄ）に示すように、前述した第１配線間絶縁膜１０６をパターンニングとエッチングによって加工し、後の銅配線となる部分に第１配線溝１０６Ａを開口する。
Next, in FIG. 10B, the
Next, as shown in FIG. 10C, a first inter-wiring
Here, for example, a silicon oxide film or a fluorine-added silicon oxide film for lowering the dielectric constant is used as the inter-wiring
Next, as shown in FIG. 10D, the first inter-wiring insulating
次いで、図１１（Ｅ）に示すように、バリアメタル１０７及び銅１０８を前述した第１配線溝１０６Ａに埋め込む。
この後、図１１（Ｆ）に示すように、ＣＭＰにより余剰な銅及びバリアメタルを研磨することで、バリアメタル１０７及び銅１０８による第１配線層１０６Ｂを形成する。
次いで、図１１（Ｇ）に示すように、第１配線層１０６Ｂの上層に銅配線を保護するための拡散防止膜１０９を成膜することにより、第１配線層１０６Ｂ及び第１接続部１０５が完成される。
ここで、拡散防止膜１０９は、例えば窒化シリコン膜、あるいは炭化シリコン膜等を用いるが、これに限るものではない。
また、この第１従来例においては、第１配線層１０６Ｂの配線のみを銅の埋め込みと研磨によるシングルダマシンプロセスで形成したが、第１接続部１０５と第１配線層１０６Ｂとを、銅の埋め込みと研磨によって同時に形成するデュアルダマシンプロセスを用いても良い。
Next, as shown in FIG. 11E, the
After that, as shown in FIG. 11F, excess copper and barrier metal are polished by CMP to form a
Next, as shown in FIG. 11G, by forming a
Here, as the
In the first conventional example, only the wiring of the
次いで、図１１（Ｈ）に示すように、第１配線層１０６Ｂの上層に層間絶縁膜１１０を成膜する。なお、この層間絶縁膜１１０も、上述した第１配線間絶縁膜１０６と同様に、例えば、酸化シリコン膜、あるいは低誘電率化のためのフッ素添加酸化シリコン膜を用いるが、一般にｌｏｗ−ｋ膜と呼ばれるような、さらなる低誘電率材料膜を用いても良い。
次いで、この層間絶縁膜１１０に、図１２（Ｉ）に示すように、第２接続孔１１１となる部分をパターンニングとエッチングにより開口し、さらに図１２（Ｊ）に示すように、第２銅配線となる部分をパターンニングとエッチングにより開口する。
次に、図１２（Ｋ）に示すように、バリアメタル１１１Ａと銅１１１Ｂを埋め込みにより成膜し、図１３（Ｌ）に示すように、余剰な銅及びバリアメタルを研磨により除去する。
次いで、図１３（Ｍ）に示すように、銅配線を保護するための拡散防止膜１１２を成膜することで、第２接続部１１３及び第２配線層１１４を完成する。
この後、以上のようなデュアルダマシンプロセス（図１１（Ｈ）〜図１３（Ｍ））を所望の回数だけ繰り返すことにより、多層配線を有した半導体装置が形成される。
Next, as illustrated in FIG. 11H, an interlayer
Next, as shown in FIG. 12 (I), a portion to be the
Next, as shown in FIG. 12K, a
Next, as shown in FIG. 13M, a
Thereafter, the dual damascene process (FIGS. 11H to 13M) as described above is repeated a desired number of times, thereby forming a semiconductor device having a multilayer wiring.
図１４〜図１６は、第２の従来例によるＭＯＳプロセスの各工程を示す断面図である。
ここでは、デュアルダマシンプロセスの部分のみを示しており、ＭＯＳトランジスタ領域の形成は上述した第１の従来例と同様であるものとし、説明は省略する。
まず、シリコン基板２００にＭＯＳトランジスタを形成した後、図１４（Ａ）に示すように、配線間絶縁膜２００中にシングルダマシン法により第１配線層１０１を形成する。ここで配線材料に銅を用い、その拡散防止膜２０２として例えばＳｉＮ膜（シリコン窒化膜）を用いる。
そして、この保護膜２０２上に、例えば、絶縁膜２０３を成膜する。この絶縁膜２０３には、例えば、低誘電率絶縁膜としてＳｉＯ2 膜（シリコン酸化膜）を成膜するが、これには限らない。ここで、形成する膜は、後の接続孔を形成するための絶縁膜となるため、膜厚は接続孔の深さに対応したものとなる。
14 to 16 are cross-sectional views showing respective steps of the MOS process according to the second conventional example.
Here, only the dual damascene process is shown, and the formation of the MOS transistor region is assumed to be the same as in the first conventional example described above, and the description thereof is omitted.
First, after a MOS transistor is formed on the
Then, for example, an
次いで、この絶縁膜２０３上に接続孔を形成するためのハードマスク（エッチングストッパ）となる無機膜２０４を成膜する。このハードマスクとなる無機膜は、例えばＳｉＮ膜を用いるが、これには限らない。
次いで、図１４（Ｂ）に示すように、レジスト２０５を成膜し、接続孔をパターンニングし、図１４（Ｃ）に示すように、レジスト２０５をマスクとして下層の無機膜２０４をエッチングし、アッシング及び洗浄によりマスクとして用いたレジスト２０５を剥離する。
次いで図１４（Ｄ）に示すように、配線間絶縁膜となる絶縁膜２０６を成膜する。この絶縁膜２０６には例えば低誘電率絶縁膜、例えば、ＳｉＯ2 を用いるが、これには限らない。
次いで、図１５（Ｅ）に示すように、レジスト２０７を成膜し、配線をパターンニングし、図１５（Ｆ）に示すように、このパターンニングされたレジスト２０７をマスクとして層間絶縁膜２０６をエッチングし、配線のための溝２０６Ａを形成する。
Next, an
Next, as shown in FIG. 14B, a
Next, as illustrated in FIG. 14D, an
Next, as shown in FIG. 15E, a resist 207 is formed, the wiring is patterned, and as shown in FIG. 15F, an
次いで、図１５（Ｇ）に示すように、さらに連続して、このレジスト２０７と接続孔がパターンニングされた無機膜２０４とをハードマスクとして、絶縁膜２０３をエッチングし、接続孔２０３Ａを形成する。
次いで、図１５（Ｈ）に示すように、この接続孔２０３Ａの底部の拡散防止膜２０２をエッチングする。
次いで、図１６（Ｉ）に示すように、バリアメタル及び銅を接続孔２０３Ａ及び配線溝２０６Ａに埋め込み、ＣＭＰにより余剰な銅及びバリアメタルを研磨することで、配線２０６Ｂと接続部２０３Ｂを完成する。
そして、図１６（Ｊ）に示すように、拡散防止膜２０８を成膜することで配線及び接続部が同時に完成する。
この後、以上のようなデュアルダマシンプロセス（図１４（Ａ）〜図１６（Ｊ））を所望の回数だけ繰り返すことにより、多層配線を有した半導体装置が形成される。
Next, as shown in FIG. 15G, the insulating
Next, as shown in FIG. 15H, the
Next, as shown in FIG. 16I, the barrier metal and copper are embedded in the
Then, as shown in FIG. 16J, by forming the diffusion prevention film 208, the wiring and the connection portion are completed at the same time.
Thereafter, the above-described dual damascene process (FIGS. 14A to 16J) is repeated a desired number of times, thereby forming a semiconductor device having a multilayer wiring.
ところで、上述のような従来例において、銅の拡散を防止するための保護膜が、接続孔の開口部では除去されるものの、それ以外の部分では残ってしまうことになる。
また、接続孔を開口するためのハードマスクも同様に、接続孔の開口部では除去されるものの、それ以外の部分では残ってしまうことになる。
しかしながら、このように多層配線層において、余分な拡散防止膜やハードマスクが光電変換素子の上層の残ると、その分、光の透過経路における配線層の膜厚が大きくなったり、光の透過率が低下することになり、光電変換素子に対する受光効率が悪くなり、感度の低下等を招くという問題がある。
Incidentally, in the conventional example as described above, the protective film for preventing the diffusion of copper is removed at the opening portion of the connection hole, but remains at the other portion.
Similarly, the hard mask for opening the connection hole is removed at the opening of the connection hole, but remains at other portions.
However, in this multilayer wiring layer, if an extra diffusion prevention film or hard mask remains on the upper layer of the photoelectric conversion element, the thickness of the wiring layer in the light transmission path is increased accordingly, or the light transmittance is increased. As a result, there is a problem in that the light receiving efficiency with respect to the photoelectric conversion element is deteriorated and the sensitivity is lowered.
そこで本発明の目的は、銅配線を用いた場合に必要となる拡散防止膜やハードマスク層によって生じる光電変換素子への入射光の減衰を防止でき、感度や画質等の特性を向上できる固体撮像素子及びその製造方法を提供することにある。 Accordingly, an object of the present invention is to provide solid-state imaging that can prevent attenuation of incident light to a photoelectric conversion element caused by a diffusion prevention film and a hard mask layer, which are necessary when copper wiring is used, and can improve characteristics such as sensitivity and image quality. The object is to provide an element and a method for manufacturing the element.
本発明は前記目的を達成するため、半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子において、前記半導体基板上に設けられる層間絶縁膜と、前記層間絶縁膜上に形成され、前記光電変換素子の上部領域の所定範囲で開口した拡散防止機能を有するハードマスク層と、前記ハードマスク層上に形成された配線間絶縁膜と、前記配線間絶縁膜に形成された配線溝と、前記ハードマスク層から前記層間絶縁膜にかけて貫通形成された前記配線溝と連続する接続孔と、前記配線溝から前記接続孔にかけて埋め込み形成されることで前記読み出し回路の配線層に接続された銅配線とを有することを特徴とする。 In order to achieve the above object, the present invention provides a semiconductor substrate with an imaging unit including a photoelectric conversion element that generates a signal charge corresponding to the amount of received light, and a readout circuit that reads the signal charge generated by the photoelectric conversion element. In a solid-state imaging device in which a wiring layer of the readout circuit is provided on an upper layer of a semiconductor substrate, an interlayer insulating film provided on the semiconductor substrate and a predetermined range of an upper region of the photoelectric conversion element formed on the interlayer insulating film A hard mask layer having an anti-diffusion function opened in, an inter-wiring insulating film formed on the hard mask layer, a wiring groove formed in the inter-wiring insulating film, and the hard mask layer to the interlayer insulating film A connection hole that is continuous with the wiring groove formed through the wiring groove, and a connection hole that is embedded from the wiring groove to the connection hole so as to contact the wiring layer of the readout circuit. And having a copper wiring.
また本発明は、半導体基板に受光量に応じた信号電荷を生成する光電変換素子と前記光電変換素子で生成した信号電荷を読み出す読み出し回路とを含む撮像部を設けるとともに、前記半導体基板の上層に前記読み出し回路の配線層を設けた固体撮像素子の製造方法において、前記半導体基板上に設けられる層間絶縁膜上に拡散防止機能を有するハードマスク層を形成する工程と、前記ハードマスク層の一部をエッチングにより除去し、第１の接続孔を形成する工程と、前記ハードマスク層上に配線間絶縁膜を成膜する工程と、前記ハードマスク層をエッチングストッパとして、前記配線間絶縁膜に配線溝を形成するとともに、前記層間絶縁膜に前記配線溝及び前記第１の接続孔と連続する第２の接続孔を形成する工程と、前記配線溝から前記第１、第２の接続孔にかけて銅配線を埋め込み形成することで該銅配線を前記読み出し回路の配線層に接続する工程とを有することを特徴とする。 According to the present invention, an imaging unit including a photoelectric conversion element that generates a signal charge corresponding to the amount of received light and a readout circuit that reads the signal charge generated by the photoelectric conversion element is provided on the semiconductor substrate, and the semiconductor substrate is provided on an upper layer of the semiconductor substrate. In the method for manufacturing a solid-state imaging device provided with the wiring layer of the readout circuit, a step of forming a hard mask layer having a diffusion preventing function on an interlayer insulating film provided on the semiconductor substrate, and a part of the hard mask layer Are removed by etching to form a first connection hole, an inter-wiring insulating film is formed on the hard mask layer, and wiring is formed on the inter-wiring insulating film using the hard mask layer as an etching stopper. Forming a groove and forming a second connection hole continuous with the wiring groove and the first connection hole in the interlayer insulating film; 1, and having a step of connecting the second copper wiring by forming buried copper wiring toward the connection hole to the wiring layers of the read circuit.
本発明の固体撮像素子およびその製造方法では、銅配線の上面を覆う拡散防止膜を設けた配線層において、この拡散防止膜が光電変換素子の上部領域の所定範囲で除去され、開口しているため、光電変換素子への光の入射が拡散防止膜の影響を受けず、感度等の特性を向上できる。
また、本発明の固体撮像素子およびその製造方法では、銅配線形成用の配線溝をエッチングストッパとなるハードマスク層を用いて形成した配線層において、このハードマスク層が光電変換素子の上部領域の所定範囲で除去され、開口しているため、光電変換素子への光の入射がハードマスク層の影響を受けず、感度等の特性を向上できる。
In the solid-state imaging device and the manufacturing method thereof according to the present invention, in the wiring layer provided with the diffusion preventing film covering the upper surface of the copper wiring, the diffusion preventing film is removed and opened in a predetermined range in the upper region of the photoelectric conversion element. Therefore, the incidence of light on the photoelectric conversion element is not affected by the diffusion prevention film, and characteristics such as sensitivity can be improved.
Further, in the solid-state imaging device and the manufacturing method thereof according to the present invention, in the wiring layer formed by using the hard mask layer serving as an etching stopper in the wiring groove for forming the copper wiring, the hard mask layer is an upper region of the photoelectric conversion element. Since it is removed and opened within a predetermined range, the incidence of light on the photoelectric conversion element is not affected by the hard mask layer, and characteristics such as sensitivity can be improved.
以下、本発明による固体撮像素子およびその製造方法の実施の形態例について説明する。
本実施の形態例は、ＭＯＳ型イメージセンサ等の固体撮像素子において、配線に銅を用いたデュアルダマシンプロセスを用いる場合に、光電変換素子の上部領域から銅の拡散防止膜とデュアルダマシン形成のためのハードマスクとを除去することにより、光電変換素子に対する光学効率を高め、感度や画質の向上を図るようにしたものである。
Embodiments of a solid-state imaging device and a method for manufacturing the same according to the present invention will be described below.
In this embodiment, when a dual damascene process using copper is used in a solid-state imaging device such as a MOS type image sensor, a copper diffusion prevention film and dual damascene are formed from the upper region of the photoelectric conversion device. By removing the hard mask, the optical efficiency for the photoelectric conversion element is increased, and the sensitivity and image quality are improved.
図１〜図９は、本発明の実施の形態例によるＭＯＳプロセスの各工程を示す断面図である。
なお、以下の説明では、半導体基板中に入射した光を信号電荷に変換することを目的する箇所（すなわち光電変換素子の受光面）を光電変換領域とし、また、それ以外の部分、例えば、ロジック回路、アナログ回路、メモリ回路等の各素子を配置した領域を非光電変換領域として説明する。
まず、図１（Ａ）では、シリコン基板３００の非光電変換領域３００Ｂの少なくとも一部に所定のＭＯＳトランジスタを形成し、光電変換領域３００Ａに光電変換素子としてのフォトダイオード３０４を形成する。
これは、まずシリコン基板３００上に素子分離領域３０１を形成し、次いで、シリコン基板３００中に所定のウエル領域（図示せず）を形成する。
次いで、このシリコン基板３００上にゲート絶縁膜、ゲート電極を含むゲート電極部３０２を形成した後、イオン注入と熱処理により例えばＬＤＤ（Lightly Doped Drain ）構造を有する高濃度拡散層領域３０３を形成する。
1 to 9 are sectional views showing respective steps of a MOS process according to an embodiment of the present invention.
In the following description, a portion intended to convert light incident on a semiconductor substrate into a signal charge (that is, a light receiving surface of a photoelectric conversion element) is a photoelectric conversion region, and other portions, for example, logic A region where each element such as a circuit, an analog circuit, and a memory circuit is arranged will be described as a non-photoelectric conversion region.
First, in FIG. 1A, a predetermined MOS transistor is formed in at least a part of the non-photoelectric conversion region 300B of the
In this process, first, an
Next, after forming a gate insulating film and a
次いで、光電変換領域３００Ａ側でシリコン基板３００の上面からイオン注入等を行うことによってフォトダイオード３０４を形成するが、フォトダイオード３０４の構造は図では省略している。なお、フォトダイオードは埋め込み型であってもよい。
そして、その上層に第１層間絶縁膜３０５を形成することにより、下地ＭＯＳトランジスタ領域を形成する。なお、第１層間絶縁膜３０５には、例えば、ＳｉＯ2 やｌｏｗ−ｋ材料を用いるが、それには限らない。
Next, the
Then, by forming a first
次いで、図１（Ｂ）に示すように、ＭＯＳトランジスタの各領域に対応して接続孔をパターンニングし、エッチングすることで、接続孔を開口する。そして、開口された接続孔に、例えばバリアメタルと電極材料を埋め込むことで、接続部３０５Ａ、３０５Ｂを形成する。例えば、バリアメタルには窒化チタンを、電極材料にはタングステンを用いるが、それには限らない。
次いで、図１（Ｃ）に示すように、第１配線間絶縁膜３０６を形成する。この配線間絶縁膜３０６には、ここでは、例えば、ＳｉＯ2 等の低誘電率材料膜を用いるが、それには限らない。
次いで、図２（Ｄ）に示すように、第１配線間絶縁膜３０６をパターンニングとエッチングによって加工し、後の銅配線となる部分に第１配線溝３０６Ａを開口する。
Next, as shown in FIG. 1B, the connection hole is patterned and etched corresponding to each region of the MOS transistor to open the connection hole. Then, the
Next, as shown in FIG. 1C, a first inter-wiring
Next, as shown in FIG. 2D, the first inter-wiring
次いで、図２（Ｅ）に示すように、バリアメタル及び銅の層を成膜して第１配線溝３０６Ａに埋め込み、図３（Ｆ）に示すように、ＣＭＰにより余剰な銅及びバリアメタルを研磨することで、バリアメタル及び銅による第１配線層３０６Ｂを形成する。なお、バリアメタルとしては例えば窒化タンタルを用い、配線材料には銅を用いるが、これには限るものではない。
次いで、図３（Ｇ）に示すように、第１配線層３０６Ｂの上層に銅配線を保護するための拡散防止膜３０７を成膜することにより、第１配線層３０６Ｂ及び第１接続部３０５Ａ、３０５Ｂが完成される。
ここで、拡散防止膜３０７は、例えば窒化シリコン膜、あるいは炭化シリコン膜等を用いるが、これに限るものではない。
Next, as shown in FIG. 2E, a barrier metal and copper layer is formed and buried in the
Next, as shown in FIG. 3G, by forming a
Here, as the
次いで、図４（Ｈ）に示すように、非光電変換領域３００Ｂ側にレジストマスク３１８をパターンニングし、図４（Ｉ）に示すように、このレジストマスク３１８をマスクとして光電変換領域３００Ａ側の拡散防止膜３０７をエッチングにより除去する。次にアッシング等によりレジストマスク３１８を除去する。
なお、拡散防止膜３０７を除去する領域は、光電変換領域３００Ａ全体でなくともよく、フォトダイオードの受光量域だけを選択的に除去するようにしてもよい。
次いで、図５（Ｊ）に示すように第２層間絶縁膜３０８を成膜し、次いで、接続孔のエッチングストッパ用のハードマスク層３０９を成膜する。
なお、第２層間絶縁膜としては、例えば、ＳｉＯ2 やｌｏｗ−ｋ材料等の低誘電率絶縁膜を用いるが、それらに限らない。また、接続孔のハードマスク層３０９としては、窒化シリコンや炭化シリコンを用いるが、それらに限らない。
Next, as shown in FIG. 4H, a resist
Note that the region from which the
Next, as shown in FIG. 5J, a second
As the second interlayer insulating film, for example, a low dielectric constant insulating film such as SiO2 or low-k material is used, but is not limited thereto. Moreover, as the
次いで、図５（Ｋ）に示すように、ハードマスク層３０９の第２接続孔３０９Ａとなる箇所にパターンニングし、エッチングすることで、ハードマスク層３０９を完成する。
次いで、図では省略しているが、拡散防止膜３０７の場合と同様に、非光電変換領域３００Ｂ側にレジストマスクをパターンニングし、このレジストマスクをマスクとして光電変換領域３００Ａ側のハードマスク層３０９をエッチングにより除去する。次にアッシング等によりレジストマスクを除去する。
なお、ハードマスク層３０９を除去する領域は、光電変換領域３００Ａ全体でなくともよく、フォトダイオードの受光量域だけを選択的に除去するようにしてもよい。また、このようなハードマスク層３０９に対する第２接続孔３０９Ａの開口と、光電変換領域３００Ａ上のハードマスク層３０９の除去とを同時に行っても良い。
Next, as shown in FIG. 5K, the
Next, although not shown in the drawing, similarly to the case of the
Note that the region from which the
次いで、図６（Ｌ）に示すように、第２配線間絶縁膜３１０を成膜する。この第２配線間絶縁膜としては、例えば、ＳｉＯ2 等の低誘電率絶縁膜を用いるが、それに限らない。
次いで、図６（Ｍ）に示すように、第２配線を形成するためのレジストマスク３１１をパターンニングし、次に、図７（Ｎ）に示すように、パターン３１１をマスクとして第２配線間絶縁膜３１０をエッチングし、次いで、接続孔３０９Ａが開口されたハードマスク層３０９をマスクとして、第２層間絶縁膜３０８、拡散防止膜３０７をエッチングすることで、接続孔３０８Ａと配線溝３１０Ａを形成する。
この後、図７（Ｏ）に示すように、レジストマスク３１１をアッシングと洗浄により除去する。
Next, as shown in FIG. 6L, a second inter-wiring insulating
Next, as shown in FIG. 6M, a resist
After that, as shown in FIG. 7O, the resist
次いで、図８（Ｐ）に示すように、バリアメタル、配線電極材料を成膜することにより、接続部３０８Ｂと配線３１０Ｂを形成する。バリアメタルとしては窒化タンタル等を用い、配線電極材料には銅を用いるが、それらに限らない。次いで、研磨により余剰なバリアメタルと配線電極材料を除去する。
次に、図８（Ｑ）に示すように、拡散防止膜３１２を成膜する。なお、この拡散防止膜としては、例えば、窒化シリコン、炭化シリコンを用いるが、これに限らない。
この後、図９（Ｒ）に示すように、拡散防止膜３０７の場合と同様に、非光電変換領域３００Ｂ側にレジストマスク３１３をパターンニングし、図９（Ｓ）に示すように、このレジストマスク３１３をマスクとして光電変換領域３００Ａ側の拡散防止膜３１２をエッチングにより除去する。次にアッシング等によりレジストマスク３１３を除去する。
なお、拡散防止膜３１２を除去する領域は、光電変換領域３００Ａ全体でなくともよく、フォトダイオードの受光量域だけを選択的に除去するようにしてもよい。
この後、以上のデュアルダマシンプロセス（図５（Ｊ）〜図９（Ｓ））を所望の回数だけ繰り返すことにより、多層配線を形成する。
Next, as illustrated in FIG. 8P, a
Next, as shown in FIG. 8Q, a
Thereafter, as shown in FIG. 9R, as in the case of the
Note that the region where the
Thereafter, the above dual damascene process (FIGS. 5J to 9S) is repeated a desired number of times to form a multilayer wiring.
以上のように、本例では、光電変換領域３００Ａで、拡散防止膜３０７、３１２やハードマスク３０９を除去した層構造とすることにより、光学特性に優れた個体撮像素子を形成できる。
なお、拡散防止膜およびハードマスクのいずれか一方を除去した構成についても一定の効果を得ることができ、本発明の範囲に含まれるものとする。
また、本発明は、ＭＯＳ型イメージセンサに限定されず、他の固体撮像素子に広く適用し得るものである。
As described above, in this example, an individual imaging element having excellent optical characteristics can be formed by forming a layer structure in which the
It should be noted that a certain effect can be obtained even in a configuration in which any one of the diffusion prevention film and the hard mask is removed, and is included in the scope of the present invention.
Further, the present invention is not limited to the MOS type image sensor, and can be widely applied to other solid-state imaging devices.
以上説明したように本発明の固体撮像素子によれば、銅配線の上面を覆う拡散防止膜を設けた配線層において、この拡散防止膜が光電変換素子の上部領域の所定範囲で開口しているため、光電変換素子への光の入射が拡散防止膜の影響を受けず、感度や画質等の特性を向上できる。
また、本発明の固体撮像素子によれば、銅配線形成用の配線溝をエッチングストッパとなるハードマスク層を用いて形成した配線層において、このハードマスク層が光電変換素子の上部領域の所定範囲で開口しているため、光電変換素子への光の入射がハードマスク層の影響を受けず、感度や画質等の特性を向上できる。
As described above, according to the solid-state imaging device of the present invention, in the wiring layer provided with the diffusion preventing film covering the upper surface of the copper wiring, the diffusion preventing film opens in a predetermined range of the upper region of the photoelectric conversion element. Therefore, the incidence of light on the photoelectric conversion element is not affected by the diffusion prevention film, and characteristics such as sensitivity and image quality can be improved.
Further, according to the solid-state imaging device of the present invention, in the wiring layer formed by using the hard mask layer serving as an etching stopper in the wiring groove for forming the copper wiring, the hard mask layer is in a predetermined range in the upper region of the photoelectric conversion element. Therefore, the incidence of light on the photoelectric conversion element is not affected by the hard mask layer, and characteristics such as sensitivity and image quality can be improved.
また、本発明の製造方法によれば、銅配線の上面を覆う拡散防止膜を設ける場合に、この拡散防止膜を光電変換素子の上部領域の所定範囲で除去するため、光電変換素子への光の入射が拡散防止膜の影響を受けず、感度や画質等の特性を向上できる。
また、本発明の製造方法によれば、銅配線形成用の配線溝をエッチングストッパとなるハードマスク層を用いて形成する場合に、このハードマスク層を光電変換素子の上部領域の所定範囲で除去するため、光電変換素子への光の入射がハードマスク層の影響を受けず、感度や画質等の特性を向上できる。
Further, according to the manufacturing method of the present invention, in the case of providing a diffusion prevention film that covers the upper surface of the copper wiring, the diffusion prevention film is removed in a predetermined range in the upper region of the photoelectric conversion element. Is not affected by the diffusion preventing film, and characteristics such as sensitivity and image quality can be improved.
Further, according to the manufacturing method of the present invention, when the wiring groove for forming the copper wiring is formed using the hard mask layer serving as an etching stopper, the hard mask layer is removed within a predetermined range of the upper region of the photoelectric conversion element. Therefore, the incidence of light on the photoelectric conversion element is not affected by the hard mask layer, and characteristics such as sensitivity and image quality can be improved.
３００……シリコン基板、３０１……素子分離領域、３０２……ゲート電極部、３０３……高濃度拡散層領域、３０４……フォトダイオード、３０５……第１層間絶縁膜、３０５Ａ、３０５Ｂ……第１接続部、３０６……第１配線間絶縁膜、３０６Ａ……第１配線溝、３０６Ｂ……第１配線層、３０７、３１２……拡散防止膜、３０８……第２層間絶縁膜、３０８Ａ……第２接続孔、３０８Ｂ……第２接続部、３０９……ハードマスク層、３０９Ａ……第２接続孔、３１０……第２配線間絶縁膜、３１０Ａ……第２配線溝、３１０Ｂ……第２配線層。 300... Silicon substrate, 301... Element isolation region, 302... Gate electrode portion, 303... High-concentration diffusion layer region, 304 ... photodiode, 305. 1 connection portion, 306... First inter-wiring insulating film, 306A... First wiring groove, 306B... First wiring layer, 307, 312 ... diffusion prevention film, 308. 2nd connection hole, 308B ... 2nd connection part, 309 ... Hard mask layer, 309A ... 2nd connection hole, 310 ... 2nd wiring insulating film, 310A ... 2nd wiring groove, 310B ... Second wiring layer.
Claims (26)
前記配線層は、少なくとも一部に銅配線を有するとともに、前記銅配線の上面を覆う拡散防止膜を有し、
さらに前記拡散防止膜が少なくとも前記光電変換素子の上部領域の所定範囲で開口している、
ことを特徴とする固体撮像素子。 An imaging unit including a photoelectric conversion element that generates a signal charge according to the amount of received light and a readout circuit that reads out the signal charge generated by the photoelectric conversion element is provided on the semiconductor substrate, and wiring of the readout circuit is provided on an upper layer of the semiconductor substrate In a solid-state image sensor provided with a layer,
The wiring layer has copper wiring at least in part, and has a diffusion prevention film covering the upper surface of the copper wiring,
Furthermore, the diffusion prevention film is open at least in a predetermined range of the upper region of the photoelectric conversion element,
A solid-state imaging device.
前記配線層は、少なくとも一部に銅配線を有するとともに、前記銅配線が配置される配線溝形成用のエッチングストッパとなるハードマスク層を有し、
さらに前記ハードマスク層が少なくとも前記光電変換素子の上部領域の所定範囲で開口している、
ことを特徴とする固体撮像素子。 An imaging unit including a photoelectric conversion element that generates a signal charge according to the amount of received light and a readout circuit that reads out the signal charge generated by the photoelectric conversion element is provided on the semiconductor substrate, and wiring of the readout circuit is provided on an upper layer of the semiconductor substrate In a solid-state image sensor provided with a layer,
The wiring layer has a copper mask at least in part and a hard mask layer serving as an etching stopper for forming a wiring groove in which the copper wiring is disposed,
Furthermore, the hard mask layer is opened at least in a predetermined range of the upper region of the photoelectric conversion element,
A solid-state imaging device.
前記配線層は、少なくとも一部に銅配線を有するとともに、前記銅配線の上面を覆う拡散防止膜と、前記銅配線が配置される配線溝形成用のエッチングストッパとなるハードマスク層を有し、
さらに前記拡散防止膜およびハードマスク層が少なくとも前記光電変換素子の上部領域の所定範囲で開口している、
ことを特徴とする固体撮像素子。 An imaging unit including a photoelectric conversion element that generates a signal charge according to the amount of received light and a readout circuit that reads out the signal charge generated by the photoelectric conversion element is provided on the semiconductor substrate, and wiring of the readout circuit is provided on an upper layer of the semiconductor substrate In a solid-state image sensor provided with a layer,
The wiring layer has copper wiring at least in part, a diffusion prevention film that covers the upper surface of the copper wiring, and a hard mask layer that serves as an etching stopper for forming a wiring groove in which the copper wiring is disposed,
Furthermore, the diffusion prevention film and the hard mask layer are opened at least in a predetermined range of the upper region of the photoelectric conversion element,
A solid-state imaging device.
前記配線層の少なくとも一部に銅配線を用いるとともに、前記銅配線の上面を覆う拡散防止膜を形成し、
さらに前記拡散防止膜を少なくとも前記光電変換素子の上部領域の所定範囲で除去する、
ことを特徴とする固体撮像素子の製造方法。 An imaging unit including a photoelectric conversion element that generates a signal charge according to the amount of received light and a readout circuit that reads out the signal charge generated by the photoelectric conversion element is provided on the semiconductor substrate, and wiring of the readout circuit is provided on an upper layer of the semiconductor substrate In the method for manufacturing a solid-state imaging device provided with a layer,
While using copper wiring for at least a part of the wiring layer, forming a diffusion prevention film covering the upper surface of the copper wiring,
Further, the diffusion prevention film is removed at least in a predetermined range of the upper region of the photoelectric conversion element,
A method for manufacturing a solid-state imaging device.
前記配線層の少なくとも一部に銅配線を用いるとともに、前記銅配線を配置する配線溝をエッチングストッパとなるハードマスク層を用いて形成し、
さらに前記ハードマスク層を少なくとも前記光電変換素子の上部領域の所定範囲で除去する、
ことを特徴とする固体撮像素子の製造方法。 An imaging unit including a photoelectric conversion element that generates a signal charge according to the amount of received light and a readout circuit that reads out the signal charge generated by the photoelectric conversion element is provided on the semiconductor substrate, and wiring of the readout circuit is provided on an upper layer of the semiconductor substrate In the method for manufacturing a solid-state imaging device provided with a layer,
A copper wiring is used for at least a part of the wiring layer, and a wiring groove for arranging the copper wiring is formed using a hard mask layer serving as an etching stopper,
Further, the hard mask layer is removed at least in a predetermined range of the upper region of the photoelectric conversion element,
A method for manufacturing a solid-state imaging device.
前記配線層の少なくとも一部に銅配線を用いるとともに、前記銅配線の上面を覆う拡散防止膜と、前記銅配線を配置する配線溝をエッチングストッパとなるハードマスク層を用いて形成し、
さらに前記拡散防止膜およびハードマスク層を少なくとも前記光電変換素子の上部領域の所定範囲で除去する、
ことを特徴とする固体撮像素子の製造方法。 An imaging unit including a photoelectric conversion element that generates a signal charge according to the amount of received light and a readout circuit that reads out the signal charge generated by the photoelectric conversion element is provided on the semiconductor substrate, and wiring of the readout circuit is provided on an upper layer of the semiconductor substrate In the method for manufacturing a solid-state imaging device provided with a layer,
A copper wiring is used for at least a part of the wiring layer, a diffusion prevention film that covers an upper surface of the copper wiring, and a wiring groove in which the copper wiring is arranged are formed using a hard mask layer that serves as an etching stopper,
Furthermore, the diffusion prevention film and the hard mask layer are removed at least in a predetermined range of the upper region of the photoelectric conversion element,
A method for manufacturing a solid-state imaging device.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8816413B2 (en) | 2009-05-28 | 2014-08-26 | Kabushiki Kaisha Toshiba | Semiconductor imaging device with which semiconductor elements of pixel area and other areas has same characteristics |
| JP2016051714A (en) * | 2014-08-28 | 2016-04-11 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method of the same |
| US9773830B2 (en) | 2015-02-06 | 2017-09-26 | Renesas Electronics Corporation | Image pickup device and method for manufacturing the same |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225563A (en) * | 1990-12-27 | 1992-08-14 | Matsushita Electron Corp | Solid state image sensor |
| JPH06125069A (en) * | 1992-10-09 | 1994-05-06 | Sony Corp | Solid-state image sensing element and manufacture thereof |
| JPH0992813A (en) * | 1995-09-27 | 1997-04-04 | Sony Corp | Solid state image pickup device and its manufacture |
| JPH11204523A (en) * | 1998-01-07 | 1999-07-30 | Toshiba Corp | Manufacture of semiconductor device |
| JP2000156406A (en) * | 1998-11-19 | 2000-06-06 | Sony Corp | Semiconductor device and its manufacture |
| JP2000164707A (en) * | 1998-11-27 | 2000-06-16 | Sony Corp | Semiconductor device and manufacture thereof |
| JP2000294518A (en) * | 1998-03-30 | 2000-10-20 | Sony Corp | Manufacture of semiconductor device |
| JP2001326279A (en) * | 2000-05-18 | 2001-11-22 | Canon Sales Co Inc | Semiconductor device and its manufacturing method |
| JP2002043315A (en) * | 2000-07-26 | 2002-02-08 | Sony Corp | Semiconductor device and manufacturing method thereof |
-
2008
- 2008-05-01 JP JP2008119700A patent/JP2008199059A/en active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225563A (en) * | 1990-12-27 | 1992-08-14 | Matsushita Electron Corp | Solid state image sensor |
| JPH06125069A (en) * | 1992-10-09 | 1994-05-06 | Sony Corp | Solid-state image sensing element and manufacture thereof |
| JPH0992813A (en) * | 1995-09-27 | 1997-04-04 | Sony Corp | Solid state image pickup device and its manufacture |
| JPH11204523A (en) * | 1998-01-07 | 1999-07-30 | Toshiba Corp | Manufacture of semiconductor device |
| JP2000294518A (en) * | 1998-03-30 | 2000-10-20 | Sony Corp | Manufacture of semiconductor device |
| JP2000156406A (en) * | 1998-11-19 | 2000-06-06 | Sony Corp | Semiconductor device and its manufacture |
| JP2000164707A (en) * | 1998-11-27 | 2000-06-16 | Sony Corp | Semiconductor device and manufacture thereof |
| JP2001326279A (en) * | 2000-05-18 | 2001-11-22 | Canon Sales Co Inc | Semiconductor device and its manufacturing method |
| JP2002043315A (en) * | 2000-07-26 | 2002-02-08 | Sony Corp | Semiconductor device and manufacturing method thereof |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8816413B2 (en) | 2009-05-28 | 2014-08-26 | Kabushiki Kaisha Toshiba | Semiconductor imaging device with which semiconductor elements of pixel area and other areas has same characteristics |
| JP2016051714A (en) * | 2014-08-28 | 2016-04-11 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method of the same |
| US9553121B2 (en) | 2014-08-28 | 2017-01-24 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9773830B2 (en) | 2015-02-06 | 2017-09-26 | Renesas Electronics Corporation | Image pickup device and method for manufacturing the same |
| US10068941B2 (en) | 2015-02-06 | 2018-09-04 | Renesas Electronics Corporation | Image pickup device and method for manufacturing the same |
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