JP2008034559A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】簡単な工程により製造可能なスタック型キャパシタを有する半導体装置を提供する。
【解決手段】本発明の半導体装置では、単一の第２の層間絶縁膜１７内に、キャパシタの下部電極２７および第２のコンタクトプラグ２６が形成されている。
【選択図】図１

Description

本発明は、ＤＲＡＭを有する半導体装置で、キャパシタの下部電極とスタックトコンタクトを同時に形成することにより、工程の大きな増加なく、微細化を図るものである。

半導体記憶装置、特にＤＲＡＭにおいては、大容量化に伴う微細化が一層進められている。ＤＲＡＭのキャパシタ構造は、シリコン基板内にキャパシタを形成するトレンチ型と、基板上積層した膜中にキャパシタを形成するスタック型に大別される。スタック型キャパシタでは、微細化に対し、電荷保持特性を維持するための十分なセル容量値を確保する目的で、キャパシタ高さが高く形成されるようになってきている。一方、キャパシタ高さが高くなるに伴い、配線層と拡散層を接続するコンタクト深さも深くなるため、１回のコンタクト形成により配線層と拡散層を接続するのは不可能となり、複数のコンタクトを積層するスタックトコンタクト構造が必須となってきた。

図１０は、従来の一般的な円筒型スタックトキャパシタを有するＤＲＡＭの断面図である（例えば、特許文献１参照）。図１０に示すように、従来のＤＲＡＭは、シリコン基板１０１と、シリコン基板１０１の活性部を分離する素子分離１０２とを備えている。シリコン基板１０１の活性部にはＤＲＡＭセルトランジスタゲート１０３が形成されている。シリコン基板１０１および素子分離１０２の上には、第１の層間膜１０４、第２の層間膜１０７、第３の層間膜１０９、第４の層間膜１１３、第５の層間膜１１５が順次積層されている。

第２の層間膜１０７および第３の層間膜１０９にはトレンチが形成され、トレンチの表面には、キャパシタ下部電極１１０、容量絶縁膜１１１およびキャパシタ上部電極１１２が形成されている。第１の層間膜１０４には、キャパシタ下部電極１１０とシリコン基板１０１の活性部とを接続する第１のコンタクトプラグ１０５が形成されている。

また、第１の層間膜１０４〜第４の層間膜１１３には、第１のコンタクトプラグ１０６、第２のコンタクトプラグ１０８および第３のコンタクトプラグ１１４が形成されており、第３のコンタクトプラグ１１４の上には配線１１６が形成されている。

本構造では、キャパシタ容量を確保するために円筒高さを高くする一方で、基板に形成された活性領域と配線間の接続を行うコンタクトを３段構造とするスタックトコンタクト構造を採用している。このようにキャパシタ容量値を確保するために、キャパシタ高さを高くするに伴い、コンタクトは複数段の積層構造を用いている。

次に、従来の半導体装置の製造方法について説明する。図１１（ａ）〜図１５（ｂ）は、従来のＤＲＡＭの製造工程を示す断面図である。従来の製法では、まず、図１１（ａ）に示す工程で、シリコン基板１０１に素子分離１０２およびＤＲＡＭセルトランジスタゲート１０３を形成する。その後、第１の層間膜１０４を形成する。続いて、第１のコンタクトプラグ１０５、１０６をそれぞれ形成する。

次に、図１１（ｂ）に示す工程で、第１のコンタクトプラグ１０５、１０６を形成した後、第２の層間膜１０７を形成し、その後、第１のスタックトコンタクトホール１１７を開口する。

次に、図１１（ｃ）に示す工程で、第１のスタックトコンタクトホール１１７を導電性の材料で埋め込み、第２のコンタクトプラグ１０８を形成する。

次に、図１２（ａ）に示す工程で、第３の層間膜１０９を形成した後、第２の層間膜１０７及び第３の層間膜１０９にキャパシタを形成するためのホール１１８を開口する。

次に、図１２（ｂ）に示す工程で、ホール１１８の内部に導電性材料を成膜し、エッチング等で加工することにより、下部電極１１０を形成する。

次に、図１３（ａ）に示す工程で、容量絶縁膜１１１および上部電極１１２を形成する。

次に、図１３（ｂ）に示す工程で、第４の層間膜１１３を形成したのち、第３の層間膜１０９及び第４の層間膜１１３に第２のスタックトコンタクト用ホール１１９を開口する。

次に、図１４（ａ）に示す工程で、第２のスタックトコンタクトホール１１９を導電性材料で埋め込み、第３のスタックトコンタクトプラグ１１４を形成する。

次に、図１４（ｂ）に示す工程で、第５の層間膜１１５及び配線層１１６を形成する。以上の工程により従来のＤＲＡＭが形成される。
特開2004-356645号公報

しかしながら、上述した従来の構成では、何層もの層間膜およびコンタクトによりスタックトコンタクト構造を形成するため、工程が複雑になり、コストが高くなるといった問題を有していた。

具体的には、図１０に示す構造では、３段構造のスタックトコンタクトを形成するにあたり、層間膜は４層必要となる。また、スタックトコンタクトを、キャパシタ部とは別の工程で独立して形成するため、プロセス工数が増大し、コストが上昇してしまう。

本発明は、上記課題を解決するためになされたものであり、その目的は、簡単な工程により製造可能なスタック型キャパシタを有するＤＲＡＭを提供することにある。

前記の目的を達成するために、本発明に係る半導体装置は、半導体基板の上方に形成された第１の絶縁膜と、前記第１の絶縁膜の上に形成された単一層の第２の絶縁膜と、前記第２の絶縁膜に形成されたトレンチを覆う下部電極、前記下部電極の上を覆う容量絶縁膜および前記容量絶縁膜の上を覆う上部電極を有するキャパシタと、前記第２の絶縁膜を貫通する単一の第１のコンタクトプラグとを備える。

本発明の半導体装置では、単一層の第２の絶縁膜内にキャパシタの下部電極および第１のコンタクトプラグが形成されているため、簡単な工程により製造が可能となる。

本発明の半導体装置において、前記第１のコンタクトプラグの下面は前記下部電極の下面と実質的に同じ高さにあり、前記第１のコンタクトプラグの上面は前記第下部電極の上端と実質的に同じ高さにあってもよい。

本発明の半導体装置において、前記第１のコンタクトプラグの下面は前記第２の絶縁膜の下面と実質的に同じ高さにあり、前記第１のコンタクトプラグの上面は前記第２の絶縁膜の上面と実質的に同じ高さにあってもよい。

本発明の半導体装置において、前記下部電極と前記第１のコンタクトプラグとが、同一の材料からなっていてもよく、この場合にはさらに簡単な工程で製造可能となる。

本発明の半導体装置において、前記半導体基板上に形成されたゲート電極と、前記半導体基板内に形成された不純物拡散層とを有するＭＩＳトランジスタと、前記第１の絶縁膜内に形成され、前記半導体基板における前記不純物拡散層と前記下部電極とを接続する第２のコンタクトプラグと、前記第１の絶縁膜内に形成され、前記半導体基板における前記不純物拡散層と前記第１のコンタクトプラグとを接続する第３のコンタクトプラグと、前記第２の絶縁膜および前記上部電極の上に形成された第３の絶縁膜と、前記第３の絶縁膜内に形成され、前記第２のコンタクトプラグに接続される第４のコンタクトプラグと、前記第４のコンタクトプラグに接続される配線とを備えていてもよい。

本発明の半導体装置において、前記キャパシタと前記ＭＩＳトランジスタとは、ＤＲＡＭを構成してもよい。

本発明に係る半導体装置の製造方法は、半導体基板の上方に第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｂ）と、前記第２の絶縁膜に、キャパシタ用のトレンチとコンタクトプラグ用のホールとを形成する工程（ｃ）と、前記工程（ｃ）の後に、基板上に導体膜を形成した後に、前記導体膜のうち前記第２の絶縁膜の上面上に位置する部分を除去することにより、前記トレンチ内に下部電極を形成すると共に、前記ホール内に第１のコンタクトプラグを形成する工程（ｄ）と、前記下部電極の上に容量絶縁膜を形成する工程（ｅ）と、前記容量絶縁膜の上に上部電極を形成する工程（ｆ）とを備える。

本発明の製造方法によると、単一層の第２の絶縁膜に、キャパシタ用のトレンチとコンタクトホールとを同時に形成した後に、下部電極とコンタクトプラグとを同一の導体膜から形成することができる。つまり、簡単な工程により半導体装置を形成することができる。

本発明の製造方法において、前記工程（ａ）の前に、前記第１の絶縁膜内に、第２のコンタクトプラグおよび第３のコンタクトプラグを形成する工程（ｇ）をさらに備え、前記工程（ｃ）では、前記第２のコンタクトプラグの上に前記トレンチを形成し、前記第３のコンタクトプラグの上に前記ホールを形成してもよい。

本発明の製造方法において、前記工程（ｆ）の後に、前記上部電極、前記第２の絶縁膜および前記第１のコンタクトプラグの上に、第３の絶縁膜を形成する工程（ｈ）と、前記第３の絶縁膜内に、前記第１のコンタクトプラグと接続される第４のコンタクトプラグを形成する工程（ｉ）と、前記第４のコンタクトプラグに接続される配線を形成する工程（ｊ）とをさらに備えていてもよい。

本発明の製造方法において、前記工程（ｇ）の前に、前記半導体基板上にゲート電極を形成する工程と、前記半導体基板内に不純物拡散層を形成する工程とをさらに備えていてもよい。

本発明の製造方法において、前記工程（ｃ）では、前記トレンチおよび前記ホール内を覆う前記導体膜を形成した後に、前記トレンチ内のみにフォトレジストを形成してエッチングを行うことにより、前記導体膜のうち前記第２の絶縁膜の上面上に位置する部分を除去してもよい。

本発明の製造方法において、前記工程（ｃ）では、前記導体膜上の全面に前記フォトレジストを形成した後に、エッチングを行うことにより、前記トレンチ内のみに前記フォトレジストを残してもよい。

本発明の製造方法において、前記工程（ｃ）では、前記トレンチおよび前記ホール内を覆う前記導体膜を形成した後に、ＣＭＰを行うことにより、前記導体膜のうち前記第２の絶縁膜の上面上に位置する部分を除去してもよい。

以上のように本発明では、簡易な工程により微細な半導体記憶装置を実現することができる。

（第１の実施形態）
以下に、本発明の第１の実施の形態について、図面を参照しながら説明する。図１は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置は、半導体基板１１と、半導体基板１１の活性領域を囲む領域に形成された素子分離１２とを備える。半導体基板１１の活性領域には、ＤＲＡＭセントラルトランジスタのゲート１３と、ゲート１３の側面上に形成されたサイドウォール８と、半導体基板１１のうちゲート１３の外側の領域に形成されたＳＤエクステンション拡散層１０と、半導体基板１１のうちＳＤエクステンション拡散層１０の外側の領域に形成されたソース・ドレイン領域９とが形成されている。そして、半導体基板１１および素子分離１２の上には、第１の層間絶縁膜１４、第２の層間絶縁膜１７および第３の層間絶縁膜２２が積層されている。

第１の層間絶縁膜１４には、ソース・ドレイン領域９に電気的に接続される第１のコンタクトプラグ１５、１６が形成されている。第２の層間絶縁膜１７のうち第１のコンタクトプラグ１５の上に位置する部分にはトレンチが形成されている。このトレンチ内には、キャパシタの下部電極２７、容量絶縁膜２０および上部電極２１が形成されている。第２の層間絶縁膜１７のうち第１のコンタクトプラグ１６の上に位置する部分には、第２のコンタクトプラグ２６が形成されている。この第２のコンタクトプラグ２６とキャパシタの下部電極２７とは同一の材料からなっていてもよく、その材料としては、例えばＴｉＮが挙げられる。もちろん、第２のコンタクトプラグ２６と下部電極２７とは異なる材料からなっていてもよく、その場合には、例えば第２のコンタクトプラグ２６はタングステン（Ｗ）からなり、下部電極２７は窒化タングステン（ＷＮ）からなっていてもよい。

第３の層間絶縁膜２２はキャパシタの上部電極２１を覆っており、第３の層間絶縁膜２２のうち第２のコンタクトプラグ２６の上に位置する部分には、第３のコンタクトプラグ２３が形成されている。第３のコンタクトプラグ２３の上には、配線２５が形成されている。

本実施形態の半導体装置においては、キャパシタの下部電極２７および第２のコンタクトプラグ２６は、単一の第２の層間絶縁膜１７内に形成されている。言い換えると、第２のコンタクトプラグ２６の下面は下部電極２７の下面と実質的に同じ高さにあり、第２のコンタクトプラグ２６の上面は下部電極２７の上端と実質的に同じ高さにある。また、下部電極２７の下面は第２の層間絶縁膜１７の下面と実質的に同じ高さにあり、下部電極２７の上端は第２の層間絶縁膜１７お上面と実質的に同じ高さにある。また、第２のコンタクトプラグ２６の下面は第２の層間絶縁膜１７の下面と実質的に同じ高さにあり、第２のコンタクトプラグ２６の上面は第２の層間絶縁膜１７の上面と実質的に同じ高さにある。ここで、「実質的に同じ高さにある」とは、層間絶縁膜とコンタクトプラグのエッチング選択比の違いにより段差が生じている場合を含む。

以上のように本実施形態によれば、キャパシタの下部電極２７と第２のコンタクトプラグ２６を単一の第２の層間絶縁膜１７に同一の高さで形成することにより、工程の簡略化を図ることが可能になる。

次に、本実施形態における半導体装置の製造方法について説明する。図２（ａ）〜図６（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の製法では、図２（ａ）に示す工程で、半導体基板１１に、素子分離１２、ゲート１３、サイドウォール８、ＳＤエクステンション拡散層１０およびソース・ドレイン領域９を形成する。その後、第１の層間絶縁膜１４を形成し、第１の層間絶縁膜１４を貫通しソース・ドレイン領域９に電気的に接続する第１のコンタクトプラグ１５、１６を形成する。

次に、図２（ｂ）に示す工程で、第１の層間絶縁膜１４の上に第２の層間絶縁膜１７を形成する。その後、第２の層間絶縁膜１７の上に、キャパシタ用の開口３２およびコンタクト用の開口３３を有するフォトレジスト３１を形成する。

次に、図２（ｃ）に示す工程で、フォトレジスト３１をマスクとして例えばドライエッチングを行うことにより、第２の層間絶縁膜１７に、第１のコンタクトプラグ１５、１６に到達するキャパシタ用のトレンチ３４およびコンタクトホール３５を形成する。この時、たとえば、開口径は、キャパシタ用のトレンチ３４では０．１〜０．２μｍ程度、コンタクトホール３５では、０．１〜０．０４μｍ程度とする。

次に、図３（ａ）に示す工程で、トレンチ３４およびコンタクトホール３５を覆う、厚さ２０ｎｍから５０ｎｍ程度のＴｉＮ膜からなる導電性材料膜（導体膜）２１ａを堆積する。このとき、導電性材料膜２１ａの膜厚は、コンタクトホール３５内が埋めるようにコンタクトホール径の半分以上にする。

次に、図３（ｂ）に示す工程で、導電性材料膜２１ａ上の全面に、例えばフォトレジスト３６を塗布する。

次に、図４（ａ）に示す工程で、ドライエッチング３７を行うことにより、第２の層間絶縁膜１７の上面上における導電性材料膜２１ａの表面が露出するようにフォトレジスト３６を除去して、トレンチ３４内にフォトレジスト３６を残す。

次に、図４（ｂ）に示す工程で、例えばドライエッチング３８により、フォトレジスト３６をエッチングマスクにして、導電性材料膜２１ａのうち第２の層間絶縁膜１７の上面上に位置する部分を除去する。これにより、トレンチ３４内に第１のコンタクトプラグ１５に電気的に接続するキャパシタの下部電極２７を形成するとともに、コンタクトホール３５内に第１のコンタクトプラグ１６に電気的に接続する第２のコンタクトプラグ２６を形成する。このとき、キャパシタの下部電極２７は、トレンチ３４の内面に沿って形成された凹部状の断面形状を有する。一方、第２のコンタクトプラグ２６は、コンタクトホール３５内を充填するように形成される。

次に、図５（ａ）に示す工程で、下部電極２７上を覆うように半導体基板１１上の全面に、キャパシタの容量絶縁膜２０として、ＴａＯ_ｘ膜を例えば、５〜１０ｎｍ程度の厚さで堆積する。その後、容量絶縁膜２０上に、上部電極材料として、例えば、ＴｉＮ膜を２０〜５０ｎｍ程度の厚さで堆積した後、フォトリソグラフィ及びエッチング工程により、上部電極材料をパターニングして上部電極２１を形成する。このとき、第２のコンタクトプラグ２６上の上部電極材料及び容量絶縁膜２０は除去する。

次に、図５（ｂ）に示す工程で、上部電極２１上を覆うように第２の層間絶縁膜１７上に第３の層間絶縁膜２２を形成した後、第３の層間絶縁膜２２に第２のコンタクトプラグ２６に到達するコンタクトホール３９を形成する。

次に、図６（ａ）に示す工程で、コンタクトホール３９内および第３の層間絶縁膜２２の上に導電性材料膜を堆積した後にＣＭＰ工程を行うことにより、コンタクトホール３９内に第２のコンタクトプラグ１７に電気的に接続する第３のコンタクトプラグ２３を形成する。

次に、図６（ｂ）に示す工程で、第３の層間絶縁膜２２の上に第４の層間絶縁膜２４を形成した後、第４の層間絶縁膜２４に第３のコンタクトプラグ２３に電気的に接続する配線２５を形成する。

以上のように、本実施形態の製造方法においては、キャパシタの下部電極２７と第２のコンタクトプラグ２６を単一の層間絶縁膜１７内に形成することにより、従来よりも工程の簡略化を図ることが可能となる。また、下部電極２７と、第２のコンタクトプラグ２６とを同時に形成することにより、さらなる工程の簡略化を図ることが可能となる。

（第２の実施形態）
以下に、本発明の第２の実施形態について、図面を参照しながら説明する。本実施形態では、第１の実施形態の製造方法の変形例について説明する。図７（ａ）〜図８（ｂ）は本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。

本実施形態における製造方法では、まず図７（ａ）に示す構造を得るために、図２（ａ）〜図３（ａ）と同様の工程を行う。

次に、図７（ｂ）に示す工程で、導電性材料膜２１ａ上の全面に、フォトレジスト４０を塗布する。

次に、図８（ａ）に示す工程で、フォトレジスト４０に対して露光および現像工程を行うことにより、キャパシタを形成するトレンチ３４内にのみフォトレジスト４０を残す。つまり、フォトレジスト４０のうち第２の層間絶縁膜１７の上面上に位置する部分の厚み分だけが露光される条件で露光を行った後に、現像工程を行うことにより、フォトレジスト４０のうち第２の層間絶縁膜１７の上面上に位置する部分のみを除去して、トレンチ３４内にのみフォトレジスト４０を残存させる。

次に、図８（ｂ）に示す工程で、ドライエッチング３８により、フォトレジスト４０をエッチングマスクにして、導電性材料膜２１ａのうち第２の層間絶縁膜１７上の部分を除去する。これにより、トレンチ３４内に第１のコンタクトプラグ１５に電気的に接続するキャパシタの下部電極２７を形成するとともに、コンタクトホール３５内に第１のコンタクトプラグ１６に電気的に接続する第２のコンタクトプラグ２６を形成する。その後の工程は第１の実施形態と同様であるので、その説明を省略する。

以上のよう、本実施形態の製造方法においては、キャパシタ下部電極２７と第２のコンタクトプラグ２６を同時に形成することにより、従来の製造方法よりも工程の簡略化を図ることが可能となる。

（第３の実施形態）
以下に、本発明の第３の実施形態について、図面を参照しながら説明する。本実施形態では、第１の実施形態の製造方法の変形例について説明する。図９（ａ）、（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。

本実施形態における製造方法では、まず、図９（ａ）に示す構造を得るために、図２（ａ）〜図３（ａ）と同様の工程を行う。

次に、図９（ｂ）に示す工程で、ＣＭＰ法による研磨５０を行うことにより、導電性材料膜２１ａのうち第２の層間絶縁膜１７の上面上に位置する部分を除去する。これにより、トレンチ３４内に第１のコンタクトプラグ１５に電気的に接続するキャパシタの下部電極２７を形成するとともに、コンタクトホール３５内に第１のコンタクトプラグ１６に電気的に接続する第２のコンタクトプラグ２６を形成する。その後の工程は第１の実施形態と同様であるので、その説明を省略する。

以上のように、本実施形態の製造方法においては、キャパシタ下部電極２７と第２のコンタクトプラグ２６を同時に形成することにより、従来の製造方法よりも簡略化を図ることが可能となる。

（その他の実施形態）
なお、上記実施形態において、下部電極２７及び第２のコンタクトプラグ２６となる導電性の材料としてはＴｉＮを例とした。しかしながら、本発明では、例えば、ＷＮなどの導電性を有する金属膜または不純物を導入されたシリコン膜により下部電極２７およびコンタクトプラグ２６を構成してもよい。

また、容量絶縁膜はＴａＯ_ｘに限らず、ＨｆＯ_ｘ、ＺｒＯ_ｘなどの高誘電率を有する金属酸化膜、シリコン酸化膜またはシリコン窒化膜であっても同様の効果を得ることができる。

上記実施形態では、第１の層間絶縁膜１４の上に第２の層間絶縁膜１７が直接形成されている場合について説明した。しかしながら、本発明では、第１の層間絶縁膜１４と第２の層間絶縁膜１７との間にシリコン窒化膜などが介在していてもよい。同様に、第２の層間絶縁膜１７と第３の層間絶縁膜２２との間や、第３の層間絶縁膜２２と第４の層間絶縁膜２４との間にも、シリコン窒化膜などが介在していてもよい。

また、上記実施形態では、コンタクトプラグが単一の層からなる場合について説明した。しかしながら、本発明では、コンタクトプラグが、コンタクトホールの表面（下面および側面）を覆う膜と、その上からコンタクトホールを埋める膜からなっていてもよい。

本発明は、簡易な工程により微細な半導体記憶装置を実現することができる点で、産業上の利用可能性は高い。

本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。 従来の一般的な円筒型スタックトキャパシタを有するＤＲＡＭの断面図である。 （ａ）〜（ｃ）は、従来のＤＲＡＭの製造工程を示す断面図である。 （ａ）、（ｂ）は、従来のＤＲＡＭの製造工程を示す断面図である。 （ａ）、（ｂ）は、従来のＤＲＡＭの製造工程を示す断面図である。 （ａ）、（ｂ）は、従来のＤＲＡＭの製造工程を示す断面図である。

符号の説明

８ サイドウォール
９ ソース・ドレイン領域
１０ ＳＤエクステンション拡散層
１１ 半導体基板
１２ 素子分離
１３ ゲート
１４ 第１の層間絶縁膜
１５、１６ 第１のコンタクトプラグ
１７ 第２の層間絶縁膜
２０ 容量絶縁膜
２１ 上部電極
２１ａ 導電性材料膜
２２ 第３の層間絶縁膜
２３ 第３のコンタクトプラグ
２４ 第４の層間絶縁膜
２５ 配線
２６ 第２のコンタクトプラグ
２７ 下部電極
３１ フォトレジスト
３２、３３ 開口
３４ トレンチ
３５ コンタクトホール
３６ フォトレジスト
３７ ドライエッチング
３８ ドライエッチング
３９ コンタクトホール
４０ フォトレジスト
５０ ＣＭＰ法による研磨

Claims (14)

1. 半導体基板の上方に形成された第１の絶縁膜と、
   前記第１の絶縁膜の上に形成された単一層の第２の絶縁膜と、
   前記第２の絶縁膜に形成されたトレンチを覆う下部電極、前記下部電極の上を覆う容量絶縁膜および前記容量絶縁膜の上を覆う上部電極を有するキャパシタと、
   前記第２の絶縁膜を貫通する単一の第１のコンタクトプラグとを備える、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記第１のコンタクトプラグの下面は前記下部電極の下面と実質的に同じ高さにあり、前記第１のコンタクトプラグの上面は前記第下部電極の上端と実質的に同じ高さにある、半導体装置。
3. 請求項１または２に記載の半導体装置であって、
   前記第１のコンタクトプラグの下面は前記第２の絶縁膜の下面と実質的に同じ高さにあり、前記第１のコンタクトプラグの上面は前記第２の絶縁膜の上面と実質的に同じ高さにある、半導体装置。
4. 請求項１〜３のうちいずれか１項に記載の半導体装置であって、
   前記下部電極と前記第１のコンタクトプラグとが、同一の材料からなる、半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置であって、
   前記半導体基板上に形成されたゲート電極と、前記半導体基板内に形成された不純物拡散層とを有するＭＩＳトランジスタと、
   前記第１の絶縁膜内に形成され、前記半導体基板における前記不純物拡散層と前記下部電極とを接続する第２のコンタクトプラグと、
   前記第１の絶縁膜内に形成され、前記半導体基板における前記不純物拡散層と前記第１
   のコンタクトプラグとを接続する第３のコンタクトプラグと、
   前記第２の絶縁膜および前記上部電極の上に形成された第３の絶縁膜と、
   前記第３の絶縁膜内に形成され、前記第２のコンタクトプラグに接続される第４のコンタクトプラグと、
   前記第４のコンタクトプラグに接続される配線とを備える、半導体装置。
6. 請求項５に記載の半導体装置であって、
   前記キャパシタと前記ＭＩＳトランジスタとは、ＤＲＡＭを構成する、半導体装置。
7. 半導体基板の上方に第１の絶縁膜を形成する工程（ａ）と、
   前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｂ）と、
   前記第２の絶縁膜に、キャパシタ用のトレンチとコンタクトプラグ用のホールとを形成する工程（ｃ）と、
   前記工程（ｃ）の後に、基板上に導体膜を形成した後に、前記導体膜のうち前記第２の絶縁膜の上面上に位置する部分を除去することにより、前記トレンチ内に下部電極を形成すると共に、前記ホール内に第１のコンタクトプラグを形成する工程（ｄ）と、
   前記下部電極の上に容量絶縁膜を形成する工程（ｅ）と、
   前記容量絶縁膜の上に上部電極を形成する工程（ｆ）とを備える、半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記工程（ａ）の前に、前記第１の絶縁膜内に、第２のコンタクトプラグおよび第３のコンタクトプラグを形成する工程（ｇ）をさらに備え、
   前記工程（ｃ）では、前記第２のコンタクトプラグの上に前記トレンチを形成し、前記第３のコンタクトプラグの上に前記ホールを形成する、半導体装置の製造方法。
9. 請求項７または８に記載の半導体装置の製造方法であって、
   前記工程（ｆ）の後に、前記上部電極、前記第２の絶縁膜および前記第１のコンタクトプラグの上に、第３の絶縁膜を形成する工程（ｈ）と、
   前記第３の絶縁膜内に、前記第１のコンタクトプラグと接続される第４のコンタクトプラグを形成する工程（ｉ）と、
   前記第４のコンタクトプラグに接続される配線を形成する工程（ｊ）とをさらに備える、半導体装置の製造方法。
10. 請求項８に記載の半導体装置の製造方法であって、
    前記工程（ｇ）の前に、前記半導体基板上にゲート電極を形成する工程と、前記半導体基板内に不純物拡散層を形成する工程とをさらに備える、半導体装置の製造方法。
11. 請求項７〜１０のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記工程（ｃ）では、前記トレンチおよび前記ホール内を覆う前記導体膜を形成した後に、前記トレンチ内のみにフォトレジストを形成してエッチングを行うことにより、前記導体膜のうち前記第２の絶縁膜の上面上に位置する部分を除去する、半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法であって、
    前記工程（ｃ）では、前記導体膜上の全面に前記フォトレジストを形成した後に、エッチングを行うことにより、前記トレンチ内のみに前記フォトレジストを残す、半導体装置の製造方法。
13. 請求項１１に記載の半導体装置の製造方法であって、
    前記工程（ｃ）では、前記導体膜上の全面に前記フォトレジストを塗布した後に、露光および現像を行うことにより、前記トレンチ内のみに前記フォトレジストを残す、半導体装置の製造方法。
14. 請求項７〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記工程（ｃ）では、前記トレンチおよび前記ホール内を覆う前記導体膜を形成した後に、ＣＭＰを行うことにより、前記導体膜のうち前記第２の絶縁膜の上面上に位置する部分を除去する、半導体装置の製造方法。

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