JP2008028908A

JP2008028908A - Gain variable low-noise amplifier

Info

Publication number: JP2008028908A
Application number: JP2006201926A
Authority: JP
Inventors: Koji Hayashi; 浩二林
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2006-07-25
Filing date: 2006-07-25
Publication date: 2008-02-07

Abstract

PROBLEM TO BE SOLVED: To keep a noise index satisfactorily and to perform gain variations in multi-stage steps without deteriorating an input third-order intercept point and input power in 1dB gain compression. SOLUTION: On the post-stage of an amplifier circuit 101, a variable attenuation circuit 104 is provided in series. Between the stages of the amplifier circuit 101 and the variable attenuation circuit 104, on the other hand, a first matching circuit 8 is provided and between the stage of these first matching circuit 8 and the variable attenuation circuit 104 and a drain voltage terminal 3 to which a power supply voltage from the outside is applied, a second matching circuit 9 is provided, and the first matching circuit 8 and the second matching circuit 9 are configured to make conjugate output impedance of the amplifier circuit 101 and input impedance of the variable attenuation circuit 104 and to attain matching. COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、携帯無線端末に代表される各種移動体無線通信機器などにおいて用いられる利得可変型低雑音増幅器に係り、特に、雑音指数の向上と共に大信号入力時の特性改善等を図ったものに関する。 The present invention relates to a variable gain low-noise amplifier used in various mobile radio communication devices typified by portable radio terminals, and more particularly to an improvement in noise figure as well as characteristics improvement at the time of large signal input. .

近年の移動体通信においては、基地局と移動局との距離により受信信号の電界強度が大きく変化するため、受信器には広いダイナミックレンジが必要とされる。このため、受信機用増幅器には、高利得特性、低雑音特性と共に、利得可変機能が求められるが、受信信号レベルの変動を、高精度に抑制する必要があるため、固定可変方式の利得可変回路が好適とされる。さらに、データ通信速度を高速化するＨＳＤＰＡ(High Speed Downlink Packet Access)技術を導入した場合、受信信号の電界強度により変調方式を可変するため、利得可変ステップを、例えば、３段階、４段階等に可変できる増幅器が所望される場合がある。 In recent mobile communications, since the electric field strength of a received signal varies greatly depending on the distance between a base station and a mobile station, a wide dynamic range is required for the receiver. For this reason, the receiver amplifier is required to have a variable gain function as well as a high gain characteristic and a low noise characteristic. However, since it is necessary to suppress the fluctuation of the received signal level with high accuracy, the variable gain of the fixed variable system is required. A circuit is preferred. In addition, when HSDPA (High Speed Downlink Packet Access) technology for increasing the data communication speed is introduced, the gain variable step is changed to, for example, three stages, four stages, etc. in order to vary the modulation method according to the electric field strength of the received signal. An amplifier that can be varied may be desired.

このような利得可変を多段ステップで行うと共に、それぞれのステップにおける利得可変量が固定の利得可変型増幅器の一例としては、例えば、特許文献１等に開示されたものがある。
図５には、このような従来の利得可変型増幅器の回路構成例が示されており、以下、同図を参照しつつ、かかる従来回路について概括的に説明する。
この可変利得増幅器は、信号増幅用電界効果トランジスタ（以下、「ＦＥＴ」と称する）６５を中心に増幅回路が構成され、その入力側には、経路切替用ＳＰＤＴスイッチ６２，６３を用いて、減衰素子６４が入力端子６１と信号増幅用ＦＥＴ６５との間に、選択的に挿入可能に設けられたものとなっている。また、信号増幅用ＦＥＴ６５のソースとグランドとの間には、バイアス抵抗器７１〜７４と、このバイアス抵抗器７１〜７４に対応して設けられたバイアススイッチ７５〜７８が、それぞれ直列接続されると共に、バイアス抵抗器７１〜７４とバイアススイッチ７５〜７８の直列部分が相互に並列となるように設けられたものとなっている。 As an example of the variable gain amplifier in which such variable gain is performed in multiple steps and the variable gain in each step is fixed, there is one disclosed in Patent Document 1, for example.
FIG. 5 shows an example of a circuit configuration of such a conventional variable gain amplifier. Hereinafter, such a conventional circuit will be generally described with reference to FIG.
In this variable gain amplifier, an amplifier circuit is configured with a signal amplification field effect transistor (hereinafter referred to as “FET”) 65 as a center, and path switching SPDT switches 62 and 63 are used on the input side for attenuation. An element 64 is provided between the input terminal 61 and the signal amplification FET 65 so as to be selectively insertable. Bias resistors 71 to 74 and bias switches 75 to 78 provided corresponding to the bias resistors 71 to 74 are connected in series between the source of the signal amplification FET 65 and the ground. At the same time, the series parts of the bias resistors 71 to 74 and the bias switches 75 to 78 are provided in parallel with each other.

かかる構成においては、経路切替用ＳＰＤＴスイッチ６２，６３を操作することにより、入力信号に対して減衰素子６４による減衰を与えずに信号増幅用ＦＥＴ６５のゲートに印加する場合と、減衰素子６４を介して入力信号を信号増幅用ＦＥＴ６５のゲートに印加する場合との選択が可能となっている。
また、バイパススイッチ７５〜７８のオン／オフを切り替えることにより、バイアス抵抗器７１〜７４の大きさに応じて、増幅利得を４段階に可変可能となっている。
したがって、この利得可変型増幅器では、入力側における減衰素子６４の挿入の有無と、バイパススイッチ７５〜７８のオン／オフの切り替えとの組み合わせにより、全体として８段階の利得制御が可能となっている。 In such a configuration, by operating the path switching SPDT switches 62 and 63, the input signal is applied to the gate of the signal amplifying FET 65 without being attenuated by the attenuating element 64. Thus, it is possible to select whether the input signal is applied to the gate of the signal amplification FET 65.
Further, by switching on / off of the bypass switches 75 to 78, the amplification gain can be varied in four stages according to the size of the bias resistors 71 to 74.
Therefore, in this variable gain amplifier, gain control in eight stages as a whole is possible by a combination of the presence / absence of insertion of the attenuation element 64 on the input side and the on / off switching of the bypass switches 75-78. .

特開平５−３１５８７１号公報（第２−３頁、図１−図４）JP-A-5-315871 (page 2-3, FIGS. 1 to 4)

ところで、上述の従来回路においては、入力側に経路切替用ＳＰＤＴスイッチ６２，６３が、減衰素子６４を介して２段直列に設けられた構成であるため、このＳＰＤＴスイッチ２個分の挿入損失が、利得可変型増幅器の雑音指数（以下、「ＮＦ」と称する）に加算されることとなる。また、増幅器の電流を可変させて利得調整を行う構成であるため、電流が低下する利得可変状態においては、ＮＦ、入力３次インターセプトポイント（以下、「ＩＩＰ３」と称する）、１ｄＢ利得圧縮時入力電力（以下、「Ｐ１ｄＢ」と称する）等の特性劣化を招くという問題がある。
本発明は、上記実状に鑑みてなされたもので、良好な雑音指数を有すると共に、入力３次インターセプトポイント及び１ｄＢ利得圧縮時入力電力を劣化させることなく、多段ステップでの利得可変を可能とする利得可変型低雑音増幅器を提供するものである。 By the way, in the above-described conventional circuit, since the path switching SPDT switches 62 and 63 are provided in series in two stages via the attenuation element 64 on the input side, the insertion loss corresponding to the two SPDT switches is reduced. And added to the noise figure (hereinafter referred to as “NF”) of the variable gain amplifier. In addition, since the gain is adjusted by varying the current of the amplifier, in a variable gain state where the current decreases, NF, an input third-order intercept point (hereinafter referred to as “IIP3”), and an input at 1 dB gain compression. There is a problem in that characteristics such as power (hereinafter referred to as “P1 dB”) are deteriorated.
The present invention has been made in view of the above circumstances, has a good noise figure, and enables variable gain in multiple steps without deteriorating the input third-order intercept point and 1 dB gain input power during compression. A variable gain low noise amplifier is provided.

上記本発明の目的を達成するため、本発明に係る利得可変型低雑音増幅器は、
増幅回路と、前記増幅回路の入出力間に並列接続されて当該増幅回路に入力される信号を制御信号に応じて当該増幅器の出力側へ迂回せしめるバイパス回路と、前記増幅回路から出力される信号に対して減衰を与える可変減衰回路とを具備してなる利得可変型低雑音増幅器であって、
前記可変減衰回路は、前記増幅回路の後段に直列に設けられる一方、前記増幅回路と前記可変減衰回路との段間には、第１の整合回路が設けられると共に、当該第１の整合回路と前記可変減衰回路との段間と、外部からの電源電圧が印加される電源供給端子との間に第２の整合回路が設けられ、
前記第１の整合回路と第２の整合回路は、前記増幅回路の出力インピーダンスと前記可変減衰回路の入力インピーダンスを共役にすると共に整合を図るよう構成されてなるものである。
かかる構成において、可変減衰回路は、Ｔ型固定減衰器を用いてなると共に、経路切替用ＳＰＤＴスイッチにより前記Ｔ型固定減衰器をバイパス可能に構成しても好適である。 In order to achieve the above object of the present invention, a variable gain low noise amplifier according to the present invention comprises:
An amplifying circuit, a bypass circuit connected in parallel between the input and output of the amplifying circuit and diverting a signal input to the amplifying circuit to the output side of the amplifier according to a control signal; and a signal output from the amplifying circuit A variable gain low noise amplifier comprising a variable attenuating circuit for attenuating with respect to
The variable attenuation circuit is provided in series in the subsequent stage of the amplifier circuit, and a first matching circuit is provided between the stage of the amplifier circuit and the variable attenuation circuit, and the first matching circuit and A second matching circuit is provided between the stage with the variable attenuation circuit and a power supply terminal to which an external power supply voltage is applied;
The first matching circuit and the second matching circuit are configured to conjugate and match the output impedance of the amplifier circuit and the input impedance of the variable attenuation circuit.
In such a configuration, the variable attenuating circuit is preferably configured to use a T-type fixed attenuator and to be configured such that the T-type fixed attenuator can be bypassed by a path switching SPDT switch.

本発明によれば、可変減衰回路を増幅回路の後段に直列に設けると共に、増幅回路の出力インピーダンスと可変減衰回路の入力インピーダンスが共役となるよう構成したので、従来と異なり、可変減衰回路の雑音指数が利得可変型低雑音増幅器全体の雑音指数に加算されることがなく、そのため、良好な雑音指数を有し、しかも、利得可変時における入力３次インターセプトポイントや、１ｄＢ利得圧縮時入力電力の劣化が抑圧された利得可変型低雑音増幅器を提供することができる。 According to the present invention, the variable attenuation circuit is provided in series in the subsequent stage of the amplifier circuit, and the output impedance of the amplifier circuit and the input impedance of the variable attenuation circuit are conjugated. The index is not added to the noise figure of the entire variable gain low noise amplifier. Therefore, it has a good noise figure, and the input third-order intercept point when the gain is variable and the input power when the gain is compressed are 1 dB. It is possible to provide a variable gain low noise amplifier in which deterioration is suppressed.

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型低雑音増幅器の第１の構成例について、図１を参照しつつ説明する。
この利得可変型低雑音増幅器は、信号増幅用電界効果トランジスタ（以下、電界効果トランジスタを「ＦＥＴ」と称する）２０，２１を中心に構成された増幅回路１０１と、この増幅回路１０１のバイアスの供給を制御するバイアス回路１０２と、信号入力端子１と信号出力端子２との間で増幅回路１０１を迂回せしめるバイパス回路１０３と、増幅回路１０１の後段に設けられた可変減衰回路１０４と、第１及び第２の回路制御用ロジック回路（図１においては、それそれ「CONT-1」、「CONT-2」と表記）１０，１１とを主たる構成要素として構成されたものとなっている。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first configuration example of the variable gain low noise amplifier according to the embodiment of the present invention will be described with reference to FIG.
This variable gain type low noise amplifier includes an amplifier circuit 101 mainly composed of signal amplification field effect transistors (hereinafter referred to as “FETs”) 20 and 21, and supply of a bias to the amplifier circuit 101. A bias circuit 102 that controls the signal, a bypass circuit 103 that bypasses the amplifier circuit 101 between the signal input terminal 1 and the signal output terminal 2, a variable attenuation circuit 104 that is provided at the subsequent stage of the amplifier circuit 101, The second circuit control logic circuit (referred to as “CONT-1” and “CONT-2” in FIG. 1) 10 and 11 is the main component.

増幅回路１０１は、第１及び第２の信号増幅用ＦＥＴ２０，２１によるスタック接続を中心に構成されたものとなっている。
すなわち、第１及び第２の信号増幅用ＦＥＴ２０，２１は、第１の信号増幅用ＦＥＴ２０のドレインと第２の信号増幅用ＦＥＴ２１のソースが相互に接続される一方、第１の信号増幅用ＦＥＴ２０のゲートが、結合キャパシタ４４及び入力整合回路７を介して信号入力端子１に接続されたものとなっている。また、第１の信号増幅用ＦＥＴ２０のゲートは、バイアス接続用抵抗器２９を介してバイアス回路１０２を構成するバイアス回路用ＦＥＴ１９のゲートに接続されている。
さらに、結合キャパシタ４４と入力整合回路７との接続点は、後述するバイパス回路１０３を構成する構成部品の１つである結合キャパシタ４６を介してバイパス回路用ＦＥＴ２２のソースに接続されている。 The amplifying circuit 101 is configured around stack connection by the first and second signal amplifying FETs 20 and 21.
That is, in the first and second signal amplification FETs 20 and 21, the drain of the first signal amplification FET 20 and the source of the second signal amplification FET 21 are connected to each other, while the first signal amplification FET 20 Are connected to the signal input terminal 1 via the coupling capacitor 44 and the input matching circuit 7. The gate of the first signal amplification FET 20 is connected to the gate of the bias circuit FET 19 constituting the bias circuit 102 via the bias connection resistor 29.
Further, a connection point between the coupling capacitor 44 and the input matching circuit 7 is connected to the source of the bypass circuit FET 22 via a coupling capacitor 46 which is one of components constituting a bypass circuit 103 described later.

一方、第１の信号増幅用ＦＥＴ２０のソースは、ソースインダクタ５１を介してグランドに接続される一方、第２の信号増幅用ＦＥＴ２１のドレインは、第１の出力整合回路８及びキャパシタ４８を介して後述する可変減衰回路１０４の入力段に接続されると共に、後述するバイパス回路１０３に接続されている。すなわち、具体的には、キャパシタ４８の一端（第１の出力整合回路８との接続端と反対側）は、後述するように可変減衰回路１０４を構成する入力側抵抗器３７の一端に接続されている。 On the other hand, the source of the first signal amplification FET 20 is connected to the ground through the source inductor 51, while the drain of the second signal amplification FET 21 is connected through the first output matching circuit 8 and the capacitor 48. In addition to being connected to an input stage of a variable attenuation circuit 104 described later, it is connected to a bypass circuit 103 described later. Specifically, one end of the capacitor 48 (on the side opposite to the connection end with the first output matching circuit 8) is connected to one end of the input side resistor 37 constituting the variable attenuation circuit 104 as will be described later. ing.

また、第１の出力整合回路８とキャパシタ４８の接続点は、第２の出力整合回路９を介してドレイン電圧端子３に接続されている。そして、ドレイン電圧端子３とグランドとの間には、バイパスキャパシタ５０が接続されている。このドレイン電圧端子３は、外部から所定の電源電圧が印加されるものとなっている。
さらに、第２の信号増幅用ＦＥＴ２１のドレインは、バイパス回路１０３を構成する１つの構成部品である結合キャパシタ４７を介して、バイパス回路用ＦＥＴ２２のドレインに接続されている。
そして、第２の信号増幅用ＦＥＴ２１のゲートは、キャパシタ４５を介してグランドに接続されると共に、抵抗器３３を介して第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続されている。 The connection point between the first output matching circuit 8 and the capacitor 48 is connected to the drain voltage terminal 3 via the second output matching circuit 9. A bypass capacitor 50 is connected between the drain voltage terminal 3 and the ground. A predetermined power supply voltage is applied to the drain voltage terminal 3 from the outside.
Further, the drain of the second signal amplifying FET 21 is connected to the drain of the bypass circuit FET 22 via a coupling capacitor 47 which is one component constituting the bypass circuit 103.
The gate of the second signal amplifying FET 21 is connected to the ground via the capacitor 45 and also connected to the first output terminal OUT-1 of the first circuit control logic circuit 10 via the resistor 33. It is connected.

さらに、増幅回路１０１には、増幅器ＯＦＦ用ＦＥＴ２３が設けられており、そのドレインは、第１の信号増幅用ＦＥＴ２０のドレインと第２の信号増幅用ＦＥＴ２１のソースとの接続点に接続される一方、ソースは、グランドに接続されたものとなっている。
そして、増幅器ＯＦＦ用ＦＥＴ２３のゲートは、抵抗器３４を介して第１の回路制御用ロジック回路１０の第２の出力端子OUT-2に接続されている。 Further, the amplifier circuit 101 is provided with an amplifier OFF FET 23, and its drain is connected to a connection point between the drain of the first signal amplification FET 20 and the source of the second signal amplification FET 21. The source is connected to the ground.
The gate of the amplifier OFF FET 23 is connected to the second output terminal OUT-2 of the first circuit control logic circuit 10 via the resistor 34.

バイアス回路１０２は、バイアス回路用ＦＥＴ１９を中心に構成されており、このバイアス回路用ＦＥＴ１９は、そのドレインとゲートとが相互に接続されて、いわゆるダイオード接続状態とされると共に、そのドレインは、抵抗器２８を介して第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続される一方、ソースは、グランドに接続されている。そして、バイアス回路用ＦＥＴ１９のゲートは、先に述べたようにバイアス接続用抵抗器２９を介して第１の信号増幅用ＦＥＴ２０のゲートに接続されている。 The bias circuit 102 is configured with a bias circuit FET 19 as the center, and the bias circuit FET 19 is connected to its drain and gate to form a so-called diode-connected state. While being connected to the first output terminal OUT-1 of the first circuit control logic circuit 10 via the device 28, the source is connected to the ground. The gate of the bias circuit FET 19 is connected to the gate of the first signal amplification FET 20 via the bias connection resistor 29 as described above.

バイパス回路１０３は、バイパス回路用ＦＥＴ２２を中心に構成されており、バイパス回路用ＦＥＴ２２のドレインは、抵抗器３２を介して、また、ソースは、抵抗器３０を介して、共に第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続されたものとなっている。
また、バイパス回路用ＦＥＴ２２のドレインは、先に述べたように、結合キャパシタ４７を介して、第２の信号増幅用ＦＥＴ２１のドレインに接続される一方、ソースは、結合キャパシタ４６を介して入力整合回路７と結合キャパシタ４４の相互の接続点に接続されたものとなっている。
そして、バイパス回路用ＦＥＴ２２のゲートは、抵抗器３１を介して第１の回路制御用ロジック回路１０の第２の出力端子OUT-2に接続されている。 The bypass circuit 103 is configured around the bypass circuit FET 22. The drain of the bypass circuit FET 22 is controlled via the resistor 32, and the source is controlled via the resistor 30. The first logic circuit 10 is connected to the first output terminal OUT-1.
Further, as described above, the drain of the bypass circuit FET 22 is connected to the drain of the second signal amplification FET 21 via the coupling capacitor 47, while the source is input matched via the coupling capacitor 46. The circuit 7 and the coupling capacitor 44 are connected to a mutual connection point.
The gate of the bypass circuit FET 22 is connected to the second output terminal OUT-2 of the first circuit control logic circuit 10 via the resistor 31.

可変減衰回路１０４は、シャント用ＦＥＴ２４、パス用ＦＥＴ２５、入力側抵抗器３７及び出力側抵抗器３８を主たる構成要素として、Ｔ型ブリッジ可変減衰回路が構成されたものとなっている。
具体的には、まず、入力側抵抗器３７と出力側抵抗器３８は、直列に接続され、入力側抵抗器３７の他端は、先に述べたようにキャパシタ４８に接続される一方、出力側抵抗器３８の他端は、結合キャパシタ４９を介して信号出力端子２に接続されている。 The variable attenuation circuit 104 is configured by a T-type bridge variable attenuation circuit with the shunt FET 24, the pass FET 25, the input side resistor 37, and the output side resistor 38 as main components.
Specifically, first, the input side resistor 37 and the output side resistor 38 are connected in series, and the other end of the input side resistor 37 is connected to the capacitor 48 as described above, while the output side resistor 37 The other end of the side resistor 38 is connected to the signal output terminal 2 via a coupling capacitor 49.

シャント用ＦＥＴ２４は、そのドレインが入力側抵抗器３７と出力側抵抗器３８の接続点に接続されると共に、抵抗器３９を介してソースと接続される一方、ソースは、グランドに接続されている。
また、シャント用ＦＥＴ２４のゲートは、抵抗器４０を介して第２の回路制御用ロジック回路１１の第２の出力端子OUT-2に接続されている。 The drain of the shunt FET 24 is connected to the connection point between the input-side resistor 37 and the output-side resistor 38, and is connected to the source via the resistor 39, while the source is connected to the ground. .
The gate of the shunt FET 24 is connected to the second output terminal OUT-2 of the second circuit control logic circuit 11 via the resistor 40.

一方、パス用ＦＥＴ２５は、そのドレインがキャパシタ４８と入力側抵抗器３７の接続点に接続される一方、ソースは、出力側抵抗器３８と結合キャパシタ４９との接続点に接続されている。
そして、パス用ＦＥＴ２５のゲートは、抵抗器３６を介して第２の回路制御用ロジック回路１１の第１の出力端子OUT-1に接続されている。 On the other hand, the drain of the pass FET 25 is connected to the connection point between the capacitor 48 and the input side resistor 37, while the source is connected to the connection point between the output side resistor 38 and the coupling capacitor 49.
The gate of the pass FET 25 is connected to the first output terminal OUT-1 of the second circuit control logic circuit 11 via the resistor 36.

第１の回路制御用ロジック回路１０は、第１の切替電圧端子５に外部から印加される電圧に応じて後述するよう増幅回路１０１、バイアス回路１０２及びバイパス回路１０３の動作を制御する信号を出力するよう構成されたものとなっている。
また、第２の回路制御用ロジック回路１１は、第２の切替電圧端子６に外部から印加される電圧に応じて後述するよう可変減衰回路１０４の動作を制御する信号を出力するよう構成されたものとなっている。
そして、第１の回路制御用ロジック回路１０は、抵抗器３５を介して、第２の回路制御用ロジック回路１１は、抵抗器４１を介して、共に第２の出力整合回路９に接続されており、この第２の出力整合回路９を介してドレイン電圧端子３に外部から印加された電圧による電源供給を受けるようになっている。 The first circuit control logic circuit 10 outputs a signal for controlling the operations of the amplifier circuit 101, the bias circuit 102, and the bypass circuit 103, as will be described later, in accordance with a voltage applied to the first switching voltage terminal 5 from the outside. It is configured to do.
Further, the second circuit control logic circuit 11 is configured to output a signal for controlling the operation of the variable attenuation circuit 104 as will be described later in accordance with a voltage applied from the outside to the second switching voltage terminal 6. It has become a thing.
The first circuit control logic circuit 10 is connected to the second output matching circuit 9 via the resistor 35, and the second circuit control logic circuit 11 is connected to the second output matching circuit 9 via the resistor 41. The drain voltage terminal 3 is supplied with power from the outside via the second output matching circuit 9.

次に、かかる構成における動作について説明する。
最初に、増幅回路１０１の出力インピーダンスは、第１及び第２の出力整合回路８，９により整合されるが、出力インピーダンスが５０Ωとならない場合には、可変減衰回路１０４の各素子の定数を調整することにより可変減衰回路１０４の入力インピーダンスが、増幅回路１０１の出力インピーダンスの共役となるように構成するのが好ましい。
通常、可変減衰回路１０４の入力側抵抗器３７と出力側抵抗器３８は、共に５０Ωに設定するが、増幅回路１０１の出力インピーダンスに応じて入力側抵抗器３７の値を設定する。 Next, the operation in this configuration will be described.
First, the output impedance of the amplifier circuit 101 is matched by the first and second output matching circuits 8 and 9, but when the output impedance is not 50Ω, the constants of the elements of the variable attenuation circuit 104 are adjusted. By doing so, it is preferable that the input impedance of the variable attenuation circuit 104 is configured to be conjugate with the output impedance of the amplifier circuit 101.
Normally, the input side resistor 37 and the output side resistor 38 of the variable attenuation circuit 104 are both set to 50Ω, but the value of the input side resistor 37 is set according to the output impedance of the amplifier circuit 101.

これにより、増幅回路１０１の出力インピーダンスが５０Ωにならない場合においても、可変減衰回路１０４の入力インピーダンスが増幅回路１０１の出力インピーダンスと共役になるため、増幅回路１０１と可変減衰回路１０４の段間は、不整合状態にはならず、信号出力端子２から見たインピーダンスは５０Ωに整合されることとなる。したがって、増幅回路１０１と可変減衰回路１０４の段間（図１のＡ−Ａ線参照）において、不整合を生ずることはない。 Thereby, even when the output impedance of the amplifier circuit 101 does not become 50Ω, the input impedance of the variable attenuation circuit 104 becomes conjugate with the output impedance of the amplifier circuit 101. The mismatched state does not occur, and the impedance viewed from the signal output terminal 2 is matched to 50Ω. Therefore, no mismatch occurs between the stages of the amplifier circuit 101 and the variable attenuation circuit 104 (see the line AA in FIG. 1).

また、可変減衰回路１０４は、制御電圧をリニアに変化させると減衰量もほぼリニアに変化するが、利得可変を固定式にするため、制御電圧は、第２の回路制御用ロジック回路１１による固定電圧で制御するものとしている。
かかる前提の下、本発明の実施の形態における利得可変型低雑音増幅器の利得可変動作について、図４を参照しつつ説明する。
本発明の実施の形態における利得可変型低雑音増幅器においては、以下、順次説明するように、第１及び第２の回路制御用ロジック回路１０，１１の出力の組み合わせによって、利得を、「High Gain State（最大利得状態）」、「Medium Gain State（中利得状態）」、「Low Gain State（小利得状態）」及び「Very Low Gain State（最小利得状態）」の４段階に可変できるものとなっている（図４参照）。 In the variable attenuation circuit 104, when the control voltage is changed linearly, the attenuation amount also changes almost linearly. However, in order to make the variable gain fixed, the control voltage is fixed by the second circuit control logic circuit 11. The voltage is controlled.
Under such a premise, the variable gain operation of the variable gain low noise amplifier according to the embodiment of the present invention will be described with reference to FIG.
In the variable gain low noise amplifier according to the embodiment of the present invention, as described below, the gain is set to “High Gain” by combining the outputs of the first and second circuit control logic circuits 10 and 11. It can be varied in four levels: “State (maximum gain state)”, “Medium Gain State”, “Low Gain State” and “Very Low Gain State” (See FIG. 4).

最初に、利得をHigh Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧が、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧が、それぞれ出力されるよう第１の切替電圧端子５に所定の電圧を印加する。
また、第２の回路制御用ロジック回路１１も同様に、第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧が、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧が、それぞれ出力されるよう第２の切替電圧端子６に所定の電圧を印加する。 First, in order to set the gain to the high gain state, a voltage corresponding to the logical value High from the first output terminal OUT-1 of the first circuit control logic circuit 10 is supplied from the second output terminal OUT-2. A predetermined voltage is applied to the first switching voltage terminal 5 so that voltages corresponding to the logical value Low are output.
Similarly, the second circuit control logic circuit 11 has a voltage corresponding to the logical value High from the first output terminal OUT-1 and a voltage corresponding to the logical value Low from the second output terminal OUT-2. , A predetermined voltage is applied to the second switching voltage terminal 6 so as to be output.

その結果、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1からの論理値Ｈｉｇｈに相当する電圧は、抵抗器２８を介してダイオード接続されているバイアス回路用ＦＥＴ１９に電源電圧として印加されるため、第１の信号増幅用ＦＥＴ２０に所望のゲート電圧が印加されることとなる。
ここで、第１の回路制御用ロジック回路１０から出力される論理値Ｈｉｇｈに相当する電圧は、ＦＥＴのピンチオフ電圧よりも十分大きく設定されており、そのようなＨｉｇｈ電圧が第１の信号増幅用ＦＥＴ２０のゲートに印加されるため、増幅回路１０１の動作電流は、この第１の信号増幅用ＦＥＴ２０のゲート電圧により決定され、増幅回路１０１は、所望の動作状態となる。 As a result, the voltage corresponding to the logical value High from the first output terminal OUT-1 of the first circuit control logic circuit 10 is supplied to the bias circuit FET 19 that is diode-connected via the resistor 28. Therefore, a desired gate voltage is applied to the first signal amplification FET 20.
Here, the voltage corresponding to the logical value High output from the first circuit control logic circuit 10 is set sufficiently larger than the pinch-off voltage of the FET, and such High voltage is used for the first signal amplification. Since it is applied to the gate of the FET 20, the operating current of the amplifier circuit 101 is determined by the gate voltage of the first signal amplifying FET 20, and the amplifier circuit 101 enters a desired operating state.

また、第１の回路制御用ロジック回路１０の第２の出力端子OUT-2から出力される論理値Ｌｏｗに相当する電圧は、バイパス回路用ＦＥＴ２２のゲートに印加されると共に、増幅器ＯＦＦ用ＦＥＴ２３のゲートに印加されるため、バイパス回路１０３は非動作状態となる。この際、増幅器ＯＦＦ用ＦＥＴ２３は、ＯＰＥＮ（非導通状態）となるため、増幅回路１０１のバイアス設定や動作に影響を与えることは無い。 In addition, a voltage corresponding to the logic value Low output from the second output terminal OUT-2 of the first circuit control logic circuit 10 is applied to the gate of the bypass circuit FET 22 and also the amplifier OFF FET 23. Since the voltage is applied to the gate, the bypass circuit 103 becomes inoperative. At this time, the amplifier OFF FET 23 becomes OPEN (non-conducting state), and thus does not affect the bias setting and operation of the amplifier circuit 101.

一方、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から出力された論理値Ｈｉｇｈに相当する電圧は、可変減衰回路１０４のパス用ＦＥＴ２５のゲートに印加され、また、第２の出力端子OUT-2から出力された論理値Ｌｏｗに相当する電圧は、可変減衰回路１０４のシャント用ＦＥＴ２４のゲートに印加されるため、可変減衰回路１０４は、パス用ＦＥＴ２５による通過経路が形成される状態となる。 On the other hand, a voltage corresponding to the logical value High output from the first output terminal OUT-1 of the second circuit control logic circuit 11 is applied to the gate of the pass FET 25 of the variable attenuation circuit 104, and 2 is applied to the gate of the shunt FET 24 of the variable attenuating circuit 104, so that the variable attenuating circuit 104 forms a passage path by the pass FET 25. It will be in a state to be.

したがって、回路全体の利得は、増幅回路１０１の利得から可変減衰回路１０４の最小減衰量、すなわち、換言すれば、パス用ＦＥＴ２５の通過損失を差し引いた値となり、ＮＦ（雑音指数）、ＩＩＰ３（入力３次インターセプトポイント）及びＰ１ｄＢ（１ｄＢ利得圧縮時入力電力）は、増幅回路１０１本来の値とほぼ同等の値が得られることとなる。 Therefore, the gain of the entire circuit is a value obtained by subtracting the minimum attenuation amount of the variable attenuation circuit 104 from the gain of the amplifier circuit 101, that is, the pass loss of the pass FET 25, in other words, NF (noise figure), IIP3 (input As for the third-order intercept point) and P1 dB (input power at the time of 1 dB gain compression), substantially the same value as the original value of the amplifier circuit 101 is obtained.

かかる動作状態において、非動作状態にあるバイパス回路１０３は、一種の帰還回路となり、利得、ＮＦに影響を及ぼすが、従来例にあるように増幅回路１０１の入力側にＳＰＤＴスイッチを設ける構成に比して、ＮＦに対する影響度は確実に小さなものとなる。
なお、増幅回路１０１に帰還回路を付加することは、歪み特性や直線線の改善手段となるため、大信号特性の弊害にはならない。 In such an operating state, the bypass circuit 103 in the non-operating state becomes a kind of feedback circuit, which affects the gain and NF, but is different from a configuration in which an SPDT switch is provided on the input side of the amplifier circuit 101 as in the conventional example. Thus, the degree of influence on NF is surely small.
Note that adding a feedback circuit to the amplifier circuit 101 is a means for improving distortion characteristics and straight lines, and thus does not adversely affect large signal characteristics.

次に、High Gain Stateから利得を一段落としたMedium Gain Stateにするには、第１の回路制御用ロジック回路１０の第１及び第２の出力端子OUT-1，OUT-２は、上述のHigh Gain Stateの場合と同一の出力状態に設定する一方、第２の回路制御用ロジック回路１１は、第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧が、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧が、それぞれ出力される状態とする（図４参照）。 Next, in order to change the gain from the high gain state to the medium gain state, the first and second output terminals OUT-1 and OUT-2 of the first circuit control logic circuit 10 are connected to the above-mentioned high gain state. While the same output state as in the gain state is set, the second circuit control logic circuit 11 has a voltage corresponding to the logic value Low from the first output terminal OUT-1 to the second output terminal OUT-. The voltage corresponding to the logical value High from 2 is output (see FIG. 4).

その結果、バイパス回路１０３、バイアス回路１０２及び増幅器ＯＦＦ用ＦＥＴ２３は、先のHigh Gain Stateの場合と同じバイアス条件に設定されるため、増幅回路１０１は動作状態となり、バイパス回路１０３と増幅器ＯＦＦ用ＦＥＴ２３は、非動作状態となる。
また、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から出力される論理値Ｌｏｗに相当する電圧は、可変減衰回路１０４のパス用ＦＥＴ２５のゲートに印加される一方、第２の回路制御用ロジック回路１１の第２の出力端子OUT-2から出力される論理値Ｈｉｇｈに相当する電圧は、可変減衰回路１０４のシャント用ＦＥＴ２４のゲートに印加されるため、可変減衰回路１０４は、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４による減衰経路が形成されることとなる。 As a result, since the bypass circuit 103, the bias circuit 102, and the amplifier OFF FET 23 are set to the same bias condition as in the previous High Gain State, the amplifier circuit 101 is in an operating state, and the bypass circuit 103 and the amplifier OFF FET 23 are set. Is in a non-operating state.
The voltage corresponding to the logic value Low output from the first output terminal OUT-1 of the second circuit control logic circuit 11 is applied to the gate of the pass FET 25 of the variable attenuation circuit 104, while the first Since the voltage corresponding to the logical value High output from the second output terminal OUT-2 of the second circuit control logic circuit 11 is applied to the gate of the shunt FET 24 of the variable attenuation circuit 104, the variable attenuation circuit 104 Therefore, an attenuation path is formed by the input side resistor 37 and the output side resistor 38 and the shunt FET 24.

したがって、回路全体の利得は、増幅回路１０１本体の利得から可変減衰回路１０４の最大減衰量、すなわち、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４により形成されるＴ型減衰器の減衰量を差し引いた値となる。
回路全体のＮＦ(Ftotal)は、増幅回路１０１の後段の可変減衰回路１０４が損失分となり、下記する如くに表すことができる。 Therefore, the gain of the entire circuit is the maximum attenuation of the variable attenuating circuit 104 from the gain of the amplifier circuit 101, that is, the T-type attenuator formed by the input-side resistor 37, the output-side resistor 38, and the shunt FET 24. The value obtained by subtracting the attenuation.
The NF (Ftotal) of the entire circuit becomes a loss by the variable attenuating circuit 104 at the subsequent stage of the amplifier circuit 101 and can be expressed as follows.

Ｆtotal＝Ｆ１＋（Ｆ２−１）／Ｇ１ Ftotal = F1 + (F2-1) / G1

ここで、Ｆ１は、増幅回路１０１の雑音指数、Ｆ２は、可変減衰回路１０４の雑音指数、Ｇ１は、増幅回路１０１の利得である。 Here, F1 is the noise figure of the amplifier circuit 101, F2 is the noise figure of the variable attenuation circuit 104, and G1 is the gain of the amplifier circuit 101.

かかる式から、可変減衰回路１０４の減衰量を大きくしても、回路全体のＮＦには大きく影響しないことが理解できる。
一方、従来のように、増幅回路１０１の前段に減衰器を設けた場合には、減衰量がそのままＮＦに加算されるため、上述の本発明の実施の形態の利得可変型低雑音増幅器におけるＮＦと比較すると、その差は歴然である。
ＩＩＰ３やＰ１ｄＢに関しては、可変減衰回路１０４の大信号特性は、増幅回路１０１のそれより優れるため、回路全体のＩＩＰ３、Ｐ１ｄＢは、増幅回路１０１本来の特性で決まることとなる。 From this equation, it can be understood that increasing the amount of attenuation of the variable attenuation circuit 104 does not significantly affect the NF of the entire circuit.
On the other hand, when an attenuator is provided in the previous stage of the amplifier circuit 101 as in the prior art, the attenuation amount is added to NF as it is, so that the NF in the variable gain low noise amplifier according to the above-described embodiment of the present invention. The difference is obvious compared to.
With respect to IIP3 and P1dB, the large signal characteristic of the variable attenuation circuit 104 is superior to that of the amplifier circuit 101. Therefore, IIP3 and P1dB of the entire circuit are determined by the original characteristics of the amplifier circuit 101.

次に、Medium Gain Stateから一段利得を落としたLow Gain Stateにするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする。また、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧を、それぞれ出力するようにする（図４参照）。 Next, in order to change from the medium gain state to the low gain state in which the gain is reduced by one step, the voltage corresponding to the logic value Low is applied from the first output terminal OUT-1 of the first circuit control logic circuit 10 to the second value. The voltage corresponding to the logical value High is output from the output terminal OUT-2. The second circuit control logic circuit 11 outputs a voltage corresponding to the logical value High from the first output terminal OUT-1 and outputs a voltage corresponding to the logical value Low from the second output terminal OUT-2. (See FIG. 4).

この場合、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から出力された論理値Ｌｏｗに相当する電圧は、抵抗器２８を介してバイアス回路用ＦＥＴ１９に電源電圧として印加されるため、バイアス回路１０２への電源電圧の供給が遮断されることとなり、第１の信号増幅用ＦＥＴ２０のゲートは零バイアス状態となり、増幅回路１０１は非動作状態となる。 In this case, a voltage corresponding to the logic value Low output from the first output terminal OUT-1 of the first circuit control logic circuit 10 is applied as a power supply voltage to the bias circuit FET 19 via the resistor 28. Therefore, the supply of the power supply voltage to the bias circuit 102 is cut off, the gate of the first signal amplification FET 20 is in a zero bias state, and the amplifier circuit 101 is in an inoperative state.

一方、第１の回路制御用ロジック回路１０の第２の出力端子OUT-2から出力された論理値Ｈｉｇｈに相当する電圧は、バイパス回路１０３のバイパス回路用ＦＥＴ２２のゲート及び増幅器ＯＦＦ用ＦＥＴ２３のゲートに印加され、バイパス回路１０３が動作状態となると共に、増幅器ＯＦＦ用ＦＥＴ２３が導通状態となる。
このため、第１の信号増幅用ＦＥＴ２０のドレインが増幅器ＯＦＦ用２３により強制的に接地されることとなるため、強電界の入力信号により第１の信号増幅ＦＥＴ２０のゲート電位が持ち上がることが防止されることとなる。 On the other hand, the voltage corresponding to the logical value High output from the second output terminal OUT-2 of the first circuit control logic circuit 10 is the gate of the bypass circuit FET 22 of the bypass circuit 103 and the gate of the amplifier OFF FET 23. Is applied to the bypass circuit 103, and the amplifier OFF FET 23 is turned on.
For this reason, since the drain of the first signal amplification FET 20 is forcibly grounded by the amplifier OFF 23, the gate potential of the first signal amplification FET 20 is prevented from being raised by the input signal of the strong electric field. The Rukoto.

可変減衰回路１０４のバイアス条件は、先に説明したHigh Gain Stateの場合と同一となるため（図４参照）、可変減衰回路１０４は、パス用ＦＥＴ２５による通過経路が形成される状態となる。
したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と、可変減衰回路１０４の最小減衰量（パス用ＦＥＴ２５の通過損失）との和となる。ＩＩＰ３、Ｐ１ｄＢについては、バイパス回路用ＦＥＴ２２により定まるが、増幅回路１０１の動作時のＩＩＰ３、Ｐ１ｄＢよりも高い値となる。 Since the bias condition of the variable attenuation circuit 104 is the same as that in the case of the above-described High Gain State (see FIG. 4), the variable attenuation circuit 104 is in a state in which a passage path is formed by the pass FET 25.
Accordingly, the gain of the entire circuit is the sum of the passage loss of the bypass circuit FET 22 and the minimum attenuation amount of the variable attenuation circuit 104 (pass loss of the pass FET 25). IIP3 and P1dB are determined by the bypass circuit FET 22, but are higher than IIP3 and P1dB when the amplifier circuit 101 is in operation.

最後に、Low Gain Stateから一段利得を落としたVery Low Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする（図４参照）。
また、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする（図４参照）。 Finally, in order to change to the Very Low Gain State in which the gain is reduced by one step from the Low Gain State, a voltage corresponding to the logical value Low is applied from the first output terminal OUT-1 of the first circuit control logic circuit 10 to the first gain. The voltage corresponding to the logical value High is output from each output terminal OUT-2 (see FIG. 4).
The second circuit control logic circuit 11 outputs a voltage corresponding to the logical value Low from the first output terminal OUT-1 and outputs a voltage corresponding to the logical value High from the second output terminal OUT-2. (See FIG. 4).

この場合、増幅回路１０１、バイアス回路１０２及びバイパス回路１０３並びに増幅器ＯＦＦ用ＦＥＴ２３は、先に説明したLow Gain Stateの場合と同じバイアス条件に設定されるため、増幅回路１０１は非動作状態となる一方、バイパス回路１０３と増幅器ＯＦＦ用ＦＥＴ２３は、動作状態となる。
また、可変減衰回路１０４のバイアス条件は、先に説明したMedium Gain Stateの場合と同一であるため、可変減衰回路１０４は、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４による減衰経路が形成された状態となる。 In this case, the amplifier circuit 101, the bias circuit 102, the bypass circuit 103, and the amplifier OFF FET 23 are set to the same bias condition as in the case of the Low Gain State described above. The bypass circuit 103 and the amplifier OFF FET 23 are in an operating state.
Further, since the bias condition of the variable attenuation circuit 104 is the same as that of the Medium Gain State described above, the variable attenuation circuit 104 includes an attenuation path formed by the input side resistor 37, the output side resistor 38, and the shunt FET 24. Is formed.

したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と可変減衰回路１０４の最大減衰量、すなわち、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４により形成されるＴ型減衰器の減衰量との和となる。 Therefore, the gain of the entire circuit is the transmission loss of the bypass circuit FET 22 and the maximum attenuation of the variable attenuation circuit 104, that is, the T-type attenuator formed by the input-side resistor 37, the output-side resistor 38, and the shunt FET 24. Is the sum of the amount of attenuation.

さらに、ＩＩＰ３やＰ１ｄＢは、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４のＯＮ抵抗からなるＴ型減衰器により定まるため、増幅回路１０１の動作時のＩＩＰ３やＰ１ｄＢよりも高い値となる。
このように、第１の構成例においては、４段階の利得可変ステップを有しながらも、最大利得時のＮＦと利得は、増幅回路１０１自体が有する低雑音特性と高利得特性が得られ、かつ、いずれの利得可変状態においても、ＩＩＰ３やＰ１ｄＢという大信号特性に優れた利得可変型低雑音増幅器が実現される。 Further, since IIP3 and P1dB are determined by a T-type attenuator composed of the ON resistance of the input-side resistor 37 and output-side resistor 38 and the shunt FET 24, the values are higher than IIP3 and P1dB when the amplifier circuit 101 is operated. Become.
As described above, in the first configuration example, the NF and the gain at the maximum gain have the low noise characteristic and the high gain characteristic that the amplifier circuit 101 itself has, while having four gain variable steps. In any gain variable state, a variable gain low noise amplifier excellent in large signal characteristics such as IIP3 and P1 dB is realized.

次に、本発明の実施の形態における第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点について説明する。
この第２の構成例は、増幅回路１０１ＡがSingle Gate ＦＥＴにより構成された点が、先の第１の構成例と異なるものである。
すなわち、増幅回路１０１Ａは、図１における第２の信号増幅用ＦＥＴ２１が削除されて、第１の信号増幅用ＦＥＴ２０によって増幅動作がなされるように構成されたものとなっている。 Next, a second configuration example according to the embodiment of the present invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be described below.
This second configuration example is different from the first configuration example in that the amplifier circuit 101A is configured by a single gate FET.
That is, the amplifier circuit 101A is configured such that the second signal amplification FET 21 in FIG. 1 is deleted and the first signal amplification FET 20 performs an amplification operation.

図１の場合と回路構成上異なる点は、まず、第１の信号増幅用ＦＥＴ２０のソースと増幅器ＯＦＦ用ＦＥＴ２３のドレインとがソースインダクタ５１を介して接続されている点にある。
そして、増幅器ＯＦＦ用ＦＥＴ２３のゲートは、抵抗器３３に接続され、この抵抗器３３を介して第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続されたものとなっている。 The difference in circuit configuration from the case of FIG. 1 is that the source of the first signal amplification FET 20 and the drain of the amplifier OFF FET 23 are connected via a source inductor 51.
The gate of the amplifier OFF FET 23 is connected to the resistor 33, and is connected to the first output terminal OUT-1 of the first circuit control logic circuit 10 via the resistor 33. Yes.

回路全体の動作は、図１に示された第１の構成例と基本的に同様であるので、ここでの再度の詳細な動作説明は省略することとする。
かかる第２の構成例においては、増幅回路１０１Ａがスタック構成の第１の構成例に比べて利得は低下するものの、Ｐ１ｄＢに優れるため、最大利得時の目標特性によっては、第１の構成例よりも好適な場合がある。 Since the operation of the entire circuit is basically the same as that of the first configuration example shown in FIG. 1, detailed description of the operation will be omitted here.
In the second configuration example, although the gain of the amplifier circuit 101A is lower than that of the first configuration example of the stack configuration, the gain is superior to P1 dB. Therefore, depending on the target characteristics at the maximum gain, the amplification circuit 101A may be more effective than the first configuration example. May also be preferred.

次に、本発明の実施の形態における第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点について説明する。
この第３の構成例は、可変減衰回路１０４Ａが２つのＳＰＤＴ(Single Pole Double Throw)スイッチ１０５，１０６と固定減衰器１０７とから構成された点が、先の第１の構成例と異なるものである。
以下、具体的に説明すれば、まず、第１のＳＰＤＴスイッチ（図３においては、「ＳＰＤＴ１」と表記）１０５は、第１スイッチ用第１及び第２のＦＥＴ２４Ａ，２５Ａを主たる構成要素として構成されたものとなっている。すなわち、第１スイッチ用第１のＦＥＴ２４Ａと第１スイッチ用第２のＦＥＴ２５Ａは、相互にドレイン（又はソース）が接続されると共に、キャパシタ４８に接続されている。 Next, a third configuration example in the embodiment of the present invention will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be described below.
The third configuration example is different from the first configuration example in that the variable attenuation circuit 104A includes two SPDT (Single Pole Double Throw) switches 105 and 106 and a fixed attenuator 107. is there.
Specifically, first, the first SPDT switch (denoted as “SPDT1” in FIG. 3) 105 is configured with the first switch first and second FETs 24A and 25A as main components. It has been made. That is, the first switch first FET 24 A and the first switch second FET 25 A are connected to the capacitor 48 as well as to the drain (or source).

また、第１スイッチ用第１のＦＥＴ２４Ａのゲートは、抵抗器３６Ａを介して第２の回路制御用ロジック回路１１の第１の出力端子OUT-1に、第１スイッチ用第２のＦＥＴ２５Ａのゲートは、抵抗器４１を介して第２の回路制御用ロジック回路１１の第２の出力端子OUT-2に、それぞれ接続されたものとなっている。
そして、第１スイッチ用第１のＦＥＴ２４Ａのソース（又はドレイン）は、後述する第２のＳＰＤＴスイッチ１０６を構成する第２スイッチ用第１のＦＥＴ２６のドレイン（又はソース）に接続されており、この第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６との間は、他の素子を介することなく第１のＳＰＤＴスイッチ１０５と第２のＳＰＤＴスイッチ１０６が直接接続される経路（図３参照）となっている（以下、「経路１」と称する）。
一方、第１スイッチ用第２のＦＥＴ２５Ａのソース（又はドレイン）は、後述する固定減衰器１０７を構成する抵抗器３８Ａの一端に接続されている。 The gate of the first switch first FET 24A is connected to the first output terminal OUT-1 of the second circuit control logic circuit 11 via the resistor 36A and the gate of the first switch second FET 25A. Are connected to the second output terminal OUT-2 of the second circuit control logic circuit 11 through the resistor 41, respectively.
The source (or drain) of the first FET for first switch 24A is connected to the drain (or source) of the first FET for second switch 26 constituting the second SPDT switch 106 described later. Between the first FET for the first switch 24A and the first FET for the second switch 26, a path through which the first SPDT switch 105 and the second SPDT switch 106 are directly connected without any other element (see FIG. 3) (hereinafter referred to as “route 1”).
On the other hand, the source (or drain) of the second FET 25A for the first switch is connected to one end of a resistor 38A constituting the fixed attenuator 107 described later.

一方、第２のＳＰＤＴスイッチ１０６は、第２スイッチ用ＦＥＴ２６，２７を主たる構成要素として構成されたものとなっている。すなわち、第２スイッチ用第１のＦＥＴ２６と第２スイッチ用第２のＦＥＴ２７は、相互にソース（又はドレイン）が接続されると共に、結合キャパシタ４９に接続されている。 On the other hand, the second SPDT switch 106 is configured with the second switch FETs 26 and 27 as main components. In other words, the first FET for second switch 26 and the second FET for second switch 27 are connected to each other at the source (or drain) and to the coupling capacitor 49.

また、第２スイッチ用第１のＦＥＴ２６のゲートは、抵抗器３７Ａを介して第２の回路制御用ロジック回路１１の第１の出力端子OUT-1に、第２スイッチ用第２のＦＥＴ２７のゲートは、抵抗器４２を介して第２の回路制御用ロジック回路１１の第２の出力端子OUT-2に、それぞれ接続されたものとなっている。
さらに、第２スイッチ用第２のＦＥＴ２７のドレイン（又はソース）は、次述する固定減衰器１０７を構成する抵抗器３９Ａの一端に接続されている。 The gate of the second switch first FET 26 is connected to the first output terminal OUT-1 of the second circuit control logic circuit 11 via the resistor 37A. Are connected to the second output terminal OUT-2 of the second circuit control logic circuit 11 through the resistor 42, respectively.
Furthermore, the drain (or source) of the second FET 27 for the second switch is connected to one end of a resistor 39A constituting the fixed attenuator 107 described below.

固定減衰器１０７は、３つの抵抗器３８Ａ，３９Ａ，４０ＡによりＴ型減衰器が構成されたものとなっている。
すなわち、抵抗器３８Ａ，３９Ａ，４０Ａは、それぞれの一端が相互に接続されたものとなっている。一方、抵抗器３８Ａの他端は、先に述べたように、第１スイッチ用第１のＦＥＴ２５Ａのソースに接続され、抵抗器３９Ａの他端は、第２スイッチ用ＦＥＴ２７のドレイン（又はソース）に接続され、さらに、抵抗器４０Ａの他端は、グランドに接続されたものとなっている。
かかる構成の固定減衰器１０７は、第１のＳＰＤＴスイッチ１０５と第２のＳＰＤＴスイッチ１０６との間を接続する第２の経路（以下「経路２」と称する）となっている（図３参照）。 In the fixed attenuator 107, a T-type attenuator is constituted by three resistors 38A, 39A, and 40A.
That is, each of the resistors 38A, 39A, and 40A is connected to each other. On the other hand, as described above, the other end of the resistor 38A is connected to the source of the first switch first FET 25A, and the other end of the resistor 39A is the drain (or source) of the second switch FET 27. Furthermore, the other end of the resistor 40A is connected to the ground.
The fixed attenuator 107 having such a configuration is a second path (hereinafter referred to as “path 2”) that connects the first SPDT switch 105 and the second SPDT switch 106 (see FIG. 3). .

次に、かかる構成における動作について、図３及び図４を参照しつつ説明する。
最初に、利得をHigh Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2に論理値Ｌｏｗに相当する電圧を、それぞれ出力させる一方、第２の回路制御用ロジック回路１１も同様に、第１の出力端子OUT-1に論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2に論理値Ｌｏｗに相当する電圧を、それぞれ出力させるようにする（図４参照）。 Next, the operation in this configuration will be described with reference to FIGS.
First, in order to set the gain to the high gain state, a voltage corresponding to the logical value High is applied to the first output terminal OUT-1 of the first circuit control logic circuit 10 to the second output terminal OUT-2. While the voltage corresponding to the logic value Low is output, the second circuit control logic circuit 11 similarly applies the voltage corresponding to the logic value High to the first output terminal OUT-1 to the second output terminal. A voltage corresponding to the logical value Low is output to OUT-2 (see FIG. 4).

この場合、増幅回路１０１が動作状態となる一方、バイパス回路１０３は非動作状態となる。また、可変減衰回路１０４Ａは、ＯＮ状態の第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６とが直接接続される経路１が形成されることとなる。換言すれば、固定減衰器１０７がバイパスされる状態となる。
したがって、回路全体の利得は、増幅回路１０１Ａの利得から可変減衰回路１０４Ａの最小減衰量、すなわち、換言すれば、第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６の通過損失を差し引いた値となり、ＮＦ、ＩＩＰ３及びＰ１ｄＢは、増幅回路１０１本来の値とほぼ同等の値が得られることとなる。 In this case, the amplifier circuit 101 is in an operating state while the bypass circuit 103 is in a non-operating state. In the variable attenuation circuit 104A, a path 1 is formed in which the first switch first FET 24A and the second switch first FET 26 in the ON state are directly connected. In other words, the fixed attenuator 107 is bypassed.
Therefore, the gain of the entire circuit is obtained by subtracting the minimum attenuation amount of the variable attenuation circuit 104A from the gain of the amplifier circuit 101A, that is, the passage loss of the first FET for first switch 24A and the first FET for second switch. Subtracted values are obtained, and NF, IIP3, and P1 dB are almost equal to the original values of the amplifier circuit 101.

この場合、増幅回路１０１は動作状態となり、バイパス回路１０３は非動作状態となる。また、可変減衰回路１０４Ａは、経路２がＯＮ状態となり、抵抗器３８Ａ，３９Ａ，４０Ａからなる減衰経路が形成されることとなる。
したがって、回路全体の利得は、増幅回路１０１本体の利得から可変減衰回路１０４Ａの最大減衰量、すなわち、抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器の減衰量を差し引いた値となる。 In this case, the amplifier circuit 101 is in an operating state, and the bypass circuit 103 is in a non-operating state. In the variable attenuation circuit 104A, the path 2 is turned on, and an attenuation path including the resistors 38A, 39A, and 40A is formed.
Therefore, the gain of the entire circuit is a value obtained by subtracting the maximum attenuation amount of the variable attenuation circuit 104A, that is, the attenuation amount of the T-type attenuator by the resistors 38A, 39A, and 40A from the gain of the amplifier circuit 101 main body.

また、回路全体のＮＦ(Ftotal)は、増幅回路１０１の後段において抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器が形成されるため、第１の構成例と同様、増幅回路１０１の利得とＮＦにより定まり、可変減衰回路１０４Ａの減衰量を大きく設定したとしても、回路全体のＮＦへ及ぼす影響は僅かである。 Further, the NF (Ftotal) of the entire circuit is such that a T-type attenuator is formed by resistors 38A, 39A, and 40A in the subsequent stage of the amplifier circuit 101. Therefore, as in the first configuration example, the gain and NF Even if the attenuation amount of the variable attenuation circuit 104A is set large, the influence on the NF of the entire circuit is small.

次に、Medium Gain Stateから一段利得を落としたLow Gain Stateにするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする。また、第２に回路制御用ロジック回路１１の第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧を、それぞれ出力するようにする（図４参照）。 Next, in order to change from the medium gain state to the low gain state in which the gain is reduced by one step, the voltage corresponding to the logic value Low is applied from the first output terminal OUT-1 of the first circuit control logic circuit 10 to the second value. The voltage corresponding to the logical value High is output from the output terminal OUT-2. Second, a voltage corresponding to the logical value High is output from the first output terminal OUT-1 of the circuit control logic circuit 11, and a voltage corresponding to the logical value Low is output from the second output terminal OUT-2. (See FIG. 4).

この場合には、増幅回路１０１が非動作状態、バイパス回路１０３は動作状態となり、可変減衰回路１０４Ａは、経路１がＯＮ状態、すなわち、第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６のＯＮ状態による通過経路が形成されることとなる。したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と、可変減衰回路１０４Ａの最小減衰量（第１スイッチ用第１のＦＥＴ２４Ａ及び第２スイッチ用第１のＦＥＴ２６の通過損失）との和となる。ＩＩＰ３、Ｐ１ｄＢについては、バイパス回路用ＦＥＴ２２により定まるが、増幅回路１０１のＩＩＰ３、Ｐ１ｄＢよりも高い値となる。 In this case, the amplifier circuit 101 is in the non-operating state, the bypass circuit 103 is in the operating state, and the variable attenuation circuit 104A is in the path 1 ON state, that is, the first switch first FET 24A and the second switch first switch. A passage path is formed by the ON state of the FET 26. Accordingly, the gain of the entire circuit is the sum of the passage loss of the bypass circuit FET 22 and the minimum attenuation amount of the variable attenuation circuit 104A (the passage loss of the first FET for the first switch 24A and the first FET for the second switch 26). It becomes. IIP3 and P1dB are determined by the bypass circuit FET 22, but are higher than IIP3 and P1dB of the amplifier circuit 101.

最後に、Low Gain Stateから一段利得を落としたVery Low Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする（図４参照）。
この場合には、増幅回路１０１が非動作状態、バイパス回路１０３は動作状態となり、可変減衰回路１０４Ａは、抵抗器３８Ａ，３９Ａ，４０ＡからなるＴ型減衰器の通過経路が形成されることとなる。 Finally, in order to change to the Very Low Gain State in which the gain is reduced by one step from the Low Gain State, a voltage corresponding to the logical value Low is applied from the first output terminal OUT-1 of the first circuit control logic circuit 10 to the first gain. The voltage corresponding to the logical value High is output from each output terminal OUT-2 (see FIG. 4).
In this case, the amplifier circuit 101 is in the non-operating state, the bypass circuit 103 is in the operating state, and the variable attenuating circuit 104A is formed with a T-type attenuator passing path composed of the resistors 38A, 39A, and 40A. .

したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と可変減衰回路１０４Ａの最大減衰量、すなわち、抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器の減衰量との和となる。
ＩＩＰ３やＰ１ｄＢは、抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器により定まるため、増幅回路１０１のＩＩＰ３やＰ１ｄＢよりも高い値となる。 Therefore, the gain of the entire circuit is the sum of the passage loss of the bypass circuit FET 22 and the maximum attenuation of the variable attenuation circuit 104A, that is, the attenuation of the T-type attenuator by the resistors 38A, 39A, and 40A.
Since IIP3 and P1dB are determined by the T-type attenuator including the resistors 38A, 39A, and 40A, the values are higher than IIP3 and P1dB of the amplifier circuit 101.

このように、第３の構成例における動作は、第１の構成例と同一となる。なお、理解を容易とする等の観点から、第３の構成例においても、第１の構成例同様、利得可変ステップを４段階の例としたが、ＳＰＤＴスイッチに代えてＳＰｎＴスイッチを用いるようにすると共に、これに対応して、減衰量の異なる固定減衰器をｎ−１個設ける構成とすることで、２×ｎ段の利得可変ステップを有する利得可変型低雑音増幅器を容易に実現することができる。 As described above, the operation in the third configuration example is the same as that in the first configuration example. Note that, from the viewpoint of facilitating understanding, in the third configuration example, similarly to the first configuration example, the gain variable step is an example of four stages, but an SPnT switch is used instead of the SPDT switch. Correspondingly, a variable gain low-noise amplifier having 2 × n variable gain steps can be easily realized by providing a configuration in which n−1 fixed attenuators having different attenuation amounts are provided. Can do.

本発明の実施の形態における利得可変型低雑音増幅器の第１の構成例を示す回路図である。1 is a circuit diagram illustrating a first configuration example of a variable gain low noise amplifier according to an embodiment of the present invention. FIG. 本発明の実施の形態における利得可変型低雑音増幅器の第２の構成例を示す回路図である。It is a circuit diagram which shows the 2nd structural example of the variable gain type low noise amplifier in embodiment of this invention. 本発明の実施の形態における利得可変型低雑音増幅器の第３の構成例を示す回路図である。It is a circuit diagram which shows the 3rd structural example of the variable gain low noise amplifier in embodiment of this invention. 本発明の実施の形態における利得可変型低雑音増幅器の各利得状態における第１及び第２の回路制御用ロジック回路の出力状態を説明する説明図である。It is explanatory drawing explaining the output state of the 1st and 2nd circuit control logic circuit in each gain state of the variable gain low noise amplifier in embodiment of this invention. 従来回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a conventional circuit.

Explanation of symbols

８…第１の出力整合回路
９…第２の出力整合回路
１０…第１の回路制御用ロジック回路
１１…第２の回路制御用ロジック回路
１０１…増幅回路
１０２…バイアス回路
１０３…バイパス回路
１０４…可変減衰回路
１０５…第１のＳＰＤＴスイッチ
１０６…第２のＳＰＤＴスイッチ
１０７…固定減衰器 DESCRIPTION OF SYMBOLS 8 ... 1st output matching circuit 9 ... 2nd output matching circuit 10 ... 1st circuit control logic circuit 11 ... 2nd circuit control logic circuit 101 ... Amplifying circuit 102 ... Bias circuit 103 ... Bypass circuit 104 ... Variable attenuation circuit 105 ... first SPDT switch 106 ... second SPDT switch 107 ... fixed attenuator

Claims

An amplifying circuit, a bypass circuit connected in parallel between the input and output of the amplifying circuit and diverting a signal input to the amplifying circuit to the output side of the amplifier according to a control signal; and a signal output from the amplifying circuit A variable gain low noise amplifier comprising a variable attenuating circuit for attenuating with respect to
The variable attenuation circuit is provided in series in the subsequent stage of the amplifier circuit, and a first matching circuit is provided between the stage of the amplifier circuit and the variable attenuation circuit, and the first matching circuit and A second matching circuit is provided between the stage with the variable attenuation circuit and a power supply terminal to which an external power supply voltage is applied;
The first matching circuit and the second matching circuit are configured to conjugate the output impedance of the amplifier circuit and the input impedance of the variable attenuating circuit and to achieve matching. Noise amplifier.

The variable attenuating circuit according to claim 1, wherein the variable attenuating circuit uses a T-type fixed attenuator and is configured to be able to bypass the T-type fixed attenuator by a path switching SPDT switch. Noise amplifier.