JP2008010830A - 半導体装置 - Google Patents

Abstract

【課題】ハンプ特性を抑制することができ且つ従来よりも容易に製造することができる半導体装置を提供する。
【解決手段】半導体基板１００には、素子活性部１０１と、素子活性部１０１を囲む素子分離部１０２とが形成されている。ゲート電極１０４は、絶縁膜１０３を介して素子活性部１０１上に形成されている。素子活性部１０１は、ゲート長方向において互いに対向するソース領域１０５およびドレイン領域１０６と、ソース領域１０５とドレイン領域１０６との間に介在するチャネル領域１０７とを含む。チャネル領域１０７は、ソース領域１０５とドレイン領域１０６とを繋ぐ略矩形状の中央領域１０７ａと、ゲート幅方向において中央領域の側端から突出する凸状領域１０７ｂ，１０７ｃとを含む。チャネル領域１０７は、積層方向からみてゲート電極１０４の内側に位置する。
【選択図】図１

Description

本発明は、半導体装置に関し、さらに詳しくは、ＳＴＩ（Shallow Trench Isolation）による素子分離部を備えた半導体装置に関する。

半導体集積回路は、複数の絶縁ゲート電界効果トランジスタ（以下、トランジスタ）によって構成されている。半導体基板において、これらのトランジスタの各々は、素子分離部によって互いに電気的に分離されている。この素子分離部を形成する方法の１つとして、ＳＴＩ（Shallow Trench Isolation）による素子分離法がある。ＳＴＩは、半導体基板上に溝を形成した後、この溝の内部に絶縁体材料を充填することによって形成される。ＳＴＩを用いると、分離幅の狭い素子分離部を形成することができるので、近年の微細プロセスにおける素子分離法の主流となっている。

しかし、ＳＴＩによる素子分離法を用いた半導体装置では、トランジスタの閾値特性が悪化する場合がある。具体的には、図１３のように、トランジスタは、本来のトランジスタ特性（波線）よりもオフリーク電流が増大する『ハンプ』と呼ばれる特性（実線）を示すため、本来のトランジスタ特性よりもオフリーク電流が増大してしまう。このような現象が生じるのは、ＳＴＩとチャネル領域との境界近傍部分の閾値電圧がチャネル領域の中央部分の閾値電圧よりも低くなり、この境界近傍部分が寄生トランジスタとして動作するためである。

この寄生トランジスタが形成される原因の１つとして、ＳＴＩとチャネル領域との境界部の断面形状が挙げられる。特開2004-288873号公報（特許文献１）の図８のように断面形状が角張っていると、ＳＴＩと基板との境界部のうち部分（１００Ａ，１００Ｂ）に電界が集中するので、その部分の閾値電圧が低下してしまう。また、もう１つの原因として、ＳＴＩとチャネル領域との境界部近傍におけるチャネル不純物濃度の低下が挙げられる。チャネル領域に導入された不純物は、半導体装置の製造工程における熱処理の過程でＳＴＩ中に拡散してしまい、ＳＴＩ近傍の不純物濃度が低下する。そのため、ＳＴＩとチャネル領域の境界部近傍における閾値電圧が低下してしまう。

昨今、携帯機器用途向けに半導体装置の低消費電力化が求められているため、ハンプ特性の抑制は、非常に重要である。ハンプ特性の対策として、一般的に、ＳＴＩとチャネル領域の境界部の断面形状を丸めることで電界の集中を緩和する方法や、ＳＴＩの形成時において溝に絶縁体材料を埋め込む前に溝の側面に不純物を注入することでＳＴＩ近傍の不純物濃度の低下を防ぐ方法などが採られる。

また、ハンプ特性に対するその他の対策として、ＳＴＩとチャネル領域との境界部に寄生トランジスタが形成されないようにトランジスタを構成するものがある（例えば、特許文献１の図１，図５等）。特許文献１に示されたトランジスタでは、ＳＴＩとチャネル領域との境界部において上方にゲート電極が存在しない領域（半導体領域１Ａ_−２）が形成されている。この半導体領域は、ソース領域およびドレイン領域に対して逆極性を示す。例えば、ソース領域およびドレイン領域がＮ型半導体であれば、半導体領域はＰ型半導体である。そのため、ＳＴＩとチャネル領域との境界部には、寄生トランジスタが形成されないので、ハンプ特性は現れない。
特開２００４−２８８８７３号公報

一般的に、Ｎ型トランジスタの製造工程では、ゲート電極を形成した後に、ソース領域およびドレイン領域となる部分およびゲート電極とを含む領域に対してＮ型不純物の高濃度注入が行なわれる。これにより、ソース領域とドレイン領域とが形成される。

しかしながら、特許文献１に記載のトランジスタでは、ソース領域およびドレイン領域に対して逆極性を示す半導体領域を形成するためには、Ｎ型不純物の高濃度注入の際に半導体領域となる部分を被覆して保護する必要がある。特許文献１によれば、半導体領域の寸法は、リソグラフィーの解像最小寸法程度である。このような微細な領域を精度よく被覆することは、非常に困難である。

そこで、本発明は、ハンプ特性を抑制することができ且つ従来よりも容易に製造することができる半導体装置を提供することを目的とする。

この発明の１つの局面に従うと、半導体装置は、半導体基板と、素子活性部と、素子分離部と、絶縁膜と、ゲート電極とを備える。素子活性部は、半導体基板の主面に形成される。素子分離部は、素子活性部の外周を囲むように半導体基板の主面に形成される。絶縁膜は、素子活性部上に積層される。ゲート電極は、絶縁膜上に積層される。素子活性部は、ソース領域と、ドレイン領域と、チャネル領域とを含む。ソース領域およびドレイン領域は、ゲート長方向において互いに対向する。チャネル領域は、ソース領域とドレイン領域との間に介在し、ソース領域およびドレイン領域とは異なる極性を示す。チャネル領域は、中央領域と、凸状領域とを含む。中央領域は、ソース領域とドレイン領域とを繋ぐ略矩形状の領域である。凸状領域は、ゲート幅方向において中央領域の一方側端から突出する。また、チャネル領域は、積層方向からみてゲート電極の内側に位置する。

上記半導体装置では、寄生トランジスタのチャネル長（サブチャネルの長さ）が長くなり、寄生トランジスタの抵抗が大きくなるので、寄生トランジスタのオフリーク電流を減少させることができる。これにより、ハンプ特性を抑制することができる。また、積層方向からみてチャネル領域がゲート電極の内側に位置しているので、従来のように所定の領域を被覆して保護する必要がなく、従来よりも半導体装置を容易に形成することができる。

この発明のもう１つの局面に従うと、半導体装置は、半導体基板と、素子活性部と、素子分離部と、絶縁膜と、ゲート電極とを備える。素子活性部は、半導体基板の主面に形成される。素子分離部は、素子活性部の外周を囲むように半導体基板の主面に形成される。絶縁膜は、素子活性部上に積層される。ゲート電極は、絶縁膜上に積層される。素子活性部は、ソース領域と、ドレイン領域と、チャネル領域とを含む。ソース領域およびドレイン領域は、ゲート長方向において互いに対向する。チャネル領域は、ソース領域とドレイン領域との間に介在し、ソース領域およびドレイン領域とは異なる極性を示す。チャネル領域は、中央領域と、凹状領域とを含む。中央領域は、ソース領域とドレイン領域とを繋ぐ略矩形状の領域である。凹状領域は、ゲート幅方向において中央領域の一方側端から中央領域の内側へ向かって凹んでいる。また、チャネル領域は、積層方向からみてゲート電極の内側に位置する。

以上のように、ハンプ特性を抑制することができ、且つ、従来よりも容易に製造することができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（第１の実施形態）
＜構造＞
図１Ａは、この発明の第１の実施形態による半導体装置の平面図を示し、図１Ｂ，図１Ｃ，図１Ｄは、それぞれ、図１Ａに示したＩｂ−Ｉｂ線，Ｉｃ−Ｉｃ線，Ｉｄ−Ｉｄ線における半導体装置の断面図を示す。

半導体装置は、半導体基板１００と、素子活性部１０１と、素子分離部１０２と、ゲート絶縁膜１０３と、ゲート電極１０４とを備える。

素子活性部１０１は、半導体基板１００の主面に形成される。素子分離部１０２は、例えば、ＳＴＩ（Shallow Trench Isolation）であり、素子活性部１０１の外周を囲むように半導体基板１００の主面に形成される。ゲート電極１０４は、ゲート絶縁膜１０３を介して素子活性部１０１上に積層される。

また、素子活性部１０１は、ソース領域１０５と、ドレイン領域１０６と、チャネル領域１０７とを含む。ソース領域１０５およびドレイン領域１０６の各々は、ゲート長方向（ゲート電極１０４の長さ方向）において互いに対向するように形成されている。チャネル領域１０７は、ソース領域１０５とドレイン領域１０６との間に形成されている。ゲート電極１０４のゲート幅は、ゲート幅方向（ゲート電極１０４の幅方向）におけるチャネル領域１０７の長さよりも長く、ゲート電極１０４の両端が素子分離部１０２に突き出した形状になっている。

チャネル領域１０７は、積層方向からみてゲート電極１０４の内側に位置する。チャネル領域１０７は、中央領域１０７ａと、凸状領域１０７ｂ，１０７ｃとを含む。積層方向からみて、中央領域１０７ａは、ゲート長方向においてソース領域１０５の側端からドレイン領域１０６の側端に延びる矩形状であり、凸状領域１０７ｂは、ゲート幅方向において中央領域１０７ａの一方の側端から突出しており、凸状領域１０７ｃは、ゲート幅方向において中央領域１０７ａの他方の側端から突出している。

また、ソース領域１０５およびドレイン領域１０６の各々は、互いに同極性であり、チャネル領域１０７は、ソース領域１０５およびドレイン領域１０６に対して逆極性である。例えば、ソース領域１０５およびドレイン領域１０６がＮ型半導体層であれば、チャネル領域１０７はＰ型半導体層である。

なお、図示は省略しているが、ゲート電極１０４，ソース領域１０５，およびドレイン領域１０６の各々には、コンタクトを介して配線が形成される。これにより、図１Ａに示した半導体装置は、半導体集積回路のトランジスタとして動作する。

＜サブチャネル＞
ここで、図１に示したチャネル領域１０７に形成されるサブチャネルについて説明する。サブチャネルとは、中央領域１０７ａにおいて形成されるチャネルよりも閾値電圧が低いチャネルであり、チャネル領域１０７のうち素子分離部１０２との境界部分に発生する。

図１に示したチャネル領域１０７では、凸状領域１０７ｂの外縁に沿ってサブチャネルが形成されるので、凸状領域１０７ｂにおけるサブチャネルの長さは、凸状領域１０７ｂが形成されていない場合（すなわち、中央領域１０７ａの一方側端が素子分離部１０２に接している場合）よりも長くなる。そのため、凸状領域１０７ｂが形成されていない場合よりもサブチャネルの抵抗が大きくなり、サブチャネルを流れる電荷量が少なくなる。なお、凸状領域１０７ｃについても同様に、サブチャネルを流れる電荷量が少なくなる。これにより、オフリーク電流を低減することができる。

＜チャネル領域の拡張幅＞
図２は、チャネル領域１０７の拡張幅（凸状領域１０７ｂ，１０７ｃの各々の突出長さ）とオフリーク電流との関係を三次元デバイスシミュレーションで算出した結果を示す。ここでは、ゲート長が０．１μｍであり、ゲート幅（ソース幅、ドレイン領域）が０．１６μｍであるトランジスタを対象としている。図２の場合、凸状領域の突出長さが「１０ｎｍ」以上であれば、オフリーク電流を実質的に低減することができる。なお、凸状領域の突出長さの下限値は、ゲート長，ゲート幅等の半導体装置の各パラメータによって変化する。

＜効果＞
以上のように、ハンプ特性を抑制することができる。また、積層方向からみてチャネル領域がゲート電極の内側に位置しているので、従来（特許文献１）のように所定の領域を被覆して保護する必要がなく、従来よりも半導体装置を容易に製造することができる。すなわち、素子分離部１０２の形成時に、後の工程において凸状領域が形成されるように素子活性部をパターニングするだけで良いので、他の工程（例えば、半導体領域を形成するための被覆工程）を追加する必要がない。具体的には、ゲート幅方向において、後にチャネル領域となる部分の長さが後にソース領域１０５およびドレイン領域１０６となる部分の長さよりも長く且つ後に形成されるゲート電極の長さ（ゲート幅）よりも短くなるように、素子活性部をパターニングするだけで良い。

また、従来（特許文献１）では、半導体基板のうちゲート電極の両端の各々に対応する位置に半導体領域が形成されているため、レイアウト上の制限が多い。例えば、インバータ回路等のレイアウトでは、１本の共通のゲート電極が複数のトランジスタ（素子活性部）を横断するように配置される。このようなレイアウトでは、従来のように素子活性部の各々に対して半導体領域を形成することができない。一方、本実施形態による半導体装置は、図３のように、複数の素子活性部に一本の共通のゲート電極を配置してインバータ回路を構成することが可能であり、従来よりもレイアウトの制限が少ない。

（素子活性部の変形例）
次に、図４〜図１２を参照して、図１に示した素子活性部１０１の変形例について詳しく説明する。

（１）凸状領域の基端幅
図４のように、凸状領域１０７ｂの基端幅Ｘは、中央領域１０７ａの一方側端の幅Ｙよりも短くても良い。すなわち、凸状領域の基端幅が中央領域の一方側端の幅と同一もしくは中央領域の一方側端の幅よりも狭ければ、オフリーク電流を削減することができる。

（２）凸状領域の形状
図５のように、凸状領域１０７ｂの基端から先端に向かうに連れて凸状領域１０７ｂの突出幅が徐々に狭くなるような形状であっても良し、逆に、図６のように、凸状領域１０７ｂの基端から先端に向かうに連れて凸状領域１０７ｂの突出幅が徐々に広くなるような形状であっても良い。さらに、図７のように、凸状領域１０７ｂの先端部が膨らんでいても良い。すなわち、凸状領域１０７ｂの突出方向に沿って凸状領域１０７ｂの突出幅が連続的に変化するような形状であっても良い。なお、通常、凸状領域１０７ｂの形状は、図５のように丸くなることが多い。

（３）ソース領域，ドレイン領域の側端部の形状
図８のように、ソース領域１０５の側端部の幅が中央領域１０７ａに向かって徐々に広がるように、ソース領域１０５が形成されていても構わない。また、図９のように、ソース領域１０５のうちチャネル領域（中央領域１０７ａ，凸状領域１０７ｂ，１０７ｃ）に接している側端部の両端が丸まっていても良い。なお、ドレイン領域１０６についても同様である。

（４）拡張領域
図１０のように、素子活性部１０１が、凸状領域１０７ｃの先端部の外縁から広がる拡張領域１０８を含んでいても良い。すなわち、チャネル領域の一部が、ゲート電極１０４からはみ出していても良い。拡張領域１０８とは、チャネル領域のうち積層方向からみてゲート電極１０４からはみ出している領域を意味する。この拡張領域１０８の極性は、凸状領域１０７ｃの極性と同一であっても良いし、凸状領域１０７ｃの極性と異なるものであっても良い。なお、拡張領域１０８と凸状領域１０７ｃとが同極性である場合、拡張領域１０８を基板コンタクト領域として利用することが可能である。

また、拡張領域１０８の形成位置を工夫すれば、図３のようなレイアウトを実現することも可能である。例えば、図３の紙面に向かって左側の素子活性部１０１のように、ゲート電極１０４の端部が凸状領域１０７ｃの上部に存在しない場合、図１１のように拡張領域１０８を形成すれば良い。

（５）凹状領域
図１２のように、中央領域１０７ａの両端の各々に、凸状領域に代えて、凹状領域２０１ｂ，２０１ｃが形成されていても良い。凹状領域２０１ｂは、ゲート幅方向において中央領域１０７ａの一方の側端から中央領域の内側へ向かって凹んでおり、凹状領域２０１ｃは、ゲート幅方向において中央領域の他方の側端から中央領域の内側へ向かって凹んでいる。この場合、凹状領域２０１ｂの外縁部に沿ってサブチャネルが形成されるので、凹状領域２０１ｂを形成しない場合よりも、オフリーク電流を低減することができる。なお、凹状領域２０１ｃについても同様である。

以上の説明において、凸状領域１０７ｂ，１０７ｃのうち少なくとも一方が形成されていれば、オフリーク電流を低減するという効果を奏することができる。なお、凹状領域２０１ｂ，２０１ｃについても同様である。

また、ＳＴＩとチャネル領域の境界部の断面形状を丸める処理やＳＴＩ形成時に溝の側面へ不純物を注入する処理といった従来の一般的なハンプ対策方法を併せて利用しても良い。

本発明に係る半導体装置は、ハンプ特性を抑制してオフリーク電流を低減することにより、回路を低消費電力化する上で有用である。

（Ａ）この発明の実施形態による半導体装置の平面図である。（Ｂ）図１Ａに示したＩｂ−Ｉｂ線における半導体装置の断面図である。（Ｃ）図１Ａに示したＩｃ−Ｉｃ線における半導体装置の断面図である。（Ｄ）図１Ａに示したＩｄ−Ｉｄ線における半導体装置の断面図である。 チャネル領域の拡張幅とオフリーク特性との関係を示すグラフである。 複数の素子活性部に一本の共通のゲート電極を配置するレイアウト例を示す平面図である。 凸状領域の基端の幅について説明するための平面図である。 凸状領域の形状について説明するための平面図である。 凸状領域の形状について説明するための平面図である。 凸状領域の形状について説明するための平面図である。 ソース領域，ドレイン領域の形状について説明するための平面図である。 ソース領域，ドレイン領域の形状について説明するための平面図である。 拡張領域について説明するための平面図である。 拡張領域について説明するための平面図である。 凹状領域について説明するための平面図である。 ハンプ特性について説明するためのグラフである。

符号の説明

１００ 半導体基板
１０１ 素子活性部
１０２ 素子分離部
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ ソース領域
１０６ ドレイン領域
１０７ チャネル領域
１０７ａ 中央領域
１０７ｂ，１０７ｃ 凸状領域
１０８ 拡張領域
２０１ｂ，２０１ｃ 凹状領域

Claims (10)

1. 半導体基板と、
   前記半導体基板の主面に形成された素子活性部と、
   前記素子活性部の外周を囲むように前記半導体基板の主面に形成された素子分離部と、
   前記素子活性部上に積層された絶縁膜と、
   前記絶縁膜上に積層されたゲート電極とを備え、
   前記素子活性部は、
   ゲート長方向において互いに対向するソース領域およびドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に介在し、当該ソース領域および当該ドレイン領域とは異なる極性を示すチャネル領域とを含み、
   前記チャネル領域は、
   前記ソース領域と前記ドレイン領域とを繋ぐ略矩形状の中央領域と、
   ゲート幅方向において前記中央領域の一方側端から突出する凸状領域とを含み、
   前記チャネル領域は、積層方向からみて前記ゲート電極の内側に位置する
   ことを特徴とする半導体装置。
2. 請求項１において、
   前記凸状領域の基端幅は、前記中央領域の一方側端の幅と同一もしくは当該中央領域の一方側端の幅よりも狭い
   ことを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記凸状領域の突出幅は、当該凸状領域の突出方向に沿って連続的に変化する
   ことを特徴とする半導体装置。
4. 請求項３において、
   前記凸状領域の突出幅は、当該凸状領域の突出方向に沿って連続的に狭くなる
   ことを特徴とする半導体装置。
5. 請求項３において、
   前記凸状領域の突出幅は、当該凸状領域の突出方向に沿って連続的に広くなる
   ことを特徴とする半導体装置。
6. 請求項１において、
   前記素子活性部は、
   前記凸状領域の先端部の外縁から広がる拡張領域をさらに含み、
   前記拡張領域は、前記積層方向からみて前記ゲート電極の外側にはみ出している
   ことを特徴とする半導体装置。
7. 請求項６において、
   前記拡張領域の極性は、前記凸状領域の極性と同一である
   ことを特徴とする半導体装置。
8. 請求項６において、
   前記拡張領域の極性は、前記凸状領域の極性とは異なる
   ことを特徴とする半導体装置。
9. 請求項１において、
   前記凸状領域の突出長さは、１０ｎｍ以上である
   ことを特徴とする半導体装置。
10. 半導体基板と、
    前記半導体基板の主面に形成された素子活性部と、
    前記素子活性部の外周を囲むように前記半導体基板の主面に形成された素子分離部と、
    前記素子活性部上に積層された絶縁膜と、
    前記絶縁膜上に積層されたゲート電極とを備え、
    前記素子活性部は、
    ゲート長方向において互いに対向するソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に介在し、当該ソース領域および当該ドレイン領域とは異なる極性を示すチャネル領域とを含み、
    前記チャネル領域は、
    前記ソース領域と前記ドレイン領域とを繋ぐ略矩形状の中央領域と、
    ゲート幅方向において前記中央領域の一方側端から当該中央領域の内側へ向かって凹んでいる凹状領域とを含み、
    前記チャネル領域は、積層方向からみて前記ゲート電極の内側に位置する
    ことを特徴とする半導体装置。

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