JP2008004175A - 不揮発性半導体記憶装置及びその電圧印加方法 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置において微細化及び大容量化と読み出しマージンの向上を同時に達成すること。
【解決手段】本発明においては、行列状に配置された複数の不揮発性メモリセル１１４と、複数の不揮発性メモリセルのソースに接続されたソース線ＳＬと、消去時にこのソース線に接続された高電圧トランジスタからなるソース線駆動トランジスタ１２１と、列毎に配置された複数の不揮発性メモリセルのドレインにそれぞれ接続された複数のビット線ＢＬと、ビット線の選択を行い、ソース・ドレイン間の耐圧が高電圧トランジスタよりも低い複数のカラム選択トランジスタＱ０〜ｍから構成されるカラム選択回路とを具備することを特徴とする不揮発性半導体記憶装置が提供される。
【選択図】図１

Description

本発明は、ＥＥＰＲＯＭやフラッシュメモリとして用いられる、電気的書き換え可能な不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置のひとつであるＮＯＲ型フラッシュメモリにおいては、メモリセルに接続されたソース線及びウェル領域に高電圧である消去電圧を供給することにより消去を行う。

このような不揮発性半導体記憶装置においては、微細化及び大容量化が求められ、また同時に、読み出しマージンの向上が求められている。

微細化、大容量化を目的として選択ゲートトランジスタのゲート長を短くした例は以下の文献に開示されている。
特開２０００−２６９４６８

本発明においては、不揮発性半導体記憶装置において微細化及び大容量化と読み出しマージンの向上を同時に達成することを課題としている。

上記課題を解決するために、本発明の一実施形態では、行列状に配置された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルのソースに接続されたソース線と、消去時にこのソース線に接続された高電圧トランジスタからなるソース線駆動トランジスタと、列毎に配置された前記複数の不揮発性メモリセルのドレインにそれぞれ接続された複数のビット線と、前記ビット線の選択を行い、ソース・ドレイン間の耐圧が前記高電圧トランジスタよりも低い複数のカラム選択トランジスタから構成されるカラム選択回路とを具備することを特徴とする不揮発性半導体記憶装置が提供される。

上記手段により、本発明の一実施形態においては、微細化及び大容量化と、読み出しマージンの向上を同時に達成することができる。

前述したように、不揮発性半導体記憶装置のひとつであるＮＯＲ型フラッシュメモリにおいては、メモリセルに接続されたソース線及びウェル領域に高電圧である消去電圧を供給することにより消去を行う。

メモリセルは、例えば、浮遊ゲートを有するトランジスタによって構成され、そのトランジスタのゲートに−７．５Ｖ、ソース及びウェル領域には１０Ｖの電圧を印加することにより、消去がなされる。

このような高電圧を供給するには、電源電圧である例えば３．３Ｖが印加される通常のトランジスタとは異なった高電圧用トランジスタを用いる。それは、高電圧を用いる箇所においては、ソースとドレインが短絡する「パンチスルー」という現象により、ドレインからソースに電流が流れてしまう、「リーク電流」という問題が生じる懸念があるからである。

このような高電圧用トランジスタにおいては、ソースとドレインとの間の距離（チャネル長）が、通常のトランジスタのチャネル長よりも長い。設計時においては、ＮＯＲ型の不揮発性半導体記憶装置において一番高い電圧であるところの消去電圧でも十分な耐圧が確保されるように、例えば高耐圧トランジスタのゲート長はすべて０．５５μｍ以上にするというようなルールを設け、高電圧を用いる系（システム）においては、すべてこのルールを適用していた。

半導体メモリにおいて回路面積の縮小は一つの大きな課題であり、セルの微細化と共に周辺回路も同様に微細化が求められる。特にセルアレイに近い位置にあるカラム選択トランジスタに対する微細化の要求は高い。また、カラム選択トランジスタのゲート長は、オン時（導通時）のドレイン・ソース間抵抗に比例する。これはすなわち、読み出し時にセルに流れる電流を減少させ、正確な読み出しを困難にしている。

しかしながら、従来においては、カラム選択トランジスタも消去電圧をブロックするに足りる十分な耐圧を要求して、消去電圧を供給するのに用いるトランジスタと同様の高耐圧トランジスタを用いていた。

そこで、本発明においては、消去時にカラム選択トランジスタのソースとドレインが短絡する「パンチスルー」という現象が起こることをあえて回避せずに、消去電圧を供給するのに用いるトランジスタの耐圧よりも低い耐圧のトランジスタをカラム選択トランジスタに用いる。

より具体的には、書き込み電圧が５．２５Ｖ、消去電圧が１０Ｖである場合には、カラム選択トランジスタには、書き込み電圧以上の耐圧を確保するが、消去電圧の耐圧を確保しない。カラム選択トランジスタには、５．２５Ｖ以上１０Ｖ以下の耐圧のトランジスタを用いる。

このように、カラム選択トランジスタに消去電圧の保証をしなくてもかまわない理由は、消去時には、ビット線に消去電圧よりわずかに低い約９．４Ｖの電圧が印加される（この電圧降下は、セルトランジスタのドレインとウェルとの間のＰＮ接合によって生じる。）ところ、この電圧によってカラム選択トランジスタにパンチスルーが生じても、隣接するビット線にも同様の電圧が供給されている以上、あえて問題にはならないからである。

一方で、カラム選択トランジスタが共通接続された端子（データの入出力回路側の端子）からより外側（書き込み回路やデータに入出力回路）で消去電圧（実際にはこれよりもわずかに低い電圧）に耐え得るだけの高耐圧トランジスタを用いる。

このようにして、微細化されたビット線と同様のピッチで配列しなければならないカラム選択トランジスタには小さなトランジスタを用いることができ、その結果、ビット線やメモリセルのさらなる微細化が可能となり、不揮発性半導体記憶装置の大容量化が達成される。同時に、カラム選択トランジスタにチャネル長の小さいトランジスタを用いることにより、チャネルのオン抵抗が小さくなり、読み出しマージンがより向上する。

従来は、カラム選択トランジスタに１０Ｖ以上の耐圧を確保して、無用に大きなトランジスタをカラム選択トランジスタに用いていたことによって、大容量化と読み出しマージンの向上を阻んでいた。しかし、本発明によって、このような問題が解決される。

本発明の実施例１を、図面を参照して説明する。

図１は本発明の実施例１にかかるＮＯＲ型フラッシュメモリの回路構成図である。

メモリセルアレイ１１４は、複数の不揮発性メモリセルを行列状（ｎ＋２行ｍ＋１列）に並べて構成されている。各メモリセルはウェルの中に形成されたフローティングゲートを有するＭＯＳトランジスタから構成されており、このＭＯＳトランジスタは、ゲート、ソース、ドレインを有している。

このメモリセルのデータを消去するためには、例えば、ソース及びウェルに１０Ｖを印加しゲートに−７．５Ｖの負電圧を印加する。この結果、フローティングゲートに注入されていた電子がトンネル酸化膜を介してウェルへと放出される。この際、ドレインには電圧を印加せず、フローティング状態にするが、実際には、ウェル・ドレイン間のＰＮ接合に準バイアスがかかる。このウェル・ドレイン間のＰＮ接合は０．６Ｖの閾値を有するので、ドレインには約９．４Ｖ程度の電圧がかかることになる。

このメモリセルにデータの書き込みを行うには、例えば、ドレインに５．２５Ｖ、ゲートに１０Ｖを印加する。この結果、ドレイン近傍でホットエレクトロンが発生し、フローティングゲートに電子が蓄積されることになる。

このメモリセルからデータの読み出しを行うには、例えば、ドレインには例えば１．２Ｖ、ゲートには例えば３．３Ｖ、ソースには０Ｖの電圧を印加し、ドレインからソースに電流が流れているかどうかを検出する。

このメモリセルアレイ１１４中のすべてのメモリセルのソースは、ソース線ＳＬに接続されている。

また、このメモリセルアレイ１１４中のすべてのメモリセルは、一つのウェル内に形成されており、そのウェルはウェル端子ＮＷからウェル電位が供給されるように構成されている。

このメモリセルアレイ１１４中各列のメモリセルのドレインは、それぞれ、列毎にビット線ＢＬ０〜ＢＬｍに接続されている。

このメモリセルアレイ１１４には１行のフラグセル１１３と、１＋ｎ行のノーマルセル（メモリセルアレイ１１４中のフラグセル１１３以外の部分）が存在し、各メモリセルのゲートは、それぞれ、ワード線ＷＬＦ、ＷＬ０〜ＷＬｎに接続されている。

これらワード線ＷＬＦ、ＷＬ０〜ＷＬｎはワード線ドライバ１０８によって駆動される。フラグセル１１３に接続されたフラグワード線ＷＬＦを駆動するワード線ドライバ１０８には、フラグセルを選択する信号であるフラグセル選択信号ＦＬＡＧＳＥＬが供給され、それ以外のワード線ドライバ１０８にはロウデコーダ１０６の出力である選択信号がそれぞれ供給される。

ロウデコーダ１０６はメモリセルアレイ１１４の行選択を行うところの行アドレスＲＯＷＡＤＤが供給される。

前述した消去負電圧（−７．５Ｖ）を生成する回路が消去負電圧用昇圧回路１０２であり、この消去負電圧用昇圧回路１０２は、電源電圧ＶＤＤによって動作する。

消去時にソース等に供給する消去電圧（１０Ｖ）を発生させる回路が消去正電圧用昇圧回路１０１であり、この回路も電源電圧ＶＤＤによって動作する。

前述したように、ソース及びウェルには、消去電圧（１０Ｖ）または接地電圧（０Ｖ）が印加される。トランジスタ１２１〜１２４は、これら消去電圧または接地電圧を、ソース及びウェルに印加するのに用いられる。信号ＥＲＳ＿ＯＮが高レベルになると、トランジスタ１２１、１２２が導通して消去電圧がソース線とウェルに供給される。信号ＥＲＳ＿ＯＮが低レベルになると、インバータ１２５の出力が高レベルとなり、トランジスタ１２３、１２４が導通し、接地電圧がソース線とウェルに供給される。これらトランジスタ１２１〜１２４及びインバータ１２５を構成するトランジスタはいずれも１０Ｖの高電圧でもパンチスルーがおきないような高耐圧トランジスタが用いられる。例えば、０．５５μｍのゲート長のトランジスタが用いられる。

各ビット線ＢＬ０〜ＢＬｍには、それぞれ異なったカラム選択トランジスタＱ０〜ｍが接続されている。このカラム選択トランジスタＱ０〜ｍの耐圧は、その設計上、消去電圧（１０Ｖ）までは保証されていない。つまり、消去電圧（１０Ｖ）がソースに印加された場合にパンチスルーが起きる可能性があることを前提に設計されている。仮にパンチスルーがおきた場合でも、カラム選択トランジスタＱ０〜ｍのドレイン側の共通接続端子であるデータ線ＤＬも１０Ｖ近く（正確には、ビット線ＢＬの電圧は電圧降下により９．４Ｖとなっているので、データ線ＤＬもその程度の電圧である。）まで上昇するが、消去動作時には、すべてのビット線ＢＬが１０Ｖ近くまで上昇しているため、動作には影響が生じない。

しかしながら、このカラム選択トランジスタＱ０〜ｍは、書き込み電圧（５．２５Ｖ）に対する耐圧は十分に保証されている。そうしなければ、書き込み電圧がカラム選択トランジスタＱ０〜ｍの共通接続端子であるデータ線ＤＬに印加された場合に、すべてのビット線ＢＬに同様の書き込み電圧が印加されてしまうおそれがあるからである。

カラム選択トランジスタＱ０〜ｍのゲートには、カラム選択信号線が供給されており、このカラム選択信号線はカラムデコーダ回路１０７によって駆動される。カラムデコーダ回路１０７にはカラムアドレスＣＯＬＡＤＤが供給され、このカラムアドレスＣＯＬＡＤＤの組み合わせにより、メモリセルの行選択がなされる。

カラム選択トランジスタＱ０〜ｍの共通接続端子であるデータ線ＤＬには、書き込み回路が接続されている。この書き込み回路は、高耐圧トランジスタによって構成されるトランジスタ１３１と、書き込み負荷トランジスタ１０９と、書き込み電圧用昇圧回路１０３と、書き込み制御回路１３２等から構成される。

書き込み制御回路１３２には書き込みデータＤＡＴＡと、書き込み制御信号ＰＲＧ＿ＯＮが供給され、両者のＡＮＤをとって、書き込み負荷トランジスタ１０９を制御する。このように、書き込み制御信号ＰＲＧ＿ＯＮが高レベルのときには、書き込みデータＤＡＴＡに応じ、トランジスタ１０９、１３１が導通し、書き込み電圧用昇圧回路１０３で発生した書き込み電圧５．２５Ｖがデータ線ＤＬに供給される。

前述したように、カラム選択トランジスタＱ０〜ｍは消去電圧をブロックするだけの耐圧を保証していない。したがって、データ線ＤＬに消去電圧（厳密には、消去電圧よりもやや低い電圧）が現れる可能性がある。そこで、トランジスタ１３１の耐圧は、消去電圧（厳密にはこれよりやや低い電圧）に耐えられるだけの大きさを確保している。

カラム選択トランジスタＱ０〜ｍの共通接続端子であるデータ線ＤＬには、さらに、読み出し回路が接続されている。この読み出し回路は、高耐圧トランジスタによって構成されるトランジスタ１１０と、Ｎチャネルトランジスタ１４１、１４２、Ｐチャネルトランジスタ１４３、１４４、リファレンス電位発生回路１０４、センスアンプ１１１、データラッチ回路１０５等から構成される。

読み出し時には、読み出し制御信号ＲＥＡＤ＿ＯＮが高レベルとなり、トランジスタ１１０が導通し、Ｎチャネルトランジスタ１４１、１４２、Ｐチャネルトランジスタ１４３、１４４から構成される負荷回路がメモリセルに流れる電流を読み出し電圧に変換する。この読み出し電圧は、センスアンプ１１１により、リファレンス電位発生回路１０４の出力である参照電圧と比較され、その比較結果がデータラッチ回路１０５でラッチされる。

前述したように、カラム選択トランジスタＱ０〜ｍは消去電圧をブロックするだけの耐圧を保証していない。したがって、データ線ＤＬに消去電圧（厳密には、消去電圧よりもやや低い電圧）が現れる可能性がある。そこで、トランジスタ１１０の耐圧は、消去電圧（厳密にはこれよりやや低い電圧）に耐えられるだけの大きさを確保している。

以上説明した回路において、トランジスタ１２１のドレイン耐圧ＶＲ０と、トランジスタ１３１ないし１１０のソース耐圧ＶＲ１と、カラム選択トランジスタＱ０〜ｍのソース耐圧ＶＲ２を比較すると、以下の不等式（１）が成立する。

ＶＲ０≧ＶＲ１＞ＶＲ２ ・・・（１）

トランジスタの耐圧の違いを前提にチャネル長を適宜設定するのであれば、ただし、トランジスタ１２１のチャネル長をＬ０と、トランジスタ１３１ないし１１０のチャネル長をＬ１と、カラム選択トランジスタＱ０〜ｍのチャネル長をＬ２とすれば、以下の不等式（２）が成立する。

Ｌ０≧Ｌ１＞Ｌ２ ・・・（２）

具体的には、Ｌ０は０．５５μｍ、Ｌ１は０．５μｍ、Ｌ２は０．３５μｍである。

なお、ソース線ＳＬに印加される消去電圧よりもビット線ＢＬないしデータ線ＤＬに印加されることになる消去電圧のほうが、メモリセルのウェル・ドレイン間の電圧降下分だけ低い。したがって、このような電圧降下を考慮してトランジスタ耐圧の使い分けをするのであれば、以下の不等式（３）が成立する。

ＶＲ０＞ＶＲ１＞ＶＲ２ ・・・（３）

トランジスタの耐圧の違いを前提にチャネル長を適宜設定するのであれば、以下の不等式（４）が成立する。

Ｌ０＞Ｌ１＞Ｌ２ ・・・（４）

具体的には、Ｌ０は０．５５μｍ、Ｌ１は０．５μｍ、Ｌ２は０．３５μｍである。

このようにして、微細化されたビット線と同様のピッチで配列しなければならないカラム選択トランジスタＱ０〜ｍには小さなトランジスタを用いることができ、その結果、ビット線やメモリセルのさらなる微細化が可能となり、不揮発性半導体記憶装置の大容量化が達成される。同時に、カラム選択トランジスタＱ０〜ｍにチャネル長の小さいトランジスタを用いることにより、チャネルのオン抵抗が小さくなり、読み出しマージンがより向上する。

続いて、カラム選択トランジスタＱ０〜ｍに低耐圧トランジスタを用いることにより、読み出しマージンが向上することを説明する。

図２は、ＭＯＳトランジスタのドレイン電流ＩＤのドレイン電圧ＶＤ依存性を表したグラフである。図中Ａの線は、消去電圧（１０Ｖ）の耐圧を保証して設計した高耐圧トランジスタの特性である。ドレイン電圧を上げてゆくと、三極管領域から五極管領域へと移行（Ａ０）し、ついでドレイン電圧が１０Ｖを超えると突如としてパンチスルーが発生する（Ａ１）。図中Ｂの線は、消去電圧の耐圧は保証していないが、書き込み電圧（５．２５Ｖ）の耐圧は保証して設計したトランジスタの特性である。ドレイン電圧を上げてゆくと、三極管領域から五極管領域へと移行する（Ｂ０）ことは図中Ａと同じであるがチャネル長が短いため、同一チャネル幅であれば、ドレイン電流が大きい。５．２５Ｖを超えるとパンチスルーが発生する（Ｂ１）。このトランジスタが複数のカラム選択トランジスタＱ０〜ｍの特性である。

この図からも理解されるように、本発明の一実施形態においては、書き込み時には、書き込み電圧として、複数のカラム選択トランジスタＱ０〜ｍの耐圧よりも低い電圧を印加し、消去時には、消去電圧として、複数のカラム選択トランジスタＱ０〜ｍの耐圧よりも高い電圧を印加している。

このように、トランジスタの耐圧を下げると、同一チャネル幅で駆動電流の大きいトランジスタを設計することが容易となる。そして、このようなトランジスタを読み出し回路に直列に挿入したほうが、読み出しのマージンが高くなる。

従来は、カラム選択トランジスタＱ０〜ｍに１０Ｖ以上の耐圧を確保して、無用に大きなトランジスタを用いていた。そして、大容量化と読み出しマージンの向上を阻んでいた。しかし、本実施例に係る本発明の不揮発性半導体記憶装置によって、このような問題が解決される。

本発明の実施例２を、図面を参照して説明する。

図３は本発明の実施例２にかかるＮＯＲ型フラッシュメモリのカラム選択回路部分の回路構成図である。その他の部分の構成は図１と同様なので省略する。

実施例１と実施例２の違いは、カラム選択回路を多段構成（２段構成）としたことである。

実施例２のカラム選択回路は、ツリー（木）状にカラム選択トランジスタが接続されており、ビット線に近い側の１段目カラム選択トランジスタＱ１０、Ｑ１１・・・は、ソースが直接ビット線ＢＬ０、ＢＬ１・・・に接続され、ドレインは共通に接続されている。同様に、１段目カラム選択トランジスタＱ１４、Ｑ１５・・・は、ソースが直接ビット線ＢＬｋ、ＢＬｋ＋１・・・ＢＬｍに接続され、ドレインは共通に接続されている。１段目カラム選択トランジスタＱ１０、Ｑ１１・・・のドレインは、２段目カラム選択トランジスタＱ２１のソースに、１段目カラム選択トランジスタＱ１４、Ｑ１５・・・は、２段目カラム選択トランジスタＱ２２のソースにそれぞれ接続されている。２段目カラム選択トランジスタＱ２１、２２のドレインは共通にデータ線ＤＬに接続されている。このようにして、ビット線ＢＬとデータ線ＤＬとは、２つのトランジスタを介して接続される。このような構成では、カラム選択信号線の本数を大幅に減らすことが可能となり、よりチップ面積を縮小することができる。したがって、カラム選択トランジスタの低耐圧化とあいまって、大容量の不揮発性半導体記憶装置を得ることができる。

この発明は、携帯電話やメモリカード等に搭載される電気的書き換え可能な不揮発性半導体記憶装置の大容量化、特性の向上に利用することができる。

本発明の実施例１にかかるＮＯＲ型フラッシュメモリの回路構成図 本発明の実施例１における効果を説明するグラフ 本発明の実施例２にかかるＮＯＲ型フラッシュメモリの回路構成図

符号の説明

ＳＬ ソース線
ＷＬＦ、ＷＬ０〜ｎ ワード線
ＢＬ０〜ｍ ビット線
Ｑ０〜ｍ カラム選択トランジスタ
ＤＬ データ線
１０１ 消去正電圧用昇圧回路
１０２ 消去負電圧用昇圧回路
１０３ 書き込み電圧用昇圧回路
１０４ リファレンス電位発生回路
１０５ ラッチ回路
１０６ ロウデコーダ回路
１０７ カラムデコーダ回路
１１１ センスアンプ
１１３ フラグセル
１１４ メモリセルアレイ
１０９、１１０、１２１、１２２、１２３、１２４、１３１、１４１、１４２、１４３、１４４ トランジスタ
１２５ インバータ
１３２ 書き込み制御回路

Claims (5)

1. 行列状に配置された複数の不揮発性メモリセルと、
   前記複数の不揮発性メモリセルのソースに接続されたソース線と、
   消去時にこのソース線に接続された高電圧トランジスタからなるソース線駆動トランジスタと、
   列毎に配置された前記複数の不揮発性メモリセルのドレインにそれぞれ接続された複数のビット線と、
   前記ビット線の選択を行い、ソース・ドレイン間の耐圧が前記高電圧トランジスタよりも低い複数のカラム選択トランジスタから構成されるカラム選択回路と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   前記カラム選択トランジスタの耐圧は、前記不揮発性メモリセルの書き込み電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
3. 請求項１記載の不揮発性半導体記憶装置において、さらに、
   前記高耐圧トランジスタから構成され、前記書き込み電圧を前記カラム選択トランジスタを介して前記メモリセルに供給する書き込み回路とを具備することを特徴とする不揮発性半導体記憶装置。
4. 行列状に配置された複数の不揮発性メモリセルと、
   前記複数の不揮発性メモリセルのソースに接続されたソース線と、
   消去時にこのソース線に高電圧を与えるソース線駆動トランジスタと、
   列毎に配置された前記不揮発性メモリセルのドレインにそれぞれ接続された複数のビット線と、
   それぞれゲートに前記ビット線を選択するための信号が供給され、ゲート長が前記ソース線駆動トランジスタよりも短い複数のカラム選択トランジスタと
   を具備することを特徴とする不揮発性半導体記憶装置。
5. 行列状に配置され、書き込み電圧を印加することにより書き込まれ、前記書き込み電圧よりも高い電圧を印加することにより消去される複数の不揮発性メモリセルと、
   列毎に配置された前記複数の不揮発性メモリセルのドレインにそれぞれ接続された複数のビット線と、
   それぞれ一端が前記複数のビット線に接続された複数のカラム選択トランジスタを具備する不揮発性半導体記憶装置における電圧印加方法であって、
   書き込み時には、前記書き込み電圧として、前記複数のカラム選択トランジスタの耐圧よりも低い電圧を印加し、
   消去時には、前記消去電圧として、前記複数のカラム選択トランジスタの耐圧よりも高い電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置の電圧印加方法。

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