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JP2008065085A - Electronic device - Google Patents

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JP2008065085A
JP2008065085A JP2006243397A JP2006243397A JP2008065085A JP 2008065085 A JP2008065085 A JP 2008065085A JP 2006243397 A JP2006243397 A JP 2006243397A JP 2006243397 A JP2006243397 A JP 2006243397A JP 2008065085 A JP2008065085 A JP 2008065085A
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Japan
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power supply
supply line
voltage
circuit
line
Prior art date
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Withdrawn
Application number
JP2006243397A
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Japanese (ja)
Inventor
Toru Koizumi
徹 小泉
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Canon Inc
Original Assignee
Canon Inc
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Abstract

<P>PROBLEM TO BE SOLVED: To prevent a malfunction caused by incorrect transmission of a signal between circuits in an electronic device having a scanning circuit to scan a pixel array in which a plurality of pixels are arranged. <P>SOLUTION: The scanning circuit of the electronic device includes a first power supply line pair (PL1, PL2), a second power supply line pair (PL3, PL4), a first interconnection line PI1, and a 2nd interconnection line PI2. The first power supply line pair consists of the first power supply line PL1 for supplying a first voltage to a first circuit group and the second power supply line PL2 for supplying a second voltage to the first circuit group. The second power supply line pair consists of the first power supply line PL3 for supplying the first voltage to a second circuit group and the second power supply line PL2 for supplying a second voltage to the first circuit group. The first interconnection line PI1 connects the first power suply line PL1 with the third power supply line PL4. The second interconnection line PI2 connects the second power supply line PL2 with the fourth power supply line PL4. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、電子装置に係り、特に、複数の画素が配列された画素アレイと該画素アレイを走査する走査回路とを含む電子装置に関する。   The present invention relates to an electronic device, and more particularly to an electronic device including a pixel array in which a plurality of pixels are arranged and a scanning circuit that scans the pixel array.

固体撮像装置及び液晶表示装置等のような画像を入力又は出力する電子装置として、複数の画素が配列された画素アレイと、該画素アレイを走査する走査回路とを含む装置がある。走査回路は、画素アレイの行を選択する垂直走査回路と、画素アレイの列を選択する水平走査回路とを含む。このような走査回路は、基本構成としてシフトレジスタを含んで構成されうる。
特開2002−247456号公報 特開2006−140549号公報 特開2006−148525号公報
As an electronic device that inputs or outputs an image, such as a solid-state imaging device and a liquid crystal display device, there is a device that includes a pixel array in which a plurality of pixels are arranged and a scanning circuit that scans the pixel array. The scanning circuit includes a vertical scanning circuit that selects a row of the pixel array and a horizontal scanning circuit that selects a column of the pixel array. Such a scanning circuit can be configured to include a shift register as a basic configuration.
JP 2002-247456 A JP 2006-140549 A JP 2006-148525 A

固体撮像装置及び液晶表示装置等の電子装置では、大画面化及び高画素数化が進んでいる。これは画素アレイ及びそれを走査する走査回路の大型化、画素数の増加を意味する。走査回路の大型化や画素数の増加により走査回路の電源ライン対の長さが長くなり、抵抗の増加による電圧降下をもたらす。ここで、電源ライン対とは、正側の電源ラインと、負側の電源ラインとを含む用語であるものとする。また、負側の電源ラインは、例えば、グランドラインを含む用語であるものとする。抵抗による電圧降下によって、正側の電源ラインの電圧は正常な電圧よりも降下し、負側の電源ラインは正常な電圧よりも上昇しうる。このような電圧変動によって、論理回路の閾値が設計上の閾値からずれて、論理回路からその次段の論理回路に正しく信号が伝達されず、誤動作が発生しうる。   In an electronic device such as a solid-state imaging device and a liquid crystal display device, the screen size and the number of pixels are increasing. This means that the pixel array and the scanning circuit that scans the pixel array are enlarged and the number of pixels is increased. Due to the increase in the size of the scanning circuit and the increase in the number of pixels, the length of the power supply line pair of the scanning circuit becomes longer, resulting in a voltage drop due to an increase in resistance. Here, the power supply line pair is a term including a positive power supply line and a negative power supply line. The negative power supply line is a term including a ground line, for example. Due to the voltage drop due to the resistance, the voltage of the positive power line can drop below the normal voltage, and the negative power line can rise above the normal voltage. Due to such voltage fluctuation, the threshold value of the logic circuit is deviated from the design threshold value, and a signal is not correctly transmitted from the logic circuit to the logic circuit of the next stage, and malfunction may occur.

本発明は、例えば、複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止することを目的とする。   An object of the present invention is, for example, to prevent malfunction caused by a signal not being correctly transmitted between circuits in an electronic device having a pixel array in which a plurality of pixels are arranged and a scanning circuit that scans the pixel array.

本発明は、複数の画素が配列された画素アレイと、前記画素アレイを走査する走査回路とを含む電子装置に係り、前記走査回路が、1つの方向に沿って配置された複数の電源ライン対と、複数の相互接続ラインと、第1回路グループ及び第2回路グループを含む複数の回路グループとを備える。前記複数の電源ライン対は、第1電源ライン対及び第2電源ライン対を含む。前記第1電源ライン対は、前記第1回路グループに第1電圧を供給する第1電圧ラインと前記第1回路グループに第2電圧を供給する第2電圧ラインとで構成される。前記第2電源ライン対は、前記第2回路グループに第1電圧を供給する第1電圧ラインと前記第2回路グループに第2電圧を供給する第2電圧ラインとで構成される。前記第1回路グループと前記第2回路グループとは、互いに接続される。前記複数の相互接続ラインは、前記第1電源ライン対の第1電圧ラインと前記第2電源ライン対の第1電圧ラインとを接続する第1相互接続ラインと、前記第1電源ライン対の第2電圧ラインと前記第2電源ライン対の第2電圧ラインとを接続する第2相互接続ラインとを含む。   The present invention relates to an electronic apparatus including a pixel array in which a plurality of pixels are arranged and a scanning circuit that scans the pixel array, and the power supply line pairs in which the scanning circuit is arranged along one direction. And a plurality of interconnect lines and a plurality of circuit groups including a first circuit group and a second circuit group. The plurality of power supply line pairs include a first power supply line pair and a second power supply line pair. The first power supply line pair includes a first voltage line that supplies a first voltage to the first circuit group and a second voltage line that supplies a second voltage to the first circuit group. The second power supply line pair includes a first voltage line that supplies a first voltage to the second circuit group and a second voltage line that supplies a second voltage to the second circuit group. The first circuit group and the second circuit group are connected to each other. The plurality of interconnect lines include a first interconnect line that connects a first voltage line of the first power supply line pair and a first voltage line of the second power supply line pair, and a first interconnect line of the first power supply line pair. And a second interconnect line connecting the second voltage line and the second voltage line of the second power supply line pair.

前記電子装置は、例えば、固体撮像装置を含む装置として構成されうる。或いは、前記電子装置は、液晶表示装置等の表示装置として構成されうる。   The electronic device can be configured as a device including a solid-state imaging device, for example. Alternatively, the electronic device can be configured as a display device such as a liquid crystal display device.

本発明によれば、例えば、複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止することができる。   According to the present invention, for example, in an electronic device having a pixel array in which a plurality of pixels are arrayed and a scanning circuit that scans the pixel array, it is possible to prevent malfunction due to a signal not being correctly transmitted between the circuits.

図10は、MOSトランジスタのレイアウト図である。図11は、CMOSインバータの回路図である。図12は、CMOSインバータで構成される回路の一例を示す回路図である。図13は、図12の回路図に示される回路のレイアウトを示す図である。図14は、図12に示す回路とそのレイアウトを模式的に表した図である。図14では、信号線、電源ライン、回路素子の位置が模式的に示されている。本願においては、このような作図方法によって、信号線、電源ライン、回路素子の位置が模式的に示される場合がある。   FIG. 10 is a layout diagram of a MOS transistor. FIG. 11 is a circuit diagram of the CMOS inverter. FIG. 12 is a circuit diagram showing an example of a circuit configured with a CMOS inverter. FIG. 13 shows a layout of the circuit shown in the circuit diagram of FIG. FIG. 14 is a diagram schematically showing the circuit shown in FIG. 12 and its layout. In FIG. 14, the positions of signal lines, power supply lines, and circuit elements are schematically shown. In the present application, the position of the signal line, the power supply line, and the circuit element may be schematically shown by such a drawing method.

図15は、ダイナミック型の走査回路(ダイナミックシフトレジスタ)の回路とレイアウトを模式的に表した図である。図15においては、ダイナミック型の走査回路が1つの方向に沿って伸びる1つの電源ライン対によって電力が供給されるように配置されている。電源ライン対は、第1電圧である正側の電圧を供給する第1電源ライン(VDDライン)PL1と、第2電圧である負側の電圧を供給する第2電源ライン(GNDライン)PL2とで構成される。ここで、第1電圧を供給する電源ラインのことを第1電圧ライン、第2電圧を供給する電源ラインのことを第2電圧ラインと呼ぶこともある。   FIG. 15 is a diagram schematically showing a circuit and layout of a dynamic scanning circuit (dynamic shift register). In FIG. 15, the dynamic scanning circuit is arranged so that power is supplied by one power supply line pair extending in one direction. The power supply line pair includes a first power supply line (VDD line) PL1 that supplies a positive voltage that is a first voltage, and a second power supply line (GND line) PL2 that supplies a negative voltage that is a second voltage. Consists of. Here, the power supply line that supplies the first voltage may be referred to as a first voltage line, and the power supply line that supplies the second voltage may be referred to as a second voltage line.

信号は、左端のCMOSインバータIVの入力端子に入力され、スイッチSWを介して次段のインバータIVに順次に伝達される。Φ1とΦ2は、スイッチSWを開閉するたのクロック信号である。Φ1とΦ2は、活性化期間が重ならないように交互に活性化される。   The signal is input to the input terminal of the leftmost CMOS inverter IV, and sequentially transmitted to the next-stage inverter IV via the switch SW. Φ1 and Φ2 are clock signals for opening and closing the switch SW. Φ1 and Φ2 are activated alternately so that the activation periods do not overlap.

図16は、画素が増幅トランジスタを有する増幅型の固体撮像装置の構成を示す模式的なブロック図である。図16に示す固体撮像装置の水平走査回路1003a、1003b及び垂直走査回路1004として、図15に模式的に示すような走査回路を応用した回路が使用されうる。もちろん、各回路に与えられるべき機能に応じ、回路構成より複雑なものとなる。   FIG. 16 is a schematic block diagram illustrating a configuration of an amplification type solid-state imaging device in which a pixel includes an amplification transistor. As the horizontal scanning circuits 1003a and 1003b and the vertical scanning circuit 1004 of the solid-state imaging device shown in FIG. 16, a circuit to which a scanning circuit schematically shown in FIG. 15 is applied can be used. Of course, depending on the function to be given to each circuit, the circuit configuration becomes more complicated.

近年では、増幅型の固体撮像装置の画素サイズの縮小化が進んでいる。各画素は、図20に例示するように、受光部(フォトダイオード)PD、及び、読出用の回路、例えば、増幅トランジスタQ1などを含みうる。画素サイズの縮小は、走査回路を構成する単位ブロックの縮小を要求する。図17は、画素サイズを縮小した場合の走査回路の回路とレイアウトを模式的に表した図である。画素サイズが大きい場合には、走査回路を構成する単位ブロックを大きなピッチ(走査回路側から見た画素の幅)内に配置することができる。したがって、全ての回路素子(インバータI1〜I5、スイッチS1〜S5)を1つの電源ライン対が通る領域に配置することができる。一方、画素サイズを縮小した場合には、走査回路を構成する単位ブロックを小さなピッチ内に配置しなければならないので、ピッチと直交する方向に単位ブロックの長さが伸びることになる。単位ブロックの長さが伸びると、単位ブロックを通る電源ライン対の数が増加する。このため、走査回路は、複数の電源ライン対が通る領域内に配置されることになる。図17に示す例は、走査回路は、2つの電源ライン対が通る領域内に配置されることになる。   In recent years, the pixel size of amplification type solid-state imaging devices has been reduced. As illustrated in FIG. 20, each pixel can include a light receiving unit (photodiode) PD and a readout circuit, for example, an amplification transistor Q1. Reduction of the pixel size requires reduction of a unit block constituting the scanning circuit. FIG. 17 is a diagram schematically showing the circuit and layout of the scanning circuit when the pixel size is reduced. When the pixel size is large, the unit blocks constituting the scanning circuit can be arranged within a large pitch (pixel width viewed from the scanning circuit side). Therefore, all circuit elements (inverters I1 to I5, switches S1 to S5) can be arranged in a region through which one power supply line pair passes. On the other hand, when the pixel size is reduced, the unit blocks constituting the scanning circuit must be arranged within a small pitch, so that the length of the unit block extends in the direction orthogonal to the pitch. As the length of the unit block increases, the number of power supply line pairs passing through the unit block increases. For this reason, the scanning circuit is arranged in a region through which a plurality of power supply line pairs pass. In the example shown in FIG. 17, the scanning circuit is arranged in a region where two power supply line pairs pass.

増幅型の固体撮像装置では、多画素化とともに広い撮像エリアが重要視されている。これに伴って電源ラインに接続される回路素子数が増加するとともに電源ラインの抵抗が増大する。ここで、図17に部分的に示されるような構成を有する垂直走査回路の全ての行にハイのデータを書き込む場合を考える。この場合、ある期間にインバータI1、I3、I5の出力がハイでインバータI2、I3、I4の出力がローになり、次の期間にインバータI1、I3、I5の出力がローでインバータI2、I3、I4の出力がハイになるように制御される。よって、ある期間には第1、第4電源ラインに大電流が流れ、次の期間には第2、第3電源ラインに大電流が流れる。この電流と電源ラインの抵抗とにより電圧降下が生じて、電源電圧が大きく変動する。したがって、信号をやり取りするインバータ間で電源電圧が異なるという問題が生じる。電源電圧が異なると、インバータ間で閾値電圧が異なることになる。一般的には、閾値電圧が同じ(通常は電源電圧の約1/2)であることを前提に設計がなされるため、閾値電圧がそれぞれのインバータで異なると誤動作が起こりうる。即ち、正しく信号が転送されない問題が生じる。   In the amplification type solid-state imaging device, a large imaging area is regarded as important as the number of pixels increases. As a result, the number of circuit elements connected to the power supply line increases and the resistance of the power supply line increases. Here, consider a case where high data is written in all rows of a vertical scanning circuit having a configuration partially shown in FIG. In this case, the outputs of the inverters I1, I3, I5 are high and the outputs of the inverters I2, I3, I4 are low during a certain period, and the outputs of the inverters I1, I3, I5 are low and the inverters I2, I3, The output of I4 is controlled to be high. Therefore, a large current flows through the first and fourth power supply lines during a certain period, and a large current flows through the second and third power supply lines during the next period. A voltage drop occurs due to the current and the resistance of the power supply line, and the power supply voltage fluctuates greatly. Therefore, there arises a problem that the power supply voltage differs between inverters that exchange signals. When the power supply voltage is different, the threshold voltage is different between the inverters. In general, the design is made on the assumption that the threshold voltage is the same (usually about ½ of the power supply voltage), and therefore malfunction may occur if the threshold voltage is different for each inverter. That is, there is a problem that signals are not correctly transferred.

電源ラインに流れる電流には、インバータの貫通電流と、ゲート及び信号ラインの容量負荷を充放電するための充放電電流とが含まれうる。電流値としては、接続されている回路素子数にもよるが、数mA〜数十mAという場合もありうる。抵抗値は、ライン幅にもよるが、50〜500Ω程度と大きな値となる。例えば、4mAの電流が流れると、2voltの電圧変動が生じうる。この結果、あるインバータの閾値は3.5voltで、他のインバータの閾値は1.5voltとなり、信号の正しい伝達ができなくなりうる。   The current flowing through the power supply line can include a through current of the inverter and a charge / discharge current for charging / discharging the capacitive load of the gate and the signal line. Depending on the number of connected circuit elements, the current value may be several mA to several tens of mA. The resistance value is as large as about 50 to 500Ω, although it depends on the line width. For example, when a current of 4 mA flows, a voltage fluctuation of 2 volts can occur. As a result, the threshold value of a certain inverter is 3.5 volts, and the threshold value of other inverters is 1.5 volts, which may prevent correct signal transmission.

さらに、画素の微細化に伴って走査回路を構成する単位ブロックを小さなピッチ内に配置するために、この電源ラインのライン幅は狭められうる。よって、電源ラインの抵抗値がより大きな値となり、信号の正しい伝達が出来なくなる可能性が高まる。   Furthermore, since the unit blocks constituting the scanning circuit are arranged within a small pitch as the pixels are miniaturized, the line width of the power supply line can be reduced. Therefore, the resistance value of the power supply line becomes a larger value, and the possibility that correct transmission of the signal cannot be increased.

図18は、他の走査回路(ダイナミックシフトレジスタ)の回路とレイアウトを模式的に表した図である。図18に示す例では、クロックΦ1、Φ2のラインの抵抗による波形なまりを改善するために、ある周期毎、例えば数画素〜数百画素ごとにクロックバッファbuf1、buf2を設けた例である。図18において、buf1は、CMOSスイッチS1、S5、buf2はCMOSスイッチS3にのみ接続されているが、実際は、いずれも例えば数個〜数百個のCMOSスイッチに接続されうる。また、図18では簡単化のために略されているが、buf1、buf2は、非反転信号と反転信号とを出力し、CMOSスイッチのnMOSゲートとpMOSゲートを駆動する。ここで、クロックΦ1がローの状態でクロックΦ2がハイに遷移することを考える。buf2は、多くのCMOSスイッチに接続されているので、これらのCMOSスイッチのゲート容量を充放電する必要がある。そのため、buf2を経由して電源ラインに大きな充放電電流が流れる。したがって、電源ラインの抵抗により、数voltの電源電圧変動が生じる。例えば、第2電圧ライン(グランドライン)の電位が1.5volt程度上昇しうる。この時、buf1は、第2電圧ラインの電位を参照して、CMOSスイッチのうちnMOSにはローレベルを与える。しかしながら、第2電圧ラインの電位1.5voltに上昇するために、nMOSがON状態となり、保持していた信号(シフトさせるべき信号)が失われるという問題が発生する。   FIG. 18 is a diagram schematically showing the circuit and layout of another scanning circuit (dynamic shift register). The example shown in FIG. 18 is an example in which clock buffers buf1 and buf2 are provided every certain period, for example, every several to hundreds of pixels, in order to improve waveform rounding due to resistance of the lines of clocks Φ1 and Φ2. In FIG. 18, buf1 is connected to CMOS switches S1, S5, and buf2 only to CMOS switch S3, but in actuality, any of them can be connected to, for example, several to several hundred CMOS switches. Although omitted for simplification in FIG. 18, buf1 and buf2 output a non-inverted signal and an inverted signal to drive the nMOS gate and the pMOS gate of the CMOS switch. Here, it is considered that the clock Φ2 transitions to high while the clock Φ1 is low. Since buf2 is connected to many CMOS switches, it is necessary to charge and discharge the gate capacitance of these CMOS switches. Therefore, a large charge / discharge current flows through the power line via buf2. Therefore, a power supply voltage fluctuation of several volts occurs due to the resistance of the power supply line. For example, the potential of the second voltage line (ground line) can increase by about 1.5 volts. At this time, buf1 refers to the potential of the second voltage line and applies a low level to the nMOS in the CMOS switch. However, since the potential of the second voltage line rises to 1.5 volt, the nMOS is turned on, and the held signal (signal to be shifted) is lost.

以上のように、行列状に複数の画素が配列された画素アレイにおいて行、列をそれぞれ選択する垂直走査回路、水平走査回路のような走査回路は、画素サイズの縮小に伴って長く伸びる。これによって、走査回路は、複数の電源ライン対によって駆動されるように構成されうる。このとき、同一電位であるべき電源ライン間(例えば、1つの電源ライン対の第1電圧ラインと他の電源ライン対の第1電圧ラインとの間)に電位差があると、回路素子間で信号が正しく伝達されず誤動作が起こりうる。   As described above, a scanning circuit such as a vertical scanning circuit or a horizontal scanning circuit that selects a row and a column in a pixel array in which a plurality of pixels are arranged in a matrix is elongated as the pixel size is reduced. Accordingly, the scanning circuit can be configured to be driven by a plurality of power supply line pairs. At this time, if there is a potential difference between power supply lines that should be at the same potential (for example, between the first voltage line of one power supply line pair and the first voltage line of another power supply line pair), a signal is transmitted between circuit elements. May not be transmitted correctly and malfunctions may occur.

本発明は、このような問題認識を契機としてなされたものである。以下、本発明の好適な実施形態を例示的に説明する。   The present invention has been made on the basis of such problem recognition. Hereinafter, preferred embodiments of the present invention will be exemplarily described.

図1は、走査回路(データをシフトさせるシフトレジスタ)を構成する単位ブロックの表記方法を示している。ここで、単位ブロックは、1つの画素の列方向又は行方向の幅(ピッチ)内に配置されて、1行又は1列分の画素群を選択する回路ブロックである。図1の左側に示された1つの単位ブロックは、図1の右側のように表記される。このような単位ブロックに符号Aが付されている。   FIG. 1 shows a notation method of unit blocks constituting a scanning circuit (shift register for shifting data). Here, the unit block is a circuit block that is arranged within the width (pitch) of one pixel in the column direction or the row direction and selects a pixel group for one row or one column. One unit block shown on the left side of FIG. 1 is expressed as shown on the right side of FIG. A symbol A is attached to such a unit block.

図2は、図1で定義された表記方法にしたがって電源ライン(電圧ライン)の接続を表現した図である。図2に示された例によれば、第1電圧(VDD)を供給するための第1電源ライン(第1電源ライン対の第1電圧ライン)と第3電源ライン(第2電源ライン対の第1電圧ライン)とが相互に接続されている。また、第2電圧(GND)を供給するための第2電源ライン(第1電源ライン対の第2電圧ライン)と第4電源ライン(第2電源ライン対の第2電圧ライン)とが相互に接続されている。   FIG. 2 is a diagram representing the connection of power supply lines (voltage lines) in accordance with the notation defined in FIG. According to the example shown in FIG. 2, the first power line (first voltage line of the first power line pair) and the third power line (second power line pair) for supplying the first voltage (VDD). Are connected to each other. In addition, the second power supply line (second voltage line of the first power supply line pair) and the fourth power supply line (second voltage line of the second power supply line pair) for supplying the second voltage (GND) are mutually connected. It is connected.

例えば、第1電源ラインに直接接続された素子に電流が流れ、第3電源ラインに直接接続された素子に電流が流れない場合において、第1電源ラインに直接接続された素子に流れる電流を第1電源ラインと第3電源ラインとで分配して流すことができる。これにより、第1電圧ラインの電圧降下を抑制することができる。また、例えば、第4電源ラインに直接接続された素子に電流が流れ、第2電源ラインに直接接続された素子に電流が流れない場合において、第4電源ラインに直接接続された素子に流れる電流を第4電源ラインと第4電源ラインとで分配して流すことができる。これにより、第2電圧ラインの電圧上昇を抑制することができる。   For example, when a current flows through an element directly connected to the first power supply line and no current flows through an element directly connected to the third power supply line, the current flowing through the element directly connected to the first power supply line is The power can be distributed between the first power line and the third power line. Thereby, the voltage drop of a 1st voltage line can be suppressed. In addition, for example, when a current flows through an element directly connected to the fourth power supply line and a current does not flow through an element directly connected to the second power supply line, a current flowing through the element directly connected to the fourth power supply line Can be distributed between the fourth power line and the fourth power line. Thereby, the voltage rise of a 2nd voltage line can be suppressed.

以上の構成によれば、第1電源ラインと第3電源ラインとの間の電位差、第2電源ラインと第4電源ラインとの間の電位差をなくし、前述の信号の伝達に関する誤動作が解決される。   According to the above configuration, the potential difference between the first power supply line and the third power supply line and the potential difference between the second power supply line and the fourth power supply line are eliminated, and the above-described malfunction related to signal transmission is solved. .

なお、図2に示す例では、単位ブロックごとに、同一電圧を供給すべき電源ライン(電圧ライン)を相互に接続されている。また、図2に示す例では、第1電源ライン対(PL1、PL2)によって電力が供給されるインバータとスイッチで構成される複数の第1回路によって第1回路グループが構成されている。また、第1電源ライン対(PL3、PL4)によって電力が供給されるインバータとスイッチで構成される複数の第2回路によって第2回路グループが構成されている。ここで、複数の第1回路の一部から出力される信号が複数の第2回路の一部に入力され、複数の第2回路の他の一部から出力される信号が複数の第1回路の他の一部に入力されている。このように複数の第1回路と複数の第2回路とが交互に接続されて、データをシフトさせる経路が構成される。   In the example shown in FIG. 2, power supply lines (voltage lines) to which the same voltage is to be supplied are connected to each unit block. In the example shown in FIG. 2, a first circuit group is configured by a plurality of first circuits configured by inverters and switches to which power is supplied by the first power supply line pair (PL1, PL2). Further, a second circuit group is configured by a plurality of second circuits configured by inverters and switches to which power is supplied by the first power supply line pair (PL3, PL4). Here, a signal output from a part of the plurality of first circuits is input to a part of the plurality of second circuits, and a signal output from the other part of the plurality of second circuits is the plurality of first circuits. Has been entered into the other part. In this way, a plurality of first circuits and a plurality of second circuits are alternately connected to constitute a path for shifting data.

図4は、3つの電源ライン対で駆動されるように構成された走査回路の構成例を示す図である。なお、図4では、一部の信号ラインの図示が省略されている。第1電源ライン対は、第1電圧(VDD)を供給する第1電源ライン(第1電圧ライン)PL1と、第2電圧(GND)を供給する第2電源ライン(第2電圧ライン)PL2とで構成される。第2電源ライン対は、第1電圧(VDD)を供給する第3電源ライン(第1電圧ライン)PL3と、第2電圧(GND)を供給する第4電源ライン(第2電圧ライン)PL4とで構成される。第3電源ライン対は、第1電圧(VDD)を供給する第5電源ライン(第1電圧ライン)PL5と、第2電圧(GND)を供給する第6電源ライン(第2電圧ライン)PL6とで構成される。   FIG. 4 is a diagram illustrating a configuration example of a scanning circuit configured to be driven by three power supply line pairs. In FIG. 4, illustration of some signal lines is omitted. The first power supply line pair includes a first power supply line (first voltage line) PL1 that supplies a first voltage (VDD), and a second power supply line (second voltage line) PL2 that supplies a second voltage (GND). Consists of. The second power supply line pair includes a third power supply line (first voltage line) PL3 that supplies a first voltage (VDD), and a fourth power supply line (second voltage line) PL4 that supplies a second voltage (GND). Consists of. The third power supply line pair includes a fifth power supply line (first voltage line) PL5 that supplies a first voltage (VDD), and a sixth power supply line (second voltage line) PL6 that supplies a second voltage (GND). Consists of.

第1電源ラインPL1、第3電源ラインPL3、第5電源ラインPL5は、いずれも第1電圧ラインであり、相互に第1相互接続ラインPI1によって接続されている。第2電源ラインPL2、第4電源ラインPL4、第6電源ラインPL6は、いずれも第2電圧ラインであり、相互に第2相互接続ラインPI3によって接続されている。   The first power supply line PL1, the third power supply line PL3, and the fifth power supply line PL5 are all the first voltage lines, and are connected to each other by the first interconnection line PI1. The second power supply line PL2, the fourth power supply line PL4, and the sixth power supply line PL6 are all the second voltage lines and are connected to each other by the second interconnect line PI3.

第1〜第6電源ラインPL1〜PL6は、例えば、第1メタル層で構成され、第1、第2相互接続ラインPI1、PI2は、例えば、第2メタル層で構成されうる。第1電源ラインPL1、第3電源ラインPL3、第5電源ラインPL5と第1相互接続ラインPI1とは、ビア401によって接続されうる。第2電源ラインPL2、第4電源ラインPL4、第6電源ラインPL6と第2相互接続ラインPI3とは、ビア402によって接続されうる。   The first to sixth power supply lines PL1 to PL6 may be configured with, for example, a first metal layer, and the first and second interconnect lines PI1 and PI2 may be configured with, for example, a second metal layer. The first power supply line PL1, the third power supply line PL3, the fifth power supply line PL5, and the first interconnection line PI1 can be connected by a via 401. The second power supply line PL2, the fourth power supply line PL4, the sixth power supply line PL6, and the second interconnection line PI3 can be connected by a via 402.

図19は、3つの電源ライン対で駆動されるように構成された走査回路の他の構成例を示す図である。この構成例は、電源ライン及び相互接続ラインの配置は、図4に示す例と同様である。第1電源ライン対(PL1、PL2)が配置された領域A1には、クロックバッファbuf1、buf2(第1回路グループ)が配置されうる。第2電源ライン対(PL3、PL4)が配置された領域A2には、シフトデータを転送する転送回路(I1、S1、I3、S3、I5、S5・・・;第2回路グループ)が配置されうる。クロックバッファ及び転送回路によってシフトレジスタが構成される。第3電源ライン対(PL5、PL6)が配置された領域A3には、シフトレジスタからの出力をバッファリングして画素アレイに出力する出力バッファ(ob1、ob2;第3回路グループ)が配置されうる。   FIG. 19 is a diagram showing another configuration example of the scanning circuit configured to be driven by three power supply line pairs. In this configuration example, the arrangement of the power supply line and the interconnection line is the same as the example shown in FIG. Clock buffers buf1, buf2 (first circuit group) can be arranged in the area A1 where the first power supply line pair (PL1, PL2) is arranged. A transfer circuit (I1, S1, I3, S3, I5, S5...; Second circuit group) for transferring shift data is arranged in the area A2 where the second power supply line pair (PL3, PL4) is arranged. sell. A shift register is configured by the clock buffer and the transfer circuit. In the region A3 where the third power supply line pair (PL5, PL6) is arranged, output buffers (ob1, ob2; third circuit group) for buffering the output from the shift register and outputting them to the pixel array can be arranged. .

図3は、電源ラインの他の接続方法を示す図である。図3に示す例は、図2に示す例から相互接続ラインを間引いた構成を有する。例えば、図4から明らかなように、相互接続ラインを配置するためには、そのための領域が必要であり、これがレイアウト面積の増大を齎しうる。そこで、図3に示す例のように、相互接続ラインを間引くことによってレイアウト面積の増加を抑えることも考慮されるべきである。   FIG. 3 is a diagram illustrating another connection method of the power supply lines. The example shown in FIG. 3 has a configuration in which interconnection lines are thinned out from the example shown in FIG. For example, as is apparent from FIG. 4, in order to arrange the interconnection lines, a region for the interconnection lines is necessary, which may increase the layout area. Therefore, as in the example shown in FIG. 3, it should be considered to suppress an increase in layout area by thinning out the interconnect lines.

図5は、図2又は図3に示す構成から相互接続ラインを取り除いた走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。ここでは、第2電源ライン(第2電圧ライン)PL2に電流が流れ、第4電源ライン(第2電圧ライン)PL4に電流が流れていない場合を示している。また、この例では、走査回路の両側から電圧を供給しているので、第2電源ラインPL2の電圧分布が山形をしている。図5において、矢印は、誤動作を起こす2つの電源ラインPL2、PL4間の電圧差の閾値を示している。2つの電源ラインPL2、PL4間に矢印で示される電位差以上の電位差が生じると誤動作を起こす。   FIG. 5 is a diagram of the voltage of the second voltage line (ground line) of the scanning circuit obtained by removing the interconnection line from the configuration illustrated in FIG. 2 or FIG. 3 as viewed in the scanning direction. Here, a case where a current flows through the second power supply line (second voltage line) PL2 and a current does not flow through the fourth power supply line (second voltage line) PL4 is shown. In this example, since the voltage is supplied from both sides of the scanning circuit, the voltage distribution of the second power supply line PL2 has a mountain shape. In FIG. 5, the arrows indicate the threshold values of the voltage difference between the two power supply lines PL2 and PL4 that cause malfunction. If a potential difference equal to or greater than the potential difference indicated by the arrow occurs between the two power supply lines PL2 and PL4, a malfunction occurs.

図6は、図2に示すように短い間隔で相互接続ラインを配置した走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。図6に示すように、2つの電源ラインPL2、PL4間に電位差はあらゆる点でゼロになっている。また、電源ラインの抵抗値も半分になるため、電源ラインにおける電圧上昇も半減している。当然ながら、誤動作は生じない。   FIG. 6 is a view of the voltage of the second voltage line (ground line) of the scanning circuit in which the interconnection lines are arranged at short intervals as shown in FIG. 2 along the scanning direction. As shown in FIG. 6, the potential difference between the two power supply lines PL2 and PL4 is zero at all points. Moreover, since the resistance value of the power supply line is also halved, the voltage rise in the power supply line is also halved. Naturally, no malfunction occurs.

図7は、図3で例示するように相互接続ラインを間引いて配置した場合、より具体的には2箇所に相互接続ラインを配置した走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。第2電源ラインPL2と第4電源ラインPL4との間の電位差は0ではないが、誤動作を引き起こすレベルを下回ることができており、配線スペースも大幅に削減できている。   7, when the interconnect lines are thinned and disposed as illustrated in FIG. 3, more specifically, the voltage of the second voltage line (ground line) of the scanning circuit in which the interconnect lines are disposed at two positions is scanned. It is the figure seen along the direction. Although the potential difference between the second power supply line PL2 and the fourth power supply line PL4 is not zero, the potential difference can be reduced below the level causing malfunction, and the wiring space can be greatly reduced.

具体的には、垂直方向に3000行ある固体撮像装置の走査回路を想定した場合、相互接続ラインの幅を0.6μmとし、2行単位で相互接続ラインを配置したとすると、相互接続ラインの幅の合計は0.6x1500=900μmにも達する。これに対して、相互接続ラインの配置箇所が2箇所であれば、1.2μmほどにしかならない。これは、固体撮像装置などの画素サイズを縮小する上では重要なことである。   Specifically, assuming a scanning circuit of a solid-state imaging device having 3000 rows in the vertical direction, assuming that the width of the interconnect line is 0.6 μm and the interconnect lines are arranged in units of two rows, The total width reaches 0.6 × 1500 = 900 μm. On the other hand, if there are two interconnection lines, the distance is only about 1.2 μm. This is important in reducing the pixel size of a solid-state imaging device or the like.

以上のような電源ライン及び相互接続ラインの配置は、固体撮像装置においては、垂直走査回路において特に有効である。垂直走査回路は、転送スイッチ、選択スイッチ、リセットトランジスタ等を駆動する必要があるために多くの論理回路及び出力バッファを有する。したがって、垂直走査回路の単位ブロックは、行方向に細長く伸びて、複数対の電源ラインで駆動されることになる。   The arrangement of the power supply line and the interconnection line as described above is particularly effective in the vertical scanning circuit in the solid-state imaging device. The vertical scanning circuit has many logic circuits and output buffers because it is necessary to drive a transfer switch, a selection switch, a reset transistor, and the like. Therefore, the unit block of the vertical scanning circuit extends in the row direction and is driven by a plurality of pairs of power supply lines.

以下、本発明に係る電子装置の例として、固体撮像装置及び表示装置、更には固体撮像装置を含む撮像装置の構成例を挙げる。   Hereinafter, as examples of the electronic device according to the present invention, a configuration example of a solid-state imaging device, a display device, and an imaging device including the solid-state imaging device will be given.

[第1実施例]
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、垂直走査回路として、図2に例示するダイナミック型の走査回路を配置した。単位ブロックごとに、第1電源ラインPL1と第3電源ラインPL3を0.4μm幅の第1相互接続ラインPI1で接続し、第2電源ラインと第4電源ラインPL4とを0.4μm幅の第2相互接続ラインPI2で接続した。その結果、図6に示す電圧分布となり、誤動作のない良好な固体撮像装置を得ることができた。
[First embodiment]
In a solid-state imaging device having a pixel array of 3000 rows in the vertical direction and 4000 columns in the horizontal direction, a dynamic scanning circuit illustrated in FIG. 2 is arranged as a vertical scanning circuit. For each unit block, the first power supply line PL1 and the third power supply line PL3 are connected by a first interconnect line PI1 having a width of 0.4 μm, and the second power supply line and the fourth power supply line PL4 are connected by a 0.4 μm width. Two interconnect lines PI2 were connected. As a result, the voltage distribution shown in FIG. 6 was obtained, and a good solid-state imaging device free from malfunction could be obtained.

[第2実施例]
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、垂直走査回路として、図8に例示するスタティック型の走査回路に相互接続ラインを追加した回路を用いた。スタティック型の走査回路は、ダイナミック型の走査回路よりも単位行当りのスイッチの数、インバータの数が2倍になっており、多くの電源ラインに渡るため、誤動作が発生しやすい回路である。相互接続ラインは、100行単位で30箇所に配置した。スタティック型の走査回路は、素子数が多いことから、0.4μm幅の相互接続ラインのための空間も画素サイズを縮小する上で大きな損失となる。本実施例では、相互接続ラインのための空間を省きながら、誤動作のない良好な固体撮像装置を得ることができた。
[Second Embodiment]
In a solid-state imaging device having a pixel array of 3000 rows in the vertical direction and 4000 columns in the horizontal direction, a circuit in which interconnection lines are added to the static scanning circuit illustrated in FIG. 8 is used as the vertical scanning circuit. The static type scanning circuit has twice the number of switches and the number of inverters per unit row as compared with the dynamic type scanning circuit, and is a circuit that is likely to malfunction because it extends over many power supply lines. Interconnect lines were arranged at 30 locations in units of 100 rows. Since the static scanning circuit has a large number of elements, the space for the interconnect line having a width of 0.4 μm is also a large loss in reducing the pixel size. In this embodiment, it was possible to obtain a good solid-state imaging device free from malfunctions while omitting the space for the interconnection lines.

[第3実施例]
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、受光部PDから増幅トランジスタQ1のゲートに電荷を転送するための転送スイッチQ3の転送効率を上げるため、電源電圧VDDを5voltから6voltに上げた。電源電圧VDDの上昇に伴い、貫通電流は電源電圧VDDの自乗、充放電電流は電源電圧VDDに比例するように増加するため、誤動作の可能性がより大きくなる。
[Third embodiment]
In a solid-state imaging device having a pixel arrangement of 3000 rows in the vertical direction and 4000 columns in the horizontal direction, the power supply voltage VDD is used to increase the transfer efficiency of the transfer switch Q3 for transferring charges from the light receiving unit PD to the gate of the amplification transistor Q1. Was increased from 5 volt to 6 volt. As the power supply voltage VDD rises, the through current increases to the square of the power supply voltage VDD, and the charge / discharge current increases in proportion to the power supply voltage VDD, so the possibility of malfunction increases.

そこで、約30箇所に相互接続ラインを配置した。この際、走査回路における中央部が密であり、両端に向かって粗になるように、略等比級数で示される位置に相互接続さラインを配置した。これにより、走査回路の中央部における電圧差が低減した。   Therefore, interconnection lines were arranged at about 30 locations. At this time, interconnected lines were arranged at positions indicated by a substantially geometric series so that the central portion of the scanning circuit was dense and became rough toward both ends. Thereby, the voltage difference in the center part of the scanning circuit was reduced.

固体撮像装置においては、図20に示す画素内の各スイッチの制御端子に垂直走査回路から制御信号を提供して行単位で信号の読み出しを行なう。これらのスイッチのうちリセットスイッチQ2、選択スイッチQ4は、単純な回路的なスイッチである。一方、転送スイッチQ3は、光電変換部PDを構成する埋め込み型のフォトダイオードに蓄積された電荷を全て増幅トランジスタQ1のゲートに転送する必要がある。良好な転送を達成するためには、転送スイッチQ3のゲートに高い電圧を印加する必要がある。また、転送スイッチQ3は、フォトダイオードに接する唯一のスイッチであることから、フォトダイオードに発生する暗電流を抑制するために転送スイッチQ3を十分にOFFさせる必要があり、負電源の使用が好ましい。よって、固体撮像装置の垂直走査回路では、正側電源電圧と負側電源電圧との間に高い電位差が求められる。したがって、固体撮像装置の垂直走査回路では、前述のような問題が顕在化しやすく、本発明の適用が望まれる回路である。   In the solid-state imaging device, a control signal is provided from the vertical scanning circuit to the control terminal of each switch in the pixel shown in FIG. Of these switches, the reset switch Q2 and the selection switch Q4 are simple circuit switches. On the other hand, the transfer switch Q3 needs to transfer all the charges accumulated in the embedded photodiode constituting the photoelectric conversion unit PD to the gate of the amplification transistor Q1. In order to achieve good transfer, it is necessary to apply a high voltage to the gate of the transfer switch Q3. Further, since the transfer switch Q3 is the only switch in contact with the photodiode, it is necessary to sufficiently turn off the transfer switch Q3 in order to suppress the dark current generated in the photodiode, and it is preferable to use a negative power supply. Therefore, in the vertical scanning circuit of the solid-state imaging device, a high potential difference is required between the positive power supply voltage and the negative power supply voltage. Therefore, in the vertical scanning circuit of the solid-state imaging device, the above-described problem is likely to be manifested, and the circuit is desired to be applied to the present invention.

[第4実施例]
本発明は、液晶表示装置等の表示装置の走査回路にも好適である。図9は、液晶表示装置の概略構成を示す図である。画像信号入力端子17a、17bに画像信号が入力され、アンプ15a、15bを通して、画像信号が共通信号線16a、16bに出力される。画像信号は、画素配列部11内の画素に書き込まれる。より具体的には、各画素は、書き込みスイッチと画素電極とを有し、水平走査回路13a、13bと垂直走査回路14により選択された書き込みスイッチを介して画素電極に画像信号が書き込まれる。
[Fourth embodiment]
The present invention is also suitable for a scanning circuit of a display device such as a liquid crystal display device. FIG. 9 is a diagram showing a schematic configuration of the liquid crystal display device. Image signals are input to the image signal input terminals 17a and 17b, and the image signals are output to the common signal lines 16a and 16b through the amplifiers 15a and 15b. The image signal is written to the pixels in the pixel array unit 11. More specifically, each pixel has a writing switch and a pixel electrode, and an image signal is written to the pixel electrode via the writing switch selected by the horizontal scanning circuits 13a and 13b and the vertical scanning circuit 14.

液晶表示装置においては、液晶を反転させるために、高い電圧を画素電極に書き込む必要がある。また、画像信号は、液晶の焼きつきを防止するために、交流的な信号とされる。よって、画素配列部11を駆動する走査回路も高い電圧で駆動される。本実施例では、15volt電源を用いた。また、液晶表示装置は、表示規格とは関係なく、1000万画素とした。本実施例においては、高耐圧のMOSトランジスタを使用するため、各トランジスタのサイズが大きくなるため、複数対の電源ラインにわたって走査回路が配置される。相互接続ラインは、2行単位で配置した。この結果、誤動作のない良好な液晶表示装置を得ることができた。   In a liquid crystal display device, it is necessary to write a high voltage to the pixel electrode in order to invert the liquid crystal. The image signal is an alternating signal in order to prevent the liquid crystal from burning. Therefore, the scanning circuit for driving the pixel array unit 11 is also driven with a high voltage. In this example, a 15 volt power source was used. The liquid crystal display device has 10 million pixels regardless of the display standard. In this embodiment, since a high-breakdown-voltage MOS transistor is used, the size of each transistor increases, so that a scanning circuit is arranged across a plurality of pairs of power supply lines. Interconnect lines were arranged in units of two rows. As a result, it was possible to obtain a good liquid crystal display device with no malfunction.

[第5実施形態]
第1実施例に係る固体撮像装置の走査回路に対して、逆方向に走査する機能、走査順番を切り替える機能、読み飛ばしを行なう機能などを付加した。これにより、第1実施例1よりも素子数が増えるため、電源ライン対が10対になった。加えて、貫通電流及び充放電電流が増大した。本実施例においては、読み飛ばし位置を200行単位で配置した。よって、走査回路の大きなブロック単位が200行単位となった。この大きなブロック単位ごとに相互接続ラインを配置した。このように大きなブロック単位ごとに相互接続ラインを配置することは、誤動作を抑制する他にブロック単位で起こりやすい固定パタン的な不具合や動作不良を抑制することができ、効率的な配置をすることができた。
[Fifth Embodiment]
A function of scanning in the reverse direction, a function of switching the scanning order, a function of skipping reading, and the like are added to the scanning circuit of the solid-state imaging device according to the first embodiment. As a result, the number of elements is increased as compared with the first embodiment 1, so that the number of power supply line pairs becomes 10. In addition, the through current and charge / discharge current increased. In this embodiment, the skip position is arranged in units of 200 lines. Therefore, a large block unit of the scanning circuit becomes 200 row units. Interconnect lines were placed for each large block unit. Arranging interconnect lines for each large block unit can suppress malfunctions and malfunctions that tend to occur in units of blocks in addition to suppressing malfunctions. I was able to.

[固定撮像装置の適用例]
図21は、本発明の好適な実施形態の撮像装置の概略構成を示す図である。撮像装置400は、第1、第2実施形態の光電変換装置100、101に代表される固体撮像装置1004を備える。
[Example of application of fixed imaging device]
FIG. 21 is a diagram illustrating a schematic configuration of an imaging apparatus according to a preferred embodiment of the present invention. The imaging device 400 includes a solid-state imaging device 1004 typified by the photoelectric conversion devices 100 and 101 of the first and second embodiments.

被写体の光学像は、レンズ1002によって固体撮像装置1004の撮像面に結像する。レンズ1002の外側には、レンズ002のプロテクト機能とメインスイッチを兼ねるバリア1001が設けられうる。レンズ1002には、それから出射される光の光量を調節するための絞り1003が設けられうる。固体撮像装置1004から複数チャンネルで出力される撮像信号は、撮像信号処理回路1005によって各種の補正、クランプ等の処理が施される。撮像信号処理回路1005から複数チャンネルで出力される撮像信号は、A/D変換器1006でアナログ−ディジタル変換される。A/D変換器1006から出力される画像データは、信号処理部1007によって各種の補正、データ圧縮などがなされる。固体撮像装置1004、撮像信号処理回路1005、A/D変換器1006及び信号処理部1007は、タイミング発生部1008が発生するタイミング信号にしたがって動作する。   An optical image of the subject is formed on the imaging surface of the solid-state imaging device 1004 by the lens 1002. On the outside of the lens 1002, a barrier 1001 serving both as a protection function of the lens 002 and a main switch can be provided. The lens 1002 can be provided with a diaphragm 1003 for adjusting the amount of light emitted therefrom. The imaging signal output from the solid-state imaging device 1004 through a plurality of channels is subjected to various corrections, clamping, and the like by the imaging signal processing circuit 1005. Imaging signals output from the imaging signal processing circuit 1005 through a plurality of channels are subjected to analog-digital conversion by an A / D converter 1006. The image data output from the A / D converter 1006 is subjected to various corrections, data compression, and the like by the signal processing unit 1007. The solid-state imaging device 1004, the imaging signal processing circuit 1005, the A / D converter 1006, and the signal processing unit 1007 operate according to the timing signal generated by the timing generation unit 1008.

ブロック1005〜1008は、固体撮像装置1004と同一チップ上に形成されてもよい。撮像装置400の各ブロックは、全体制御・演算部1009によって制御される。撮像装置400は、その他、画像データを一時的に記憶するためのメモリ部1010、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部1011を備える。記録媒体1012は、半導体メモリ等を含んで構成され、着脱が可能である。撮像装置400は、外部コンピュータ等と通信するための外部インターフェース(I/F)部1013を備えてもよい。   The blocks 1005 to 1008 may be formed on the same chip as the solid-state imaging device 1004. Each block of the imaging apparatus 400 is controlled by the overall control / arithmetic unit 1009. In addition, the imaging apparatus 400 includes a memory unit 1010 for temporarily storing image data and a recording medium control interface unit 1011 for recording or reading an image on a recording medium. The recording medium 1012 includes a semiconductor memory or the like and can be attached and detached. The imaging apparatus 400 may include an external interface (I / F) unit 1013 for communicating with an external computer or the like.

次に、図21に示す撮像装置400の動作について説明する。バリア1001のオープンに応じて、メイン電源、コントロール系の電源、A/D変換器1006等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部1009が絞り1003を開放にする。固体撮像装置1004から出力された信号は、撮像信号処理回路1005をスルーしてA/D変換器1006へ提供される。A/D変換器1006は、その信号をA/D変換して信号処理部1007に出力する。信号処理部1007は、そのデータを処理して全体制御・演算部1009に提供し、全体制御・演算部1009において露出量を決定する演算を行う。全体制御・演算部1009は、決定した露出量に基づいて絞りを制御する。   Next, the operation of the imaging apparatus 400 illustrated in FIG. 21 will be described. When the barrier 1001 is opened, the main power source, the control system power source, and the power source of the imaging system circuit such as the A / D converter 1006 are sequentially turned on. Thereafter, the overall control / calculation unit 1009 opens the aperture 1003 in order to control the exposure amount. A signal output from the solid-state imaging device 1004 passes through the imaging signal processing circuit 1005 and is provided to the A / D converter 1006. The A / D converter 1006 A / D converts the signal and outputs it to the signal processing unit 1007. The signal processing unit 1007 processes the data and provides it to the overall control / arithmetic unit 1009, and the overall control / arithmetic unit 1009 performs an operation for determining the exposure amount. The overall control / calculation unit 1009 controls the aperture based on the determined exposure amount.

次に、全体制御・演算部1009は、固体撮像装置1004から出力され信号処理部1007で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ1002を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ1002を駆動し、距離を演算する。   Next, the overall control / calculation unit 1009 extracts a high frequency component from the signal output from the solid-state imaging device 1004 and processed by the signal processing unit 1007, and calculates the distance to the subject based on the high frequency component. Thereafter, the lens 1002 is driven to determine whether or not it is in focus. When it is determined that the subject is not in focus, the lens 1002 is driven again to calculate the distance.

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置1004から出力された撮像信号は、撮像信号処理回路1005において補正等がされ、A/D変換器1006でA/D変換され、信号処理部1007で処理される。信号処理部1007で処理された画像データは、全体制御・演算1009によりメモリ部1010に蓄積される。   Then, after the in-focus state is confirmed, the main exposure starts. When the exposure is completed, the imaging signal output from the solid-state imaging device 1004 is corrected and the like in the imaging signal processing circuit 1005, A / D converted by the A / D converter 1006, and processed by the signal processing unit 1007. The image data processed by the signal processing unit 1007 is accumulated in the memory unit 1010 by the overall control / calculation 1009.

その後、メモリ部1010に蓄積された画像データは、全体制御・演算部9の制御により記録媒体制御I/F部を介して記録媒体1012に記録される。また、画像データは、外部I/F部1013を通してコンピュータ等に提供されて処理されうる。   Thereafter, the image data stored in the memory unit 1010 is recorded on the recording medium 1012 via the recording medium control I / F unit under the control of the overall control / calculation unit 9. The image data can be provided to a computer or the like through the external I / F unit 1013 and processed.

走査回路を構成する単位ブロックの表記方法を示す図である。It is a figure which shows the notation method of the unit block which comprises a scanning circuit. 図1で定義された表記方法にしたがって電源ライン(電圧ライン)の接続を表現した図である。FIG. 2 is a diagram illustrating connection of power supply lines (voltage lines) according to the notation method defined in FIG. 1. 電源ラインの他の接続方法を示す図である。It is a figure which shows the other connection method of a power supply line. 3つの電源ライン対で駆動されるように構成された走査回路の構成例を示す図である。It is a figure which shows the structural example of the scanning circuit comprised so that it might drive with three power supply line pairs. 図2又は図3に示す構成から相互接続ラインを取り除いた走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。It is the figure which looked at the voltage of the 2nd voltage line (ground line) of the scanning circuit which removed the interconnection line from the structure shown in FIG. 2 or FIG. 3 along the scanning direction. 短い間隔で相互接続ラインを配置した走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。It is the figure which looked at the voltage of the 2nd voltage line (ground line) of the scanning circuit which has arrange | positioned the interconnection line at short intervals along the scanning direction. 相互接続ラインを2箇所に配置した走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。It is the figure which looked at the voltage of the 2nd voltage line (ground line) of the scanning circuit which has arranged the interconnection line in two places along the scanning direction. スタティック型の走査回路の回路図である。It is a circuit diagram of a static type scanning circuit. 液晶表示装置のブロックレイアウト図である。It is a block layout figure of a liquid crystal display device. MOSトランジスタのレイアウト図である。It is a layout diagram of a MOS transistor. CMOSインバータの回路図である。It is a circuit diagram of a CMOS inverter. CMOSインバータで構成される回路の一例を示す回路図である。It is a circuit diagram which shows an example of the circuit comprised by a CMOS inverter. 図12の回路図に示される回路のレイアウトを示す図である。It is a figure which shows the layout of the circuit shown by the circuit diagram of FIG. 図12に示す回路とそのレイアウトを模式的に表した図である。FIG. 13 is a diagram schematically showing the circuit shown in FIG. 12 and its layout. ダイナミック型の走査回路の回路とレイアウトを模式的に表した図である。It is the figure which represented typically the circuit and layout of a dynamic type scanning circuit. 固体撮像装置のブロックレイアウト図である。It is a block layout figure of a solid imaging device. 画素サイズを縮小した場合の走査回路の回路とレイアウトを模式的に表した図である。It is the figure which represented typically the circuit and layout of the scanning circuit at the time of reducing pixel size. 他のダイナミック型の走査回路(ダイナミックシフトレジスタ)の回路とレイアウトを模式的に表した図である。It is the figure which represented typically the circuit and layout of another dynamic type scanning circuit (dynamic shift register). 3つの電源ライン対で駆動されるように構成された走査回路の他の構成例を示す図である。It is a figure which shows the other structural example of the scanning circuit comprised so that it might drive with three power supply line pairs. 固体撮像装置に用いられる画素等価回路図Pixel equivalent circuit diagram used in solid-state imaging device 本発明の好適な実施形態の撮像装置の概略構成を示す図である。1 is a diagram illustrating a schematic configuration of an imaging apparatus according to a preferred embodiment of the present invention.

Claims (7)

複数の画素が配列された画素アレイと、前記画素アレイを走査する走査回路とを含む電子装置であって、
前記走査回路が、1つの方向に沿って配置された複数の電源ライン対と、複数の相互接続ラインと、第1回路グループ及び第2回路グループを含む複数の回路グループと、を備え、
前記複数の電源ライン対が、第1電源ライン対及び第2電源ライン対を含み、前記第1電源ライン対が、前記第1回路グループに第1電圧を供給する第1電圧ラインと前記第1回路グループに第2電圧を供給する第2電圧ラインとで構成され、前記第2電源ライン対が、前記第2回路グループに第1電圧を供給する第1電圧ラインと前記第2回路グループに第2電圧を供給する第2電圧ラインとで構成され、
前記第1回路グループと前記第2回路グループとが互いに接続され、
前記複数の相互接続ラインが、前記第1電源ライン対の第1電圧ラインと前記第2電源ライン対の第1電圧ラインとを接続する第1相互接続ラインと、前記第1電源ライン対の第2電圧ラインと前記第2電源ライン対の第2電圧ラインとを接続する第2相互接続ラインとを含む、
ことを特徴とする電子装置。
An electronic device including a pixel array in which a plurality of pixels are arranged, and a scanning circuit that scans the pixel array,
The scanning circuit includes a plurality of power supply line pairs arranged along one direction, a plurality of interconnection lines, and a plurality of circuit groups including a first circuit group and a second circuit group,
The plurality of power supply line pairs include a first power supply line pair and a second power supply line pair, and the first power supply line pair supplies a first voltage line for supplying a first voltage to the first circuit group, and the first power supply line pair. A second voltage line for supplying a second voltage to the circuit group, and the second power line pair includes a first voltage line for supplying the first voltage to the second circuit group and a second voltage line for the second circuit group. A second voltage line for supplying two voltages,
The first circuit group and the second circuit group are connected to each other;
A plurality of interconnection lines connecting a first voltage line of the first power supply line pair and a first voltage line of the second power supply line pair; and a first interconnect line of the first power supply line pair. A second interconnect line connecting two voltage lines and a second voltage line of the second power line pair;
An electronic device characterized by that.
前記第1回路グループを構成する複数の第1回路の少なくとも一部から出力される信号が前記第2回路グループを構成する複数の第2回路の少なくとも一部に入力されることを特徴とする請求項1に記載の電子装置。   The signal output from at least a part of the plurality of first circuits constituting the first circuit group is inputted to at least a part of the plurality of second circuits constituting the second circuit group. Item 2. The electronic device according to Item 1. 前記第1回路グループを構成する複数の第1回路の一部から出力される信号が前記第2回路グループを構成する複数の第2回路の一部に入力され、前記複数の第2回路の他の一部から出力される信号が前記複数の第1回路の他の一部に入力されることを特徴とする請求項1に記載の電子装置。   A signal output from a part of the plurality of first circuits constituting the first circuit group is inputted to a part of the plurality of second circuits constituting the second circuit group, and other than the plurality of second circuits. The electronic device according to claim 1, wherein a signal output from a part of the electronic circuit is input to another part of the plurality of first circuits. 前記走査回路は、データをシフトさせるシフトレジスタを含み、該データをシフトさせる経路が前記第1回路グループを構成する複数の第1回路と前記第2回路グループを構成する複数の第2回路とを交互に接続して構成されることを特徴とする請求項1に記載の電子装置。   The scanning circuit includes a shift register for shifting data, and a path for shifting the data includes a plurality of first circuits constituting the first circuit group and a plurality of second circuits constituting the second circuit group. The electronic device according to claim 1, wherein the electronic device is configured by being alternately connected. 固体撮像装置を含む装置として構成されていることを特徴とする請求項1乃至4のいずれか1項に記載の電子装置。   The electronic device according to claim 1, wherein the electronic device is configured as a device including a solid-state imaging device. 前記走査回路は、前記画素アレイの行を選択する垂直走査回路であることを特徴とする請求項5に記載の電子装置。   6. The electronic apparatus according to claim 5, wherein the scanning circuit is a vertical scanning circuit that selects a row of the pixel array. 表示装置を含む装置として構成されていることを特徴とする請求項1乃至4のいずれか1項に記載の電子装置。   The electronic device according to claim 1, wherein the electronic device is configured as a device including a display device.
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* Cited by examiner, † Cited by third party
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JP2014060540A (en) * 2012-09-14 2014-04-03 Canon Inc Scanning circuit, solid-state imaging device, and camera
CN111261120A (en) * 2020-01-21 2020-06-09 合肥京东方卓印科技有限公司 Display device, pixel circuit and display panel thereof

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