JP2007215317A - スイッチング電源装置 - Google Patents

Abstract

【課題】 ノイズの影響を低減すると共に、制御回路の消費電流を低減することができる、スイッチング電源装置を提供する。
【解決手段】 擬似乱数発生回路１２は、ＭＯＳトランジスタＭ１、Ｍ２のスイッチング信号の周波数をランダムに決定するための乱数データを生成する。擬似乱数発生回路１２により生成された乱数データにより、三角波発振器３の三角波発振周波数（スイッチング信号の周波数）がランダムに変化する。電流制御回路１および電流制御回路２は、三角波発振器３およびエラーアンプ８に流す消費電流を、擬似乱数発生回路１２から発生する乱数データの変化（スイッチング信号の周波数の変化）に応じて制御する。
【選択図】 図１

Description

本発明は、所定の電圧値で直流電圧を出力するスイッチング電源装置に関し、特に、スイッチング素子のスイッチング信号の周波数をランダム制御すると共に、該ランダム制御されるスイッチング信号の周波数に応じて所定の回路部（エラーアンプ等）に流れる消費電流を制御することができる、スイッチング電源装置に関する。

これまで、ＰＷＭ（Pulse Width Modulation）制御方式のスイッチング電源装置（例えば、ＤＣ−ＤＣコンバータ）は、安定した電圧値で直流電源を供給できることから、各種の電子機器の内部電源として用いられている。

しかし、スイッチング電源装置から高域周波数のノイズが電子回路へ入り、そのようなノイズがしばしば電子機器の誤動作をひきおこす原因となっていた。そのため、従来からスイッチング周波数をランダム制御することによって、スイッチング電源装置のノイズの影響を低減する工夫がなされてきた。

図６は、従来のスイッチング電源装置の構成例を示す図である。このスイッチング電源装置は、三角波発振器３、ＰＷＭ比較器４、スイッチ駆動制御回路５、スイッチング用ＰＭＯＳトランジスタＭ１とスイッチング用ＮＭＯＳトランジスタＭ２で構成される同期整流回路６、外部インダクタＬ、外部コンデンサＣ、基準電圧発生回路７、エラーアンプ８、安定化回路９、及び抵抗Ｒ１、Ｒ２からなる出力電圧検出回路１０によって構成されている。

１１は入力電源（直流電源）であって、この入力電源１１の電源電圧を一定周波数のＰＷＭパルス信号でスッチングすることにより、出力電圧値が一定値になるように制御される。このスイッチング電源装置の出力電圧値とこの入力電源１１の電圧値との比は、ＰＷＭ比較器４により生成されるスイッチング信号のデューティ比に等しくなる。

スイッチ駆動制御回路５によって、同期整流回路６のＭＯＳトランジスタＭ１、Ｍ２をスイッチングすることにより、外部インダクタＬを流れる電流値は三角波状になる。そして、この電流変化は外部コンデンサＣにより平滑化されて直流出力となる。ところが、この電流変化は外部コンデンサＣによって完全に除去できるものでなく、数１０ｍＶ程度の電圧変動が電源リップルとして電源ラインに乗ってしまう。

とりわけ、小型電子機器では外部インダクタＬ、外部コンデンサＣの値を小さくすることが必要になるため、電源回路のスイッチング電源装置は１ＭＨｚ以上の高い周波数でスイッチングを行っている。そのように高い周波数で発生するノイズが電子機器内に入ると、電子回路の誤動作の原因となるだけでなく、ノイズが機器外部へ漏れることによって、機器外部に対しても悪影響を与える。

なお、従来技術のランダムスイッチング電源が開示されている（特許文献１を参照）。この従来技術のランダムスイッチング電源の技術によれば、この種の問題を解決するために、スイッチング周波数をランダムに変化させることによって、電源リップルにより発生するノイズスペクトルのピーク値を下げることができる。上述した図６に示す電源回路においては、例えば擬似乱数発生回路１２を用いて三角波発振器３の発振周波数を変化させて、ＭＯＳトランジスタＭ１、Ｍ２のスイッチング周波数をランダムに変化させればよい。
特開平７−２４５９４２号公報

しかしながら、従来のランダムスイッチングを行う電源装置では、ＰＷＭ出力の最大周波数に対応するためにエラーアンプ等に大きな電流を流す必要があった。これは、エラーアンプ（例えば、差動増幅器）等の応答速度を上げるためには消費電流を多く流す必要があるからである。従って、スイッチング周波数が低い場合には、エラーアンプ等に必要以上の電流を流すことになり、電力を無駄に消費するという問題が生じていた。

本発明はこのような問題を解決するためになされたもので、その目的は、スイッチング周波数に同期して、所定の回路（エラーアンプ等の応答速度が消費電流に依存する回路）への供給電流を増減することにより、ノイズの低減効果を保持したまま、制御回路の消費電流を低減することができる、スイッチング電源装置を提供することにある。

本発明は、上記課題を解決するためになされたものであり、本発明のスイッチング電源装置は、直流電源に接続されたスイッチング素子をオン・オフ制御することにより所定の電圧値の直流電圧を出力すると共に、前記スイッチング素子をオン・オフするスイッチング信号の周波数をランダムに変化させるための手段を有するスイッチング電源装置において、前記スイッチング素子をオン・オフするスイッチング信号の周波数をランダムに決定するための乱数データを生成する擬似乱数発生回路と、前記擬似乱数発生回路により生成される乱数データに対応して、応答速度が消費電流に依存する所定の回路部への供給電流の大きさを制御する電流制御回路とを備えることを特徴とする。
このような構成により、スイッチング電源装置において、擬似乱数発生回路により生成された乱数データを基にして、スイッチング素子のスイッチング信号の周波数をランダムに変化させる。また、スイッチング信号の周波数の変化に対応して、所定の回路部（例えば、エラーアンプ等の応答速度が消費電流に依存する回路部）の消費電流を制御する。この際に、所定の回路部の応答速度が、スイッチング信号の周波数に必要十分なだけの応答速度になるように消費電流を制御する。
これにより、スイッチング電源装置において、ノイズによる影響を低減すると共に、制御回路の消費電流を低減することができる。

また、本発明のスイッチング電源装置は、前記スイッチング信号の周波数がランダムに変化する場合に、前記電流制御回路は、前記所定の回路部の応答速度が前記スイッチング信号の周波数に対応できる必要十分なだけの応答速度になるように、消費電流の大きさを制御することを特徴とする。
このような構成により、電流制御回路は、所定の回路部（エラーアンプ等）の応答速度がスイッチング信号の周波数に対応できる必要十分だけの応答速度になるように、該所定の回路部の消費電流を制御する。
これにより、スイッチング電源装置において、ノイズによる影響を低減すると共に、制御回路の消費電流を低減することができる。

また、本発明のスイッチング電源装置は、前記擬似乱数発生回路には、乱数データを生成するためのｎ段のフィードバック・シフトレジスタを含むことを特徴とする。
このような構成により、擬似乱数発生回路をフィードバック・シフトレジスタを用いて構成する。これにより、乱数データを発生するための特殊なハードウェアを使用することなく、ノイズによる影響を低減すると共に、制御回路の消費電流を低減することができる。

また、本発明のスイッチング電源装置は、前記擬似乱数発生回路により生成される乱数データにより発振周波数が制御される三角波発振器と、直流出力電圧のフィードバック電圧と所定の基準電圧とを比較するエラーアンプと、前記三角波発振器から出力される三角波信号と前記エラーアンプの出力信号とを比較して、前記スイッチング素子をオン・オフ制御するためのＰＷＭパルス信号を生成するＰＷＭ比較器と、前記ＰＷＭ比較器への供給電流を、前記擬似乱数発生回路により生成される乱数データに対応して決定する第１の電流制御回路と、前記エラーアンプへの供給電流を、前記擬似乱数発生回路により生成される乱数データに対応して決定する第２の電流制御回路とを備えることを特徴とする。
このような構成により、スイッチング電源装置において、擬似乱数発生回路により生成された乱数データを基にして、三角波発振器から発生する三角波の周波数（スイッチング信号の周波数）をランダムに変化させる。また、エラーアンプおよびＰＷＭ比較器の応答速度が、三角波発振器の発振周波数に対応できる必要十分なだけの応答速度になるように消費電流を制御する。
これにより、スイッチング電源装置において、ノイズによる影響を低減すると共に、エラーアンプおよびＰＷＭ比較器の消費電流を低減することができる。

本発明のスイッチング電源回路においては、スイッチングノイズによる影響を低減すると共に、所定の回路（例えば、エラーアンプやＰＷＭ比較器等）の消費電流を低減することができる。

次に本発明を実施するための最良の形態について図面を参照して説明する。

図１は、本発明のスイッチング電源装置（ＤＣ−ＤＣコンバータ）の構成例を示す図である。

図１に示すスイッチング電源装置は、図６に示す従来技術のスイッチング電源装置と同様に、擬似乱数発生回路１２、三角波発振器３、ＰＷＭ比較器４、スイッチ駆動制御回路５、スイッチング素子であるＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とで構成された同期整流回路６、外部インダクタＬ、外部コンデンサＣ、基準電圧発生回路７、エラーアンプ８、抵抗Ｒ３とコンデンサＣ１からなる安定化回路９、及び抵抗Ｒ１、Ｒ２からなる出力電圧検出回路１０によって構成されている。ここで追加されている回路要素は、第１の電流制御回路１と、第２の電流制御回路２である。

図１に示すスイッチング電源装置においては、擬似乱数発生回路１２により４ｂｉｔの乱数データが生成され、この乱数データにより発振周波数が決定され、三角波発振器３より一定振幅の三角波が出力される。三角波発振器３内には、例えば、４ｂｉｔの乱数データに応じた電流を出力するＤ／Ａコンバータが内蔵されており、Ｄ／Ａコンバータの出力電流を積分することにより一定振幅の三角波を生成する。このため、三角波発振器３により生成される三角波の周波数（周期）は、４ｂｉｔの乱数データに応じてランダムに変化する。なお、乱数データは４ｂｉｔに限定されず、何ｂｉｔであっても構わない。

三角波発振器３により生成された三角波はＰＷＭ比較器４の入力信号となる。ＰＷＭ比較器４により、三角波の信号とエラーアンプ８からの誤差信号とが比較される。ここで、エラーアンプ８の誤差信号は安定化回路９を介して出力された信号である。

ＰＷＭ比較器４において、三角波は誤差信号の出力レベルに応じてスライスされ、ＰＷＭパルス信号に変換される。ＰＷＭパルス信号はスイッチ駆動制御回路５へ入力され、スイッチング用ＰＭＯＳトランジスタＭ１、及びスイッチング用ＮＭＯＳトランジスタＭ２で構成される同期整流回路６のスイッチング制御を行う。

同期整流回路６では、ＰＷＭパルス信号に同期したタイミングでスイッチング用ＰＭＯＳトランジスタＭ１がＯＮされ、入力電源１１より外部インダクタＬへ電流が流れ込む。また、スイッチング用ＰＭＯＳトランジスタＭ１がオフすると、一定の遅延時間後にスイッチング用ＮＭＯＳトランジスタＭ２がＯＮされ、グラウンドより外部インダクタＬへ電流が流れる。

このようにスイッチング制御される同期整流回路６によって、入力電源１１の電圧値は外部インダクタＬ、及び外部コンデンサＣで平滑化され、所定の電圧値に変換されて出力される。このときの出力電圧は、出力電圧検出抵抗Ｒ１、Ｒ２で分圧され、フィードバック信号としてエラーアンプ８へ入力される。エラーアンプ８はこの出力電圧に比例する出力電圧検出抵抗Ｒ１、Ｒ２からの電圧と、基準電圧発生回路７により生成される基準電圧とを比較して、誤差信号を出力する。この誤差信号は前述の通り、安定化回路９を介してＰＷＭ比較器４へ入力される。

ここで、ＰＷＭ比較器４に対する第１の電流制御回路１と、エラーアンプ８に対する第２の電流制御回路２とが、図６に示す従来技術のスイッチング電源装置に追加された回路部分である。

ここで第１の電流制御回路１は、三角波発振器３の発振周波数（擬似乱数発生回路１２からの４ｂｉｔの乱数データにより決定された発振周波数）が高いときに、ＰＷＭ比較器４への供給電流（消費電流）が大きくなるように作用する。同様に、第２の電流制御回路２は、擬似乱数発生回路１２により決定された三角波発振器３の発振周波数が高いとき、エラーアンプ８への供給電流（消費電流）が大きくなるように作用する。なお、三角波発振器３による三角波の発振周波数としては、例えば、基本発振周波数を１ＭＨｚとし、０．５ＭＨｚ単位で、０．５ＭＨｚ〜２ＭＨｚの範囲で変化させるようにする。

図２は、エラーアンプ８の構成例を示す図であり、ＰＭＯＳ（Ｍ５、Ｍ６）とＮＭＯＳ（Ｍ３、Ｍ４）とで構成される差動増幅回路の例であり、よく知られた構成ものである。このエラーアンプ８には電流制御回路２により定電流が供給されている。このエラーアンプ８の応答速度（入力ＩＮに対する出力ＯＵＴの反応速度）は、電流制御回路２により流す定電流Ｉｓの大きさに依存し、定電流Ｉｓが大きい程、エラーアンプ８の応答速度は速くなる。なお、ＰＷＭ比較器４についても同様な差動増幅回路と電流制御回路により構成されている。

また、図３は、擬似乱数発生回路１２の具体的な構成例を示す図である。
図３（Ａ）に示す擬似乱数発生回路１２においては、８段のフィードバック・シフトレジスタ（以下、単に「シフトレジスタ」という）ＳＲ０〜ＳＲ７は、長さ２５５ビットの擬似ランダム系列の発生回路を構成している。

シフトレジスタＳＲ６のＱ出力は、排他的論理和素子Ｇ１の一方入力とされ、シフトレジスタＳＲ５のＱ出力は、排他的論理和素子Ｇ２の一方入力とされている。また、シフトレジスタＳＲ１のＱ出力は、排他的論理和素子Ｇ３の一方入力とされている。さらに、最終段のシフトレジスタＳＲ０のＱ出力は、排他的論理和素子Ｇ３、Ｇ２、Ｇ１を介して初段のシフトレジスタＳＲ７の入力端子Ｄにフィードバックされる。

これら８段のフィードバック・シフトレジスタＳＲ７〜ＳＲ０のランダムなデジタル値Ｄ０〜Ｄ３は、４ｂｉｔの乱数データ（Ｄ０〜Ｄ３）として、三角波発振器３と、第１の電流制御回路１と、第２の電流制御回路２へと出力される。この４ｂｉｔの乱数データ（Ｄ０〜Ｄ３）は、三角波の周波数設定値をランダムな周期で切り替えると共に、電流制御回路１、２における制御電流の大きさを決定する。

なお、図３（Ｂ）は、４ｂｉｔの乱数データ（Ｄ０〜Ｄ３）の他の生成例を示す図である。図３（Ｂ）に示す例では、擬似乱数発生回路１２ａから出力される１ｂｉｔの乱数データを、４ｂｉｔのシフトレジスタにより順次取り込み、４ｂｉｔの乱数データ（Ｄ０〜Ｄ３）を出力するように構成した例である。

図４は、第１の電流制御回路１および第２の電流制御回路２の具体的な構成例を示す回路図である。図４に示す電流制御回路は、９個のＮＭＯＳで電流制御回路を構成した例である。

上段の５個のＮＭＯＳ（Ｍ２４、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３）のゲートには、固定バイアス電圧が印加され、上段のＮＭＯＳ（Ｍ２４、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３）のそれぞれは、定電流源を構成している。ＮＭＯＳ（Ｍ２４）は定電流Ｉ０を流し、ＮＭＯＳ（Ｍ２０）は定電流Ｉｄ０を流し、ＮＭＯＳ（Ｍ２１）は定電流Ｉｄ１を流し、ＮＭＯＳ（Ｍ２２）は定電流Ｉｄ２を流し、ＮＭＯＳ（Ｍ２３）は定電流Ｉｄ３を流すように構成されている。

下段の４個のＮＭＯＳ（Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３）は、上段のＮＭＯＳ（Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３）のそれぞれに対応して設けられており、上段のＮＭＯＳ（Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３）から流れる定電流（Ｉｄ０、Ｉｄ１、Ｉｄ２、Ｉｄ３）のそれぞれをＯＮ・ＯＦＦ制御するように構成されている。

ＮＭＯＳ（Ｍ１０）のゲートには乱数データＤ０が印加され、ＮＭＯＳ（Ｍ１１）のゲートには乱数データＤ１が印加され、ＮＭＯＳ（Ｍ１２）のゲートには乱数データＤ２が印加され、ＮＭＯＳ（Ｍ１３）のゲートには乱数データＤ３が印加されている。これにより、下段のＮＭＯＳにおいて、４ｂｉｔの乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）の内の論理“１”の信号がゲートに印加されたＮＭＯＳだけがＯＮとなり、上段のＮＭＯＳの電流を流すことができる。

例えば、４ｂｉｔの乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）が（０、０、０、０）の場合には、下段のＮＭＯＳは全てＯＦＦとなり、電流制御回路には、ＰＭＯＳ（Ｍ２４）の電流Ｉ０だけが流れる。

また、４ｂｉｔの乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）が（１、１、１、１）の場合には、下段のＮＭＯＳは全てＯＮとなり、電流制御回路には、ＰＭＯＳ（Ｍ２０）の電流Ｉｄ０、ＰＭＯＳ（Ｍ２１）の電流Ｉｄ１、ＰＭＯＳ（Ｍ２２）の電流Ｉｄ２、およびＰＭＯＳ（Ｍ２３）の電流Ｉｄ３が流れるようになり、電流制御回路には、Ｉ＝Ｉ０＋Ｉｄ０＋Ｉｄ１＋Ｉｄ２＋Ｉｄ３の電流が流れるようになる。

このように、４ｂｉｔの乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）のデータ値に応じて、電流制御回路に流れる電流値を制御することができる。これにより、４ｂｉｔの乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）により、三角波発振器３の発振周波数を制御する共に、この三角波発振器３の発振周波数に対応して電流制御回路の電流値を制御することができる。

すなわち、三角波発振器３の周波数が高くなる際にはＰＷＭ比較器４およびエラーアンプ８の消費電流を増やすことにより、高周波数に対応し、周波数が低くなる際には、ＰＷＭ比較器４およびエラーアンプ８の消費電流を減らすことにより、スイッチング電源装置の回路部の消費電流を低減する。

また、４ｂｉｔの乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）に対しては重み付けを行うこともできる。
例えば、図５に示すように、三角波発振器３の発振周波数ｆ、およびトランジスタチャネル幅の両方に対して、乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）により、同じ重み付けを行うようにできる。図５に示す例では、乱数データ（Ｄ０、Ｄ１、Ｄ２、Ｄ３）に対して、（１、２、４、８）の重み付けｎを対応付けた例を示している。

このように、４ｂｉｔの乱数データにより重み付けｎを選択することで、三角波発振器３の発振周波数ｆは、ｆ０を基準周波数（最低発振周波数）とし、ｆｓを固定増加分周波数とした場合に、
ｆ＝ｆ０（基準周波数）＋Σｎ×ｆｓ（増加分の周波数）、
となるように設定することができる。ここで、ｎは、１、２、４、８、のいずれかである。

この場合に、定電流回路を構成する上段のＮＭＯＳ（Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３）のトランジスタチャネル幅（定電流の大きさ）についても、おなじ重み付けｎが対応付けられるので、三角波発振器３の発振周波数の変化に相応して、エラーアンプ８およびＰＷＭ比較器４の消費電流を変化させることができる。

以上説明したように、本発明のスイッチング電源装置において、第１の電流制御回路１および第２の電流制御回路２は、擬似乱数発生回路１２からの乱数データにより決定される三角波発振器３の発振周波数が高いときは、ＰＷＭ比較器４およびエラーアンプ８に十分な消費電流を供給し、三角波発振器３の発振周波数が低ときは、ＰＷＭ比較器４およびエラーアンプ８に必要十分の消費電流を供給する。これにより、スイッチング電源装置の消費電流を低減することが出来る。

以上、本発明の実施の形態について説明したが、本発明のスイッチング電源装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明は、スイッチング電源装置において、ノイズによる影響を低減すると共に、制御回路の消費電流を低減することができるので、本発明は、低消費電流かつ低ノイズを必要とする、小型電子機器のスイッチング電源装置（例えば、ＤＣ−ＤＣコンバータ）等として利用可能である。

本発明のスイッチング電源装置の構成例を示す図である。 エラーアンプの構成例を示す図である。 擬似乱数発生回路の具体的な構成例を示す図である。 電流制御回路の具体的な構成例を示す図である。 三角波発振周波数と電流制御回路に対する重み付けの例を示す図である。 従来のスイッチング電源装置の構成例を示す図である。

符号の説明

１、２…電流制御回路
３…三角波発振器
４…ＰＷＭ比較器
５…スイッチ駆動制御回路
６…同期整流回路
７…基準電圧発生回路
８…エラーアンプ
９…安定化回路
１０…出力電圧検出回路
１１…入力電源（直流電源）
１２、１２ａ…擬似乱数発生回路
Ｉ０、Ｉｄ０、Ｉｄ１、Ｉｄ２、Ｉｄ３…定電流
Ｄ０、Ｄ１、Ｄ２、Ｄ３…４ｂｉｔの乱数データ
ＳＲ０〜ＳＲ７…シフトレジスタ
Ｍ１…ＰＭＯＳ（スイッチング素子）
Ｍ２…ＮＭＯＳ（スイッチング素子）

Claims (4)

1. 直流電源に接続されたスイッチング素子をオン・オフ制御することにより所定の電圧値の直流電圧を出力すると共に、前記スイッチング素子をオン・オフするスイッチング信号の周波数をランダムに変化させるための手段を有するスイッチング電源装置において、
   前記スイッチング素子をオン・オフするスイッチング信号の周波数をランダムに決定するための乱数データを生成する擬似乱数発生回路と、
   前記擬似乱数発生回路により生成される乱数データに対応して、応答速度が消費電流に依存する所定の回路部への供給電流の大きさを制御する電流制御回路と
   を備えることを特徴とするスイッチング電源装置。
2. 前記スイッチング信号の周波数がランダムに変化する場合に、
   前記電流制御回路は、前記所定の回路部の応答速度が前記スイッチング信号の周波数に対応できる必要十分なだけの応答速度になるように、消費電流の大きさを制御すること
   を特徴とする請求項１に記載のスイッチング電源装置。
3. 前記擬似乱数発生回路には、乱数データを生成するためのｎ段のフィードバック・シフトレジスタを含むこと
   を特徴とする請求項１または請求項２に記載のスイッチング電源装置。
4. 前記擬似乱数発生回路により生成される乱数データにより発振周波数が制御される三角波発振器と、
   直流出力電圧のフィードバック電圧と所定の基準電圧とを比較するエラーアンプと、
   前記三角波発振器から出力される三角波信号と前記エラーアンプの出力信号とを比較して、前記スイッチング素子をオン・オフ制御するためのＰＷＭパルス信号を生成するＰＷＭ比較器と、
   前記ＰＷＭ比較器への供給電流を、前記擬似乱数発生回路により生成される乱数データに対応して決定する第１の電流制御回路と、
   前記エラーアンプへの供給電流を、前記擬似乱数発生回路により生成される乱数データに対応して決定する第２の電流制御回路と
   を備えることを特徴とする請求項１から３のいずれかに記載のスイッチング電源装置。

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