JP2007213055A - シンクロナスダイナミックランダムアクセスメモリを用いたフレームデータの転送方法及びフレームデータのソースドライバへの転送方法並びにタイミング制御モジュール - Google Patents

Abstract

【課題】ＳＤＲＡＭの効果的使用方法を提供する。
【解決手段】ＤＤＲ−ＳＤＲＡＭチップを１．５倍のクロック速度で駆動し、イメージデータをイメージデータソースからディスプレイパネルのソースドライバに転送する。一般的に、１．５クロック速度で作動するＰ個のＤＤＲ−ＳＤＲＡＭチップは、Ｎフレーム中に保存される。Ｎフレームの各フレームデータがｎビットで、ＤＤＲ−ＳＤＲＡＭチップ中のメモリスペースがｍである場合、ＰはＮ×（ｎ／ｍ）より得られる値より大きいか等しい整数である。フレームのデータ転送において、ライン周期はＮセグメントに分割され、各ＤＤＲ−ＳＤＲＡＭチップは（Ｎ−１）パートに分割され、それぞれのパートは異なるフレームで異なるデータを読み取る。多くのＤＤＲ−ＳＤＲＡＭチップを使用する時、Ｉ／Ｏピンをシェアするため、全ＤＤＲ−ＳＤＲＡＭチップの読み取り／書き込み順序は同じ指示とアドレスに従う。
【選択図】図１

Description

本件発明は、複数のデータフレームを保存するメモリ装置の使用に関する。特に、データストレージに用いるシンクロナスダイナミックランダムアクセスメモリの効果的な使用方法に関する。

ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は１９９７年にＥＩＡ（米国電子工業会）の半導体工学標準化機関ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｅｎｅｅｒｉｎ Ｉｎｄｕｓｔｒｙ Ａｌｌｉａｎｃｅ）により定義された。ＤＤＲ−ＳＤＲＡＭは、旧型のシンクロナスダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭと称する。）の２倍の速度で動作するように設計されている。

当技術分野で周知のように、ＳＤＲＡＭの中では、１クロックサイクルごとに１ビットがメモリセルアレイから入力／出力（Ｉ／Ｏ）バッファデータの待ち行列（ＤＱ）に転送される。このＩ／Ｏバッファは、クロック信号の立ち上がり部分でクロックサイクルの１パルスにつき１ビットをバスに放出する。ＤＤＲ−ＳＤＲＡＭは、クロックの立ち上がり部分と立ち下がり部分の両方をきっかけとして利用し、バスにデータを転送する。ここでは、クロック周波数を増加させることなくＳＤＲＡＭを２倍の速度で動作させるために、ダブルトランジションクロッキングとして知られるプリフェチング技術を用いている。ＤＤＲ−ＳＤＲＡＭは、それぞれ、１００ＭＨｚと１３３ＭＨｚのクロック周波数で、理論上１．６ＧＢ／ｓと２．１ＧＢ／ｓのピークの転送速度を備える。

ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭは共に、イメージディスプレイ装置におけるデータストレージ装置として用いられる。特許文献１はデータを保存する方法と装置を開示している。ここでは、二次元アレイがメモリ位置に配置され、２つのメモリ素子がビデオスキャンコンバーターのバッファーページシステムに用いられている。この２つのメモリ素子は、１つのフレームバッファ機構に配列された２つのＳＤＲＡＭであり、２つの画素用の画素データに併行してアクセスできる。特に、特許文献１では１５０ＭＨｚで作動する２つの３２ビット幅の８ＭＢのＳＤＲＡＭを使用し、スクリーン解像度に必要なデータレート、例えば、６００ＭＢ／ｓのＨＤ（１９２０×１０８０）をサポートする。

また、特許文献２は、液晶ディスプレイパネルの信号処理方法と装置を開示している。ここでは３フレーム分のデータがＤＤＲ−ＳＤＲＡＭ中の１つのフレームメモリに保存される。図２１は特許文献２が開示しているフレームメモリの読み取り／書き込みタイミングを示すタイミングチャートである。図２２は特許文献２に開示されている、バッファの読み取り／書き込みタイミングを示すタイミングチャートである。

一般的には、１つのフレームデータ（１９２０×１２００×３×１０ビット＝６６Ｍビット）を保存する場合、２倍の読み取り／書き込みクロック周波数を備える４Ｍワード×３２ビット（＝１２８Ｍビット）ＤＤＲ−ＳＤＲＡＭが好適になる。２倍のクロック速度を用いて１フレーム期間に１つのフレームデータを保存する際のタイミングチャートを図２３に示す。２つのフレームデータを保存する場合、２つのＤＤＲ−ＳＤＲＡＭチップが必要とされる。しかし、ＤＤＲ−ＳＤＲＡＭはスタブ シリーズ ターミネーティッド ロジック−２（０．２５μｍ製造工程と関連するＳＳＴＬ−２）として知られる２．５−Ｖ信号規格を用いるので、クロック周波数は１３３ＭＨｚに制限される。これは、解像度１９２０×１２００用の８５ＭＨｚの２倍よりはるかに低い。この問題を回避する方法は、１．５×８５ＭＨｚ（＝１２５．５ＭＨｚ）で作動する３つの４Ｍ×３２ビットのＤＤＲ−ＳＤＲＡＭチップを用いることである。１フレーム期間中に３つのフレームデータにアクセスするため、４個の４Ｍ×３２ビットＤＤＲ−ＳＤＲＡＭチップが必要である。

しかし、ＤＤＲ−ＳＤＲＡＭのこのような使い方はコストが高く、更に、メモリチップ上のＩ／Ｏピンの相当数が使用されないので無駄となる。

よって、ＤＤＲ−ＳＤＲＡＭチップの使用数を少なくし、メモリチップ上の使用されないＩ／Ｏピン数を最小にする方法が望まれている。

アメリカ合衆国特許公開２００２／０１０９７９Ａ１公報 アメリカ合衆国特許公開２００５／０１１０７５０Ａ１公報

データストレージに用いるＤＤＲ−ＳＤＲＡＭチップの使用数を少なくし、メモリチップ上の使用されないＩ／Ｏピン数を最小にする、フレームデータの転送方法及びフレームデータのソースドライバへの転送方法並びにタイミング制御モジュールを提供する。

本件発明に係るフレームデータの転送方法： 本件発明に係るフレームデータの転送方法は、Ｎ個のフレーム内のフレームデータの転送方法であり、当該Ｎ個のフレームが１つの現在のフレームとその前のフレームである（Ｎ−１）個のフレームで構成されており、フレームデータを１ライン周期中に読み取り／書き込みするためのＰ個のメモリチップを準備して当該Ｐ個のメモリチップのそれぞれを（Ｎ−１）部分に分割し、前記分割された（Ｎ−１）の各部分を現在のフレームの前のフレームの一部のフレームデータを読み取るのに用い、１つの部分を前記現在のフレームに一部のフレームデータを書き込むのに用いることを特徴としている。

本件発明に係るフレームデータの転送方法においては、前記Ｎ個の各フレームはｎビットのデータサイズを有し、前記Ｐ個の各メモリチップはｍビットのメモリスペースを有し、前記ＰがＮ×（ｎ／ｍ）より得た値より大きいか等しい整数である。

本件発明に係るフレームデータの転送方法においては、前記Ｎフレームにおける各フレームのライン周期をＮ個のライン周期セグメントに分割し、前のフレーム（Ｎ−１）それぞれの一部の前記フレームデータの読み取りと、前記現在のフレームの一部のフレームデータの書き込みを異なるライン周期で実行する。

本件発明に係るフレームデータの転送方法においては、前記Ｎ個のライン周期セグメントは、先行する（Ｎ−１）セグメントに続く最終セグメントを備え、読み取りを前記先行する（Ｎ−１）セグメントで実行し、書き込みを前記最終セグメントで実行する。

本件発明に係るフレームデータの転送方法においては、前記先行するセグメント（Ｎ−１）は第一セグメントを備え、前記第一セグメントの読み取りと前記最終セグメントの書き込みを前記Ｐ個のメモリチップの同一部分で実行する。

本件発明に係るフレームデータの転送方法においては、前記メモリチップにＤＤＲ−ＳＤＲＡＭを用いる。

本件発明に係るフレームデータの転送方法においては、前記ＤＤＲ−ＳＤＲＡＭを、前記フレームデータを転送前に保存している複数のバッファメモリチップのデータ転送クロック速度の約１．５倍のデータクロック速度で駆動する。

本件発明に係るフレームデータの転送方法においては、前記フレームデータは前半データ部分と後半データ部分とを有し、前記前半データ部分を前記ＤＤＲ−ＳＤＲＡＭチップの１つに転送する少なくとも１つのバッファメモリチップを備え、前記後半データ部分をもう１つのＤＤＲ−ＳＤＲＡＭチップに転送する少なくとももう１つのバッファメモリチップを用いる。

本件発明に係るフレームデータの転送方法においては、前記前半データ部分と前記後半データ部分はそれぞれ奇数データセグメントと偶数データセグメントとを有し、前記前半データ部分の奇数データセグメントを前記ＤＤＲ−ＳＤＲＡＭチップの１つに転送する少なくとも１つの前記バッファメモリチップと前記前半データ部分の偶数データセグメントを前記ＤＤＲ−ＳＤＲＡＭチップの１つに転送する少なくとももう１つのバッファメモリチップとを備え、更に、前記後半データ部分の奇数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送する少なくとももう１つのバッファメモリチップと前記後半データ部分の偶数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送する少なくとももう１つのバッファメモリチップを用いる。

本件発明に係るフレームデータの転送方法においては、前記Ｎ個のフレームは、現在のフレームと２つの前のフレームとを含み、前記ＤＤＲ−ＳＤＲＡＭチップの１つから前記前の２つのフレーム中の前記前半データをそれぞれ読み取る２つの異なるバッファメモリチップを備え、もう１つの前記ＤＤＲ−ＳＤＲＡＭチップから前記前の２つのフレーム中の前記後半データをそれぞれ読み取るまた別の２つのバッファメモリチップを用いる。

本件発明に係るフレームデータのソースドライバへの転送方法： 本件発明に係るフレームデータのソースドライバへの転送方法は、イメージデータがＮ個のフレームのイメージデータソース内に保存されており、前記Ｎ個のフレームは現在のフレームと前のフレーム（Ｎ−１）を有し、前記Ｎ個のフレームそれぞれはｎビットのデータサイズを有する前記イメージデータソースからイメージデータをディスプレイパネルに提供するソースドライバに転送する、Ｎ個のフレーム内のフレームデータのソースドライバへの転送方法であって、前記フレームデータを１ライン周期中に読み取り／書き込みするためのｍビットのメモリスペースを有するＰ個のメモリチップを用意し、前記Ｐ個のメモリチップのそれぞれを（Ｎ−１）部分に分割してそれぞれの部分を異なる前のフレーム（Ｎ−１）の一部のフレームデータの読み取りに用い、１つの部分を現在のフレーム中の一部のフレームデータの書き込みに用い、前記ＰがＮ×（ｎ／ｍ）より得た値より大きいか等しい整数であることを特徴としている。

本件発明に係るフレームデータのソースドライバへの転送方法においては、前記ｎは６６Ｍビットで、前記ｍは１２８Ｍビットである

本件発明に係るフレームデータのソースドライバへの転送方法においては、前記Ｎが３で、各フレームの前記フレームデータが奇数チャンネルと偶数チャンネルとに分割されて各チャンネルは複数のロウアドレスを有し、前記ロウアドレスが第一セクションと第二セクションとを有し、前記Ｐが２を有することができ、前記Ｐ個のメモリチップは第一ＤＤＲ−ＳＤＲＡＭチップと第二ＤＤＲ−ＳＤＲＡＭチップとを備え、前記第一ＤＤＲ−ＳＤＲＡＭチップは、第一部分と第二部分とに分割され、前記第一部分は、奇数チャンネル中のロウアドレスの第一セクションでフレームデータを読み取り／書き込みし、前記第二部分は、奇数チャンネルのロウアドレスの第二セクションでフレームデータを読み取り／書き込みし、前記第二ＤＤＲ−ＳＤＲＡＭチップは、第一部分と第二部分とに分割され、前記第一部分は、偶数チャンネル中のロウアドレスの第一セクションでフレームデータを読み取り／書き込みし、前記第二部分は、偶数チャンネルのロウアドレスの第二セクションでフレームデータを読み取り／書き込みする。

本件発明に係るフレームデータのソースドライバへの転送方法においては、前記現在のフレームがフレームデータＧ_ｎを有し、前記前のフレームがフレームデータＧ_ｎ−１とフレームデータＧ_ｎ−２を有し、前記ライン周期は第一サブ周期と第二サブ周期と最終サブ周期とに分割され、前記フレームデータＧ_ｎ−２は第一サブ周期で読み取りされ、前記フレームデータＧ_ｎ−１は第二サブ周期で読み取りされ、前記フレームデータＧ_ｎは最終サブ周期で書き込みされるように前記フレームデータの読み取り／書き込みを調整する。

本件発明に係るタイミング制御モジュール： 本件発明に係るタイミング制御モジュールは、転送のためにＮ個のフレームに配置された前記イメージデータをディスプレイパネルに転送するためのタイミング制御モジュールであって、１ライン周期で前記フレームデータを読み取り／書き込みするためのＰ個のメモリチップを備え、前記Ｐ個のメモリチップのそれぞれを（Ｎ−１）の部分に分割し、前記各部分を前記前のフレーム（Ｎ−１）のそれぞれの一部のフレームデータを読み取るのに用い、一つの部分は前記現在のフレームに一部のフレームデータを書き込むのに用い、前記Ｎ個のフレームはそれぞれｎビットのデータサイズを有し、前記Ｐ個のメモリチップはｍビットのメモリスペースを有し、ＰがＮ×（ｎ／ｍ）より大きいか等しい整数であることを特徴としている。

本件発明に係るタイミング制御モジュールは、前記ライン周期をＮ個のラインの周期セグメントに分割し、前記前のフレーム（Ｎ−１）のそれぞれの一部のフレームデータの読み取りと、前記現在のフレームの一部のフレームデータの書き込みを異なるライン周期セグメントで実行する。

本件発明に係るタイミング制御モジュールは、前記メモリチップにＤＤＲ−ＳＤＲＡＭチップを用いる。

本件発明に係るタイミング制御モジュールは、前記ＤＤＲ−ＳＤＲＡＭチップが、前記フレームデータを保存する複数の前記バッファメモリチップのデータ転送クロック速度の約１．５倍のクロック速度で作動する。

本件発明に係るタイミング制御モジュールは、Ｎが３でＰが２である時、前記フレームデータは前半データ部分と後半データ部分とを備え、前記タイミング制御モジュールは複数のバッファメモリチップを備え、その内の少なくとも１つの前記バッファメモリチップは前記前半データ部分を１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送し、少なくとももう１つのバッファメモリチップは前記後半データ部分をもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送する。

本件発明に係るタイミング制御モジュールは、前記前半データ部分と前記後半データ部分はそれぞれ、奇数データセグメントと偶数データセグメントを備え、前記少なくとも１つのバッファメモリチップは前記前半データ部分の奇数データセグメントを１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送するメモリチップと前記前半データ部分の偶数データセグメントを前記１ＤＤＲ−ＳＤＲＡＭチップに転送するもう１つのメモリチップとを備え、前記少なくとももう１つのバッファメモリチップは前記後半データ部分の奇数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送するメモリチップと前記後半データ部分の偶数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送するもう１つのメモリチップとを備える。

本件発明に係るタイミング制御モジュールは、前記Ｎ個のフレームが現在のフレームと２つの前のフレームとを備え、前記タイミング制御バッファは、前記ＤＤＲ−ＳＤＲＡＭチップの１つから前記前のフレーム中の前半データ部分をそれぞれ読み取る２つの異なるバッファメモリチップと、もう１つの前記ＤＤＲ−ＳＤＲＡＭチップから前記前のフレーム中の後半データ部分をそれぞれ読み取る別の２つのバッファメモリチップを備える。

本件発明に係るタイミング制御モジュールは、現在のフレーム内の前半データ部分と後半データ部分とを、前記ＤＤＲ−ＳＤＲＡＭチップを迂回して転送する別のグループのバッファメモリチップを備える。

本件発明に係るタイミング制御モジュールは、２つの異なる前記バッファメモリチップから転送された前記前のフレーム中の前半データ部分と、別の２つの異なる前記バッファメモリチップから転送された前記前のフレームの後半データ部分と、更なるグループのバッファメモリチップから転送された前記現在のフレームの前半データ部分と後半データ部分とを受信するコンパレーターを備える。

本件発明によれば、ＤＤＲ−ＳＤＲＡＭチップを１．５倍のクロック速度で駆動し、イメージデータをイメージデータソースからディスプレイパネルのソースドライバに転送することにより、データストレージに用いるＤＤＲ−ＳＤＲＡＭチップの使用数を少なくし、メモリチップ上の使用されないＩ／Ｏピン数を最小に出来る。

本件発明に係るフレームデータの転送方法の形態： 本件発明に係るフレームデータの転送方法では、Ｐ個のＤＤＲ−ＳＤＲＡＭチップを用い、異なるクロック速度により、Ｎ個のフレーム中にフレームデータを保存する。Ｎが３の場合を例示する。本件発明は、チップ数を最小限にするために、２つのＤＤＲ−ＳＤＲＡＭチップを使用し、異なる速度でフレームデータを保存する。ライン周期は３セグメントに分割されるので、前のフレームデータＧ_ｎ−１とＧ_ｎ−２が異なるラインセグメントで読み取られる間に、現在のフレームデータＧ_ｎが書き込まれる。更に、各チップは２パートに分割され、１パートだけが１ラインセグメントでフレームデータの読み取り／書き込みに用いられる。

更に、Ｎが３の時、ライン周期を３セグメントに分割し、フレームＦ１のフレームデータとフレームＦ２のフレームデータの読み取りと、フレームデータＦ３の書き込みを１ライン周期中に逐次実行する。ストレージの要求に適合させるため、２つの４Ｍ×３２ビットのＤＤＲ−ＳＤＲＡＭ素子を、それぞれ６６ビットの３つのフレームデータを保存するために用いる。本件発明はＤＤＲ−ＳＤＲＡＭが対応可能な２倍速ではなく、１．５倍のクロック速度を利用する。このようにして、本件発明はＳＳＴＬ−２規格に関する０．２５μｍの製造工程をサポートすることができる。また、クロック速度を２．０倍よりも遅い１．５倍のクロック速度を用いる時、当該システムは更に安定する。

本件発明に係るタイミング制御モジュールの形態： 本件発明に係るタイミング制御モジュールは、ＶＧＡカードを用いてイメージデータをディスプレイパネルに提供する時、ＶＧＡカードとディスプレイパネル間のインターフェースとして用いるものである。図２４に示すように、タイミング制御モジュール（ＴＣＯＮ）は、データイネーブル信号（ＤＥ）、Ｒ，Ｇ，Ｂのイメージデータ、及び、クロック信号ＤＯＴＣＬＫを、ＶＧＡカードから受信する。ＤＯＴＣＬＫサイクルは１つの画素期間である。タイミング制御モジュールは、画素データをＶＧＡカードからソースドライバに伝達する。また、オーバードライブなどの画像処理タスクを実行する事もある。タイミング制御モジュールも、制御信号（ラインＤＥ）をゲートドライバに転送する。

ところが、解像度１９２０×１２００のディスプレイにおいて、１フレームの期間中、ディスプレイ上には１２００ラインあり、各ラインは１９２０画素を有している。即ち、タイミング制御モジュールとソースドライバ間とのインターフェースと、タイミング制御モジュールとＶＧＡカードとの間の周波数制限のため、１９２０画素を、９６０画素の２つのチャンネルに分割する必要がある。ＤＯＴＣＬＫのサイクルまたは１画素の期間における１ラインあたりのＤＥ信号幅は１９２０／２（＝９６０）ＤＯＴＣＬＫ期間である。フレームＤＥ、ラインＤＥ、ＤＯＴＣＬＫ、及び、イメージデータ間の関係を図２５に示す。１フレーム時間内のデータ（画素）の総数は、１９２０（画素）×１２００（ライン）×３（ＲＧＢ）×１０（ビット）＝６６Ｍビットである事に注意しなければならない。

ＤＤＲ−ＳＤＲＡＭがＶＧＡカードとディスプレイパネル間のデータ転送にどのように効果的に用いられるかを示すため、もう１つのタイミング制御アーキテクチャを図１に示す。図１に示すように、タイミング制御アーキテクチャ１００は、ＶＧＡカード１０とディスプレイパネル６０間のインターフェースとなるタイミング制御モジュール２０とで構成される。タイミング制御モジュール２０は、制御信号とイメージデータを、ゲートドライバ４０とソースドライバ５０とを経由してディスプレイパネル６０に転送するために用いられる。ＤＤＲ−ＳＤＲＡＭを含んだフレームメモリモジュール３０が、フレームストレージ、或いは、バッファとして機能するために用いられる。

ＤＤＲ−ＳＤＲＡＭチップの読み取り／書き込み操作を制御するため、タイミング制御モジュール２０を用いて、ＤＤＲ−ＣＬＫ（ＤＤＲ−ＳＤＲＡＭ用クロック信号）をフレームメモリモジュール３０に提供する。１ライン周期中に３フレームのフレームデータにアクセスするため、図２に示すように、最初の３分の２のライン周期中、前の２フレームのフレームデータを読み取り、最後の３分の１ライン周期で、現在のフレームデータのフレームデータを保存する。図２において、Ｇ_ｎは現在のフレームデータを示し、Ｇ_ｎ−１とＧ_ｎ−２は、前の二フレームデータを示す。

また、入力データは奇数チャンネルと偶数チャンネルに分割される。１つのＤＤＲ−ＳＤＲＡＭチップは、奇数チャンネルデータを読み取り／書き込みするのに用いられ、もう１つのＤＤＲ−ＳＤＲＡＭチップは偶数チャンネルデータを読み取り／書き込みするのに用いられる。ＤＤＲ−ＳＤＲＡＭは、ＤＤＲ−ＣＬＫの立ち上がりエッジと立ち下がりエッジ両方でデータにアクセスできるので、ＤＯＴＣＬＫの１．５倍であるＤＤＲ−ＣＬＫを用いることにより、１ライン周期中、１フレームデータ（Ｇ_ｎ）を保存し、２つの前のフレームデータ（Ｇ_ｎ−１とＧ_ｎ−２）を読み取ることができる。ＤＯＴＣＬＫとＤＤＲ−ＣＬＫ間の関係を図３に示す。図２と図３に示す方法でＤＤＲ−ＳＤＲＡＭを用いることにより、４Ｍ×３２ビットのＤＤＲ−ＳＤＲＡＭチップ、或いは、ユニットが必要である。従って、このままでの実施は多くのメモリとＩ／Ｏピンを無駄にする。

そこで、本件発明は異なるアプローチを用いる。本件発明はＤＤＲ−ＳＤＲＡＭを２つのパートに分けることから開始する。ロウアドレスの総数が４０９６である時、１つのパート（ａ）を、０から２０４７のロウアドレスを備えるイメージデータの読み取り／書き込みに用い、もう１つのパート（ｂ）を、２０４８から４０９５のロウアドレスを備えるイメージデータの読み取り／書き込みに用いる。よって、各パートに割り当てるロウアドレスは、４０９６の半分である。図４は、データの１ライン（ラインＫ）を読み取る、読み取り（Ｒ：）／書き込み（Ｗ：）順序とタイミングを示す図である。図４に示すように、フレームＦ１のフレームデータをフレームＦ１の最後の１／３ライン周期において、ＤＤＲ−ＳＤＲＡＭ（ＤＤＲ１）のパート（ａ）のロウアドレス０から１１９９に書き込む。続いて、パート（ａ）のロウアドレス０から１１９９のＦ１のフレームデータを、次のフレームＦ２の第二１／３ライン周期において読み取り、Ｆ２のフレームデータを、フレームＦ２の最後の１／３ライン周期においてＤＤＲ−ＳＤＲＡＭ（ＤＤＲ１）のパート（ｂ）のロウアドレス２０４８から３２４７の書き込む。

続くフレームＦ３のライン周期では、パート（ａ）の０から１１９９のロウアドレスのＦ１のフレームデータを第一１／３ライン周期において読み取り、パート（ｂ）のロウアドレス２０４８から３２４７のＦ２のフレームデータを、第二１／３ライン周期において読み取り、フレームＦ３のフレームデータを、最後の１／３ライン周期においてパート（ａ）のロウアドレス０から１１９９に書き込む。

２つのＤＤＲ−ＳＤＲＡＭチップを用いる時、Ｉ／Ｏピンをシェアするために、第二ＤＤＲ−ＳＤＲＡＭ（ＤＤＲ２）の読み取り／書き込み順序は同じ指示とアドレスに従うものとする。そして、ＤＤＲ２を、再びパート（ａ）とパート（ｂ）とに分割する。ＤＤＲ２のパート（ａ）とパート（ｂ）とにおけるデータ読み取り／書き込み操作は、対応するＤＤＲ１のパートと一致させる。ＤＤＲ１とＤＤＲ２を図７に示す。

解像度１９２０×１２００を備える１フレームデータの総ビット数が６６Ｍビットであるので、２フレームのデータを保存するには１３２Ｍビットのメモリスペースが必要である。しかし、一つの４Ｍ×３２ＤＤＲ−ＳＤＲＡＭチップは１２８Ｍビットメモリスペースしかない。よって、２つのＤＤＲ−ＳＤＲＡＭチップが必要となる。それぞれが１２８Ｍビットメモリスペースを２個、或いは、トータルで２５６ＭビットのメモリスペースであるＤＤＲ−ＳＤＲＡＭチップにより、トータルで１９８Ｍビットの３フレームデータを保存することが出来る。図４に示すように、ＤＥタイミングがフレームＦ３に達する時、ＤＤＲ１とＤＤＲ２は共に３フレームのデータを有することになる。Ｆ３のＤＤＲ−ＳＤＲＡＭの駆動の詳細を図５に示す。バンクアドレス０、１、２、及び３は、ＶＧＡカード中のスタティックランダムアクセスメモリ（ＳＲＡＭ）バッファのデータバンクを示す。Ｆ３中のＧ_ｎ−２，Ｇ_ｎ−１，Ｇ_ｎデータの読み取り／書き込み順序はＦ５、Ｆ７、・・・のように繰り返される。

Ｆ４、Ｆ６、Ｆ８、・・・のＧ_ｎ−２，Ｇ_ｎ−１，Ｇ_ｎデータの読み取り／書き込み順序はＦ３、Ｆ５、・・・と同じであるが、ロウアドレスは異なる。Ｆ４のＤＤＲ−ＳＤＲＡＭの駆動の詳細を図６に示す。

パート（ａ）のロウアドレス０〜１１９９に関する読み取り／書き込み順序のパターンと、任意のフレームＦ_ｎの１ライン周期内のタイミングは以下のようにまとめることが出来る。
Ｇ_ｎをフレームＦ_ｎのフレームデータとし、Ｇ_ｎ−１をフレームＦ_ｎ−１のフレームデータとし、Ｇ_ｎ−２をフレームＦ_ｎ−２のフレームデータとすると、
フレームＦ_ｎの第一１／３ライン周期中、ｎが奇数で、ｎ＞２の場合、フレームデータＧ_ｎ−２を読み取る。
フレームＦ_ｎの第二１／３ライン周期中、ｎが偶数で、ｎ＞１の場合、フレームデータＧ_ｎ−１を読み取る。
フレームＦ_ｎの最後の１／３ライン周期中、ｎが奇数の場合、フレームデータＧ_ｎを書き込む。
同様に、パート（ｂ）のロウアドレス２０４８〜３２４７に関する読み取り／書き込み順序のパターンと、任意のフレームＦ_ｎの１ライン周期のタイミングは以下のようにまとめることが出来る。
フレームＦ_ｎの第一１／３ライン周期中、ｎが偶数で、ｎ＞３の場合、フレームデータＧ_ｎ−２を読み取る。
フレームＦ_ｎの第二１／３ライン周期中、ｎが奇数で、ｎ＞２の場合、フレームデータＧ_ｎ−１を読み取る。
フレームＦ_ｎの最後の１／３ライン周期中、ｎが偶数で、ｎ＞１の場合、フレームデータＧ_ｎを書き込む。

異なる表現をとると、フレームＦ_ｎの１ライン周期中：
ｎが奇数で、ｎ＞２の場合、
第一１／３ライン周期中、パート（ａ）のフレームデータＧ_ｎ−２を読み取る。
第二１／３ライン周期中、パート（ｂ）のフレームデータＧ_ｎ−１を読み取る。
第三１／３ライン周期中、パート（ａ）にフレームデータＧ_ｎを書き込む。
ことになる。

ｎが偶数で、ｎ＞３の場合、
第一１／３ライン周期中、パート（ｂ）のフレームデータＧ_ｎ−２を読み取る。
第二１／３ライン周期中、パート（ａ）のフレームデータＧ_ｎ−１を読み取る。
第三１／３ライン周期中、パート（ｂ）にフレームデータＧ_ｎを書き込む。
ことになる。

本件発明では、図７に示すように、タイミング制御モジュール２０は、３つのグループのＳＲＡＭチップを備える。このように、４つのＳＲＡＭメモリチップ２２を、フレームデータをＶＧＡカードからフレームメモリモジュール３０のＤＤＲ−ＳＤＲＡＭチップに転送するために用いる。各ＳＲＡＭチップはそれぞれ４８０×３２ビットのキャパシティを備える。ＳＲＡＭチップ２２のうち、ＳＲＡＭ−Ｇ_ｎ−Ａ１は前半の偶数フレームデータのバッファに用いる。ＳＲＡＭ−Ｇ_ｎ−Ａ２は前半の奇数フレームデータのバッファに用いる。ＳＲＡＭ−Ｇ_ｎ−Ａ３は後半の偶数フレームデータのバッファに用いる。そして、ＳＲＡＭ−Ｇ_ｎ−Ａ４は後半の奇数フレームデータのバッファに用いる。

更に、四つのＳＲＡＭチップ２４は、Ｇ_ｎフレームデータを直接コンパレーター２８に転送するために用いる。ＳＲＡＭチップ２４中、ＳＲＡＭ−Ｇ_ｎ−Ｂ−１は前半の偶数フレームデータのバッファに用いる。ＳＲＡＭ−Ｇ_ｎ−Ｂ−２は前半の奇数フレームデータのバッファに用いる。ＳＲＡＭ−Ｇ_ｎ−Ｂ−３は後半の偶数フレームデータのバッファに用いる。そして、ＳＲＡＭ−Ｇ_ｎ−Ｂ−４は後半の奇数フレームデータのバッファに用いる。

四つの大きいＳＲＡＭチップ（９６０×３２ビット）２６は、メモリモジュール３０中のＤＤＲ−ＳＤＲＡＭチップとコンパレーター２８との間のバッファに用いる。更に、ＳＲＡＭチップ２６は、Ｇ_ｎ−１とＧ_ｎ−２フレームデータをフレームメモリモジュール３０からコンパレーター２８に転送するのに用いる。ＳＲＡＭチップ２６中、ＳＲＡＭ−Ｇ_ｎ−１−１はＧ_ｎ−１の前半の偶数フレームデータと前半の奇数フレームデータのバッファに用いる。ＳＲＡＭ−Ｇ_ｎ−１−２はＧ_ｎ−１の後半の偶数フレームデータと後半の奇数フレームデータのバッファに用いる。ＳＲＡＭ−Ｇ_ｎ−２−１はＧ_ｎ−２の前半の偶数フレームデータと前半の奇数フレームデータのバッファに用いる。ＳＲＡＭ−Ｇ_ｎ−２−２は後半の偶数フレームデータと後半の奇数フレームデータのバッファに用いる。

ライン周期Ｆ_ｎ（ｎは偶数、３以上）内におけるＤＤＲ−ＳＤＲＡＭの読み取り／書き込み操作を示すため、異なる１／３ライン周期中のデータ転送の様子を、タイミング制御モジュール２０のタイミング制御アーキテクチャをＶＧＡカード１０とフレームメモリモジュール３０と共に用いて図８〜図１３に示す。

ここで、図８、図９、及び、図１５を参照すると、フレームＦ_ｎの第一１／３ライン周期中、Ｇ_ｎ−２フレームデータはＤＤＲ−１とＤＤＲ−２の両方のパート（ｂ）から読み取られ、ＳＲＡＭ−Ｇ_ｎ−１とＳＲＡＭ−Ｇ_ｎ−２に書き込まれる。同じフレームデータは、第二１／２ライン周期中、ＳＲＡＭ−Ｇ_ｎ−２−１とＳＲＡＭ−Ｇ_ｎ−２から読み取られ、コンパレーター２８に転送される。ＳＲＡＭ−Ｇ_ｎ−２−１は、前半の偶数Ｇ_ｎ−２フレームデータと前半の奇数Ｇ_ｎ−２フレームデータとを含んでおり、ＳＲＡＭ−Ｇ_ｎ−２−２は、後半の偶数Ｇ_ｎ−２フレームデータと後半の奇数Ｇ_ｎ−２フレームデータとを含んでいる。書込み操作はＤＤＲ−ＣＬＫ信号により実行に移される。

図１０、図１１、及び、図１５を参照すると、フレームＦ_ｎの第二１／３ライン周期中に、Ｇ_ｎ−１フレームデータはＤＤＲ−１とＤＤＲ−２との両方のパート（ａ）から読み取られ、ＳＲＡＭ−Ｇ_ｎ−１−１とＳＲＡＭ−Ｇ_ｎ−１−２とに書き込まれる。同じフレームデータは、第二１／２ライン周期中、ＳＲＡＭ−Ｇ_ｎ−１−１とＳＲＡＭ−Ｇ_ｎ−１−２とから読み取られ、コンパレーター２８に転送される。ＳＲＡＭ−Ｇ_ｎ−１−１は、前半の偶数Ｇ_ｎ−１フレームデータと前半の奇数Ｇ_ｎ−１フレームデータとを含み、ＳＲＡＭ−Ｇ_ｎ−１−２は、後半の偶数Ｇ_ｎ−１フレームデータと後半の奇数Ｇ_ｎ−１フレームデータとを含んでいる。書込み操作はＤＤＲ−ＣＬＫ信号により実行に移される。

図１２を参照すると、Ｇ_ｎフレームデータは、フレームＦ_ｎの最後の１／３ライン周期中に、ＳＲＡＭ−Ｇ_ｎ−Ａ−１、ＳＲＡＭ−Ｇ_ｎ−Ａ−２，ＳＲＡＭ−Ｇ_ｎ−Ａ−３、及び、ＳＲＡＭ−Ｇ_ｎ−Ａ−４から読み取られ、ＤＤＲ１とＤＤＲ２との両方のパート（ｂ）に書き込まれる。前述のように、ＳＲＡＭ−Ｇ_ｎ−Ａ−１は前半の偶数Ｇ_ｎフレームデータを含んでいる。ＳＲＡＭ−Ｇ_ｎ−Ａ−２は前半の奇数Ｇ_ｎフレームデータを含んでいる。ＳＲＡＭ−Ｇ_ｎ−Ａ−３は後半の偶数Ｇ_ｎフレームデータを含んでいる。ＳＲＡＭ−Ｇ_ｎ−Ａ−４は後半の奇数Ｇ_ｎフレームデータを含んでいる。Ｇ_ｎフレームデータの内容は、図１３で示すように、前半の偶数Ｇ_ｎフレームデータと前半の奇数Ｇ_ｎフレームデータはＤＤＲ１のパート（ｂ）に書き込まれ、後半の偶数Ｇ_ｎフレームデータと後半の奇数Ｇ_ｎフレームデータはＤＤＲ２のパート（ｂ）に書き込まれる。書込み操作はＤＤＲ−ＣＬＫ信号により実行に移される。

図１４と図１５に示すように、第一１／２ライン周期中、前半の偶数Ｇ_ｎフレームデータはＳＲＡＭ−Ｇ_ｎ−Ａ−１とＳＲＡＭ−Ｇ_ｎ−Ｂ−１との両方に書き込まれ、前半の奇数Ｇ_ｎフレームデータはＳＲＡＭ−Ｇ_ｎ−Ａ−２とＳＲＡＭ−Ｇ_ｎ−Ｂ−２との両方に書き込まれる。第二１／２ライン周期中、後半の偶数Ｇ_ｎフレームデータはＳＲＡＭ−Ｇ_ｎ−Ａ−３とＳＲＡＭ−Ｇ_ｎ−Ｂ−３との両方に書き込まれ、後半の奇数Ｇ_ｎフレームデータはＳＲＡＭ−Ｇ_ｎ−Ａ−４とＳＲＡＭ−Ｇ_ｎ−Ｂ−４との両方に書き込まれる。第一１／２ライン周期及び第二１／２ライン周期における書込み操作の内容を図１６に示す。第二１／２ライン周期における読み込み操作の内容は図１７に示す。

第二１／２ライン周期中、ＳＲＡＭメモリ２６内のデータとＳＲＡＭメモリ２４内のデータが読み取られ、コンパレーター２８に転送される。

ＤＤＲ−ＳＤＲＡＭチップの最小数は、更に多くのフレームデータが転送される時には多くなることに注意が必要である。図１７〜図２０は、４フレーム内におけるフレームデータの転送の読み取り／書き込み操作を示す図である。この場合、ライン周期は四つのセグメントに分割されるので、フレームＦ１、Ｆ２、Ｆ３のフレームデータの読み取りとフレームデータＦ４の書き込みは同１ライン周期中に段階的に実行される。ストレージ要求に適合させ、それぞれ６６ビットの４つのフレームデータを保存するために、３つの４Ｍ×３２ビットのＤＤＲ−ＳＤＲＡＭチップが用いられる。ＤＤＲ−ＳＤＲＡＭが作動できる２倍のクロック速度に代えて、本件発明では１．５倍のクロック速度を利用する。本件発明は、ＤＤＲ−ＳＤＲＡＭを３つのパートに分割することから始まる。パート（Ｉ）は、０から１３６４のロウアドレスを備えるイメージデータの読み取り／書き込みに用いる。パート（ＩＩ）は１３６５から２７２９のロウアドレスを備えるイメージデータの読み取り／書き込みに用いる。パート（ＩＩＩ）は、ロウアドレスの総数が４０９６である時の残りのロウアドレスを備えるイメージデータの読み取り／書き込みに用いる。ここでは、各パートの割り当てアドレスが４０９６の３分の１に等しくなるように分配する。

解像度１９２０×１２００のフレームのデータ（ラインＫ）の１ラインを読み取るための、読み取り／書き込み順序とタイミングを、図１８に例示する。図１８に示すように、フレームＦ１のフレームデータはフレームＦ１の最後の１／４ライン周期において、一つのＤＤＲ−ＳＤＲＡＭ（ＤＤＲ１）のパート（Ｉ）の０から１１９９のロウアドレスに書き込まれる。次に、パート（Ｉ）のロウアドレス０から１１９９のＦ１のフレームデータは、フレームＦ２の第三１／４ライン周期中に読み取られ、Ｆ２のフレームデータは、フレームＦ２の最後の１／４ライン周期中にパート（ＩＩ）のロウアドレス１３６５から２５６４に書き込まれる。続いて、パート（Ｉ）のロウアドレス０から１１９９のＦ１のフレームデータは、フレームＦ３の第二１／４ライン周期中に読み取られ、パート（ＩＩ）のロウアドレス１３６５から２５６４のＦ２のフレームデータは、フレームＦ３の第三１／４ライン周期中に読み取られ、Ｆ３のフレームデータは、Ｆ３の最後のライン周期中に、パート（ＩＩＩ）のロウアドレス２７３０から３９２９に書き込まれる。

続くフレームＦ４のライン周期中、パート（Ｉ）のロウアドレス０から１１９９のＦ１のフレームデータは、第一１／４ライン周期中に読み取られ、パート（ＩＩ）のロウアドレス１３６５から２５６４のフレームＦ２のフレームデータは、第二１／４ライン周期中に読み取られる。パート（ＩＩＩ）のロウアドレス２７１０〜３９２９のＦ３のフレームデータは第三１／４ライン周期で読み取られ、フレームＦ４のフレームデータは、最後の１／４ライン周期中、パート（Ｉ）のロウアドレス０から１１９９に書き込まれる。

３つのＤＤＲ−ＳＤＲＡＭチップを用いる際にＩ／Ｏピンをシェアするために、第二ＤＤＲ−ＳＤＲＡＭ（ＤＤＲ２）と第三ＤＤＲ−ＳＤＲＡＭ（ＤＤＲ３）の読み取り／書き込み順序は同じ指示とアドレスに従う。ここで、ＤＤＲ２とＤＤＲ３は、それぞれ、パート（Ｉ）、パート（ＩＩ）とパート（ＩＩＩ）とに分割されている。ＤＤＲ２とＤＤＲ３のパート（Ｉ）、（ＩＩ）及び（ＩＩＩ）におけるデータ読み取り／書き込み操作はＤＤＲ１の対応パートと全く１致している。

解像度１９２０×１２００を備える１フレームデータの総ビット数が６６Ｍビットであるので、４フレームデータを保存するのに２６４Ｍビットのメモリスペースが必要である。しかし、一つの４Ｍ×３２ＤＤＲ−ＳＤＲＡＭチップは１２８Ｍビットメモリスペースしかない。ここでは３つのＤＤＲ−ＳＤＲＡＭチップが必要になる。それぞれが１２８Ｍビットメモリスペースである３つのＤＤＲ−ＳＤＲＡＭチップ、或いは、トータルで３８４Ｍビットのメモリスペースにより、トータルで２６４Ｍビットの４フレームデータ、或いは、トータルで３３０Ｍビットの５フレームデータを保存することが出来る。

図１８に示すように、ＤＥのタイミングがフレームＦ４に達する時、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３のすべては４フレームデータを備える。Ｆ４のＤＤＲ−ＳＤＲＡＭチップの駆動の詳細を図１９に示す。バンクアドレス０、１、２、及び、３はＶＧＡカードのＳＲＡＭデータにおけるデータバンクを示している。Ｆ４のＧ_ｎ−３、Ｇ_ｎ−２，Ｇ_ｎ−１，Ｇ_ｎデータの読み取り／書き込み順序はＦ７、Ｆ１０、・・・で繰り返される。Ｆ５、Ｆ８、Ｆ１１、・・・のＧ_ｎ−３、Ｇ_ｎ−２，Ｇ_ｎ−１，Ｇ_ｎデータの読み取り／書き込み順序はＦ４、Ｆ７、・・・と同じであるが、ロウアドレスは異なる。Ｆ５のＤＤＲ−ＳＤＲＡＭの駆動の詳細を図２０に示す。

総合すると、本件発明はＰ個のＤＤＲ−ＳＤＲＡＭチップを用い、異なるクロック速度を用いてＮ個のフレームにフレームデータを保存する。Ｎ個のフレームそれぞれの各フレームデータがｎビットで、ＤＤＲ−ＳＤＲＡＭチップのメモリスペースがｍの場合、ＰはＮ×（ｎ／ｍ）より大きいか、或いは、等しい最小整数より小さくない整数である。例えば、ｎが６６Ｍビットで、ｍが１２８Ｍビットである場合、Ｎが３の時、最小のＰは２である。Ｎが４、或いは、５の時、最小のＰは３である。Ｐ個のＤＤＲ−ＳＤＲＡＭチップを使用してフレームデータを保存する時、ライン周期はＮセグメントに分割され、各ＤＤＲ−ＳＤＲＡＭチップは（Ｎ−１）パートに分割され、それぞれのパートは異なるフレームで異なるデータを読み取るのに用いられる。（Ｎ−１）パートは周期的に（Ｎ−１）データフレームの前のフレームデータを読み取り／書き込みするように調整され、ＱがＮと等しいかそれより大きい時、フレームＦ（Ｑ）の読み取り／書き込み順序はフレームＦ（Ｑ＋Ｎ＋１）と同じになる。上述の例は、１０ビットで３色を表示する解像度１９２０×１２００に対するフレームデータと、４Ｍ×３２ビットのメモリスペースを備える１．５クロック速度で作動するＤＲ−ＳＤＲＡＭチップを基礎としている。Ｐの最小値は、解像度とＤＤＲ−ＳＤＲＡＭチップのメモリスペースによって変化する。

本件発明では好ましい実施例を前述の通り開示したが、これらは決して本件発明に限定するものではなく、当該技術を熟知する者なら誰でも、本件発明の精神と領域を脱しない範囲内で各種の変更や脚色を加えることができる。従って、本件発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

本件発明によれば、液晶パネルなどのデータストレージに用いるＤＤＲ−ＳＤＲＡＭチップの使用数を少なくし、メモリチップ上の使用されないＩ／Ｏピン数を最小に出来る。ＤＤＲ−ＳＤＲＡＭチップを１．５倍のクロック速度で駆動し、イメージデータをイメージデータソースからディスプレイパネルのソースドライバに転送するからである。従って、省資源、省エネルギーにも貢献できる。

ＶＧＡカードからのイメージデータを用いてディスプレイパネルを駆動するためのＤＤＲ−ＳＤＲＡＭを備えるタイミング制御アーキテクチャを示す図である。 １ライン周期中に、２つのＤＤＲ−ＳＤＲＡＭを用いて直接３つのフレームデータにアクセスする状態を示す図である。 画素の期間とＤＤＲ−ＳＤＲＡＭに送られるクロック信号との間の関係を示す図である。 ＤＤＲ−ＳＤＲＡＭの分配とロウアドレスの配置を示す図である。 奇数フレームにおけるＤＤＲ−ＳＤＲＡＭのフレームデータの構成を示す図である。 偶数フレームにおけるＤＤＲ−ＳＤＲＡＭのフレームデータの構成を示す図である。 本件発明に係るタイミング制御モジュールのバッファメモリを示す図である。 第一１／３ライン周期における、ＤＤＲ−ＳＤＲＡＭに関する読み取り／書き込み操作を示す図である。 第一１／３ライン周期における、ＤＤＲ−ＳＤＲＡＭに関する書き込み操作のデータ内容を示す図である。 第二１／３ライン周期における、ＤＤＲ−ＳＤＲＡＭに関する読み取り／書き込み操作を示す図である。 第二１／３ライン周期における、ＤＤＲ−ＳＤＲＡＭに関する書き込み操作のデータ内容を示す図である。 最後の１／３ライン周期における、ＤＤＲ−ＳＤＲＡＭに関する読み取り／書き込み操作を示す図である。 最後の１／３ライン周期における、ＤＤＲ−ＳＤＲＡＭに関する読み取り操作のデータ内容を示す図である。 第一１／２ライン周期における、タイミング制御モジュール中のＳＲＡＭバッファメモリに関する読み取り／書き込み操作を示す図である。 第二１／２ライン周期における、ＳＲＡＭバッファメモリに関する読み取り／書き込み操作を示す図である。 １ライン周期中の、ＳＲＡＭバッファメモリに関する書き込み操作のデータ内容を示す図である。 １ライン周期中の、ＳＲＡＭバッファメモリに関する読み取り操作のデータ内容を示す図である。 ３個のＤＤＲ−ＳＤＲＡＭチップがフレームデータ転送に用いられる時の、ＤＤＲ−ＳＤＲＡＭの分割とその中のロウアドレスの配置を示す図である。 ３つのＤＤＲ−ＳＤＲＡＭチップがフレームデータ転送に用いられる時の、Ｆ４、Ｆ７、Ｆ１０、・・・中のＤＤＲ−ＳＤＲＡＭのフレームデータの構成を示す図である。 ３つのＤＤＲ−ＳＤＲＡＭチップがフレームデータ転送に用いられる時の、Ｆ５、Ｆ８、Ｆ１１、・・・中のＤＤＲ−ＳＤＲＡＭのフレームデータの構成を示す図である。 公知技術によるフレームメモリの読み取り／書き込みタイミングのタイミングチャートである。 公知技術によるバッファの読み取り／書き込みタイミングのタイミングチャートである。 公知技術によるダブルクロックレートを用いた場合の、１フレーム期間に１フレームデータを保存する場合のタイミングチャートである。 ＶＧＡカードからのイメージデータを用いてディスプレイパネルを駆動するための典型的なタイミング制御アーキテクチャを示す図である。 画素の期間とディスプレイパネルに送られる信号との間の関係を示す図である。

符号の説明

１０ ＶＧＡカード
２０ タイミング制御モジュール
２２、２４、２６ ＳＲＡＭチップ
２８ コンパレーター
３０ フレームメモリモジュール
４０ ゲートドライバ
５０ ソースドライバ
６０ ディスプレイパネル
１００ タイミング制御アーキテクチャ

Claims (24)

1. Ｎ個のフレーム内のフレームデータの転送方法であり、
   当該Ｎ個のフレームが１つの現在のフレームとその前のフレームである（Ｎ−１）個のフレームで構成されており、フレームデータを１ライン周期中に読み取り／書き込みするためにＰ個のメモリチップを準備して当該Ｐ個のメモリチップのそれぞれを（Ｎ−１）部分に分割し、前記分割された（Ｎ−１）の各部分を現在のフレームの前のフレームの一部のフレームデータを読み取るのに用い、１つの部分を前記現在のフレームに一部のフレームデータを書き込むのに用いることを特徴とするフレームデータの転送方法。
2. 前記Ｎ個の各フレームはｎビットのデータサイズを有し、前記Ｐ個の各メモリチップはｍビットのメモリスペースを有し、前記ＰがＮ×（ｎ／ｍ）より得た値より大きいか等しい整数である請求項１に記載のフレームデータの転送方法。
3. 前記Ｎフレームにおける各フレームのライン周期をＮ個のライン周期セグメントに分割し、前のフレーム（Ｎ−１）それぞれの一部の前記フレームデータの読み取りと、前記現在のフレームの一部のフレームデータの書き込みを異なるライン周期で実行する請求項１又は請求項２に記載のフレームデータの転送方法。
4. 前記Ｎ個のライン周期セグメントは、先行する（Ｎ−１）セグメントに続く最終セグメントを備え、読み取りを前記先行する（Ｎ−１）セグメントで実行し、書き込みを前記最終セグメントで実行する請求項１〜請求項３のいずれかに記載のフレームデータを転送する方法。
5. 前記先行するセグメント（Ｎ−１）は第一セグメントを備え、前記第一セグメントの読み取りと前記最終セグメントの書き込みを前記Ｐ個のメモリチップの同一部分で実行する請求項１〜請求項４のいずれかに記載のフレームデータの転送方法。
6. 前記メモリチップにダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（以下、ＤＤＲ−ＳＤＲＡＭと称する。）を用いる請求項１〜請求項５のいずれかに記載のフレームデータの転送方法。
7. 前記ＤＤＲ−ＳＤＲＡＭを、前記フレームデータを転送前に保存している複数のバッファメモリチップのデータ転送クロック速度の約１．５倍のデータクロック速度で駆動する請求項１〜請求項６のいずれかに記載のフレームデータの転送方法。
8. 前記フレームデータは前半データ部分と後半データ部分とを有し、前記前半データ部分を前記ＤＤＲ−ＳＤＲＡＭチップの１つに転送する少なくとも１つのバッファメモリチップを備え、前記後半データ部分をもう１つのＤＤＲ−ＳＤＲＡＭチップに転送する少なくとももう１つのバッファメモリチップを備える請求項１〜請求項７のいずれかに記載のフレームデータの転送方法。
9. 前記前半データ部分と前記後半データ部分は、それぞれ奇数データセグメントと偶数データセグメントとを有し、前記前半データ部分の奇数データセグメントを前記ＤＤＲ−ＳＤＲＡＭチップの１つに転送する少なくとも１つの前記バッファメモリチップと前記前半データ部分の偶数データセグメントを前記ＤＤＲ−ＳＤＲＡＭチップの１つに転送する少なくとももう１つのバッファメモリチップとを備え、更に、前記後半データ部分の奇数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送する少なくとももう１つのバッファメモリチップと前記後半データ部分の偶数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送する少なくとももう１つのバッファメモリチップを備える請求項１〜請求項８のいずれかに記載のフレームデータの伝送方法。
10. 前記Ｎ個のフレームは、現在のフレームと２つの前のフレームとを含み、前記ＤＤＲ−ＳＤＲＡＭチップの１つから前記前の２つのフレーム中の前記前半データをそれぞれ読み取る２つの異なるバッファメモリチップを備え、もう１つの前記ＤＤＲ−ＳＤＲＡＭチップから前記前の２つのフレーム中の前記後半データをそれぞれ読み取るまた別の２つのバッファメモリチップを備える請求項１〜請求項９のいずれかに記載のフレームデータの伝送方法。
11. 前記現在のフレームの前半データ部分と後半データ部分とを前記ＤＤＲ−ＳＤＲＡＭチップを迂回して転送する更なるグループのバッファメモリチップを備える請求項１〜請求項１０のいずれかに記載のフレームデータの伝送方法。
12. イメージデータがＮ個のフレームのイメージデータソース内に保存されており、前記Ｎ個のフレームは現在のフレームと前のフレーム（Ｎ−１）を有し、前記Ｎ個のフレームそれぞれはｎビットのデータサイズを有する前記イメージデータソースからイメージデータをディスプレイパネルに提供するソースドライバに転送する、Ｎ個のフレーム内のフレームデータのソースドライバへの転送方法であって、
    前記フレームデータを１ライン周期中に読み取り／書き込みするためのｍビットのメモリスペースを有するＰ個のメモリチップを用意し、前記Ｐ個のメモリチップのそれぞれを（Ｎ−１）部分に分割してそれぞれの部分を異なる前のフレーム（Ｎ−１）の一部のフレームデータの読み取りに用い、１つの部分を現在のフレーム中の一部のフレームデータの書き込みに用い、前記ＰがＮ×（ｎ／ｍ）より得た値より大きいか等しい整数であることを特徴とするフレームデータのソースドライバへの転送方法。
13. 前記ｎは６６Ｍビットで、前記ｍは１２８Ｍビットである請求項１２に記載のフレームデータのソースドライバへの転送方法。
14. 前記Ｎが３で、各フレームの前記フレームデータが奇数チャンネルと偶数チャンネルとに分割されて各チャンネルは複数のロウアドレスを有し、前記ロウアドレスが第一セクションと第二セクションとを有し、前記Ｐが２で、前記Ｐ個のメモリチップは第一ＤＤＲ−ＳＤＲＡＭチップと第二ＤＤＲ−ＳＤＲＡＭチップとを備え、前記第一ＤＤＲ−ＳＤＲＡＭチップは、第一部分と第二部分とに分割され、前記第一部分は、奇数チャンネル中のロウアドレスの第一セクションでフレームデータを読み取り／書き込みし、前記第二部分は、奇数チャンネルのロウアドレスの第二セクションでフレームデータを読み取り／書き込みし、前記第二ＤＤＲ−ＳＤＲＡＭチップは、第一部分と第二部分とに分割され、前記第一部分は、偶数チャンネル中のロウアドレスの第一セクションでフレームデータを読み取り／書き込みし、前記第二部分は、偶数チャンネルのロウアドレスの第二セクションでフレームデータを読み取り／書き込みする請求項１２又は請求項１３に記載のフレームデータのソースドライバへの転送方法。
15. 前記現在のフレームがフレームデータＧ_ｎを有し、前記前のフレームがフレームデータＧ_ｎ−１とフレームデータＧ_ｎ−２を有し、前記ライン周期は第一サブ周期と第二サブ周期と最終サブ周期とに分割され、前記フレームデータＧ_ｎ−２は第一サブ周期で読み取りされ、前記フレームデータＧ_ｎ−１は第二サブ周期で読み取りされ、前記フレームデータＧ_ｎは最終サブ周期で書き込みされるように前記フレームデータの読み取り／書き込みが調整される請求項１２〜請求項１４のいずれかに記載のフレームデータのソースドライバへの転送方法。
16. 転送のためにＮ個のフレームに配置された前記イメージデータをディスプレイパネルに転送するためのタイミング制御モジュールであって、
    １ライン周期で前記フレームデータを読み取り／書き込みするためのＰ個のメモリチップを備え、前記Ｐ個のメモリチップのそれぞれを（Ｎ−１）の部分に分割し、前記各部分を前記前のフレーム（Ｎ−１）のそれぞれの一部のフレームデータを読み取るのに用い、一つの部分は前記現在のフレームに一部のフレームデータを書き込むのに用い、前記Ｎ個のフレームはそれぞれｎビットのデータサイズを有し、前記Ｐ個のメモリチップはｍビットのメモリスペースを有し、ＰがＮ×（ｎ／ｍ）より大きいか等しい整数であることを特徴とするタイミング制御モジュール。
17. 前記ライン周期をＮ個のラインの周期セグメントに分割し、前記前のフレーム（Ｎ−１）のそれぞれの一部のフレームデータの読み取りと、前記現在のフレームの一部のフレームデータの書き込みを異なるライン周期セグメントで実行する請求項１６に記載のタイミング制御モジュール。
18. 前記メモリチップにＤＤＲ−ＳＤＲＡＭチップを用いる請求項１６又は請求項１７に記載のタイミング制御モジュール。
19. 前記ＤＤＲ−ＳＤＲＡＭチップが、前記フレームデータを保存する複数の前記バッファメモリチップのデータ転送クロック速度の約１．５倍のクロック速度で作動する請求項１８に記載のタイミング制御モジュール。
20. Ｎが３、Ｐが２である時、前記フレームデータは前半データ部分と後半データ部分とを備え、前記タイミング制御モジュールは複数のバッファメモリチップを備え、その内の少なくとも１つの前記バッファメモリチップは前記前半データ部分を１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送し、少なくとももう１つのバッファメモリチップは前記後半データ部分をもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送する請求項１８又は請求項１９に記載のタイミング制御モジュール。
21. 前記前半データ部分と前記後半データ部分はそれぞれ、奇数データセグメントと偶数データセグメントを備え、前記少なくとも１つのバッファメモリチップは前記前半データ部分の奇数データセグメントを１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送するメモリチップと前記前半データ部分の偶数データセグメントを前記１ＤＤＲ−ＳＤＲＡＭチップに転送するもう１つのメモリチップとを備え、前記少なくとももう１つのバッファメモリチップは前記後半データ部分の奇数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送するメモリチップと前記後半データ部分の偶数データセグメントをもう１つの前記ＤＤＲ−ＳＤＲＡＭチップに転送するもう１つのメモリチップとを備える請求項１８〜請求項２０のいずれかに記載のタイミング制御モジュール。
22. 前記Ｎ個のフレームは、現在のフレームと２つの前のフレームとを備え、前記タイミング制御バッファは、前記ＤＤＲ−ＳＤＲＡＭチップの１つから前記前のフレーム中の前半データ部分をそれぞれ読み取る２つの異なるバッファメモリチップと、もう１つの前記ＤＤＲ−ＳＤＲＡＭチップから前記前のフレーム中の後半データ部分をそれぞれ読み取る別の２つのバッファメモリチップを備える請求項１８〜請求項２１のいずれかに記載のタイミング制御モジュール。
23. 現在のフレーム内の前半データ部分と後半データ部分とを、前記ＤＤＲ−ＳＤＲＡＭチップを迂回して転送する別のグループのバッファメモリチップを備える請求項１８〜請求項２２のいずれかに記載のタイミング制御モジュール。
24. ２つの異なる前記バッファメモリチップから転送された前記前のフレーム中の前半データ部分と、別の２つの異なる前記バッファメモリチップから転送された前記前のフレームの後半データ部分と、更なるグループのバッファメモリチップから転送された前記現在のフレームの前半データ部分と後半データ部分とを受信するコンパレーターを備える請求項１８〜請求項２３のいずれかに記載のタイミング制御モジュール。

Images