JP2007206590A - Pixel circuit, driving method thereof, display device, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、有機ＥＬ(Electro Luminescence)材料からなる発光素子など各種の電気光学
素子の挙動を制御する技術に関する。
The present invention relates to a technique for controlling the behavior of various electro-optical elements such as a light-emitting element made of an organic EL (Electro Luminescence) material.
この種の電気光学素子は電流の供給によって階調（典型的には輝度）が変化する。この
電流（以下「駆動電流」という）をトランジスタ（以下「駆動トランジスタ」という）に
よって制御する構成が従来から提案されている。しかしながら、この構成においては、駆
動トランジスタの特性（特に閾値電圧）の個体差に起因して各電気光学素子の階調にバラ
ツキが発生するという問題がある。この階調のバラツキを抑制するために、例えば特許文
献１には、駆動トランジスタの閾値電圧の相違を補償する構成が開示されている。
In this type of electro-optic element, the gradation (typically luminance) changes with the supply of current. Conventionally, a configuration in which this current (hereinafter referred to as “driving current”) is controlled by a transistor (hereinafter referred to as “driving transistor”) has been proposed. However, in this configuration, there is a problem that the gradation of each electro-optical element varies due to individual differences in characteristics (especially threshold voltage) of the drive transistor. In order to suppress this gradation variation, for example,
図２２は、特許文献１に開示された画素回路Ｐ0の構成を示す回路図である。同図に示
されるように、駆動トランジスタＴdrのゲートとドレインとの間にはトランジスタＴr1が
介挿される。また、駆動トランジスタＴdrのゲートには容量素子Ｃ0の一方の電極Ｌ2が接
続される。保持容量Ｃ1は、駆動トランジスタＴdrのゲートとソースとの間に介挿された
容量である。一方、トランジスタＴr2は、有機発光ダイオード素子（以下「ＯＬＥＤ素子
」という）１１０に指定された輝度に応じた電位（以下「データ電位」という）ＶDが供
給されるデータ線１４と容量素子Ｃ0の他方の電極Ｌ1との間に介挿されて両者の導通およ
び非導通を切り替えるスイッチング素子である。
FIG. 22 is a circuit diagram showing a configuration of the pixel circuit P0 disclosed in
以上の構成において、第１に、信号Ｓ2によってトランジスタＴr1をオン状態に遷移さ
せるとともに、信号Ｓ1によってトランジスタＴr2をオン状態として容量素子Ｃ0の電極Ｌ
1とデータ線１４とを導通させる。こうして駆動トランジスタＴdrがダイオード接続され
ると、駆動トランジスタＴdrのゲートの電位は「ＶEL−Ｖth」に収束する（Ｖthは駆動ト
ランジスタＴdrの閾値電圧）。一方、データ線１４にはある基準電位Ｖｒｅｆを与えてお
く。第２に、トランジスタＴr1をオフ状態としたうえで、データ線１４の電位を基準電位
Ｖｒｅｆからデータ電位ＶDに変化させる。この動作によって、駆動トランジスタＴdrの
ゲートの電位は、電極Ｌ1における電位の変化分を容量素子Ｃ0と保持容量Ｃ1との容量比
に応じて分割したレベル（すなわち基準電位Ｖｒｅｆとデータ電位ＶDとの差分に応じた
レベル）だけ変化する。第３に、トランジスタＴr2をオフ状態としたうえで、信号Ｓ3に
よってトランジスタＴrelをオン状態とする。この結果、閾値電圧Ｖthに依存しない駆動
電流Ｉelが駆動トランジスタＴdrおよびトランジスタＴrelを経由してＯＬＥＤ素子１１
０に供給される。
1 is connected to the
0 is supplied.
しかしながら、特許文献１に開示された構成では、駆動トランジスタＴdrの閾値電圧を
保持容量Ｃ1に記憶させるために、トランジスタＴr1を用いて駆動トランジスタＴdrをダ
イオード接続していた。そして、閾値電圧を保持容量Ｃ1に書き込んだ後に、データ電位
ＶDを容量素子Ｃ0に書き込む必要があった。すなわち、従来の画素回路では、閾値電圧を
補償する補償期間とデータ電位ＶDを書き込む書込期間を各々設ける必要があった。線順
次で処理するためには、補償期間と書込期間を１水平走査期間内に終了させる必要がある
。データ電位を書き込むためにはある程度の時間がかかるため、補償期間の長さが制限さ
れてしまい、閾値電圧を十分補償することができないといった問題があった。
本発明は、このような事情に鑑みてなされたものであり、閾値電圧を十分補償する課題
の解決を目的としている。
However, in the configuration disclosed in
The present invention has been made in view of such circumstances, and aims to solve the problem of sufficiently compensating the threshold voltage.
この課題を解決するために、本発明に係る画素回路は、駆動電流に応じた輝度で発光す
る発光素子と、ゲート・ソース間電圧に応じた前記駆動電流を前記発光素子に供給する駆
動トランジスタと、一方の端子が前記駆動トランジスタのソースと電気的に接続され、他
方の端子が接続点に電気的に接続される第１容量素子と、一方の端子が前記接続点に電気
的に接続される第２容量素子と、リセット期間において、前記駆動トランジスタのゲート
に基準電位を供給すると共に、前記駆動トランジスタのゲート・ソース間電圧が閾値電圧
を越えるように前記駆動トランジスタのソースの電位を設定する第１手段と、前記リセッ
ト期間の後の補償期間において、前記駆動トランジスタのゲートと前記接続点を電気的に
接続して前記第１容量素子の端子間の電圧を前記駆動トランジスタの閾値電圧に漸近させ
る第２手段と、書込期間において、前記第２容量素子の端子間に表示すべき階調に応じた
データ電圧を印加する第３手段と、発光期間において前記第２容量素子の他方の端子を前
記駆動トランジスタのゲートに接続して、前記駆動トランジスタのソースから出力される
前記駆動電流を前記発光素子に供給する第４手段とを備える。
In order to solve this problem, a pixel circuit according to the present invention includes a light emitting element that emits light with luminance according to a driving current, a driving transistor that supplies the driving current according to a gate-source voltage to the light emitting element, and , One terminal electrically connected to the source of the driving transistor, the other terminal electrically connected to the connection point, and one terminal electrically connected to the connection point In the reset period, a reference potential is supplied to the gate of the driving transistor, and a source potential of the driving transistor is set so that a gate-source voltage of the driving transistor exceeds a threshold voltage. 1 means and in a compensation period after the reset period, the gate of the drive transistor and the connection point are electrically connected to each other to connect the end of the first capacitor element. A second means for gradually bringing the voltage between them to a threshold voltage of the drive transistor; a third means for applying a data voltage corresponding to a gradation to be displayed between the terminals of the second capacitive element in the writing period; And a fourth means for connecting the other terminal of the second capacitor element to the gate of the drive transistor during the light emission period and supplying the drive current output from the source of the drive transistor to the light emitting element.
この発明によれば、補償期間において駆動トランジスタのゲートの電位を基準電位に固
定した状態でゲートとソースの間に第１容量素子を電気的に接続するので、第１容量素子
の端子間の電圧を駆動トランジスタの閾値電圧に漸近させることができる。また、書込期
間において第２容量素子の端子間にデータ電圧を保持させる。発光期間において、第２容
量素子の他方の端子を駆動トランジスタのゲートに接続すると、第１容量素子に保持され
た閾値電圧と第２容量素子に保持されたデータ電圧が加算されて駆動トランジスタのゲー
ト・ソース間に印加される。これにより、駆動トランジスタの閾値電圧を補償して正確な
階調で発光素子を発光させることができる。
According to the present invention, since the first capacitive element is electrically connected between the gate and the source while the potential of the gate of the driving transistor is fixed to the reference potential in the compensation period, the voltage between the terminals of the first capacitive element is Can be made asymptotic to the threshold voltage of the driving transistor. Further, the data voltage is held between the terminals of the second capacitor element in the writing period. When the other terminal of the second capacitor element is connected to the gate of the driving transistor during the light emission period, the threshold voltage held in the first capacitor element and the data voltage held in the second capacitor element are added to form the gate of the driving transistor. • Applied between sources. As a result, the threshold voltage of the driving transistor can be compensated and the light emitting element can emit light with an accurate gradation.
上述した画素回路において、前記第１手段は、前記リセット期間にオン状態となり、前
記補償期間においてオフ状態となる第１スイッチング素子を備え、前記第４手段は、前記
駆動トランジスタのソースと前記発光素子との間に設けられ、前記発光素子を発光させる
発光期間においてオン状態となる発光制御トランジスタを備え、前記第１スイッチング素
子として前記発光制御トランジスタ（例えば、実施形態のＭ２）を用いることが好ましい
。この構成によれば発光制御トランジスタと第１スイッチング素子を兼用することができ
るので、構成を簡易にできる。
In the above-described pixel circuit, the first means includes a first switching element that is turned on in the reset period and turned off in the compensation period, and the fourth means includes a source of the driving transistor and the light emitting element. It is preferable that a light emission control transistor that is turned on during a light emission period in which the light emitting element emits light is used, and the light emission control transistor (for example, M2 in the embodiment) is used as the first switching element. According to this configuration, since the light emission control transistor and the first switching element can be used together, the configuration can be simplified.
また、前記第２手段の具体的な態様としては、前記基準電位を供給する電位線と前記駆
動トランジスタのゲートとの間に設けられ、前記補償期間においてオン状態となる第２ス
イッチング素子（例えば、実施形態のＭ４）と、前記駆動トランジスタのゲートと前記接
続点との間に設けられ前記補償期間においてオン状態となる第３スイッチング素子（例え
ば、実施形態のＭ５）とを備えることが好ましい。この構成によれば、補償期間において
第２スイッチング素子を介して基準電位を駆動トランジスタのゲートに供給し、さらに第
３スイッチング素子を介して基準電位を接続点に供給することができる。
As a specific aspect of the second means, a second switching element (for example, provided between a potential line for supplying the reference potential and a gate of the driving transistor and turned on during the compensation period (for example, It is preferable to include M4) of the embodiment and a third switching element (for example, M5 of the embodiment) that is provided between the gate of the driving transistor and the connection point and is turned on in the compensation period. According to this configuration, the reference potential can be supplied to the gate of the driving transistor via the second switching element during the compensation period, and further, the reference potential can be supplied to the connection point via the third switching element.
また、前記第２手段の具体的な態様として、前記基準電位を供給する電位線と前記接続
点との間に設けられ、前記補償期間においてオン状態となる第４スイッチング素子（例え
ば、図１７に示すＭ４）と、前記駆動トランジスタのゲートと前記接続点との間に設けら
れ前記補償期間においてオン状態となる第５スイッチング素子（例えば、図１７に示すＭ
５）とを備えることが好ましい。この構成によれば、補償期間において第４スイッチング
素子を介して基準電位を接続点に供給し、さらに第５スイッチング素子を介して基準電位
を駆動トランジスタのゲートに供給することができる。
Further, as a specific aspect of the second means, a fourth switching element (for example, as shown in FIG. 17) is provided between the potential line that supplies the reference potential and the connection point, and is turned on during the compensation period. And a fifth switching element (for example, M shown in FIG. 17) that is provided between the gate of the driving transistor and the connection point and is turned on during the compensation period.
5). According to this configuration, the reference potential can be supplied to the connection point via the fourth switching element during the compensation period, and further, the reference potential can be supplied to the gate of the driving transistor via the fifth switching element.
また、前記第２手段は、さらに、前記駆動トランジスタのソースと所定電位を供給する
配線との間に、直列に接続した第６スイッチング素子（例えば、図１２に示すＭ７）と抵
抗とを備え、前記第６スイッチング素子は、前記補償期間においてオン状態となることが
好ましい。この発明によれば、補償期間において、抵抗は駆動トランジスタの負荷抵抗と
して機能するので、当該期間における駆動トランジスタのソースの動作点を安定化するこ
とができる。
The second means further includes a sixth switching element (for example, M7 shown in FIG. 12) and a resistor connected in series between the source of the driving transistor and a wiring for supplying a predetermined potential. The sixth switching element is preferably turned on during the compensation period. According to the present invention, since the resistor functions as a load resistor of the driving transistor during the compensation period, the operating point of the source of the driving transistor during the period can be stabilized.
また、前記第２手段は、さらに、前記駆動トランジスタのソースと所定電流を供給する
電流線との間に設けられ、前記補償期間においてオン状態となる第７スイッチング素子（
例えば、図１５に示すＭ８）を備えることが好ましい。この発明によれば、補償期間にお
いて、所定電流は駆動トランジスタの電流負荷として機能するので、当該期間における駆
動トランジスタのソースの動作点を安定化することができる。
The second means is further provided between a source of the drive transistor and a current line for supplying a predetermined current, and is a seventh switching element (ON) that is turned on during the compensation period.
For example, it is preferable to include M8) shown in FIG. According to the present invention, since the predetermined current functions as a current load of the driving transistor in the compensation period, the operating point of the source of the driving transistor in the period can be stabilized.
さらに、上述した画素回路において、前記書込期間は、前記補償期間中の一部の期間で
あり、前記データ電圧は前記基準電位とデータ線を介して供給されるデータ電位との電位
差として与えら、前記第３手段は、前記データ線と前記第２容量素子の他方の端子との間
に設けられ、前記書込期間にオン状態となる第８スイッチング素子（例えば、実施形態の
Ｍ６）を備えることが好ましい。補償期間において、接続点の電位は基準電位に固定され
ているので、第１容量素子に閾値電圧を書き込むと同時に、第２容量素子にデータ電位を
書き込むことができる。これにより、補償期間と書込期間を排他的に設定する必要がなく
なり、補償期間を長くして閾値電圧を正確に補償することが可能となる。
Further, in the above-described pixel circuit, the writing period is a part of the compensation period, and the data voltage is given as a potential difference between the reference potential and a data potential supplied via a data line. The third means includes an eighth switching element (for example, M6 of the embodiment) that is provided between the data line and the other terminal of the second capacitor element and is turned on during the writing period. It is preferable. In the compensation period, the potential of the connection point is fixed to the reference potential, so that the data potential can be written to the second capacitor at the same time as the threshold voltage is written to the first capacitor. This eliminates the need to set the compensation period and the writing period exclusively, and makes it possible to extend the compensation period and accurately compensate the threshold voltage.
くわえて、上述した画素回路において、前記駆動トランジスタのドレインには電源電位
が供給され、前記基準電位を前記電源電位としても良い。この場合には、電源電位と別に
基準電位を設ける必要がないので、構成を簡易にできる。
In addition, in the above-described pixel circuit, a power supply potential may be supplied to the drain of the driving transistor, and the reference potential may be the power supply potential. In this case, since it is not necessary to provide a reference potential separately from the power supply potential, the configuration can be simplified.
次に、本発明に係る表示装置は、複数の走査線と、各々にデータ電位が供給される複数
のデータ線と、前記複数の走査線と前記複数のデータ線の交差に対応して設けられた複数
の画素回路と、前記複数の画素回路の各々に電源電位を供給する電源線と、前記複数の画
素回路の各々に基準電位を供給する電位線とを備え、前記複数の画素回路の各々は、駆動
電流に応じた輝度で発光する発光素子と、前記電源電位が供給され、ゲート・ソース間電
圧に応じた前記駆動電流を前記発光素子に出力する駆動トランジスタと、一方の端子が前
記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点に電気的に接続さ
れる第１容量素子と、一方の端子が前記接続点に電気的に接続される第２容量素子と、リ
セット期間において、前記駆動トランジスタのゲートに前記基準電位を供給すると共に、
前記駆動トランジスタのゲート・ソース間電圧が閾値電圧を越えるように前記駆動トラン
ジスタのソースの電位を設定する第１手段と、前記リセット期間の後の補償期間において
、前記駆動トランジスタのゲートと前記接続点を電気的に接続して前記第１容量素子の端
子間の電圧を前記駆動トランジスタの閾値電圧に漸近させる第２手段と、書込期間におい
て、前記第２容量素子の他方の端子に前記データ電位を供給する第３手段と、発光期間に
おいて前記第２容量素子の他方の端子を前記駆動トランジスタのゲートに接続して、前記
駆動トランジスタのソースから出力される前記駆動電流を前記発光素子に供給する第４手
段とを備えることを特徴とする。
Next, a display device according to the present invention is provided corresponding to a plurality of scanning lines, a plurality of data lines to which a data potential is supplied, and an intersection of the plurality of scanning lines and the plurality of data lines. Each of the plurality of pixel circuits, a power supply line for supplying a power supply potential to each of the plurality of pixel circuits, and a potential line for supplying a reference potential to each of the plurality of pixel circuits. Is a light-emitting element that emits light with a luminance corresponding to the drive current, a drive transistor that is supplied with the power supply potential and outputs the drive current according to a gate-source voltage to the light-emitting element, and one terminal is the drive A first capacitive element electrically connected to the source of the transistor and having the other terminal electrically connected to the connection point; a second capacitive element having one terminal electrically connected to the connection point; and a reset In the period, the drive It supplies the reference potential to the gate of the transistor,
A first means for setting a source potential of the driving transistor so that a gate-source voltage of the driving transistor exceeds a threshold voltage; and a gate and the connection point of the driving transistor in a compensation period after the reset period. And a second means for making the voltage between the terminals of the first capacitive element asymptotically approach the threshold voltage of the driving transistor, and the data potential at the other terminal of the second capacitive element in the writing period. A third means for supplying the second transistor, and the other terminal of the second capacitor element is connected to the gate of the driving transistor in the light emission period, and the driving current output from the source of the driving transistor is supplied to the light emitting element. And a fourth means.
この発明によれば、電位線を介して基準電位を供給し、補償期間において駆動トランジ
スタのゲートの電位を基準電位に固定した状態でゲートとソースの間に第１容量素子を電
気的に接続するので、第１容量素子の端子間の電圧を駆動トランジスタの閾値電圧に漸近
させることができる。また、書込期間において第２容量素子の端子間にデータ電圧を保持
させる。発光期間において、第２容量素子の他方の端子を駆動トランジスタのゲートに接
続すると、第１容量素子に保持された閾値電圧と第２容量素子に保持されたデータ電圧が
加算されて駆動トランジスタのゲート・ソース間に印加される。これにより、駆動トラン
ジスタの閾値電圧を補償して正確な階調で発光素子を発光させることができる。
According to the present invention, the first potential element is electrically connected between the gate and the source while the reference potential is supplied via the potential line and the gate potential of the driving transistor is fixed to the reference potential in the compensation period. Therefore, the voltage between the terminals of the first capacitive element can be made asymptotic to the threshold voltage of the driving transistor. Further, the data voltage is held between the terminals of the second capacitor element in the writing period. When the other terminal of the second capacitor element is connected to the gate of the driving transistor during the light emission period, the threshold voltage held in the first capacitor element and the data voltage held in the second capacitor element are added to form the gate of the driving transistor. • Applied between sources. As a result, the threshold voltage of the driving transistor can be compensated and the light emitting element can emit light with an accurate gradation.
また、本発明に係る他の表示装置は、複数の走査線と、各々にデータ電位が供給される
複数のデータ線と、前記複数の走査線と前記複数のデータ線の交差に対応して設けられた
複数の画素回路と、前記複数の画素回路の各々に電源電位を供給する電源線とを備え、前
記複数の画素回路の各々は、駆動電流に応じた輝度で発光する発光素子と、前記電源電位
が供給され、前記発光素子にゲート・ソース間電圧に応じた前記駆動電流を出力する駆動
トランジスタと、一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方
の端子が接続点に電気的に接続される第１容量素子と、一方の端子が前記接続点に電気的
に接続される第２容量素子と、リセット期間において、前記駆動トランジスタのゲートに
前記電源電位を供給すると共に、前記駆動トランジスタのゲート・ソース間電圧が閾値電
圧を越えるように前記駆動トランジスタのソースの電位を設定する第１手段と、前記リセ
ット期間の後の補償期間において、前記駆動トランジスタのゲートと前記接続点を電気的
に接続して前記第１容量素子の端子間の電圧を前記駆動トランジスタの閾値電圧に漸近さ
せる第２手段と、書込期間において、前記第２容量素子の他方の端子に前記データ電位を
供給する第３手段と、発光期間において前記第２容量素子の他方の端子を前記駆動トラン
ジスタのゲートに接続して、前記駆動トランジスタのソースから出力される前記駆動電流
を前記発光素子に供給する第４手段とを備える。この発明によれば、基準電位の替わりに
電源電位を用いるので、電位線を削減することができる。これにより、画素回路のピッチ
を狭くしてより高精細な画像を表示することが可能となる。また、駆動トランジスタの閾
値電圧を補償して正確な階調で発光素子を発光させることができる。
次に、本発明に係る電子機器は、上述した表示装置を備える。このような電子機器とし
ては、携帯電話機、携帯情報端末、あるいはディスプレイが該当する。
Another display device according to the present invention is provided corresponding to a plurality of scanning lines, a plurality of data lines to which a data potential is supplied to each of the scanning lines, and an intersection of the plurality of scanning lines and the plurality of data lines. Each of the plurality of pixel circuits, and a power supply line that supplies a power supply potential to each of the plurality of pixel circuits, each of the plurality of pixel circuits including a light emitting element that emits light with luminance according to a drive current, A driving transistor which is supplied with a power supply potential and outputs the driving current corresponding to a gate-source voltage to the light emitting element, one terminal is electrically connected to the source of the driving transistor, and the other terminal is a connection point A first capacitor element electrically connected to the second capacitor element; a second capacitor element whose one terminal is electrically connected to the connection point; and supplying the power supply potential to the gate of the drive transistor in the reset period A first means for setting a source potential of the driving transistor so that a gate-source voltage of the driving transistor exceeds a threshold voltage; and a gate and the connection point of the driving transistor in a compensation period after the reset period. And a second means for making the voltage between the terminals of the first capacitive element asymptotically approach the threshold voltage of the driving transistor, and the data potential at the other terminal of the second capacitive element in the writing period. A third means for supplying the second transistor, and the other terminal of the second capacitor element is connected to the gate of the driving transistor in the light emission period, and the driving current output from the source of the driving transistor is supplied to the light emitting element. And fourth means. According to the present invention, since the power supply potential is used instead of the reference potential, potential lines can be reduced. This makes it possible to display a higher definition image by reducing the pitch of the pixel circuits. In addition, the light emitting element can emit light with accurate gradation by compensating the threshold voltage of the driving transistor.
Next, an electronic apparatus according to the present invention includes the display device described above. Such an electronic apparatus corresponds to a mobile phone, a portable information terminal, or a display.
次に、本発明に係る画素回路の駆動方法は、駆動電流に応じた輝度で発光する発光素子
と、前記発光素子にゲート・ソース間電圧に応じた前記駆動電流を供給する駆動トランジ
スタと、一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が
接続点に電気的に接続される第１容量素子と、一方の端子が前記接続点に電気的に接続さ
れる第２容量素子とを備えた画素回路を駆動する方法であって、リセット期間において、
前記駆動トランジスタのゲートに基準電位を供給すると共に、前記駆動トランジスタのゲ
ート・ソース間電圧が閾値電圧を越えるように前記駆動トランジスタのソースの電位を設
定し、前記リセット期間の後の補償期間において、前記駆動トランジスタのゲートに基準
電位を供給すると共に、前記駆動トランジスタのゲートと前記接続点を電気的に接続して
前記第１容量素子の端子間の電圧を前記駆動トランジスタの閾値電圧に漸近させ、書込期
間において、前記第２容量素子の端子間に表示すべき階調に応じたデータ電圧を印加し、
発光期間において前記第２容量素子の他方の端子を前記駆動トランジスタのゲートに接続
して、前記駆動トランジスタのソースから出力される前記駆動電流を前記発光素子に供給
することを特徴とする。
Next, a driving method of the pixel circuit according to the present invention includes a light emitting element that emits light with luminance according to a driving current, a driving transistor that supplies the light emitting element with the driving current according to a gate-source voltage, A first capacitive element whose terminal is electrically connected to the source of the driving transistor and whose other terminal is electrically connected to the connection point, and a second capacitor whose one terminal is electrically connected to the connection point. A method of driving a pixel circuit including a capacitor element, in a reset period,
A reference potential is supplied to the gate of the driving transistor, and the source potential of the driving transistor is set so that a gate-source voltage of the driving transistor exceeds a threshold voltage. In a compensation period after the reset period, Supplying a reference potential to the gate of the driving transistor, electrically connecting the gate of the driving transistor and the connection point, and gradually bringing the voltage between the terminals of the first capacitor to the threshold voltage of the driving transistor; In the writing period, a data voltage corresponding to the gradation to be displayed is applied between the terminals of the second capacitor element,
In the light emission period, the other terminal of the second capacitor element is connected to the gate of the drive transistor, and the drive current output from the source of the drive transistor is supplied to the light emitting element.
この発明によれば、補償期間において駆動トランジスタのゲートの電位を基準電位に固
定した状態でゲートとソースの間に第１容量素子を電気的に接続するので、第１容量素子
の端子間の電圧を駆動トランジスタの閾値電圧に漸近させることができる。また、書込期
間において第２容量素子の端子間にデータ電圧を保持させる。発光期間において、第２容
量素子の他方の端子を駆動トランジスタのゲートに接続すると、第１容量素子に保持され
た閾値電圧と第２容量素子に保持されたデータ電圧が加算されて駆動トランジスタのゲー
ト・ソース間に印加される。これにより、駆動トランジスタの閾値電圧を補償して正確な
階調で発光素子を発光させることができる。
According to the present invention, since the first capacitive element is electrically connected between the gate and the source while the potential of the gate of the driving transistor is fixed to the reference potential in the compensation period, the voltage between the terminals of the first capacitive element is Can be made asymptotic to the threshold voltage of the driving transistor. Further, the data voltage is held between the terminals of the second capacitor element in the writing period. When the other terminal of the second capacitor element is connected to the gate of the driving transistor during the light emission period, the threshold voltage held in the first capacitor element and the data voltage held in the second capacitor element are added to form the gate of the driving transistor. • Applied between sources. As a result, the threshold voltage of the driving transistor can be compensated and the light emitting element can emit light with an accurate gradation.
さらに、前記書込期間は前記補償期間の一部の期間であり、前記データ電圧はデータ電
位と前記基準電位との電位差として与えられ、前記補償期間に前記接続点の電位を前記基
準電位に固定し、前記書込期間に前記第２容量素子の他方の端子に前記データ電位を供給
することが好ましい。この発明によれば、補償期間において、接続点の電位は基準電位に
固定されているので、第１容量素子に閾値電圧を書き込むと同時に、第２容量素子にデー
タ電位を書き込むことができる。これにより、補償期間と書込期間を排他的に設定する必
要がなくなり、補償期間を長くして閾値電圧を正確に補償することが可能となる。
Further, the writing period is a part of the compensation period, the data voltage is given as a potential difference between the data potential and the reference potential, and the potential at the connection point is fixed to the reference potential during the compensation period. Preferably, the data potential is supplied to the other terminal of the second capacitor element during the writing period. According to the present invention, since the potential at the connection point is fixed to the reference potential during the compensation period, the data potential can be written into the second capacitor element simultaneously with the threshold voltage being written into the first capacitor element. This eliminates the need to set the compensation period and the writing period exclusively, and makes it possible to extend the compensation period and accurately compensate the threshold voltage.
なお、本発明における発光素子の典型例は、ＯＬＥＤ素子であるが、電流（駆動電流）
に応じた輝度で発光する素子であればどのようなものであってもよく、例えば、無機発光
ダイオードなどの発光ダイオードが含まれる。
A typical example of the light emitting element in the present invention is an OLED element, but current (drive current)
Any element may be used as long as it emits light with a luminance corresponding to the above, and includes, for example, a light emitting diode such as an inorganic light emitting diode.
＜Ａ：電気光学装置の構成＞
図１は、本発明の実施形態に係る電気光学装置の構成を示すブロック図である。この電
気光学装置Ｄは、画像を表示するための手段として各種の電子機器に採用される装置であ
り、複数の画素回路Ｐが面状に配列された画素アレイ部１０と、各画素回路Ｐを駆動する
走査線駆動回路２２およびデータ線駆動回路２４と、電気光学装置Ｄで利用される各電圧
を生成する電圧生成回路２７とを有する。なお、図１においては走査線駆動回路２２とデ
ータ線駆動回路２４と電圧生成回路２７とが別個の回路として図示されているが、これら
の回路の一部または全部が単一の回路とされた構成も採用される。また、図１に図示され
たひとつの走査線駆動回路２２（あるいはデータ線駆動回路２４や電圧生成回路２７）が
複数のＩＣチップに区分された態様で電気光学装置Ｄに実装されてもよい。
<A: Configuration of electro-optical device>
FIG. 1 is a block diagram illustrating a configuration of an electro-optical device according to an embodiment of the invention. The electro-optical device D is a device that is employed in various electronic devices as a means for displaying an image. The electro-optical device D includes a
図１に示されるように、画素アレイ部１０には、Ｘ方向に延在するｍ本の制御線１２と
、Ｘ方向と直交するＹ方向に延在するｎ本のデータ線１４と、各データ線１４に対をなし
てＹ方向に延在するｎ本の給電線１７とが形成される（ｍおよびｎは自然数）。各画素回
路Ｐは、データ線１４と制御線１２との交差に対応する位置に配置される。したがって、
これらの画素回路Ｐは、縦ｍ行×横ｎ列のマトリクス状に配列する。
As shown in FIG. 1, the
These pixel circuits P are arranged in a matrix of vertical m rows × horizontal n columns.
走査線駆動回路２２は、複数の画素回路Ｐを水平走査期間ごとに行単位で選択するため
の回路である。一方、データ線駆動回路２４は、各水平走査期間で走査線駆動回路２２が
選択した１行分（ｎ個）の画素回路Ｐの各々に対応するデータ電位ＶD[1]ないしＶD[n]を
生成して各データ線１４に出力する。第ｉ行（ｉは１≦ｉ≦ｍを満たす整数）が選択され
る水平走査期間において第ｊ列目（ｊは１≦ｊ≦ｎを満たす整数）のデータ線１４に出力
されるデータ電位ＶD[j]は、第ｉ行の第ｊ列目に位置する画素回路Ｐに対して指定された
階調に対応する電位となる。
The scanning
電圧生成回路２７は、電源の高位側の電位（以下「電源電位」という）ＶELおよび低位
側の電位（以下「接地電位」という）Ｇndと、基準電位Ｖrefとを生成する。基準電位Ｖr
efは、総ての給電線１７に対して共通に出力されて各画素回路Ｐに給電される。
The
ef is output in common to all the
次に、図２を参照して、各画素回路Ｐの構成を説明する。同図においては、第ｉ行の第
ｊ列目に位置するひとつの画素回路Ｐのみが図示されているが、その他の画素回路Ｐも同
様の構成である。
Next, the configuration of each pixel circuit P will be described with reference to FIG. In the figure, only one pixel circuit P located in the i-th row and j-th column is shown, but the other pixel circuits P have the same configuration.
同図に示されるように、画素回路Ｐは、電源電位ＶELが供給される電源線と接地電位Ｇ
ndが供給される接地線との間に介挿された電気光学素子１１を含む。電気光学素子１１は
、これに供給される駆動電流Ｉelに応じた輝度に発光する電流駆動型の発光素子であり、
典型的には、有機ＥＬ材料からなる発光層を陽極と陰極との間に介在させたＯＬＥＤ素子
である。
As shown in the figure, the pixel circuit P includes a power supply line to which a power supply potential VEL is supplied and a ground potential G.
The electro-
Typically, it is an OLED element in which a light emitting layer made of an organic EL material is interposed between an anode and a cathode.
図２に示されるように、図１において便宜的に１本の配線として図示された制御線１２
は、実際には５本の配線（走査線１２１・第１制御線１２３・第２制御線１２５・第３制
御線１２７・発光制御線１２９）を含む。各配線には走査線駆動回路２２から所定の信号
が供給される。例えば、第ｉ行目の走査線１２１には、同行の画素回路Ｐを選択するため
の走査信号ＧWRT[i]が供給される。発光制御線１２９には、電気光学素子１１が実際に発
光する期間（後述する発光期間Ｔel）を規定する発光制御信号ＧEL[i]が供給される。ま
た、第１〜第３制御線１２３、１２５、または１２７には第１〜第３制御信号Ｇ１[i]、
Ｇ２[i]、またはＧ３[i]が供給される。さらに、なお、各信号の具体的な波形やこれに応
じた画素回路Ｐの動作については後述する。
As shown in FIG. 2, the
Actually includes five lines (scanning
G2 [i] or G3 [i] is supplied. Furthermore, the specific waveform of each signal and the operation of the pixel circuit P corresponding to this will be described later.
図２に示されるように、電源線から電気光学素子１１の陽極に至る経路にはｎチャネル
型の駆動トランジスタＭ１とｎチャネル型の発光制御トランジスタＭ２とが介挿される。
駆動トランジスタＭ１は、ゲートの電位ｎｇに応じた駆動電流Ｉelを生成するための手段
であり、そのドレインが電源線に接続されるとともにソースが発光制御トランジスタＭ２
のドレインに接続される。発光制御トランジスタＭ２は、そのソースが電気光学素子１１
の陽極に接続されるとともにゲートが発光制御線１２９に接続される。発光制御トランジ
スタＭ２は、駆動電流Ｉelが実際に電気光学素子１１に供給される期間を規定するととも
に後述するリセット期間において駆動トランジスタＭ１のゲート・ソース間電圧が閾値電
圧Ｖthを越えるようにソース電位ｎｓを設定するための手段である。したがって、発光制
御信号ＧEL[i]がローレベルを維持する期間においては発光制御トランジスタＭ２がオフ
状態となって電気光学素子１１に対する駆動電流Ｉelの供給が遮断される一方、発光制御
信号ＧEL[i]がハイレベルに遷移すると発光制御トランジスタＭ２がオン状態となって電
気光学素子１１に駆動電流Ｉelが供給される。
As shown in FIG. 2, an n-channel driving transistor M1 and an n-channel light emission control transistor M2 are interposed in a path from the power supply line to the anode of the electro-
The drive transistor M1 is a means for generating a drive current Iel corresponding to the gate potential ng, and its drain is connected to the power supply line and its source is the light emission control transistor M2.
Connected to the drain. The source of the light emission control transistor M2 is the electro-
And the gate is connected to the light
第１容量素子Ｃ１は、一方の端子Ｕ１１が駆動トランジスタＭ１のソースと電気的に接
続され、他方の端子Ｕ１２が接続点Ｚに電気的に接続される。第１容量素子Ｃ１は閾値電
圧Ｖthを保持する手段として機能する。また、第２容量素子Ｃ２の一方の端子Ｕ２１が接
続点Ｚに接続され、データ電位ＶD[j]に応じたデータ電圧を保持する手段として機能する
。
第２容量素子Ｃ２の他方の端子とデータ線１７との間にはトランジスタＭ６が介挿され
る。このトランジスタＭ６のゲートは走査線１２１に接続される。したがって、走査信号
ＧWRT[i]がハイレベルになると、データ電位ＶD[j]が第２容量素子Ｃ２の他方の端子Ｕ２
２に供給される。
電位線１４と駆動トランジスタＭ１のゲートとの間にはトランジスタＭ４が介挿される
。このトランジスタＭ４のゲートは第２制御線１２５に接続される。したがって、第２制
御信号Ｇ２[i]がハイレベルになると、基準電位Ｖrefが駆動トランジスタＭ１のゲートに
供給される。
駆動トランジスタＭ１のゲートと接続点Ｚとの間にはトランジスタＭ５が介挿される。
このトランジスタＭ５のゲートは第３制御線１２７に接続される。したがって、第３制御
信号Ｇ３[i]がハイレベルになると、接続点Ｚの電位が駆動トランジスタＭ１のゲート電
位に固定される。
駆動トランジスタＭ１のゲートと第２容量素子Ｃ２２の他方の端子Ｕ２２との間にはト
ランジスタＭ３が介挿される。このトランジスタＭ３のゲートは第１制御線１２３に接続
される。したがって、第１制御信号Ｇ１[i]がハイレベルになると、駆動トランジスタＭ
１のゲート電位が第２容量素子Ｃ２の他方の端子Ｕ２２の電位と一致する。
In the first capacitor C1, one terminal U11 is electrically connected to the source of the driving transistor M1, and the other terminal U12 is electrically connected to the connection point Z. The first capacitor element C1 functions as means for holding the threshold voltage Vth. Further, one terminal U21 of the second capacitive element C2 is connected to the connection point Z and functions as a means for holding a data voltage corresponding to the data potential VD [j].
A transistor M6 is interposed between the other terminal of the second capacitive element C2 and the
2 is supplied.
A transistor M4 is interposed between the
A transistor M5 is interposed between the gate of the driving transistor M1 and the connection point Z.
The gate of the transistor M5 is connected to the
A transistor M3 is interposed between the gate of the driving transistor M1 and the other terminal U22 of the second capacitive element C22. The gate of the transistor M3 is connected to the
The gate potential of 1 coincides with the potential of the other terminal U22 of the second capacitive element C2.
次に、図３を参照して、走査線駆動回路２２が生成する各信号の具体的な波形を説明す
る。図３に示されるように、走査信号ＧWRT[1]ないしＧWRT[m]は、水平走査期間（１Ｈ）
ごとに順番にハイレベルとなる。すなわち、走査信号ＧWRT[i]は、垂直走査期間（１Ｖ）
のうち第ｉ番目の水平走査期間の一部においてハイレベルを維持するとともにそれ以外の
期間においてローレベルを維持する。走査信号ＧWRT[i]のハイレベルへの移行は第ｉ行の
各画素回路Ｐの選択を意味する。以下では走査信号ＧWRT[1]ないしＧWRT[m]の各々がハイ
レベルとなる期間を「書込期間ＰWRT」と表記する。
Next, specific waveforms of signals generated by the scanning
Each becomes high level in turn. That is, the scanning signal GWRT [i] has a vertical scanning period (1 V).
Among these, the high level is maintained during a part of the i-th horizontal scanning period, and the low level is maintained during other periods. The transition of the scanning signal GWRT [i] to the high level means selection of each pixel circuit P in the i-th row. Hereinafter, a period during which each of the scanning signals GWRT [1] to GWRT [m] is at a high level is referred to as a “writing period PWRT”.
発光制御信号ＧEL[i]は、水平走査期間１Ｈが開始する時刻ｔ０から時刻ｔ１までの期
間（以下、リセット期間Ｔresと称する）と、時刻ｔ７から次のフィールドにおける時刻
水平走査期間が開始される時刻までの発光期間Ｔelでハイレベルとなる。
また、第１制御信号Ｇ１[i]は、時刻ｔ０から時刻ｔ６までの期間においてローレベル
となり、それ以外の期間でハイレベルになる。第１制御信号Ｇ１[i]がハイレベルになる
と、トランジスタＭ３がオン状態に遷移する。
また、第２制御信号Ｇ２[i]は、時刻ｔ０から時刻ｔ４までの期間においてハイレベル
となり、それ以外の期間でローレベルになる。第２制御信号Ｇ２[i]がハイレベルになる
と、トランジスタＭ４がオン状態に遷移する。
さらに、第３制御信号Ｇ３[i]は、時刻ｔ０から時刻ｔ５までの期間においてハイレベ
ルとなり、それ以外の期間でローレベルになる。第３制御信号Ｇ３[i]がハイレベルにな
ると、トランジスタＭ５がオン状態に遷移する。
以下の説明において、リセット期間Ｔresが終了した時刻ｔ０から時刻ｔ６までの期間
を補償期間Ｔvthと称する。
The light emission control signal GEL [i] starts from the time t0 to the time t1 when the
The first control signal G1 [i] is at a low level during the period from time t0 to time t6, and is at a high level during other periods. When the first control signal G1 [i] becomes high level, the transistor M3 is turned on.
The second control signal G2 [i] is at a high level during the period from time t0 to time t4, and is at a low level during other periods. When the second control signal G2 [i] becomes high level, the transistor M4 is turned on.
Further, the third control signal G3 [i] is at a high level during a period from time t0 to time t5, and is at a low level during other periods. When the third control signal G3 [i] becomes a high level, the transistor M5 is turned on.
In the following description, a period from time t0 to time t6 when the reset period Tres ends is referred to as a compensation period Tvth.
＜Ｂ：電気光学装置の動作＞
次に、図４ないし図７を参照しながら画素回路Ｐの具体的な動作を説明する。以下では
、第ｉ行に属する第ｊ列目の画素回路Ｐの動作を、リセット期間Ｔres、補償期間Ｔvth、
および発光期間Ｔelに大別して説明する。
<B: Operation of the electro-optical device>
Next, a specific operation of the pixel circuit P will be described with reference to FIGS. In the following, the operation of the pixel circuit P in the j-th column belonging to the i-th row is represented by a reset period Tres, a compensation period Tvth,
The light emission period Tel will be broadly described.
リセット期間Ｔresにおいては、図３に示されるように、走査信号ＧWRT[i]および第１
制御信号Ｇ１[i]がローレベルになる一方、第２制御信号Ｇ２[i]、第３制御信号Ｇ３[i]
、および発光制御信号Ｇel[i]がハイレベルになる。したがって、図４に示されるように
発光制御トランジスタＭ２、トランジスタＭ４およびＭ５はオン状態となる一方、トラン
ジスタＭ３およびＭ６はオフ状態となる。
このとき、駆動トランジスタＭ１のゲート電位ｎｇは基準電位Ｖrefにバイアスされる
ので、発光制御トランジスタＭ２を介して駆動電流Ｉelが流れる。つまり、駆動トランジ
スタＭ１はオン状態となり、ゲート・ソース間電圧が閾値電圧Ｖthを超える。換言すれば
、リセット期間Ｔresにおいて、発光制御トランジスタＭ２は、ゲート・ソース間電圧が
閾値電圧Ｖthを超えるように駆動トランジスタＭ１のソース電位ｎｓを設定する手段とし
て機能する。
In the reset period Tres, as shown in FIG. 3, the scanning signal GWRT [i] and the first signal
While the control signal G1 [i] goes low, the second control signal G2 [i] and the third control signal G3 [i]
, And the light emission control signal Gel [i] becomes high level. Therefore, as shown in FIG. 4, the light emission control transistor M2 and the transistors M4 and M5 are turned on, while the transistors M3 and M6 are turned off.
At this time, since the gate potential ng of the drive transistor M1 is biased to the reference potential Vref, the drive current Iel flows through the light emission control transistor M2. That is, the drive transistor M1 is turned on, and the gate-source voltage exceeds the threshold voltage Vth. In other words, in the reset period Tres, the light emission control transistor M2 functions as means for setting the source potential ns of the drive transistor M1 so that the gate-source voltage exceeds the threshold voltage Vth.
この例の補償期間Ｔvthは、書込期間Ｔwrtを含む。時刻ｔ０において補償期間Ｔvthが
開始すると、図３に示されるように、発光制御信号Ｇel[i]がハイレベルからローレベル
に遷移し、走査信号ＧWRT[i]および第１制御信号Ｇ１[i]がローレベルを維持し、第２制
御信号Ｇ２[i]および第３制御信号Ｇ３[i]がハイレベルを維持する。したがって、図５に
示されるようにトランジスタＭ４およびＭ５はオン状態となる一方、発光制御トランジス
タＭ２、トランジスタＭ３およびＭ６はオフ状態となる。
この状態において、駆動トランジスタＭ１を介して電流が第１容量素子Ｃ１の一方の端
子Ｕ１１に流れ込む。これにより、ソース電位ｎｓはＶref−Ｖthに向けて漸近していく
。
次に、書込期間Ｔwrtにおいては、図３に示されるように走査信号ＧWRT[i]がローレベ
ルからハイレベルに遷移し、発光制御信号Ｇel[i]および第１制御信号Ｇ１[i]がローレベ
ルを維持し、第２制御信号Ｇ２[i]および第３制御信号Ｇ３[i]がハイレベルを維持する。
したがって、図６に示されるようにトランジスタＭ４〜Ｍ６はオン状態となる一方、トラ
ンジスタＭ２およびＭ３はオフ状態となる。
このとき、トランジスタＭ６がオン状態となってデータ線１４と第２容量素子Ｃ２の他
方の端子Ｕ２２が接続され、データ電位ＶD[j]が第２容量素子Ｃ２に供給される。この結
果、第２容量素子Ｃ２の両端にはデータ電位ＶD[j]と基準電位Ｖrefの電位差がデータ電
圧として印加される。
The compensation period Tvth in this example includes a writing period Twrt. When the compensation period Tvth starts at time t0, as shown in FIG. 3, the light emission control signal Gel [i] transitions from the high level to the low level, and the scanning signal GWRT [i] and the first control signal G1 [i]. Maintains the low level, and the second control signal G2 [i] and the third control signal G3 [i] maintain the high level. Therefore, as shown in FIG. 5, the transistors M4 and M5 are turned on, while the light emission control transistor M2, the transistors M3 and M6 are turned off.
In this state, a current flows into one terminal U11 of the first capacitive element C1 via the driving transistor M1. As a result, the source potential ns gradually approaches Vref−Vth.
Next, in the writing period Twrt, as shown in FIG. 3, the scanning signal GWRT [i] changes from the low level to the high level, and the light emission control signal Gel [i] and the first control signal G1 [i] are changed. The low level is maintained, and the second control signal G2 [i] and the third control signal G3 [i] are maintained at the high level.
Therefore, as shown in FIG. 6, transistors M4 to M6 are turned on, while transistors M2 and M3 are turned off.
At this time, the transistor M6 is turned on, the
なお、書込期間Ｔwrtにおいて接続点Ｚの電位は基準電位Ｖrefに固定されている。した
がって、書込期間Ｔwrtにおいても第１容量素子Ｃ１に電流が流れ込み、駆動トランジス
タＭ１のソース電位ｎｓは「Ｖref−Ｖth」へ漸近していく。つまり、本実施形態では、
データ電位ＶD[j]の書込動作と閾値電圧Ｖthの補償動作が同時に実行される。この結果、
補償動作に長時間を割り当てることができるので、第１容量素子Ｃ１に閾値電圧Ｖthを高
い精度で記憶することが可能となる。
Note that the potential at the connection point Z is fixed to the reference potential Vref in the writing period Twrt. Therefore, even in the write period Twrt, a current flows into the first capacitor element C1, and the source potential ns of the drive transistor M1 gradually approaches “Vref−Vth”. That is, in this embodiment,
The data potential VD [j] write operation and the threshold voltage Vth compensation operation are performed simultaneously. As a result,
Since a long time can be assigned to the compensation operation, the threshold voltage Vth can be stored in the first capacitor element C1 with high accuracy.
次に、時刻ｔ４に至ると第２制御信号Ｇ２[i]がハイレベルからローベルに遷移する。
すると、図７に示すようにトランジスタＭ４はオフ状態となる。このとき、第１容量素子
Ｃ１には閾値電圧Ｖthと略等しい電圧が保持されている。したがって、駆動トランジスタ
Ｍ１のゲート・ソース間電圧は略閾値電圧Ｖthと等しくなり、駆動トランジスタＭ１の電
流は殆ど流れず、ソース電位ｎｓはほぼ一定となる。
Next, at time t4, the second control signal G2 [i] transitions from a high level to a low level.
Then, as shown in FIG. 7, the transistor M4 is turned off. At this time, a voltage substantially equal to the threshold voltage Vth is held in the first capacitor element C1. Therefore, the gate-source voltage of the drive transistor M1 is substantially equal to the threshold voltage Vth, the current of the drive transistor M1 hardly flows, and the source potential ns is substantially constant.
次に、時刻ｔ５に至ると第２制御信号Ｇ３[i]がハイレベルからローベルに遷移する。
すると、トランジスタＭ５がオフ状態となる。このとき、駆動トランジスタＭ１のゲート
はフローティング状態となるがゲートの寄生容量によってゲート電位ｎｇはほぼ基準電位
Ｖrefに維持される。この状態においても、駆動トランジスタＭ１のゲート・ソース間電
圧は閾値電圧Ｖthとほぼ等しくなり、駆動トランジスタＭ１の電流は殆ど流れず、ソース
電位ｎｓはほぼ一定となる。
Next, at time t5, the second control signal G3 [i] transitions from a high level to a low level.
Then, the transistor M5 is turned off. At this time, the gate of the driving transistor M1 is in a floating state, but the gate potential ng is substantially maintained at the reference potential Vref due to the parasitic capacitance of the gate. Even in this state, the gate-source voltage of the drive transistor M1 is substantially equal to the threshold voltage Vth, the current of the drive transistor M1 hardly flows, and the source potential ns is substantially constant.
次に、時刻ｔ６に至ると、第１制御信号Ｇ１[i]がローレベルからハイレベルに遷移す
る。すると、図８のようにトランジスタＭ３がオン状態となる。このとき、駆動トランジ
スタＭ１のゲート・ソース間には、第１容量素子Ｃ１に保持された閾値電圧Ｖthと第２容
量素子Ｃ２に保持されたデータ電圧（ＶD[j]−Ｖref）の和が印加される。より具体的に
は、図３に示されるように、ゲート電位ｎｇが基準電位Ｖrefからデータ電圧ΔＶ（＝ＶD
[j]−Ｖref）だけ上昇する。これにより、駆動トランジスタＭ１がオン状態となるから、
電流が第１容量素子Ｃ１の一方の端子Ｕ１１に流れ込み、ソース電位ｎｓが電源電位ＶEL
に向けて上昇していく。この過程で第１容量素子Ｃ１と第２容量素子Ｃ２はカップリング
容量として作用するから、ソース電位ｎｓとゲート電位ｎｇの電位差（ＶD[j]−Ｖref＋
Ｖth）を維持したままゲート電位ｎｇが上昇していく。
Next, at time t6, the first control signal G1 [i] transitions from a low level to a high level. Then, the transistor M3 is turned on as shown in FIG. At this time, the sum of the threshold voltage Vth held in the first capacitor C1 and the data voltage (VD [j] −Vref) held in the second capacitor C2 is applied between the gate and source of the drive transistor M1. Is done. More specifically, as shown in FIG. 3, the gate potential ng is changed from the reference potential Vref to the data voltage ΔV (= VD
[j] −Vref). As a result, the driving transistor M1 is turned on.
The current flows into one terminal U11 of the first capacitor element C1, and the source potential ns is the power supply potential VEL.
It will rise towards. In this process, the first capacitor element C1 and the second capacitor element C2 function as a coupling capacitor, so that the potential difference between the source potential ns and the gate potential ng (VD [j] −Vref +
While maintaining (Vth), the gate potential ng rises.
次に、発光期間Ｔelでは、図３に示されるよう発光制御信号ＧEL[i]がローレベルから
ハイレベルに遷移するとともに、第１制御信号Ｇ１[i]がハイレベルを維持する一方、走
査信号ＧWRT[i]、第２制御信号Ｇ２[i]、および第３制御信号Ｇ３[i]がローレベルを維持
する。このため、発光制御トランジスタＭ２およびトランジスタＭ３がオン状態となり、
トランジスタＭ４〜Ｍ６がオフ状態となる。発光期間Ｔelにおいて、駆動トランジスタＭ
１のゲート・ソース間電圧は一定に保たれるので、駆動トランジスタＭ１は電流源として
機能する。
いま、駆動トランジスタＭ１が飽和領域で動作する場合を想定すると、駆動電流Ｉelは
以下の式(１)によって表現される。ただし、「β」は駆動トランジスタＭ１の利得係数で
あり、「Ｖgs」は駆動トランジスタＭ１のゲート−ソース間の電圧である。
Ｉel＝（β／２）（Ｖgs−Ｖth）２
＝（β／２）（ＶD[j]−Ｖref）２ ……(１)
つまり、発光素子１１に供給される駆動電流Ｉelは、データ電位ＶD[j]と基準電位Ｖre
fとの差分値のみによって決定され、駆動トランジスタＭ１の閾値電圧Ｖthには依存しな
い。したがって、画素回路Ｐごとの閾値電圧Ｖthのバラツキに起因した輝度のムラが抑制
される。
Next, in the light emission period Tel, as shown in FIG. 3, the light emission control signal GEL [i] transitions from the low level to the high level, and the first control signal G1 [i] maintains the high level, while the scanning signal GWRT [i], the second control signal G2 [i], and the third control signal G3 [i] maintain the low level. For this reason, the light emission control transistor M2 and the transistor M3 are turned on,
The transistors M4 to M6 are turned off. In the light emission period Tel, the driving transistor M
Since the gate-source voltage of 1 is kept constant, the driving transistor M1 functions as a current source.
Assuming that the driving transistor M1 operates in the saturation region, the driving current Iel is expressed by the following equation (1). However, “β” is a gain coefficient of the driving transistor M1, and “Vgs” is a gate-source voltage of the driving transistor M1.
Iel = (β / 2) (Vgs−Vth) 2
= (Β / 2) (VD [j] −Vref) 2 (1)
That is, the drive current Iel supplied to the
It is determined only by the difference value from f and does not depend on the threshold voltage Vth of the driving transistor M1. Therefore, uneven brightness due to variations in threshold voltage Vth for each pixel circuit P is suppressed.
＜Ｃ：変形例＞
以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば
以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
<C: Modification>
Various modifications can be made to each of the above embodiments. An example of a specific modification is as follows. In addition, you may combine each following aspect suitably.
（１）変形例１
以上の実施形態においては、電位線１７を介して基準電位Ｖrefを各画素回路Ｐに供給
したが、基準電位Ｖrefの替わりに電源電位ＶELを用いてもよい。この場合には、図１０
に示すように電源線と駆動トランジスタＭ１のゲートとの間にトランジスタＭ４を設けれ
ばよい。この場合、駆動トランジスタＭ１のゲート電位ｎｇは、図１１に示すように時刻
ｔ０から時刻ｔ６までの期間に電源電位ＶELとなり、時刻ｔ６に至ると電源電位Ｖrefか
らデータ電圧ΔＶ（＝ＶD[j]−Ｖref）だけ上昇する。
このように基準電位Ｖrefとして電源電位ＶELを用いることにより、図１に示す電位線
１７を省略することができる。この結果、不良率を低減すことができ、しかも画素回路Ｐ
のピッチを狭くして高精細な表示が可能となる。
(1)
In the above embodiment, the reference potential Vref is supplied to each pixel circuit P via the
The transistor M4 may be provided between the power supply line and the gate of the driving transistor M1 as shown in FIG. In this case, the gate potential ng of the drive transistor M1 becomes the power supply potential VEL during the period from time t0 to time t6 as shown in FIG. 11, and from time t6, the data voltage ΔV (= VD [j] -Vref).
By using the power supply potential VEL as the reference potential Vref in this way, the
By narrowing the pitch, high-definition display becomes possible.
（２）変形例２
上述した実施形態および変形例において、駆動トランジスタＭ１のソースに抵抗を接続
しても良い。図１２に変形例２に係る画素回路Ｐの回路図を示し、図１３にそのタイミン
グチャートを示す。図１２に示すように駆動トランジスタＭ１のソースと接地電位Ｇｎｄ
との間にトランジスタＭ７と抵抗１２が直列に接続されている。トランジスタＭ７のゲー
トは第２制御線１２５に接続されているから、トランジスタＭ７は、図１３に示す時刻ｔ
０から時刻ｔ４までの期間においてオン状態となる。これにより、抵抗１２が負荷抵抗と
して機能するため、駆動トランジスタＭ１は当該期間において抵抗負荷のソースフォロア
として動作する。したがって、駆動トランジスタＭ１のソース電位ｎｓを安定させること
ができる。
一般にソースフォロアの入力出力の関係は、式（２）で与えられる。
Ｖout＝Ｖin−（Ｖth＋α１）……（２）
ここで、Ｖinは入力電圧、Ｖoutは出力電圧、α１はトランジスタの増幅率βおよび負
荷抵抗Ｒ、およびＶinとＶthの差によって定まるが、負荷抵抗Ｒが大きい場合は無視でき
る。よって、時刻ｔ０から時刻ｔ４の期間において、第１容量素子Ｃ１に電流が流れ込み
、ソース電位ｎｓがｎｓ＝ＶEL−（Ｖth＋α１）になるまで上昇する。
(2)
In the embodiment and the modification described above, a resistor may be connected to the source of the drive transistor M1. FIG. 12 shows a circuit diagram of a pixel circuit P according to the modified example 2, and FIG. 13 shows a timing chart thereof. As shown in FIG. 12, the source of the drive transistor M1 and the ground potential Gnd
A transistor M7 and a
During the period from 0 to time t4, it is in the on state. Accordingly, since the
In general, the relationship between the input and output of the source follower is given by equation (2).
Vout = Vin− (Vth + α1) (2)
Here, Vin is the input voltage, Vout is the output voltage, α1 is determined by the transistor amplification factor β and the load resistance R, and the difference between Vin and Vth, but can be ignored if the load resistance R is large. Therefore, in the period from time t0 to time t4, current flows into the first capacitor element C1, and rises until the source potential ns becomes ns = VEL− (Vth + α1).
（３）変形例３
上述した実施形態および変形例において、駆動トランジスタＭ１のソースに電流負荷を
接続してもよい。図１４に変形例３に係る表示装置Ｄのブロック図を示す。この図に示さ
れるようにＹ方向には各データ線１４と対になる電流線１８が設けられている。各電流線
１８には基準電流源２８より基準電流Ｉrefが供給される。
図１５に画素回路Ｐの構成を示し、図１６にそのタイミングチャートを示す。画素回路
Ｐにおいて、駆動トランジスタＭ１と電流線１８との間にはトランジスタＭ８が介挿され
ている。トランジスタＭ８のゲートは第２制御線１２５に接続されており、トランジスタ
Ｍ８は、図１６に示す時刻ｔ０から時刻ｔ４までの期間においてオン状態となる。これに
より、基準電流源２８が負荷として機能するため、駆動トランジスタＭ１は当該期間にお
いて電流負荷のソースフォロアとして動作する。したがって、駆動トランジスタＭ１のソ
ース電位ｎｓを安定させることができる。
一般に電流源を負荷とするソースフォロアの入力出力の関係は、式（３）で与えられる
。
Ｖout＝Ｖin−（Ｖth＋α２）……（３）
ここで、α２はトランジスタの増幅率βおよび負荷電流で定まる一定値である。時刻ｔ
０から時刻ｔ４の期間において、第１容量素子Ｃ１に電流が流れ込み、ソース電位ｎｓが
ｎｓ＝ＶEL−（Ｖth＋α２）になるまで上昇する。これにより、閾値電圧の補償を安定し
て実行することができる。
(3)
In the embodiment and the modification described above, a current load may be connected to the source of the driving transistor M1. FIG. 14 is a block diagram of a display device D according to the third modification. As shown in this figure, a
FIG. 15 shows a configuration of the pixel circuit P, and FIG. 16 shows a timing chart thereof. In the pixel circuit P, a transistor M8 is interposed between the drive transistor M1 and the
In general, the relationship between the input and output of a source follower with a current source as a load is given by equation (3).
Vout = Vin− (Vth + α2) (3)
Here, α2 is a constant value determined by the amplification factor β of the transistor and the load current. Time t
In a period from 0 to time t4, a current flows into the first capacitor element C1, and the source potential ns rises until ns = VEL− (Vth + α2). Thereby, the compensation of the threshold voltage can be stably executed.
（４）変形例４
上述した実施形態の画素回路Ｐの替わりに図１７に示す画素回路Ｐを採用してもよい。
この画素回路Ｐは、第１に、トランジスタＭ４のみを介して接続点Ｚに基準電位Ｖrefを
供給する点で、トランジスタＭ４およびＭ５を介して接続点Ｚに基準電位Ｖrefを供給す
る図２に示す画素回路Ｐと相違する。第２に、トランジスタＭ４およびＭ５を介して駆動
トランジスタＭ１のゲートに基準電位Ｖrefを供給する点で、トランジスタＭ４のみを介
して接続点Ｚに基準電位Ｖrefを供給する図２に示す画素回路Ｐと相違する。但し、駆動
トランジスタＭ１のソース電位ｎｓおよびゲート電位ｎｇの波形は、図３に示す実施形態
の波形と同じになる。したがって、図１７に示す画素回路Ｐを採用しても閾値電圧Ｖthを
正確に補償することができる。
(4)
A pixel circuit P shown in FIG. 17 may be employed instead of the pixel circuit P of the above-described embodiment.
This pixel circuit P firstly supplies the reference potential Vref to the connection point Z via only the transistor M4, and supplies the reference potential Vref to the connection point Z via the transistors M4 and M5 as shown in FIG. This is different from the pixel circuit P. Secondly, the reference potential Vref is supplied to the gate of the driving transistor M1 through the transistors M4 and M5, and the reference potential Vref is supplied to the connection point Z through only the transistor M4. Is different. However, the waveforms of the source potential ns and the gate potential ng of the drive transistor M1 are the same as those of the embodiment shown in FIG. Therefore, the threshold voltage Vth can be accurately compensated even when the pixel circuit P shown in FIG. 17 is employed.
（５）変形例５
画素回路Ｐを構成する各トランジスタの導電型は適宜に変更される。例えば、図２に示
す各トランジスタＭ１〜Ｍ７はｎチャネル型で構成したが、これらを図１８に示すように
ｐチャネル型で構成してもよい。この場合、走査信号ＧWRT[i]、発光制御信号ＧEL[i]、
および第１〜第３制御信号Ｇ１[i]〜Ｇ３[i]として、図３に示す各波形を反転したものを
用いればよい。なお、ＯＬＥＤ素子は発光素子１１の一例に過ぎない。例えば、ＯＬＥＤ
素子に代えて、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子といった様々な発光
素子を採用することができる。
(5) Modification 5
The conductivity type of each transistor constituting the pixel circuit P is appropriately changed. For example, each of the transistors M1 to M7 illustrated in FIG. 2 is configured as an n-channel type, but may be configured as a p-channel type as illustrated in FIG. In this case, the scanning signal GWRT [i], the light emission control signal GEL [i],
As the first to third control signals G1 [i] to G3 [i], those obtained by inverting the waveforms shown in FIG. 3 may be used. The OLED element is merely an example of the
Instead of the elements, various light emitting elements such as inorganic EL elements and LED (Light Emitting Diode) elements can be employed.
＜Ｄ：応用例＞
次に、本発明に係る電気光学装置Ｄを利用した電子機器について説明する。図１９は、
以上に説明した何れかの形態に係る電気光学装置Ｄを表示装置として採用したモバイル型
のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００
は、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には
、電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置
Ｄは電気光学素子１１にＯＬＥＤ素子を使用しているので、視野角が広く見易い画面を表
示できる。
<D: Application example>
Next, an electronic apparatus using the electro-optical device D according to the present invention will be described. FIG.
FIG. 11 is a perspective view illustrating a configuration of a mobile personal computer that employs the electro-optical device D according to any one of the embodiments described above as a display device.
Includes an electro-optical device D as a display device and a
図２０に、実施形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。携帯電
話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに
表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作することに
よって、電気光学装置Ｄに表示される画面がスクロールされる。
FIG. 20 shows a configuration of a mobile phone to which the electro-optical device D according to the embodiment is applied. A
図２１に、実施形態に係る電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal
Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４０
０１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備える。
電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気
光学装置Ｄに表示される。
FIG. 21 shows a portable information terminal (PDA: Personal) to which the electro-optical device D according to the embodiment is applied.
Digital Assistants). The information
01, a
When the
なお、本発明に係る電気光学装置が適用される電子機器としては、図１９から図２１に
示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション
装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーショ
ン、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパ
ネルを備えた機器等などが挙げられる。
The electronic apparatus to which the electro-optical device according to the present invention is applied includes, in addition to those shown in FIGS. 19 to 21, a digital still camera, a television, a video camera, a car navigation device, a pager, an electronic notebook, electronic paper, Examples include calculators, word processors, workstations, videophones, POS terminals, printers, scanners, copiers, video players, devices equipped with touch panels, and the like.
Ｄ……電気光学装置、Ｐ……画素回路、１０……画素アレイ部、１１……発光素子、１２
１……走査線、１２３……第１制御線、１２５……第２制御線、１２７……第３制御線、
１２９……発光制御線、１４……データ線、１７……電位線、２２……走査線駆動回路、
２４……データ線駆動回路、２７……電圧生成回路、Ｍ１……駆動トランジスタ、Ｍ２…
…発光制御トランジスタ、Ｍ３〜Ｍ７……トランジスタ、ＧWRT[i]……走査信号、Ｇ１[i
]〜Ｇ３[i]……第１〜第３制御信号、ＧEL[i]……発光制御信号、Ｔres……リセット期間
、Ｔvth……補償期間、Ｔwrt……書込期間、Ｔel……発光期間。
D: Electro-optical device, P: Pixel circuit, 10: Pixel array unit, 11: Light emitting element, 12
DESCRIPTION OF
129: Light emission control line, 14: Data line, 17 ... Potential line, 22 ... Scanning line drive circuit,
24... Data line drive circuit, 27... Voltage generation circuit, M1... Drive transistor, M2.
... light emission control transistors, M3 to M7 ... transistors, GWRT [i] ... scan signals, G1 [i
] To G3 [i] ... 1st to 3rd control signal, GEL [i] ... light emission control signal, Tres ... reset period, Tvth ... compensation period, Twrt ... writing period, Tel ... light emission period .
Claims (13)
ゲート・ソース間電圧に応じた前記駆動電流を前記発光素子に供給する駆動トランジス
タと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第１容量素子と、
一方の端子が前記接続点に電気的に接続される第２容量素子と、
リセット期間において、前記駆動トランジスタのゲートに基準電位を供給すると共に、
前記駆動トランジスタのゲート・ソース間電圧が閾値電圧を越えるように前記駆動トラン
ジスタのソースの電位を設定する第１手段と、
前記リセット期間の後の補償期間において、前記駆動トランジスタのゲートと前記接続
点を電気的に接続して前記第１容量素子の端子間の電圧を前記駆動トランジスタの閾値電
圧に漸近させる第２手段と、
書込期間において、前記第２容量素子の端子間に表示すべき階調に応じたデータ電圧を
印加する第３手段と、
発光期間において前記第２容量素子の他方の端子を前記駆動トランジスタのゲートに接
続して、前記駆動トランジスタのソースから出力される前記駆動電流を前記発光素子に供
給する第４手段と、
を備えることを特徴とする画素回路。 A light emitting element that emits light at a luminance corresponding to the drive current;
A drive transistor for supplying the light-emitting element with the drive current according to a gate-source voltage;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A second capacitive element having one terminal electrically connected to the connection point;
In the reset period, a reference potential is supplied to the gate of the driving transistor, and
First means for setting a source potential of the driving transistor so that a gate-source voltage of the driving transistor exceeds a threshold voltage;
A second means for electrically connecting the gate of the driving transistor and the connection point to make the voltage between the terminals of the first capacitive element asymptotic to the threshold voltage of the driving transistor in a compensation period after the reset period; ,
A third means for applying a data voltage corresponding to a gradation to be displayed between the terminals of the second capacitive element in the writing period;
A fourth means for connecting the other terminal of the second capacitive element to the gate of the drive transistor in a light emission period and supplying the drive current output from the source of the drive transistor to the light emitting element;
A pixel circuit comprising:
となる第１スイッチング素子を備え
前記第４手段は、前記駆動トランジスタのソースと前記発光素子との間に設けられ、前
記発光素子を発光させる発光期間においてオン状態となる発光制御トランジスタを備え、
前記第１スイッチング素子として前記発光制御トランジスタを用いることを特徴とする
請求項１に記載の画素回路。 The first means includes a first switching element that is turned on in the reset period and turned off in the compensation period, and the fourth means is provided between the source of the driving transistor and the light emitting element, A light emission control transistor that is turned on in a light emission period for causing the light emitting element to emit light;
The pixel circuit according to claim 1, wherein the light emission control transistor is used as the first switching element.
間に設けられ、前記補償期間においてオン状態となる第２スイッチング素子と、前記駆動
トランジスタのゲートと前記接続点との間に設けられ前記補償期間においてオン状態とな
る第３スイッチング素子とを備えることを特徴とする請求項１または２に記載の画素回路
。 The second means is provided between a potential line for supplying the reference potential and the gate of the drive transistor, and is turned on during the compensation period; the gate of the drive transistor and the connection point 3. The pixel circuit according to claim 1, further comprising: a third switching element provided between the first switching element and the third switching element that is turned on during the compensation period.
補償期間においてオン状態となる第４スイッチング素子と、前記駆動トランジスタのゲー
トと前記接続点との間に設けられ前記補償期間においてオン状態となる第５スイッチング
素子とを備えることを特徴とする請求項１または２に記載の画素回路。 The second means is provided between a potential line that supplies the reference potential and the connection point, and includes a fourth switching element that is turned on during the compensation period, a gate of the drive transistor, and the connection point. The pixel circuit according to claim 1, further comprising: a fifth switching element that is provided therebetween and is turned on during the compensation period.
の間に、直列に接続した第６スイッチング素子と抵抗とを備え、前記第６スイッチング素
子は、前記補償期間においてオン状態となることを特徴とする請求項１乃至４のうちいず
れか１項に記載の画素回路。 The second means further includes a sixth switching element and a resistor connected in series between a source of the driving transistor and a wiring for supplying a predetermined potential, and the sixth switching element is connected in the compensation period. The pixel circuit according to claim 1, wherein the pixel circuit is turned on.
との間に設けられ、前記補償期間においてオン状態となる第７スイッチング素子を備える
ことを特徴とする請求項１乃至４のうちいずれか１項に記載の画素回路。 2. The second means further includes a seventh switching element that is provided between a source of the driving transistor and a current line that supplies a predetermined current, and is turned on during the compensation period. 5. The pixel circuit according to any one of items 4 to 4.
前記データ電圧は前記基準電位とデータ線を介して供給されるデータ電位との電位差と
して与えら、
前記第３手段は、前記データ線と前記第２容量素子の他方の端子との間に設けられ、前
記書込期間にオン状態となる第８スイッチング素子を備える、
ことを特徴とする請求項１乃至６のうちいずれか１項に記載の画素回路。 The writing period is a part of the compensation period;
The data voltage is given as a potential difference between the reference potential and a data potential supplied via a data line.
The third means includes an eighth switching element that is provided between the data line and the other terminal of the second capacitor element and is turned on during the writing period.
The pixel circuit according to claim 1, wherein the pixel circuit is a pixel circuit.
位としたことを特徴とする請求項１乃至７のうちいずれか１項に記載の画素回路。 8. The pixel circuit according to claim 1, wherein a power supply potential is supplied to a drain of the driving transistor, and the reference potential is set as the power supply potential. 9.
各々にデータ電位が供給される複数のデータ線と、
前記複数の走査線と前記複数のデータ線の交差に対応して設けられた複数の画素回路と
、
前記複数の画素回路の各々に電源電位を供給する電源線と、
前記複数の画素回路の各々に基準電位を供給する電位線とを備え、
前記複数の画素回路の各々は、
駆動電流に応じた輝度で発光する発光素子と、
前記電源電位が供給され、前記発光素子にゲート・ソース間電圧に応じた前記駆動電流
を出力する駆動トランジスタと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第１容量素子と、
一方の端子が前記接続点に電気的に接続される第２容量素子と、
リセット期間において、前記駆動トランジスタのゲートに前記基準電位を供給すると共
に、前記駆動トランジスタのゲート・ソース間電圧が閾値電圧を越えるように前記駆動ト
ランジスタのソースの電位を設定する第１手段と、
前記リセット期間の後の補償期間において、前記駆動トランジスタのゲートと前記接続
点を電気的に接続して前記第１容量素子の端子間の電圧を前記駆動トランジスタの閾値電
圧に漸近させる第２手段と、
書込期間において、前記第２容量素子の他方の端子に前記データ電位を供給する第３手
段と、
発光期間において前記第２容量素子の他方の端子を前記駆動トランジスタのゲートに接
続して、前記駆動トランジスタのソースから出力される前記駆動電流を前記発光素子に供
給する第４手段とを備える、
ことを特徴とする表示装置。 A plurality of scan lines;
A plurality of data lines each supplied with a data potential;
A plurality of pixel circuits provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines;
A power supply line for supplying a power supply potential to each of the plurality of pixel circuits;
A potential line for supplying a reference potential to each of the plurality of pixel circuits,
Each of the plurality of pixel circuits is
A light emitting element that emits light at a luminance corresponding to the drive current;
A driving transistor which is supplied with the power supply potential and outputs the driving current according to a gate-source voltage to the light emitting element;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A second capacitive element having one terminal electrically connected to the connection point;
A first means for supplying the reference potential to the gate of the drive transistor in a reset period and setting the source potential of the drive transistor so that a gate-source voltage of the drive transistor exceeds a threshold voltage;
A second means for electrically connecting the gate of the driving transistor and the connection point to make the voltage between the terminals of the first capacitive element asymptotic to the threshold voltage of the driving transistor in a compensation period after the reset period; ,
A third means for supplying the data potential to the other terminal of the second capacitive element in a writing period;
A fourth means for supplying the driving current output from the source of the driving transistor to the light emitting element by connecting the other terminal of the second capacitive element to the gate of the driving transistor in the light emission period;
A display device characterized by that.
各々にデータ電位が供給される複数のデータ線と、
前記複数の走査線と前記複数のデータ線の交差に対応して設けられた複数の画素回路と
、
前記複数の画素回路の各々に電源電位を供給する電源線とを備え、
前記複数の画素回路の各々は、
駆動電流に応じた輝度で発光する発光素子と、
前記電源電位が供給され、前記発光素子にゲート・ソース間電圧に応じた前記駆動電流
を出力する駆動トランジスタと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第１容量素子と、
一方の端子が前記接続点に電気的に接続される第２容量素子と、
リセット期間において、前記駆動トランジスタのゲートに前記電源電位を供給すると共
に、前記駆動トランジスタのゲート・ソース間電圧が閾値電圧を越えるように前記駆動ト
ランジスタのソースの電位を設定する第１手段と、
前記リセット期間の後の補償期間において、前記駆動トランジスタのゲートと前記接続
点を電気的に接続して前記第１容量素子の端子間の電圧を前記駆動トランジスタの閾値電
圧に漸近させる第２手段と、
書込期間において、前記第２容量素子の他方の端子に前記データ電位を供給する第３手
段と、
発光期間において前記第２容量素子の他方の端子を前記駆動トランジスタのゲートに接
続して、前記駆動トランジスタのソースから出力される前記駆動電流を前記発光素子に供
給する第４手段とを備える、
ことを特徴とする表示装置。 A plurality of scan lines;
A plurality of data lines each supplied with a data potential;
A plurality of pixel circuits provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines;
A power supply line for supplying a power supply potential to each of the plurality of pixel circuits,
Each of the plurality of pixel circuits is
A light emitting element that emits light at a luminance corresponding to the drive current;
A driving transistor which is supplied with the power supply potential and outputs the driving current according to a gate-source voltage to the light emitting element;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A second capacitive element having one terminal electrically connected to the connection point;
A first means for supplying the power supply potential to the gate of the drive transistor in a reset period and setting the source potential of the drive transistor so that a gate-source voltage of the drive transistor exceeds a threshold voltage;
A second means for electrically connecting the gate of the driving transistor and the connection point to make the voltage between the terminals of the first capacitive element asymptotic to the threshold voltage of the driving transistor in a compensation period after the reset period; ,
A third means for supplying the data potential to the other terminal of the second capacitive element in a writing period;
A fourth means for supplying the driving current output from the source of the driving transistor to the light emitting element by connecting the other terminal of the second capacitive element to the gate of the driving transistor in the light emission period;
A display device characterized by that.
電流を前記発光素子に供給する駆動トランジスタと、一方の端子が前記駆動トランジスタ
のソースと電気的に接続され、他方の端子が接続点に電気的に接続される第１容量素子と
、一方の端子が前記接続点に電気的に接続される第２容量素子とを備えた画素回路の駆動
方法であって、
リセット期間において、前記駆動トランジスタのゲートに基準電位を供給すると共に、
前記駆動トランジスタのゲート・ソース間電圧が閾値電圧を越えるように前記駆動トラン
ジスタのソースの電位を設定し、
前記リセット期間の後の補償期間において、前記駆動トランジスタのゲートに基準電位
を供給すると共に、前記駆動トランジスタのゲートと前記接続点を電気的に接続して前記
第１容量素子の端子間の電圧を前記駆動トランジスタの閾値電圧に漸近させ、
書込期間において、前記第２容量素子の端子間に表示すべき階調に応じたデータ電圧を
印加し、
発光期間において前記第２容量素子の他方の端子を前記駆動トランジスタのゲートに接
続して、前記駆動トランジスタのソースから出力される前記駆動電流を前記発光素子に供
給する、
ことを特徴とする画素回路の駆動方法。 A light-emitting element that emits light with a luminance corresponding to the drive current; a drive transistor that supplies the drive current according to a gate-source voltage to the light-emitting element; and one terminal electrically connected to a source of the drive transistor. A pixel circuit driving method comprising: a first capacitor element whose other terminal is electrically connected to a connection point; and a second capacitor element whose one terminal is electrically connected to the connection point. ,
In the reset period, a reference potential is supplied to the gate of the driving transistor, and
Setting the source potential of the driving transistor such that the gate-source voltage of the driving transistor exceeds a threshold voltage;
In a compensation period after the reset period, a reference potential is supplied to the gate of the driving transistor, and the voltage between the terminals of the first capacitor element is obtained by electrically connecting the gate of the driving transistor and the connection point. Asymptotic to the threshold voltage of the drive transistor,
In the writing period, a data voltage corresponding to the gradation to be displayed is applied between the terminals of the second capacitor element,
Connecting the other terminal of the second capacitor element to the gate of the drive transistor in a light emission period, and supplying the drive current output from the source of the drive transistor to the light emitting element;
A driving method of a pixel circuit.
前記データ電圧はデータ電位と前記基準電位との電位差として与えられ、
前記補償期間に前記接続点の電位を前記基準電位に固定し、
前記書込期間に前記第２容量素子の他方の端子に前記データ電位を供給する、
ことを特徴とする請求項１２に記載の画素回路の駆動方法。 The writing period is a part of the compensation period;
The data voltage is given as a potential difference between the data potential and the reference potential,
Fixing the potential of the connection point to the reference potential during the compensation period;
Supplying the data potential to the other terminal of the second capacitor element during the writing period;
The pixel circuit driving method according to claim 12, wherein:
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