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JP2007281487A - 半導体集積回路及びその製造方法並びにａｓｉｃ素子の製造方法 - Google Patents

半導体集積回路及びその製造方法並びにａｓｉｃ素子の製造方法 Download PDF

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Abstract

【課題】高性能、低消費電力及び低コストを有し、そして開発期間及び開発リスクを減らし得る半導体集積回路の製造方法及びＡＳＩＣ素子の製造方法を提供する。
【解決手段】少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを組み合わせて半導体集積回路を製造する方法において、前記標準化された機能ブロックを具現する基本ブロックチップを形成する工程と、前記カスタム機能ブロックを具現する別途のカスタムブロックチップを形成する工程と、前記基本ブロックチップと前記カスタムブロックチップとを結合する工程とを有する。
【選択図】 図３

Description

本発明は、半導体集積回路の製造方法に関し、さらに詳細には、ＡＳＩＣ型半導体集積回路（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を製造する方法及びそれを適用した半導体集積回路に関する。
近年、半導体技術がサブミクロン単位からナノ単位に発展するにつれて、半導体集積回路の開発コスト及び開発期間が急激に上昇している。これにより、半導体製造業者は、新規製品の開発に困難さが増している。
半導体集積回路の開発においては、従来には開発期間を短縮させるために、ゲートアレイ方式やセルベース方式（またはスタンダードセル方式という）を使用している。ゲートアレイ方式とは、予め複数の論理ゲートを半導体チップ上に規則的に配列し、それらを接続する金属配線を形成することによって、ユーザの所望の論理または機能を実現する方式である。
一方、セルベース方式とは、セルライブラリに登録されているスタンダードセルを利用してＬＳＩ（大規模半導体集積回路）を具現する方式である。
例えば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）／ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）製品などのようなゲートアレイ方式のＡＳＩＣは、低い開発コスト、短い開発期間などの長所を有しつつも、高い製造コスト、低いパフォーマンス、高い電力消費などの短所によって、開発初期の性能検証のための目的または小規模の単位生産量を有する製品にのみ適用されている。
ゲートアレイ方式のＡＳＩＣは、セルベース方式のＡＳＩＣ（以下、セルベースのＡＳＩＣという）と対比するとき、３０％程度の性能（パフォーマンス）しか発揮できない一方、６倍以上の電力消費する。
上述に対する対応として、ゲートアレイ方式のＡＳＩＣとセルベースのＡＳＩＣとの折衷であるプラットホーム（Ｐｌａｔｆｏｒｍ）方式のＡＳＩＣ（以下、プラットホームＡＳＩＣという）が開発された。プラットホームＡＳＩＣにおいて、標準化された機能ブロック又はユーザが開発して保有しているスタンダードセルと呼ばれる機能ブロック（以下では、説明を簡単化するために、両者を標準化された機能ブロックと通称する）は、セルベースのＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コア（回路設計者等の知的財産権（ＩＰ）を備えた大規模機能回路ブロック）で予め形成され、新たに開発されるカスタムブロックのみがゲートアレイ方式で形成され、それらのブロックは、何れも一つの半導体基板上で具現される。
このようなプラットホームＡＳＩＣは、ゲートアレイ方式のＡＳＩＣと比較するとき、パフォーマンスの向上、電力消費の低減、製造コストの低減などの効果が得られるが、セルベースのＡＳＩＣと比較すると、依然として性能、電力消費、コストなどで不利であるため、１５００００（１５０Ｋ）個以下である中規模の生産規模の製品に適用されている。
プラットホームＡＳＩＣは、セルベースのＡＳＩＣに対比するとき、８０％程度のパフォーマンス、２０％以上の消費電力及び２倍以上のコストを有する。
従って、プラットホームＡＳＩＣに比べて、さらに高いパフォーマンス、さらに低い消費電力、そして低コストを有し、そして開発期間及び開発リスクを減らし得るＡＳＩＣが要求されているという問題がある。
そこで、本発明は上記従来のＡＳＩＣにおける問題点に鑑みてなされたものであって、本発明の目的は、高性能、低消費電力及び低コストを有し、そして開発期間及び開発リスクを減らし得る半導体集積回路の製造方法及びＡＳＩＣ素子の製造方法を提供することにある。
また、本発明の他の目的は、上記半導体集積回路の製造方法を適用した半導体集積回路を提供することにある。
上記目的を達成するためになされた本発明による半導体集積回路の製造方法は、少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを組み合わせて半導体集積回路を製造する方法において、前記標準化された機能ブロックを具現する基本ブロックチップを形成する工程と、前記カスタム機能ブロックを具現する別途のカスタムブロックチップを形成する工程と、前記基本ブロックチップと前記カスタムブロックチップとを結合する工程とを有することを特徴とする。
前記カスタムブロックチップを形成する工程は、半導体基板上に複数の論理ゲートを規則的に配列し、これら論理ゲートを機能的に接続する配線を形成することにより前記カスタム機能ブロックを具現することが好ましい。
前記基本ブロックチップを形成する工程は、セルライブラリに登録されたスタンダードセルを用いて前記標準化された機能ブロックを具現することが好ましい。
前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェース規格を有することが好ましい。
上記目的を達成するためになされた本発明による半導体集積回路は、少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを有する半導体集積回路において、前記標準化された機能ブロックを具現するセルベース（ｃｅｌｌ−ｂａｓｅ）の基本ブロックチップと、前記基本ブロックチップと機能的に結合され、前記カスタム機能ブロックを具現するゲートアレイ方式の別途のカスタムブロックチップとを有することを特徴とする。
前記基本ブロックチップとカスタムブロックチップとは、積み重ね（ｓｔａｃｋ）方式により結合されることが好ましい。
前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェースを有することが好ましい。
上記目的を達成するためになされた本発明によるＡＳＩＣ素子の製造方法は、セルベースのＡＳＩＣ領域とゲートアレイＡＳＩＣ領域とを備えるＡＳＩＣ素子を製造する方法において、セルライブラリに格納されているスタンダードセルベースの集積回路設計に従って、一つ又はそれ以上のセルベース集積回路を第１半導体基板上に形成することにより、前記第１半導体基板上に前記セルベースＡＳＩＣ領域を形成する工程と、カスタム機能を実行するように構成され、第２半導体基板上に複数の論理ゲートを配列し、前記カスタム機能を実行できるように前記複数の論理ゲートを複数の導電性経路で相互接続することにより前記第２半導体基板上にゲートアレイＡＳＩＣ領域を形成する工程と、前記ＡＳＩＣ素子を形成するために、前記セルベースＡＳＩＣ領域と前記ゲートアレイＡＳＩＣ領域とを相互接続する工程とを有することを特徴とする。
前記第１半導体基板及び前記第２半導体基板を積み重ねる（ｓｔａｃｋ）工程をさらに有することが好ましい。
前記セルベースＡＳＩＣ領域と前記ゲートアレイＡＳＩＣ領域とは、信号及びデータ伝送のために標準化されたインターフェースによって相互接続されることが好ましい。
本発明に係る半導体集積回路及びその製造方法並びにＡＳＩＣ素子の製造方法は、セルベースの基本ブロックチップとゲートアレイ方式のカスタムブロックチップとを別途に具現し、これらを組み合わせることによって、従来のプラットホームＡＳＩＣに比べてコスト側面で有利であり、ＮＲＥ（Ｎｏｎ−Ｒｅｃｕｒｒｉｎｇ Ｅｎｇｉｎｅｅｒｉｎｇ）コストを低減させうるという効果がある。
また、プラットホームＡＳＩＣに比べて開発期間を短縮させ、そして開発リスクも１／２以上低減させうるという効果がある。
次に、本発明に係る半導体集積回路及びその製造方法並びにＡＳＩＣ素子の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記実施形態は、多様な他の形態に変形され、本発明の範囲が下記実施形態に限定されるものではない。また、図面で領域のサイズは、説明を明確にするために誇張して示している。
ゲートアレイ方式は、多くの種類のロジックＩＣをさらに速くかつ容易に設計できる方法であって、予め複数の論理ゲートが半導体基板上に規則的に配列され、そして配線を形成することによって所望の論理回路を実現する方式である。一方、セルベースのＡＳＩＣは、予めセルライブラリに登録されているスタンダードセルを利用して大規模半導体集積回路を具現する方式である。
ゲートアレイ方式の製品には、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）、ＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）、ＳＰＬＤ（Ｓｉｍｐｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などが含まれる。ゲートアレイ方式のＡＳＩＣは、単位面積当りのセルの集積度が低く、製造コストが高いため、需要の少ない分野にのみ極めて制限的に使用されてきた。
一方、プラットホームＡＳＩＣは、ゲートアレイ方式のＡＳＩＣとセルベースのＡＳＩＣとの折衷であって、標準化された機能ブロック又はユーザが開発して保有しているスタンダードセルと呼ばれる機能ブロック（以下では、説明を簡単にするために両者を標準化された機能ブロックと通称する）と、新たに開発する機能ブロックとを組み合わせることによって、大規模ＡＳＩＣを短期間に開発できる方式である。
プラットホームＡＳＩＣにおいて、標準化された機能ブロックは、セルベースのＡＳＩＣで構成され、新たに開発する機能ブロック、すなわち、カスタム機能ブロックは、ゲートアレイで構成される。具体的に、プラットホームＡＳＩＣにおいて、一つの半導体基板上にセルベースのＡＳＩＣのための領域と、ゲートアレイのための領域とを別途に用意しておき、ゲートアレイの配線及び半導体基板の全体的な配線を決定することによりＩＣを製造する方式である。
図１は、従来のプラットホームＡＳＩＣの例を示すブロック図である。
図１に示すように、プラットホームＡＳＩＣは、セルベースのＡＳＩＣ領域１０２と、ゲートアレイ領域１０４とに区分される。セルベースのＡＳＩＣ領域１０２及びゲートアレイ領域１０４は、単結晶シリコン基板のような半導体基板上に形成され、セルベースのＡＳＩＣ領域１０２には、プロセッサ、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）、特定用途ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コア、メモリ、メモリコントローラなどの標準化された機能ブロックが形成される。場合によっては、セルベースのＡＳＩＣ領域１０２にはアナログ、受動素子なども設置されうる。
ＡＳＩＣの開発のためには、長期的な設計期間及び多様な機能が要求されるが、標準化された機能ブロックを確保することによって、低い開発コストで大規模な回路を容易に開発できる。ＩＰコアは、ＡＳＩＣ設計において共同に使用できる知的財産権を備える機能モジュールであり、このようなＩＰコアの活用により設計効率性が大幅に向上しうる。
一方、ゲートアレイ領域１０４には、複数の論理ゲートが半導体基板上に規則的に配列され、そして、金属配線を形成することによって所望の論理または機能を実現する。例えば、ゲートアレイ領域１０４は、ユーザの所望の機能ブロックを具現できるように配線が行われる。
図１に示すようなプラットホームＡＳＩＣは、速いＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ；納期）、低いＮＲＥ（Ｎｏｎ−Ｒｅｃｕｒｒｉｎｇ Ｅｎｇｅｅｒｉｎｇ）コストなどの長所を有する。
一方、このようなプラットホームＡＳＩＣも、図２に示すように、１５０Ｋ個以上の生産規模を有する市場（ｍａｒｋｅｔ）では、セルベースのＡＳＩＣに比べて、パフォーマンス、電力消費、コストなどで不利であり、また、２Ｋ個以下の規模を有する市場では、ＰＬＤに比べてＴＡＴ、ＮＲＥコストの側面で不利である。したがって、プラットホームＡＳＩＣは、２Ｋ〜１５０Ｋ個程度の生産規模を有する市場で制限的に使用されている。
図２は、ＰＬＤ、プラットホームＡＳＩＣ、そして、セルベースのＡＳＩＣの生産量とコストとの相関関係を示すグラフである。
図３は、本発明の実施形態に係るＡＳＩＣ素子のブロック図及び概略断面図である。
図３の左側のブロック図を参照すると、本発明の実施形態に係るＡＳＩＣ素子は、基本ブロックチップ３０２とカスタムブロックチップ３０４とから構成される。基本ブロックチップ３０２及びカスタムブロックチップ３０４は、相異なるそれぞれ別途のチップから構成され、それぞれのセルベースのＡＳＩＣ及びゲートアレイから構成される。
基本ブロックチップ３０２は、標準化された機能ブロックのためのものであり、カスタムブロックチップ３０４は、新たに開発する機能、すなわち、カスタム機能ブロックのためのものである。
本発明の実施形態に係るＡＳＩＣ素子において、基本ブロックチップ３０２は、セルベースのＡＳＩＣで具現され、カスタムブロックチップ３０４は、ゲートアレイ方式のＡＳＩＣで具現される。具体的には、本発明は、セルベースの基本ブロックチップ３０２とゲートアレイ方式のカスタムブロックチップ３０４とを別途に用意し、それらを組み合わせることによってＡＳＩＣを製造する方式である。
セルベースのＡＳＩＣで具現される基本ブロックチップ３０２には、プロセッサ、ＰＣＩ、特定用途ＩＰコア、メモリ、メモリコントローラなどの標準化された機能ブロックが形成される。場合によって、基本ブロックチップ３０２にアナログ、受動素子なども設置されうる。
基本ブロックチップ３０２は、汎用のプラットホーム（Ｇｅｎｅｒａｌ−Ｐｕｒｐｏｓｅ Ｐｌａｔｆｏｒｍ；ＧＰＰ）、特定用途標準プラットホーム（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｌａｔｆｏｒｍ）、特定用途設計プラットホーム（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｄｅｓｉｇｎ Ｐｌａｔｆｏｒｍ）などで設計され、製品群の開発計画やロードマップによる製作も可能である。
一方、カスタムブロックチップ３０４には、複数の論理ゲートが半導体基板上に規則的に配列され、配線を形成することによって、ユーザの所望の論理または機能を実現する。例えば、カスタムブロックチップ３０４は、ユーザの所望の機能を行えるように、論理ゲート及び配線が形成され、その後、基本ブロックチップ３０２と結合する。
カスタムブロックチップ３０４を構成する方法は、次の通りである。ユーザは、自身の所望の論理または機能を有するカスタム機能ブロックを設計して製造業者に提供する。製造業者は、カスタム機能ブロックを具現するゲートアレイ方式のＡＳＩＣを製造する。
その後、製造業者は、基本ブロックチップ３０２とカスタムブロックチップ３０４とを結合して、本発明に係るＡＳＩＣを製造する。
本発明に係るＡＳＩＣ素子は、伝統的なプラットホームＡＳＩＣに比べてコストの側面でカスタムブロックでのオーバヘッド（間接費）がない。一方、基本ブロックチップ３０２は、既存に開発されたものであり、カスタムブロックのみを開発するので、プラットホームＡＳＩＣに比べてＮＲＥコストを１／２に低減させうる。また、本発明に係るＡＳＩＣは、プラットホームＡＳＩＣに比べて開発期間を短縮させ、そして開発リスクも１／２以上低減させうる。
図３の右側の概略断面図を参照すると、基本ブロックチップ３０２とカスタムブロックチップ３０４とは、それぞれの外部に形成された端子（図示せず）を通じて電気的、機能的に結合する。図３は、基本ブロックチップ３０２とカスタムブロックチップ３０４とを積み重ね（ｓｔａｃｋ）構造に結合させた例を示す図面である。
一方、基本ブロックチップ３０２とカスタムブロックチップ３０４とは、高速伝送のために規格化されたインターフェースを有しうる。このようなインターフェースの例としては、ＰＣＩ、ＰＣＩ−ｅｘｐｒｅｓｓ、ＵＡＲＴ、ＰＣＭＣＩＡ、８０２．１１などが挙げられる。
以上で説明した本発明は、前述の実施形態及び添付された図面に限定されず、本発明の技術的思想を逸脱しない範囲内で多様な置換、変形及び変更が可能であるということは、当業者には明らかである。
本発明に係るＡＳＩＣは、高性能、低い消費電力及び低コストが要求され、また短い開発期間及び低い開発リスクが要求される特定用途集積回路及びその製造に利用されうる。
従来のプラットホームＡＳＩＣの例を示すブロック図である。 ＰＬＤ、プラットホームＡＳＩＣ、及びセルベースのＡＳＩＣの生産量とコストとの相関関係を示すグラフである。 本発明の実施形態に係るＡＳＩＣ素子のブロック図及び概略断面図である。
符号の説明
３０２ 基本ブロックチップ
３０４ カスタムブロックチップ

Claims (10)

  1. 少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを組み合わせて半導体集積回路を製造する方法において、
    前記標準化された機能ブロックを具現する基本ブロックチップを形成する工程と、
    前記カスタム機能ブロックを具現する別途のカスタムブロックチップを形成する工程と、
    前記基本ブロックチップと前記カスタムブロックチップとを結合する工程とを有することを特徴とする半導体集積回路の製造方法。
  2. 前記カスタムブロックチップを形成する工程は、半導体基板上に複数の論理ゲートを規則的に配列し、これら論理ゲートを機能的に接続する配線を形成することにより前記カスタム機能ブロックを具現することを特徴とする請求項１に記載の半導体集積回路の製造方法。
  3. 前記基本ブロックチップを形成する工程は、セルライブラリに登録されたスタンダードセルを用いて前記標準化された機能ブロックを具現することを特徴とする請求項１に記載の半導体集積回路の製造方法。
  4. 前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェース規格を有することを特徴とする請求項１に記載の半導体集積回路の製造方法。
  5. 少なくとも一つの標準化された機能ブロックと、新たに開発したカスタム機能ブロックとを有する半導体集積回路において、
    前記標準化された機能ブロックを具現するセルベース（ｃｅｌｌ−ｂａｓｅ）の基本ブロックチップと、
    前記基本ブロックチップと機能的に結合され、前記カスタム機能ブロックを具現するゲートアレイ方式の別途のカスタムブロックチップとを有することを特徴とする半導体集積回路。
  6. 前記基本ブロックチップとカスタムブロックチップとは、積み重ね（ｓｔａｃｋ）方式により結合されることを特徴とする請求項５に記載の半導体集積回路。
  7. 前記基本ブロックチップと前記カスタムブロックチップは、信号及びデータ伝送のための共通のインターフェースを有することを特徴とする請求項５に記載の半導体集積回路。
  8. セルベースのＡＳＩＣ領域とゲートアレイＡＳＩＣ領域とを備えるＡＳＩＣ素子を製造する方法において、
    セルライブラリに格納されているスタンダードセルベースの集積回路設計に従って、一つ又はそれ以上のセルベース集積回路を第１半導体基板上に形成することにより、前記第１半導体基板上に前記セルベースＡＳＩＣ領域を形成する工程と、
    カスタム機能を実行するように構成され、第２半導体基板上に複数の論理ゲートを配列し、前記カスタム機能を実行できるように前記複数の論理ゲートを複数の導電性経路で相互接続することにより前記第２半導体基板上にゲートアレイＡＳＩＣ領域を形成する工程と、
    前記ＡＳＩＣ素子を形成するために、前記セルベースＡＳＩＣ領域と前記ゲートアレイＡＳＩＣ領域とを相互接続する工程とを有することを特徴とするＡＳＩＣ素子の製造方法。
  9. 前記第１半導体基板及び前記第２半導体基板を積み重ねる（ｓｔａｃｋ）工程をさらに有することを特徴とする請求項８に記載のＡＳＩＣ素子の製造方法。
  10. 前記セルベースＡＳＩＣ領域と前記ゲートアレイＡＳＩＣ領域とは、信号及びデータ伝送のために標準化されたインターフェースによって相互接続されることを特徴とする請求項８に記載のＡＳＩＣ素子の製造方法。
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