JP2007281042A - Airtight package and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体素子等の電子デバイスを気密封止して収容する気密パッケ−ジおよび気密パッケージの製造方法に関するものである。 The present invention relates to a hermetic package for housing an electronic device such as a semiconductor element in a hermetically sealed manner and a method for manufacturing the hermetic package.
半導体素子のベアチップ等の電子デバイスを気密パッケージに封止収容して製品に搭載することが一般的に行なわれている。
以下、図4を用いて、従来の電子デバイスを封止収容する気密パッケージの構造を説明する。
Generally, an electronic device such as a bare chip of a semiconductor element is sealed in a hermetic package and mounted on a product.
Hereinafter, the structure of a hermetic package for sealing and housing a conventional electronic device will be described with reference to FIG.
図4は従来の気密パッケージの構造を示す概念図である。
図4において、13は半導体素子、15は半導体素子13を搭載するベース部、16は半導体素子13を収容する空間を形成するための側壁、17は半導体素子13と電気的に接続された外部端子、19は側壁16上面に固着されるキャップ、20は側壁16とキャップ19を封着する融着剤である。
FIG. 4 is a conceptual diagram showing the structure of a conventional hermetic package.
In FIG. 4,
半導体素子13はベース部15上に搭載さる。そして、半導体素子13の端子はベース部15の端子にワイヤボンディングされ、ベース部15の内部配線を介して外部端子17と電気的に接続されている。ベース部15の半導体素子13搭載領域の周囲には側壁16が形成されて半導体素子13を封止収容する空間が形成されている。側壁16の上部開口部にキャップ19が融着剤20によって封着され、ベース部15,側壁16およびキャップ19によって半導体素子13を気密封止する気密パッケージを成している(例えば、特許文献1参照)。
しかしながら、従来の気密パッケージは、半導体素子の搭載領域の周囲に側壁を形成して封止収容する空間を形成するため、パッケージサイズが大きくなるという問題点があった。また、側壁を形成し、側壁とキャップを融着剤によって融着するために、製造プロセスが複雑化し、工数が大きくなるという問題点があった。 However, the conventional hermetic package has a problem in that the package size increases because a side wall is formed around the semiconductor element mounting region to form a space for sealing and housing. In addition, since the side walls are formed and the side walls and the cap are fused with a fusing agent, the manufacturing process becomes complicated and the number of steps increases.
本発明の気密パッケージおよび気密パッケージの製造方法は、パッケージサイズを縮小化し、容易かつ小工数の製造プロセスを実現することを目的とする。 An object of the airtight package and the airtight package manufacturing method of the present invention is to reduce the package size and realize an easy and small manufacturing process.
上記目的を達成するために、本発明の請求項1記載の気密パッケ−ジは、1または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記搭載領域とで前記電子デバイスを収容可能なキャビティを成す凹部を備える蓋基板と、前記デバイス電極と対応して前記蓋基板に形成される貫通孔と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成されて前記デバイス基板の前記搭載領域および前記蓋基板の前記凹部とで前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が前記酸化膜を介して接合されることを特徴とする。 In order to achieve the above object, an airtight package according to claim 1 of the present invention is an airtight package that hermetically seals and accommodates one or more electronic devices, and the electronic devices are mounted in a mounting area. A device substrate, a device electrode that is electrically connected to a terminal included in the electronic device and formed on the device substrate, and a lid substrate that includes a recess that can accommodate the electronic device in the mounting region; A through-hole formed in the lid substrate corresponding to the device electrode, and the mounting region and the device electrode surface are exposed on the device substrate to form the mounting region of the device substrate and the lid substrate. The oxide film for sealingly housing the electronic device with the recess, and the device substrate and the lid substrate are connected to the device electrode when bonded. A substrate electrode formed in the through hole and a mounting electrode formed in contact with the substrate electrode, wherein the device substrate and the lid substrate are bonded via the oxide film, To do.
請求項2記載の気密パッケ−ジは、1または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスを搭載領域に搭載するデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が接合されることを特徴とする。 3. The hermetic package according to claim 2, wherein the hermetic package is a hermetically sealed package for housing one or more electronic devices in a hermetically sealed manner, a device substrate on which the electronic device is mounted in a mounting region, and terminals provided in the electronic device. A device electrode electrically connected to the device substrate and formed on the device substrate; a lid substrate having a through hole corresponding to the device electrode; and the mounting region and the surface of the device electrode are exposed on the device substrate. A film thickness is equal to or greater than the electronic device thickness, and an oxide film that seals and accommodates the electronic device by forming a cavity that can accommodate all the electronic devices in the mounting region of the device substrate and the lid substrate; A substrate electrode formed in the through hole to connect to the device electrode when the device substrate and the lid substrate are joined; and And a mounting electrode formed in contact with the plate electrode, the lid substrate and the device substrate is characterized in that it is joined.
請求項3記載の気密パッケ−ジは、1または複数の電子デバイスを気密封止して収容する気密パッケージであって、前記電子デバイスが収容可能な深さの凹部を備えるデバイス基板と、前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、前記デバイス電極と対応する貫通孔を備える蓋基板と、前記デバイス基板上に前記凹部および前記デバイス電極表面を露出して形成されて前記デバイス基板の前記凹部および前記蓋基板とで前記電子デバイスを封止収容する酸化膜と、前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、前記基板電極に接して形成される実装電極とを有し、前記デバイス基板と前記蓋基板が密着接合されることを特徴とする。 The hermetic package according to claim 3 is a hermetic package that hermetically seals and accommodates one or more electronic devices, the device substrate including a recess having a depth that can accommodate the electronic device, and the electronic device. A device electrode electrically connected to a terminal included in the device and formed on the device substrate; a lid substrate including a through hole corresponding to the device electrode; and the recess and the device electrode surface exposed on the device substrate. An oxide film that seals and accommodates the electronic device with the concave portion of the device substrate and the lid substrate, and the through-hole to connect to the device electrode when the device substrate and the lid substrate are joined A substrate electrode formed in the hole and a mounting electrode formed in contact with the substrate electrode, wherein the device substrate and the lid substrate are closely bonded to each other; I am characterized in.
請求項4記載の気密パッケ−ジは、請求項1または請求項2または請求項3のいずれかに記載の気密パッケージにおいて、前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される単層構造であることを特徴とする。 The hermetic package according to claim 4 is a single-layer structure in which the substrate electrode is formed by metal sputtering, vapor deposition, or plating in the hermetic package according to claim 1, claim 2, or claim 3. It is characterized by being.
請求項5記載の気密パッケ−ジは、請求項1または請求項2または請求項3のいずれかに記載の気密パッケージにおいて、前記基板電極が金属のスパッタあるいは蒸着またはめっきにより形成される多層構造であることを特徴とする。 The hermetic package according to claim 5 is a multi-layered structure in which the substrate electrode is formed by sputtering, vapor deposition or plating of metal in the hermetic package according to claim 1 or claim 2 or claim 3. It is characterized by being.
請求項6記載の気密パッケ−ジは、請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の気密パッケージにおいて、前記酸化膜がSiO2膜であることを特徴とする。 The hermetic package according to claim 6 is the hermetic package according to claim 1, 2, 3, 4, or 5, wherein the oxide film is a SiO 2 film. It is characterized by.
請求項7記載の気密パッケ−ジは、請求項1または請求項2または請求項3または請求項4または請求項5または請求項6のいずれかに記載の気密パッケージにおいて、前記貫通孔にテーパーを設けて前記デバイス電極と接触する開口部の大きさを前記デバイス電極の大きさより小さくすることを特徴とする。 The hermetic package according to claim 7 is the hermetic package according to claim 1, 2, 3, 4, 5, or 6, wherein the through hole is tapered. The size of the opening that is provided and is in contact with the device electrode is smaller than the size of the device electrode.
請求項8記載の気密パッケ−ジは、請求項1または請求項2または請求項3または請求項4または請求項5または請求項6または請求項7のいずれかに記載の気密パッケージにおいて、前記デバイス基板がLiTaO3であり、前記蓋基板が水晶であることを特徴とする。 An airtight package according to claim 8 is the airtight package according to any one of claims 1, 2, 3, 4, 5, 6, or 7. The substrate is LiTaO 3 and the lid substrate is quartz.
請求項9記載の気密パッケージの製造方法は、1または複数の電子デバイスを搭載したデバイス基板を蓋基板と接合することにより前記電子デバイスを気密封止して収容する気密パッケージであって、前記蓋基板に前記電子デバイスを収容するキャビティと成る凹部を形成する工程と、前記蓋基板に前記デバイス基板に形成されるデバイス電極に対応する貫通孔を形成する工程と、前記デバイス基板上に前記電子デバイスを搭載した領域および前記デバイス電極表面を露出して酸化膜を形成する工程と、前記デバイス電極と前記貫通孔を位置合わせして前記デバイス基板と前記蓋基板を接合して前記酸化膜,前記デバイス基板の前記電子デバイスを搭載した領域および前記蓋基板の前記凹部にて前記電子デバイスを封止収容する工程と、前記デバイス電極に接続するように前記貫通孔に基板電極を形成する工程と、前記基板電極に接して実装電極を形成する工程とを有することを特徴とする。 10. The method of manufacturing an airtight package according to claim 9, wherein the electronic device is hermetically sealed and accommodated by joining a device substrate on which one or more electronic devices are mounted to a lid substrate, and the lid Forming a recess serving as a cavity for accommodating the electronic device in the substrate, forming a through hole corresponding to a device electrode formed in the device substrate in the lid substrate, and the electronic device on the device substrate Forming the oxide film by exposing the region where the device is mounted and the surface of the device electrode, aligning the device electrode and the through hole, and joining the device substrate and the lid substrate to bond the oxide film and the device A step of sealingly housing the electronic device in a region of the substrate on which the electronic device is mounted and the concave portion of the lid substrate; And having a step of forming a substrate electrode in the through hole so as to be connected to the device electrodes, and forming a mounting electrodes in contact with the substrate electrode.
以上により、パッケージサイズを縮小化し、容易かつ小工数の製造プロセスを実現することができる。 As described above, the package size can be reduced, and an easy and man-hour manufacturing process can be realized.
以上のように、2つの基板により形成された空間に電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することで封止することができるため、製造プロセスを容易にし、工数を削減することができる。 As described above, the package size of the hermetic package can be reduced by sealingly housing the electronic device in the space formed by the two substrates, and sealing is performed by joining the two substrates. Therefore, the manufacturing process can be facilitated and man-hours can be reduced.
本発明の気密パッケージは、酸化膜を介してデバイス基板と蓋基板とを接合することにより構成され、両基板の間に1または複数の電子デバイスを封止収容する空間と、デバイス基板に接続され、各電子デバイスの端子と電気的に接続された電極と、蓋基板に形成されて両基板の接合時に電極の一部を露出する貫通孔と、貫通孔に接する実装電極とを備える構成である。 The hermetic package of the present invention is configured by bonding a device substrate and a lid substrate via an oxide film, and is connected to the device substrate with a space for sealingly housing one or more electronic devices between the two substrates. The electrode is electrically connected to the terminals of each electronic device, the through hole is formed on the lid substrate and exposes a part of the electrode when the two substrates are joined, and the mounting electrode is in contact with the through hole. .
このように、2つの基板により形成された空間に電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することで封止することができるため、製造プロセスを容易にし、工数を削減することができる。 As described above, the package size of the hermetic package can be reduced by sealingly accommodating the electronic device in the space formed by the two substrates, and sealing is performed by joining the two substrates. Therefore, the manufacturing process can be facilitated and man-hours can be reduced.
以下本発明の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
以下、図1を用いて、実施の形態1における気密パッケージの製造方法を説明しながら、その構成を説明する。
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
Hereinafter, the configuration of the airtight package according to the first embodiment will be described with reference to FIG.
図1は本発明の実施の形態1における気密パッケ−ジの構造を示す断面図である。図1において、図4と同じ構成要素については同じ符号を用い、説明を省略する。
まず、LiTaO3等で形成され、一方の基板と成るデバイス基板1を形成する。デバイス基板1には、電子デバイスとして1または複数の半導体素子13を搭載する搭載領域と、半導体素子13の電極とデバイス基板1内部の配線で接続されたデバイス電極5が形成されている。
FIG. 1 is a cross-sectional view showing the structure of an airtight package according to Embodiment 1 of the present invention. In FIG. 1, the same components as those in FIG.
First, a device substrate 1 formed of LiTaO 3 or the like and serving as one substrate is formed. On the device substrate 1, a mounting region for mounting one or a plurality of
次に、水晶等で形成され、もう一方の基板と成る蓋基板3を形成する。蓋基板3には、デバイス基板1との接合時にデバイス電極5と接合する位置に形成された貫通孔4と、デバイス基板1との接合時にデバイス基板1の搭載領域とで半導体素子13の封止収容領域となるキャビティ2を形成する凹部が形成されている。
Next, a lid substrate 3 made of quartz or the like and serving as the other substrate is formed. In the lid substrate 3, the
次に、デバイス基板1の搭載領域に電子デバイスの例として1または複数の半導体素子13を搭載する。
次に、デバイス電極5の表面が露出する様に、デバイス基板1のキャビティ2となる領域以外の全面に酸化膜として、例えばSiO2膜7を堆積する。
Next, one or a plurality of
Next, for example, a SiO 2 film 7 is deposited as an oxide film on the entire surface other than the region to be the cavity 2 of the device substrate 1 so that the surface of the device electrode 5 is exposed.
次に、デバイス電極5と貫通孔4を位置合わせしてデバイス基板1と蓋基板3を接合する。このようにして、蓋基板3の凹部,デバイス基板1の搭載領域およびSiO2膜7でキャビティ2を気密封止することができる。ここで、あらかじめ、半導体素子13と蓋基板3の凹部が接触しないように凹部の深さを調整しておく。また、接合により、キャビティ2が確実に気密封止されるように、SiO2膜7の膜厚等を調整しておく。さらに、貫通孔4にテーパーを設けてデバイス電極5と接触する開口部の大きさをデバイス電極5の大きさより小さくしておくことにより、貫通孔4からデバイス電極5がはみ出す構成となり、貫通孔4の開口部からSiO2膜7が流出することを防ぐことができる。
Next, the device electrode 1 and the through hole 4 are aligned, and the device substrate 1 and the lid substrate 3 are joined. In this way, the cavity 2 can be hermetically sealed with the concave portion of the lid substrate 3, the mounting region of the device substrate 1, and the SiO 2 film 7. Here, the depth of the recess is adjusted in advance so that the
最後に、貫通孔4の表面に金属スパッタ膜などの基板電極6を形成し、その上に金属めっきを施して突起電極等の実装電極8を形成する。この実装電極8により、容易にプリント基板に実装できる構造を実現する。 Finally, a substrate electrode 6 such as a metal sputtered film is formed on the surface of the through hole 4, and metal plating is performed thereon to form a mounting electrode 8 such as a protruding electrode. The mounting electrode 8 realizes a structure that can be easily mounted on a printed board.
また、実装電極8の形成は、貫通孔4に形成した基板電極6に半田、Agペ−ストなどの導電性の材料を印刷法、ディスペンス法などで供給することにより形成することもできる。また、基板電極6は金属の蒸着やメッキにより形成することもできる。さらに、基板電極6は単層構造であっても、多層構造であってもかまわない。 The mounting electrode 8 can also be formed by supplying a conductive material such as solder or Ag paste to the substrate electrode 6 formed in the through hole 4 by a printing method, a dispensing method or the like. The substrate electrode 6 can also be formed by metal vapor deposition or plating. Furthermore, the substrate electrode 6 may have a single layer structure or a multilayer structure.
このように、2つの基板に形成した空間に、酸化膜によって電子デバイスを封止収容することにより、側壁等により封止領域を新たに形成する必要がないため、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することにより封止することで、側壁等により封止領域を新たに形成する必要がないため、製造プロセスを容易にし、工数を削減することができる。
(実施の形態2)
次に、図2を用いて、実施の形態2における気密パッケージの構成を説明する。
As described above, the electronic device is sealed and accommodated by the oxide film in the space formed on the two substrates, so that it is not necessary to newly form a sealing region by the side wall or the like, thereby reducing the package size of the hermetic package. In addition, since sealing is performed by joining two substrates, it is not necessary to newly form a sealing region by a side wall or the like, so that the manufacturing process can be facilitated and man-hours can be reduced. .
(Embodiment 2)
Next, the configuration of the hermetic package in the second embodiment will be described with reference to FIG.
図2は本発明の実施の形態2における気密パッケ−ジの構造を示す断面図である。図2において、図1と同じ構成要素については同じ符号を用い、説明を省略する。
図2に示すように、実施の形態2においても、実施の形態1と同様に、1または複数の半導体素子13を搭載したデバイス基板1と蓋基板3を接合することにより、半導体素子13をキャビティ2に気密封止する構成である。実施の形態1との相違点は、キャビティ2の構成である。実施の形態1では蓋基板3に凹部を形成してデバイス基板1の搭載領域と合わせてSiO2膜7により気密密閉されるキャビティ2を形成していたが、本実施の形態では、蓋基板3に凹部を形成せず、搭載された全ての半導体素子13が蓋基板13に接合しないようにSiO2膜7の膜圧を調整してデバイス基板1と蓋基板3接合することによりキャビティ2を形成し、SiO2膜7により気密密閉されるキャビティ2に半導体素子13が搭載される構成である。
FIG. 2 is a sectional view showing the structure of the hermetic package according to the second embodiment of the present invention. In FIG. 2, the same components as those in FIG.
As shown in FIG. 2, also in the second embodiment, as in the first embodiment, the device substrate 1 on which one or a plurality of
このように、2つの基板に形成した空間に、酸化膜によって電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することにより封止することができるため、製造プロセスを容易にし、工数を削減することができる。さらに、封止収容する領域を基板に凹部を形成することなく、酸化膜厚を調整することで封止収容するキャビティを形成することにより、より容易に気密パッケージを製造することができる。 As described above, the electronic device is sealed and accommodated by the oxide film in the space formed on the two substrates, so that the package size of the hermetic package can be reduced, and the two substrates are sealed by bonding. Since it can stop, a manufacturing process can be made easy and a man-hour can be reduced. Furthermore, the airtight package can be manufactured more easily by forming the cavity for sealing and accommodating by adjusting the oxide film thickness without forming the recess in the substrate for the area to be sealed and accommodated.
(実施の形態3)
次に、図3を用いて、実施の形態3における気密パッケージの構成を説明する。
図3は本発明の実施の形態3における気密パッケ−ジの構造を示す断面図である。図3において、図1または図2と同じ構成要素については同じ符号を用い、説明を省略する。
(Embodiment 3)
Next, the configuration of the hermetic package in the third embodiment will be described with reference to FIG.
FIG. 3 is a cross-sectional view showing the structure of the hermetic package according to the third embodiment of the present invention. In FIG. 3, the same components as those in FIG. 1 or FIG.
図3に示すように、実施の形態1においても、実施の形態1と同様に、1または複数の半導体素子13を搭載したデバイス基板1と蓋基板3を接合することにより、半導体素子13をキャビティ2に気密封止する構成である。実施の形態1との相違点は、キャビティ2の構成である。実施の形態1では蓋基板3に凹部を形成してデバイス基板1の搭載領域と合わせてSiO2膜7により気密密閉されるキャビティ2を形成していたが、本実施の形態では、蓋基板3に凹部を形成せず、デバイス基板1に凹部を形成してその凹部を搭載領域とし、搭載された全ての半導体素子13が蓋基板13に接合しないように凹部の深さを調整することによりキャビティ2を形成し、デバイス基板1と蓋基板3をSiO2膜7を介して密着接合することにより気密密閉されるキャビティ2に半導体素子13が搭載される構成である。
As shown in FIG. 3, also in the first embodiment, as in the first embodiment, the device substrate 1 on which one or a plurality of
このように、2つの基板に形成した空間に、電子デバイスを封止収容することにより、気密パッケージのパッケージサイズを縮小化することができ、また、2つの基板を接合することにより封止することができるため、製造プロセスを容易にし、工数を削減することができる。 In this way, the package size of the hermetic package can be reduced by sealingly accommodating the electronic device in the space formed on the two substrates, and sealing is performed by joining the two substrates. Therefore, the manufacturing process can be facilitated and man-hours can be reduced.
本発明は、パッケージサイズを縮小化することができると共に、製造プロセスを容易にし、工数を削減することができ、半導体素子等の電子デバイスを気密封止して収容する気密パッケ−ジおよび気密パッケージの製造方法等に有用である。 The present invention is capable of reducing the package size, facilitating the manufacturing process, reducing the number of man-hours, and hermetic package and hermetic package for hermetically sealing and housing electronic devices such as semiconductor elements. It is useful for the manufacturing method of this.
1 デバイス基板
2 キャビティ
3 蓋基板
4 貫通孔
5 デバイス電極
6 基板電極
7 SiO2膜
8 実装電極
13 半導体素子
15 ベース部
16 側壁
17 外部端子
19 キャップ
20 融着剤
1 device substrate 2 cavity 3 cover substrate 4 through holes 5 device electrode 6 substrate electrode 7 SiO 2 film 8 mounted
Claims (9)
前記電子デバイスを搭載領域に搭載するデバイス基板と、
前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
前記搭載領域とで前記電子デバイスを収容可能なキャビティを成す凹部を備える蓋基板と、
前記デバイス電極と対応して前記蓋基板に形成される貫通孔と、
前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成されて前記デバイス基板の前記搭載領域および前記蓋基板の前記凹部とで前記電子デバイスを封止収容する酸化膜と、
前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
前記基板電極に接して形成される実装電極と
を有し、前記デバイス基板と前記蓋基板が前記酸化膜を介して接合されることを特徴とする気密パッケージ。 An airtight package for hermetically sealing and housing one or more electronic devices,
A device substrate for mounting the electronic device in a mounting region;
A device electrode electrically connected to a terminal included in the electronic device and formed on the device substrate;
A lid substrate having a recess that forms a cavity capable of accommodating the electronic device with the mounting region;
A through hole formed in the lid substrate corresponding to the device electrode;
An oxide film that is formed on the device substrate so as to expose the surface of the mounting region and the device electrode and encloses the electronic device with the mounting region of the device substrate and the concave portion of the lid substrate;
A substrate electrode formed in the through-hole so as to connect to the device electrode when the device substrate and the lid substrate are joined;
An airtight package comprising: a mounting electrode formed in contact with the substrate electrode, wherein the device substrate and the lid substrate are bonded via the oxide film.
前記電子デバイスを搭載領域に搭載するデバイス基板と、
前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
前記デバイス電極と対応する貫通孔を備える蓋基板と、
前記デバイス基板上に前記搭載領域および前記デバイス電極表面を露出して形成され膜厚が前記電子デバイス厚以上と成り、前記デバイス基板の前記搭載領域および前記蓋基板とで前記全ての電子デバイスを収容可能なキャビティを形成して前記電子デバイスを封止収容する酸化膜と、
前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
前記基板電極に接して形成される実装電極と
を有し、前記デバイス基板と前記蓋基板が接合されることを特徴とする気密パッケージ。 An airtight package for hermetically sealing and housing one or more electronic devices,
A device substrate for mounting the electronic device in a mounting region;
A device electrode electrically connected to a terminal included in the electronic device and formed on the device substrate;
A lid substrate having a through hole corresponding to the device electrode;
The mounting area and the surface of the device electrode are exposed on the device substrate, and the film thickness is equal to or greater than the thickness of the electronic device. The mounting area and the lid substrate of the device substrate accommodate all the electronic devices. An oxide film that forms a possible cavity and encapsulates the electronic device;
A substrate electrode formed in the through-hole so as to connect to the device electrode when the device substrate and the lid substrate are joined;
An airtight package having a mounting electrode formed in contact with the substrate electrode, wherein the device substrate and the lid substrate are bonded.
前記電子デバイスが収容可能な深さの凹部を備えるデバイス基板と、
前記電子デバイスが備える端子と電気的に接続され前記デバイス基板に形成されるデバイス電極と、
前記デバイス基板の前記凹部とでキャビティを形成して前記電子デバイスを封止収容し、前記デバイス電極と対応する貫通孔を備える蓋基板と、
前記デバイス基板と前記蓋基板を接合したときに前記デバイス電極に接続するように前記貫通孔に形成される基板電極と、
前記基板電極に接して形成される実装電極と
を有し、前記デバイス基板と前記蓋基板が密着接合されることを特徴とする気密パッケージ。 An airtight package for hermetically sealing and housing one or more electronic devices,
A device substrate comprising a recess having a depth that can be accommodated by the electronic device;
A device electrode electrically connected to a terminal included in the electronic device and formed on the device substrate;
Forming a cavity with the concave portion of the device substrate to enclose and store the electronic device, and a lid substrate including a through hole corresponding to the device electrode;
A substrate electrode formed in the through-hole so as to connect to the device electrode when the device substrate and the lid substrate are joined;
An airtight package comprising: a mounting electrode formed in contact with the substrate electrode, wherein the device substrate and the lid substrate are closely bonded.
前記蓋基板に前記電子デバイスを収容するキャビティと成る凹部を形成する工程と、
前記蓋基板に前記デバイス基板に形成されるデバイス電極に対応する貫通孔を形成する工程と、
前記デバイス基板上に前記電子デバイスを搭載した領域および前記デバイス電極表面を露出して酸化膜を形成する工程と、
前記デバイス電極と前記貫通孔を位置合わせして前記デバイス基板と前記蓋基板を接合して前記酸化膜,前記デバイス基板の前記電子デバイスを搭載した領域および前記蓋基板の前記凹部にて前記電子デバイスを封止収容する工程と、
前記デバイス電極に接続するように前記貫通孔に基板電極を形成する工程と、
前記基板電極に接して実装電極を形成する工程と
を有することを特徴とする気密パッケージの製造方法。 An airtight package for hermetically sealing and housing the electronic device by bonding a device substrate on which one or more electronic devices are mounted to a lid substrate,
Forming a recess serving as a cavity for housing the electronic device in the lid substrate;
Forming a through hole corresponding to a device electrode formed on the device substrate in the lid substrate;
A step of exposing the region where the electronic device is mounted on the device substrate and the surface of the device electrode to form an oxide film;
The device electrode and the through hole are aligned, the device substrate and the lid substrate are joined, the oxide film, a region of the device substrate on which the electronic device is mounted, and the concave portion of the lid substrate. Sealing and housing
Forming a substrate electrode in the through hole to connect to the device electrode;
And a step of forming a mounting electrode in contact with the substrate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006102609A JP4873980B2 (en) | 2006-04-04 | 2006-04-04 | Airtight package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006102609A JP4873980B2 (en) | 2006-04-04 | 2006-04-04 | Airtight package |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007281042A true JP2007281042A (en) | 2007-10-25 |
JP4873980B2 JP4873980B2 (en) | 2012-02-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006102609A Expired - Fee Related JP4873980B2 (en) | 2006-04-04 | 2006-04-04 | Airtight package |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4873980B2 (en) |
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- 2006-04-04 JP JP2006102609A patent/JP4873980B2/en not_active Expired - Fee Related
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Publication number | Publication date |
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JP4873980B2 (en) | 2012-02-08 |
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