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JP2007103614A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2007103614A
JP2007103614A JP2005290606A JP2005290606A JP2007103614A JP 2007103614 A JP2007103614 A JP 2007103614A JP 2005290606 A JP2005290606 A JP 2005290606A JP 2005290606 A JP2005290606 A JP 2005290606A JP 2007103614 A JP2007103614 A JP 2007103614A
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JP
Japan
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substrate
connection
semiconductor element
electrode
main surface
Prior art date
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Withdrawn
Application number
JP2005290606A
Other languages
English (en)
Inventor
Takatoshi Osumi
貴寿 大隅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to CNA2006101007836A priority patent/CN1945821A/zh
Priority to US11/492,918 priority patent/US20070075415A1/en
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Abstract

【課題】半導体装置のフェイスダウン接続型半導体素子の搭載において、従来の構造では半導体素子を搭載するパッケージ基板の表裏面に形成されたソルダーレジストの収縮による反りが発生し、自由なプロセス設計を阻害する。
【解決手段】パッケージ基板のボール側ランド表面を基板表面より内部に形成することにより、基板の両面のソルダーレジストを不要となして基板の反りを低減し、接続部に加わる応力を低減して半導体素子の接続性を向上させるとともに、組立プロセスの自由度を増大させる。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、ＬＳＩチップの集積回路部を保護し、かつ外部装置とＬＳＩチップとの電気的接続の安定を確保し、さらに高密度な実装を可能とした半導体装置であって、特に接続端子の多い半導体素子を搭載する半導体装置に係る技術である。
近年、情報通信機器、事務用電子機器、家庭用電子機器、測定装置、組み立てロボット等の産業用電子機器、医療用電子機器、電子玩具等の分野は、小型軽量化が進み、半導体装置には実勢面積の小型化が強く求められてきた。
これらの要求に応えるものの一つとしてＢＧＡ（ボールグリッドアレイ）等が用いられている。一方、ＢＧＡに搭載される半導体素子は高密度化に伴い、小チップ化、かつ多ピン化の対応が求められている。
図８は従来の半導体装置の構造を示す断面図である。図８に示すように、基板５は一方の主面にソルダーレジスト１０の開口において露出する接続電極４を備えており、この主面にフェイスダウンで搭載した半導体素子１は接続端子２において基板５の接続電極４と電気的に接続されている。
基板５は他方の主面にソルダーレジスト１０の開口において露出する外部電極７を備え、基板５の内部に設けたビア６が接続電極４と外部電極７を電気的に接続しており、外部電極７上に外部端子８を形成している。
特開２００３−２１８２７９号公報
しかしながら従来の構成では、図７に示すように、基板５の表面に形成されたソルダーレジスト１０の熱収縮が基板５よりも大きいために、ソルダーレジスト１０の収縮によって基板５の全体的に反りが発生する。この基板５の反りに起因して、基板５に半導体素子１を搭載する際に全ての接続端子２が基板５の接続電極４に接触する状態とならず、半導体素子１の一部の接続端子２が基板５の接続電極から離間する状態となり、接続不良が発生する可能性が高くなる。
このため、半導体素子の多ピン化、狭ピッチ化、薄化に対応しうる構造設計、つまり接続部の増加に伴って接続電極において電気的接続に必要な平坦度が減少することに対応し、あるいは接続荷重が増大することに対応しうる構造設計が困難となる。
本発明は上記した課題に鑑み、半導体素子の実装性を向上させ、半導体装置の接続ストレスを低減させ、接続部の変形を抑制して、半導体装置における構造設計の自由度が向上する半導体装置および半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の請求項１に係る半導体装置は、基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、前記基板上にフェイスダウンで半導体素子を搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする。
上記した構成により、基板の表面から窪んだ位置に接続電極および外部電極を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料等からなる接続端子および外部端子のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じないことで基板の平坦度を増加させることができる。
本発明の請求項２に係る半導体装置は、基板の一方の主面に配置する接続電極を基板の表面と同一高さの位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、前記基板上にフェイスダウンで半導体素子を搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする。
上記した構成により、基板の表面から窪んだ位置に外部電極を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料等からなる外部端子のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じないことで基板の平坦度を増加させることができる。
本発明の請求項３に係る半導体装置は、基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面と同一高さの位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、前記基板上にフェイスダウンで半導体素子を搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする。
上記した構成により、基板の表面から窪んだ位置に接続電極を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料等からなる接続端子のブリッジを防ぐことができ、外部電極を設ける主面にソルダーレジストを形成する場合にあっても、ソルダーレジストに起因する熱収縮を低減させて基板の平坦度を増加させることができる。
本発明の請求項４に係る半導体装置は、基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、ワイヤボンディング装置によって接続端子を形成した半導体素子を前記基板上にフェイスダウンで搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする。
上記した構成により、基板表面から窪んだ位置に接続電極を備えることで、半導体素子にワイヤボンディング装置によって形成した金材料等の接続端子が接続電極の中心からずれて搭載されても窪みによって中心に誘導する効果が発生し、基板の表面から窪んだ位置に外部電極を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料等からなる外部端子のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じないことで基板の平坦度を増加させることができる。
本発明の請求項５に係る半導体装置は、基板の一方の主面に配置する接続電極を基板の表面と同一高さの位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、ワイヤボンディング装置によって接続端子を形成した半導体素子を前記基板上にフェイスダウンで搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする。
上記した構成により、基板の表面から窪んだ位置に外部電極を備えることで、隣接する半田材料等からなる外部端子のブリッジを防ぐとともに、ソルダーレジストを形成せずとも、隣接する半田材料等からなる外部端子のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じないことで基板の平坦度を増加させることができる。
本発明の請求項６に係る半導体装置は、基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面と同一高さの位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、ワイヤボンディング装置によって接続端子を形成した半導体素子を前記基板上にフェイスダウンで搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする。
上記した構成により、基板表面から窪んだ位置に接続電極を備えることで、半導体素子にワイヤボンディング装置によって形成した金材料等の接続端子が接続電極の中心からずれて搭載されても窪みによって中心に誘導する効果を得ることができ、ブリッジを防ぐことが可能となる。
本発明の請求項７に係る半導体装置の製造方法は、一方の主面の表面から窪んだ位置に接続電極を配置し、他方の主面の表面から窪んだ位置に外部電極を配置し、内部に形成したビアで前記接続電極と前記外部電極とを接続し、前記外部電極に外部端子を電気的に接続してなる基板を形成する基板形成工程と、前記基板上に半導体素子をフェイスダウンで搭載するフェイスダウン工程と、前記半導体素子と前記基板の主面との間に絶縁性の熱硬化性樹脂を介在させる工程と、前記半導体素子の接続端子と前記基板の接続電極を電気的に接続するとともに、前記熱硬化性樹脂を硬化させる加熱工程とを有することを特徴とする。
上記した構成により、基板の表面から窪んだ位置に接続電極および外部電極を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料等からなる接続端子および外部端子のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じないことで基板の平坦度を増加させることができる。
本発明の請求項８に係る半導体装置の製造方法は、一方の主面の表面から窪んだ位置に接続電極を配置し、他方の主面の表面から窪んだ位置に外部電極を配置し、内部に形成したビアで前記接続電極と前記外部電極とを接続し、前記外部電極に外部端子を電気的に接続してなる基板を形成する基板形成工程と、前記基板上に半導体素子をフェイスダウンで搭載するフェイスダウン接続工程とを有し、前記フェイスダウン接続工程において、前記半導体素子と前記基板の主面との間に絶縁性の熱硬化性樹脂を介在させて加熱しながら、前記半導体素子を前記基板に加圧力により押圧し、前記熱硬化性樹脂を熱硬化して前記半導体素子と前記基板を接合するとともに、前記基板の前記接続電極と前記半導体素子の前記接続端子を電気的に接続することを特徴とする。
上記した構成により、基板の表面から窪んだ位置に接続電極および外部電極を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料等からなる接続端子および外部端子のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じないことで基板の平坦度を増加させることができる。
本発明によると、基板表面から窪んだ位置に接続電極を備えることで基板の表面にソルダーレジストを形成する必要が無くなるため、ソルダーレジストの熱収縮による基板全体の反りを抑制して基板の平坦度を増加させることができ、半導体素子上の接続端子の平坦度要求が軽減され、プロセス設計の自由度を増加させることができる。また、基板の変形が低減することにより半導体素子の実装後の基板および半導体素子の反りを抑制することが可能となる。また、基板の反り吸収のためのエネルギーを浪費しないため、半導体素子の実装時の荷重を低下させることができる。以上の効果より、半導体素子接続部の信頼性の向上が実現する。
以下、本発明の半導体装置の実施の形態について、図面を参照しながら説明する。
実施例１
図１は、本発明に係る第１の実施例における半導体装置の構造を示す断面図である。図１に示すように、基板５は主面にソルダーレジストを形成しておらず、一方の主面において基板５の表面から窪んだ位置に接続電極４を配置している。
また、基板５は他方の主面において基板５の表面から窪んだ位置に外部電極７を配置しており、基板５の内部に設けたビア６が接続電極４と外部電極７を電気的に接続し、外部電極７上に外部端子８を形成している。
この接続電極４の表面から基板５の表面までの高さ、および外部電極７の表面から基板５の表面までの高さは、ソルダーレジストを形成する場合と同等程度であり、具体的には１０μｍ以上に形成することが望ましい。
接続電極４および外部電極７を基板５の表面から窪んだ位置に形成する方法は以下のものである。半硬化状態の基板５の上に内部の層に形成された配線回路の厚みより１０μｍ以上厚い配線および電極のパターンを転写して基板５を硬化させた後に、接続電極４および外部電極７をエッチング処理することによる。また、他の方法としては、半硬化状態の基板５に電極および配線のパターンのみを基板５の表面から１０μｍ以上の深さに埋め込む方法でもよい。
半導体素子１は基板５の上にフェイスダウンで搭載し、接続端子２において基板５の接続電極４と電気的に接続されている。半導体素子１を搭載した基板５上の搭載面は、半導体素子１、接続端子２、接続電極４、熱硬化性樹脂３の全てを覆ってモールド樹脂９にて封止されている。
以下に半導体素子１の実装方法を説明する。半導体素子１には、めっき法やボール搭載法、印刷法などによって、パッドに接続端子２を形成する。この半導体素子１を基板５の接続電極４を設けた主面にフェイスダウンし、フラックスや導電性ペーストなどを介して半導体素子１の接続端子２と基板５の接続電極４を当接させ、基板５に各接続端子４当たりで５ｇｆ以上となる加圧力を負荷して押圧する。
次に、接続端子２の融点を超える温度を付加して接続端子２と接続電極４を電気的に接続して半導体素子１と基板５を接合し、半導体素子１と基板５の間に熱硬化性樹脂３を介在させ、熱硬化性樹脂３を熱硬化させて接続部を保護する。
この実施例において、接続端子２の材質は半田であるが、Ｃｕ、樹脂バンプなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂３は半導体素子１を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。また、外部端子８は半田ボール等が一般的であるが、半田以外の金属ボールやボール形状をとらないランドやバンプの場合もある。
基板５は繊維強化樹脂層などからなり、その材質はガラス布積層エポキシ（ガラエポ）やアラミド不織布などである。この基板５は半硬化状態の基板５の上に配線および電極のパターンを転写することにより表面や内部の配線および電極の形成を行っており、要求される配線密度に応じて４〜８層の複数層を積層したものが適宜に用いられる。
また、基板５は配線回路の厚みが５μｍ〜２０μｍ程度であり、内層の配線材料にはＣｕやＣｕ−Ｎｉなどが、表面の配線材料にはＣｕ−Ｎｉ−Ａｕなどが用いられる。半導体素子１は厚みが３０μｍ以上で３００μｍ以下の範囲のものが多く、基板５は厚みが２６０μｍ以上で４２０μｍ以下の範囲のものが多い。接続端子２はチップ外周部に配置（一列配列、格子配列）する場合にピッチが６０μｍ〜８０μｍであり、チップ全面に配置（格子配列）する場合にピッチが１５０〜２５０μｍである。
上記した構成の半導体装置では、基板５の表面から窪んだ位置に接続電極４および外部電極７を備えることにより、ソルダーレジストを形成せずとも、隣接する半田材料等からなる接続端子２および外部端子８のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じず、基板５の平坦度を増加させることができる。
よって、低荷重で変形量の少ない接合が可能となり、接続端子２の増加に伴って接続部における平坦性の要求が増大に対しても接合荷重を低減化することができ、低熱収縮とすることで接続端子２への応力を低減化することができ、半導体素子１を基板５へ実装する実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
実施例２
図２は、本発明に係る第２の実施例における半導体装置の構造を示す断面図である。図２において、基板５の一方の主面に配置する接続電極４は表面が主面の表面と同一高さにあり、基板５の他方の主面に配置する外部電極７は基板５の表面から窪んだ位置に配置している。外部電極７の表面から基板５の表面までの高さは、ソルダーレジストを形成する場合と同等程度であり、具体的には１０μｍ以上に形成することが望ましい。他の構成は前述した第１の実施例と同様であり、詳細な説明を省略する。
この構成においては、基板５の表面から窪んだ位置に外部電極７を備えることにより、ソルダーレジストを形成せずとも、隣接する半田材料等からなる外部端子８のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じず、基板５の平坦度を増加させることができる。よって、低荷重で変形量の少ない接合が可能となり、接続端子２の増加に伴って接続部における平坦性の要求が増大に対しても接合荷重を低減化することができ、低熱収縮とすることで接続端子２への応力を低減化することができ、半導体素子１を基板５へ実装する実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
実施例３
図３は、本発明に係る第３の実施例における半導体装置の構造を示す断面図である。図３において、基板５の一方の主面に配置する接続電極４は基板５の表面から窪んだ位置に配置しており、接続電極４の表面から基板５の表面までの高さは、ソルダーレジストを形成する場合と同等程度であり、具体的には１０μｍ以上に形成することが望ましい。
基板５の他方の主面に配置する外部電極７は表面が基板５の表面と同一高さにあり、外部電極７は基板５の他方の主面に形成したソルダーレジスト１０の開口において露出している。他の構成は前述した第１の実施例と同様であり、詳細な説明を省略する。
上記した構成の半導体装置では、基板５の表面から窪んだ位置に接続電極４を備えることにより、ソルダーレジストを形成せずとも、隣接する半田材料等からなる接続端子２のブリッジを防ぐことができ、外部電極７を配置する他方の主面にソルダーレジスト１０を形成するものであっても、ソルダーレジストに起因する熱収縮を低減して基板５の平坦度を増加させることができる。
よって、低荷重で変形量の少ない接合が可能となり、接続端子２の増加に伴って接続部における平坦性の要求が増大に対しても接合荷重を低減化することができ、低熱収縮とすることで接続端子２への応力を低減化することができ、半導体素子１を基板５へ実装する実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
実施例４
図４は、本発明に係る第４の実施例における半導体装置の構造を示す断面図である。図４に示すように、基板５は一方の主面において基板５の表面から窪んだ位置に接続電極４を配置し、他方の主面において基板５の表面から窪んだ位置に外部電極７を配置しており、基板５の内部に設けたビア６が接続電極４と外部電極７を電気的に接続し、外部電極７上に外部端子８を形成している。
この接続電極４の表面から基板５の表面までの高さ、および外部電極７の表面から基板５の表面までの高さは、ソルダーレジストを形成する場合と同等程度であり、具体的には１０μｍ以上に形成することが望ましい。
次に、半導体素子１の実装方法を以下に説明する。半導体素子１はパッドに接続端子２がワイヤボンディング装置によって形成されており、接続端子２は先端側が先細った形状をなす。この半導体素子１を基板５にフェイスダウンし、加熱しながら基板５に各接続端子４当たりに２０ｇｆ以上の加圧力を負荷して押圧して基板５の反り矯正を行いながら、半導体素子１と基板５の間に介在する熱硬化性樹脂３を熱硬化させ、半導体素子１と基板５を接合して接続端子２と接続電極４を電気的に接続する。
他の方法としては、半導体素子１を基板５の接続電極４を設けた主面にフェイスダウンし、フラックスや導電性ペーストなどを介して半導体素子１の接続端子２と基板５の接続電極４を当接させ、基板５に各接続端子４当たりで５ｇｆ以上となる加圧力を負荷して押圧し、半田ペーストの融点を超える温度または導電性ペーストの硬化温度を付加して半導体素子１と基板５を接合して接続端子２と接続電極４を電気的に接続し、半導体素子１と基板５の間に熱硬化性樹脂３を介在させ、熱硬化性樹脂３を熱硬化させて接続部を保護する実装方法でもよい。
このとき接続端子２の材質は金であるが、Ａｇ、Ｃｕなどを用いてもよい。更なる接続特性の向上を図る場合には、低温で溶融するベースレジンの採用等の方法が考えられる。熱硬化性樹脂３は半導体素子１を搭載する前に塗布または貼付してもよいし、搭載した後でもよい。他の構成は前述した第１の実施例と同様であり、詳細な説明を省略する。
上記した構成により、基板５の表面から窪んだ位置に接続電極４を備えることで、半導体素子１のワイヤボンディング装置によって形成された金材料等からなる接続端子２が接続電極４の中心からずれて搭載されても、窪みによって中心に誘導する効果が発生し、基板５の表面から窪んだ位置に外部電極７を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料の外部端子８のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じず、基板５の平坦度を増加させることができる。
よって、低荷重で変形量の少ない接合が可能となり、接続端子２の増加に伴って接続部における平坦性の要求が増大に対しても接合荷重を低減化することができ、低熱収縮とすることで接続端子２への応力を低減化することができ、半導体素子１を基板５へ実装する実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
実施例５
図５は、本発明に係る第５の実施例における半導体装置の構造を示す断面図である。図５に示すように、基板５は一方の主面において接続電極４の表面が基板５の表面と同一高さにあり、他方の主面において基板５の表面から窪んだ位置に外部電極７を配置しており、基板５の内部に設けたビア６が接続電極４と外部電極７を電気的に接続し、外部電極７上に外部端子８を形成している。
この外部電極７の表面から基板５の表面までの高さは、ソルダーレジストを形成する場合と同等程度であり、具体的には１０μｍ以上に形成することが望ましい。他の構成および半導体素子１の実装方法は前述した第４の実施例と同様であり、詳細な説明を省略する。
上記した構成により、基板５の表面から窪んだ位置に外部電極７を備えることで、ソルダーレジストを形成せずとも、隣接する半田材料の外部端子８のブリッジを防ぐことができ、ソルダーレジストに起因する熱収縮が生じず、基板５の平坦度を増加させることができる。
よって、低荷重で変形量の少ない接合が可能となり、接続端子２の増加に伴って接続部における平坦性の要求が増大に対しても接合荷重を低減化することができ、低熱収縮とすることで接続端子２への応力を低減化することができ、半導体素子１を基板５へ実装する実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
実施例６
図６は、本発明に係る第６の実施例における半導体装置の構造を示す断面図である。図６において、基板５の一方の主面に配置する接続電極４は基板５の表面から窪んだ位置に配置しており、接続電極４の表面から基板５の表面までの高さは、ソルダーレジストを形成する場合と同等程度であり、具体的には１０μｍ以上に形成することが望ましい。
基板５の他方の主面に配置する外部電極７は表面が基板５の表面と同一高さにあり、外部電極７は基板５の他方の主面に形成したソルダーレジスト１０の開口において露出している。他の構成および半導体素子１の実装方法は前述した第４の実施例と同様であり、詳細な説明を省略する。
上記した構成により、基板５の表面から窪んだ位置に接続電極４を備えることで、半導体素子１のワイヤボンディング装置によって形成された金材料等からなる接続端子２が接続電極４の中心からずれて搭載されても、窪みによって中心に誘導する効果が発生する。
よって、低荷重で変形量の少ない接合が可能となり、接続端子２の増加に伴って接続部における平坦性の要求が増大に対しても接合荷重を低減化することができ、低熱収縮とすることで接続端子２への応力を低減化することができ、半導体素子１を基板５へ実装する実装プロセス設計が容易になり、半導体装置の信頼性向上に繋がる。
本発明は、ＬＳＩチップの集積回路部を保護し、かつ外部装置とＬＳＩチップの電気的接続を安定的に確保し、さらに高密度な実装を可能とした半導体装置であるので、特に消費電力の大きな半導体素子を搭載する半導体装置に有効であり、情報通信機器、事務用電子機器、家庭用電子機器、測定装置、組み立てロボット等の産業用電子機器、医療用電子機器、電子玩具等に用いられる半導体装置の信頼性の向上を容易にする。
本発明に掛かる第１の実施例における半導体装置を示す断面図 本発明に掛かる第２の実施例における半導体装置を示す断面図 本発明に掛かる第３の実施例における半導体装置を示す断面図 本発明に掛かる第４の実施例における半導体装置を示す断面図 本発明に掛かる第５の実施例における半導体装置を示す断面図 本発明に掛かる第６の実施例における半導体装置を示す断面図 従来の半導体装置を示す断面図 従来の半導体装置を示す断面図
符号の説明
１ 半導体素子
２ 接続端子
３ 熱硬化性樹脂
４ 接続電極
５ 基板
６ ビア
７ 外部電極
８ 外部端子
９ モールド樹脂
１０ ソルダーレジスト

Claims (8)

  1. 基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、前記基板上にフェイスダウンで半導体素子を搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする半導体装置。
  2. 基板の一方の主面に配置する接続電極を基板の表面と同一高さの位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、前記基板上にフェイスダウンで半導体素子を搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする半導体装置。
  3. 基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面と同一高さの位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、前記基板上にフェイスダウンで半導体素子を搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする半導体装置。
  4. 基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、ワイヤボンディング装置によって接続端子を形成した半導体素子を前記基板上にフェイスダウンで搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする半導体装置。
  5. 基板の一方の主面に配置する接続電極を基板の表面と同一高さの位置に設け、他方の主面に配置する外部電極を基板の表面から窪んだ位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、ワイヤボンディング装置によって接続端子を形成した半導体素子を前記基板上にフェイスダウンで搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする半導体装置。
  6. 基板の一方の主面に配置する接続電極を基板の表面から窪んだ位置に設け、他方の主面に配置する外部電極を基板の表面と同一高さの位置に設け、前記接続電極と前記外部電極とを前記基板の内部に形成したビアで接続し、ワイヤボンディング装置によって接続端子を形成した半導体素子を前記基板上にフェイスダウンで搭載して前記半導体素子の接続端子を前記基板の接続電極に電気的に接続し、前記基板の外部電極に外部端子を電気的に接続して設けたことを特徴とする半導体装置。
  7. 一方の主面の表面から窪んだ位置に接続電極を配置し、他方の主面の表面から窪んだ位置に外部電極を配置し、内部に形成したビアで前記接続電極と前記外部電極とを接続し、前記外部電極に外部端子を電気的に接続してなる基板を形成する基板形成工程と、前記基板上に半導体素子をフェイスダウンで搭載するフェイスダウン工程と、前記半導体素子と前記基板の主面との間に絶縁性の熱硬化性樹脂を介在させる工程と、前記半導体素子の接続端子と前記基板の接続電極を電気的に接続するとともに、前記熱硬化性樹脂を硬化させる加熱工程とを有することを特徴とする半導体装置の製造方法。
  8. 一方の主面の表面から窪んだ位置に接続電極を配置し、他方の主面の表面から窪んだ位置に外部電極を配置し、内部に形成したビアで前記接続電極と前記外部電極とを接続し、前記外部電極に外部端子を電気的に接続してなる基板を形成する基板形成工程と、前記基板上に半導体素子をフェイスダウンで搭載するフェイスダウン接続工程とを有し、前記フェイスダウン接続工程において、前記半導体素子と前記基板の主面との間に絶縁性の熱硬化性樹脂を介在させて加熱しながら、前記半導体素子を前記基板に加圧力により押圧し、前記熱硬化性樹脂を熱硬化して前記半導体素子と前記基板を接合するとともに、前記基板の前記接続電極と前記半導体素子の前記接続端子を電気的に接続することを特徴とする半導体装置の製造方法。
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