JP2007180472A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、パワー用半導体素子の耐圧特性と制御用半導体素子のデバイスサイズの縮小化とを実現することが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上にＮ型のエピタキシャル層４が形成されている。基板３にはＰ型の埋込拡散層６が形成され、基板３とエピタキシャル層４には、Ｎ型の埋込拡散層１０がＰ型の埋込拡散層７上に形成されている。この構造により、Ｐ型の埋込拡散層７の這い上がりが抑制され、パワー用半導体素子の耐圧特性を維持しつつ、エピタキシャル層４の厚みを薄くすることができる。そして、制御用半導体素子のデバイスサイズを縮小化することができる。
【選択図】 図１

Description

本発明は、パワー用半導体素子として用いられる縦型ＰＮＰトランジスタのコレクタ抵抗を低減する半導体装置及びその製造方法に関する。

従来の半導体装置の製造方法の一実施例として、下記の縦型ＰＮＰトランジスタの製造方法が知られている。Ｐ型の半導体基板を準備し、半導体基板上に２層のＮ型のエピタキシャル層を形成する。Ｐ型の半導体基板と１層目のエピタキシャル層に渡りＮ型の埋込拡散層を形成し、１層目と２層目のエピタキシャル層に渡りＰ型の埋込拡散層を形成する。ここで、２層目のエピタキシャル層表面のＰ型の埋込拡散層上方にシリコン窒化膜を選択的に形成した後に、Ｐ型の埋込拡散層を熱拡散する。そして、シリコン窒化膜を形成した状態で熱拡散を行うことで、シリコン窒化膜下方のＰ型の埋込拡散層の這い上がりは抑制される。また、その上方にシリコン窒化膜が形成されていない領域では、Ｐ型の埋込拡散層は這い上がり、Ｐ型の埋込拡散層上面には凹部が形成される。一方、２層目のエピタキシャル層表面では、シリコン窒化膜の形成領域以外にはＬＯＣＯＳ酸化膜が形成される。その後、ＬＯＣＯＳ酸化膜を除去することで、２層目のエピタキシャル層表面には凹凸部が形成される。そして、２層目のエピタキシャル層の凹部とＰ型の埋込拡散層の這い上がりとを利用し、コレクタ領域を形成する。また、２層目のエピタキシャル層の凸部とＰ型の埋込拡散層の凹部とを利用し、ベース領域及びエミッタ領域を形成する。この製造方法により、縦型ＰＮＰトランジスタのエミッタ−コレクタ間耐圧（Ｖ_ＣＥＯ）を増大し、飽和電圧（Ｖｃｅ）を低減する縦型ＰＮＰトランジスタを形成できる（例えば、特許文献１参照。）。
特開２０００−２３２１１１号公報（第３−４頁、第１−３図）

上述したように、従来の半導体装置では、１枚の半導体基板上にパワー用の半導体素子や制御用の半導体素子が形成されている。そして、半導体基板はＧＮＤ電位として用いられるため、グランド抵抗を小さくするため、半導体基板は、例えば、２〜４（Ω・ｃｍ）の比抵抗値を有するものが使用されている。この場合、Ｐ型の半導体基板の不純物濃度が比較的高濃度となり、Ｎ型の埋込拡散層を深く形成するためには、高不純物濃度のＮ型の埋込拡散層を形成する必要がある。そのため、Ｎ型の埋込拡散層に、シート抵抗値を低減するため深いＰ型の埋込拡散層を形成するためには、高不純物濃度のＰ型の埋込拡散層を形成する必要がある。その結果、高不純物濃度のＰＮ接合領域が形成され、耐圧特性を調整し難い等の問題が起こり、所望の素子特性を有する半導体素子が形成し難いという問題がある。

また、従来の半導体装置では、例えば、パワー用の縦型ＰＮＰトランジスタと制御用のＮＰＮトランジスタがモノリシックに形成されている。そして、縦型ＰＮＰトランジスタでは、その耐圧特性を向上させるためには、Ｎ型のエピタキシャル層を厚くする必要がある。一方、制御用のＮＰＮトランジスタでは、エピタキシャル層の膜厚を厚くすることで、分離領域の横方向拡散が広がり、デバイスサイズを縮小し難いという問題がある。つまり、パワー用の縦型ＰＮＰトランジスタと制御用のＮＰＮトランジスタとをモノリシックに形成することで、パワー用の縦型ＰＮＰトランジスタの耐圧特性と制御用のＮＰＮトランジスタのデバイスサイズの縮小とがトレードオフの関係になるという問題がある。

また、従来の半導体装置の製造方法では、例えば、２〜４（Ω・ｃｍ）の比抵抗値を有する半導体基板にパワー用の縦型ＰＮＰトランジスタを形成する場合、コレクタ領域と基板とをＰＮ接合分離するＮ型の埋込拡散層の拡散深さを深くし難いという問題がある。そのため、コレクタ領域として用いるＰ型の埋込拡散層を半導体基板深部へと拡散させることができず、コレクタ抵抗を低減し難いという問題がる。

また、従来の半導体装置の製造方法では、Ｐ型の半導体基板上に２層のエピタキシャル層を形成する。１層目と２層目のエピタキシャル層に渡り、コレクタ領域として用いるＰ型の埋込拡散層を形成する。そして、２層目のエピタキシャル層表面に形成されたシリコン窒化膜の形成領域により、Ｐ型の埋込拡散層の這い上がりを部分的に抑制している。しかしながら、シリコン窒化膜下方に位置するＰ型の埋込拡散層においても、酸素の回り込み等により、部分的にその這い上がりを抑制することが難しいという問題がある。具体的には、Ｐ型の埋込拡散層の這い上がりを抑制する領域では、這い上がらせる領域から０．５（μｍ）程度しか、その這い上がり量を抑制することができない。そのため、所望の耐圧特性を満たすため、エピタキシャル層を２層構造とする必要があり、製造コストが嵩むという問題がある。

また、従来の半導体装置の製造方法では、２層目のエピタキシャル層表面にＬＯＣＯＳ酸化膜を形成した後、ＬＯＣＯＳ酸化膜を除去し、エピタキシャル層表面に凹凸を形成する。そして、凹部が形成されたエピタキシャル層表面からコレクタ領域として用いるＰ型の拡散層を形成し、Ｐ型の拡散層とＰ型の埋込拡散層の這い上がった領域とを連結させる。しかしながら、エピタキシャル層上に形成したシリコン窒化膜を選択的に除去する際のマスクずれ等により、Ｐ型の埋込拡散層上方の所望の領域にシリコン窒化膜が形成されない場合がある。この場合には、Ｐ型の拡散層とＰ型の埋込拡散層との重畳領域が低減し、コレクタ抵抗を低減できない。つまり、個々の工程でのマスクずれにより素子特性が変動し、高精度な位置合わせが必要とされ、製造工程が煩雑となるという問題がある。

また、従来の半導体装置の製造方法では、半導体基板上にエピタキシャル層を形成するために、例えば、縦型の反応炉を用いた気相エピタキシャル成長装置を用いる。そして、エピタキシャル層を形成する際、半導体基板に拡散させたＰ型不純物であるホウ素（Ｂ）がオートドープし易いという問題がある。特に、埋込拡散層でのシート抵抗値を低減するために不純物の導入量を増大させた場合には、オートドープ量が増大する。

本発明の半導体装置は、上述した各事情に鑑みて成されたものであり、一導電型の半導体基板と、前記半導体基板上に形成された逆導電型のエピタキシャル層と、少なくとも前記半導体基板に形成された一導電型の第１の埋込拡散層と、前記半導体基板と前記エピタキシャル層とに渡り形成され、コレクタ領域として用いられる一導電型の第２の埋込拡散層と、前記半導体基板と前記エピタキシャル層とに渡り形成され、前記半導体基板と前記一導電型の第２の埋込拡散層とを接合分離する逆導電型の第１の埋込拡散層と、前記一導電型の第２の埋込拡散層とその形成領域を重畳させ、少なくとも前記一導電型の第２の埋込拡散層の上面から這い上がる逆導電型の第２の埋込拡散層と、前記エピタキシャル層表面から形成され、ベース領域として用いられる逆導電型の拡散層と、前記エピタキシャル層表面から形成され、コレクタ領域として用いられる一導電型の第１の拡散層と、前記逆導電型の拡散層に形成され、エミッタ領域として用いられる一導電型の第２の拡散層とを有することを特徴とする。従って、本発明では、コレクタ領域として用いられる一導電型の第２の埋込拡散層は、その這い上がりが抑制されるが、基板深部へと這い下がることで、コレクタ抵抗を低減することができる。

また、本発明の半導体装置は、前記半導体基板及び前記エピタキシャル層を複数の素子形成領域に区画する分離領域とを有し、前記一導電型の第１の埋込拡散層は、前記複数の素子形成領域に渡り形成されていることを特徴とする。従って、本発明では、一導電型の第１の埋込拡散層により半導体基板の比抵抗値を調整することができる。

また、本発明の半導体装置は、前記半導体基板の比抵抗値は、４０〜６０（Ω・ｃｍ）であることを特徴とする。従って、本発明では、低不純物濃度の半導体基板を用いることで、逆導電型の第１の埋込拡散層及び一導電型の第２の埋込拡散層を基板深部まで拡散させることができる。

また、本発明の半導体装置は、前記第１の一導電型の埋込拡散層は、前記半導体基板表面から１５〜２０（μｍ）まで拡散していることを特徴とする。従って、本発明では、第１の一導電型の埋込拡散層により、グランド抵抗値が高くなることを防ぐことができる。

また、本発明の半導体装置の製造方法は、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層を形成した後、前記半導体基板の前記逆導電型の第１の埋込拡散層よりも広い領域に渡り、一導電型の第１の埋込拡散層を形成する工程と、前記逆導電型の第１の埋込拡散層とその形成領域を重畳させるように、前記半導体基板に一導電型の第２の埋込拡散層を形成する工程と、前記一導電型の第２の埋込拡散層が形成された領域に逆導電型の不純物をイオン注入し、逆導電型の第２の埋込拡散層を形成する工程と、前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記エピタキシャル層表面からコレクタ領域として用いる一導電型の第１の拡散層と、ベース領域として用いる逆導電型の拡散層と、エミッタ領域として用いる一導電型の第２の拡散層とを形成する工程とを有することを特徴とする。従って、本発明では、低不純物濃度の半導体基板に逆導電型の第１の埋込拡散層を形成した後に一導電型の第１の埋込拡散層を形成することで、基板深部まで逆導電型の第１の埋込拡散層を形成することができる。

また、本発明の半導体装置の製造方法は、前記一導電型の第１の埋込拡散層を形成する工程では、前記半導体基板全面に前記一導電型の第１の埋込拡散層を形成することを特徴とする。従って、本発明では、半導体基板に形成される複数の素子形成領域においても、グランド抵抗の増大を防止できる。

また、本発明の半導体装置の製造方法は、前記逆導電型の第２の埋込拡散層を形成する不純物をイオン注入する工程前に、前記半導体基板に対し熱酸化工程を行うことを特徴とする。従って、本発明では、前記一導電型の第２の埋込拡散層の表面及びその近傍領域の不純物濃度を低下させた状態で、逆導電型の不純物をイオン注入する。この製造方法により、一導電型の第２の埋込拡散層の這い上がりを抑制することができる。また、エピタキシャル層を形成する際、一導電型の不純物のオートドープ量を低減することができる。

また、本発明の半導体装置の製造方法は、前記熱酸化工程と前記逆導電型の第２の埋込拡散層を形成する不純物をイオン注入する工程との間には、非酸化性雰囲気中での熱処理工程を行わないことを特徴とする。従って、本発明では、一導電型の不純物濃度が低くなった領域に逆導電型の不純物をイオン注入することで、効率的に逆導電型の第２の埋込拡散層を形成できる。

本発明では、低不純物濃度の半導体基板にパワー用の縦型ＰＮＰトランジスタが形成されている。この構造により、コレクタ領域として用いられる埋込拡散層を半導体基板の深部まで形成でき、コレクタ抵抗を低減することができる。

また、本発明では、半導体基板全面にＰ型の埋込拡散層が形成されている。この構造により、複数の素子形成領域において、グランド抵抗の増大を防止することができる。

また、本発明では、パワー用の縦型ＰＮＰトランジスタのコレクタ領域として用いられる埋込拡散層の這い上がり幅が部分的に抑制される。この構造により、耐圧特性を維持しつつ、エピタキシャル層の膜厚を薄くすることができる。

また、本発明では、制御用の縦型ＮＰＮトランジスタにおいて、エピタキシャル層の膜厚が薄くなることで、分離領域の横方向拡散が抑制される。この構造により、縦型ＮＰＮトランジスタのデバイスサイズが縮小される。

また、本発明では、縦型ＰＮＰトランジスタのコレクタ領域として用いられる埋込拡散層は、這い上がっている領域を有する。そして、這い上がった領域の不純物濃度を高くし、コレクタ領域の連結領域として用いることで、コレクタ抵抗を低減することができる。

また、本発明では、低不純物濃度のＰ型の半導体基板にＮ型の埋込拡散層を形成した後に、半導体基板全面にＰ型の埋込拡散層を形成する。この製造方法により、半導体基板の深部までＮ型の埋込拡散層を形成することができる。

また、本発明では、縦型ＰＮＰトランジスタのコレクタ領域として用いられるＰ型の埋込拡散層の表面及びその近傍領域の不純物濃度を低下させた状態で、Ｎ型の埋込拡散層を形成する。この製造方法により、Ｐ型の埋込拡散層の這い上がりを抑制できる。

また、本発明では、縦型ＰＮＰトランジスタのコレクタ領域として用いられるＰ型の埋込拡散層と重畳してＮ型の埋込拡散層を形成した状態で、エピタキシャル層を堆積する。この製造方法より、基板表面のＰ型不純物濃度を低減させ、オートドープ量を低減することができる。

また、本発明では、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１００（ｋｅＶ）、導入量８．０×１０^１２（／ｃｍ^２）程度でイオン注入することで、半導体基板全面にＰ型の埋込拡散層を形成する場合に半導体基板の比抵抗値が４０〜６０（Ω・ｃｍ）であっても縦型ＮＰＮトランジスタ及び縦型ＰＮＰトランジスタのコレクタ抵抗が上昇すること無く、比抵抗値が２〜４（Ω・ｃｍ）のグランド抵抗約２ｋΩとほぼ同様のグランド抵抗が得られる。

以下に、本発明の一実施の形態である半導体装置について、図１〜図４を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。図２（Ａ）は、本実施の形態における縦型ＰＮＰトランジスタを説明するための断面図である。図２（Ｂ）は、本実施の形態における縦型ＰＮＰトランジスタを説明するための断面図である。図３は、本実施の形態における縦型ＰＮＰトランジスタの濃度プロファイルを説明するための図である。図４（Ａ）は、本実施の形態における半導体装置の埋込拡散層のシート抵抗値及び這い上がり幅を説明するための図である。図４（Ｂ）は、本実施の形態における半導体装置の耐圧特性を説明するための図である。

図１に示す如く、縦型ＰＮＰトランジスタ１と縦型ＮＰＮトランジスタ２とがＰ型の単結晶シリコン基板３にモノリシックに形成されている。例えば、縦型ＰＮＰトランジスタ１はパワー用半導体素子として用いられ、縦型ＮＰＮトランジスタ２は制御用半導体素子として用いられる。尚、その他の素子形成領域には、パワー用半導体素子として大面積のＮＰＮパワートランジスタ等が形成され、制御用半導体素子として小面積のＮＰＮトランジスタ等が形成されている。そして、縦型ＰＮＰトランジスタ１は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４と、Ｎ型の埋込拡散層５と、Ｐ型の埋込拡散層６と、コレクタ領域として用いられるＰ型の埋込拡散層７、８、９と、Ｎ型の埋込拡散層１０、１１、１２と、ベース領域として用いられるＮ型の拡散層１３、１４と、エミッタ領域として用いられるＰ型の拡散層１５と、コレクタ領域として用いられるＰ型の拡散層１６、１７と、Ｎ型の拡散層１８、１９とから構成されている。

Ｎ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。尚、基板３の比抵抗値は、４０〜６０（Ω・ｃｍ）程度であり、Ｐ型不純物濃度としては、１．０×１０^１４程度のものが使用されている。

Ｎ型の埋込拡散層５は、基板３とエピタキシャル層４とに渡り形成されている。Ｎ型の埋込拡散層５は、Ｐ型の埋込拡散層７よりも基板３の深部まで形成されている。そして、Ｎ型の埋込拡散層５は、基板３とＰ型の埋込拡散層７のそれぞれとＰＮ接合領域を形成し、基板３とＰ型の埋込拡散層７とをＰＮ接合分離している。尚、本実施の形態でのＮ型の埋込拡散層５が本発明の「逆導電型の第１の埋込拡散層」に対応する。

Ｐ型の埋込拡散層６が、縦型ＰＮＰトランジスタ１が形成される領域全面に形成され、例えば、基板３表面から１５〜２０（μｍ）程度の深さまで形成されている。Ｐ型の埋込拡散層６は、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入量１．０×１０^１２〜１．０×１０^１４（／ｃｍ^２）でイオン注入し、形成されている。そのため、Ｐ型の埋込拡散層６は、低不純物濃度の拡散領域であり、Ｎ型の拡散領域と重畳する領域では、重畳領域はＮ型領域となる。そして、基板３にＰ型の埋込拡散層６を形成することでグランド抵抗の増大を防ぎ、ラッチアップ等の問題を解決している。Ｐ型の埋込拡散層６の不純物濃度は、所望のグランド抵抗値となるように、種々の設計変更が可能である。尚、本実施の形態でのＰ型の埋込拡散層６が本発明の「一導電型の第１の埋込拡散層」に対応する。

Ｐ型の埋込拡散層７、８、９は、基板３とエピタキシャル層４に渡り形成されている。Ｐ型の埋込拡散層８、９は、Ｐ型の埋込拡散層７の端部近傍に配置され、Ｐ型の埋込拡散層８、９とＰ型の埋込拡散層７とは連結している。Ｐ型の埋込拡散層８、９は、Ｐ型の埋込拡散層７の端部近傍に一環状に形成されている場合や、コレクタ領域として引き出す領域にのみ形成されている場合でも良い。尚、本実施の形態でのＰ型の埋込拡散層７が本発明の「一導電型の第２の埋込拡散層」に対応する。

Ｎ型の埋込拡散層１０は、少なくともＰ型の埋込拡散層７の上面からエピタキシャル層４表面側へと這い上がっている。一方、Ｎ型の埋込拡散層１１、１２は、基板３とエピタキシャル層４に渡り形成されている。Ｎ型の埋込拡散層１１、１２は、Ｐ型の埋込拡散層７、８、９を取り囲むように配置されている。尚、本実施の形態でのＮ型の埋込拡散層１０が本発明の「逆導電型の第２の埋込拡散層」に対応する。

Ｎ型の拡散層１３が、エピタキシャル層４に形成されている。Ｎ型の拡散層１３には、Ｎ型の拡散層１４が形成されている。Ｎ型の拡散層１４は、ベース引き出し領域として用いられる。尚、本実施の形態でのＮ型の拡散層１３が本発明の「逆導電型の拡散層」に対応する。

Ｐ型の拡散層１５が、Ｎ型の拡散層１３に形成されている。尚、本実施の形態でのＰ型の拡散層１５が本発明の「一導電型の第２の拡散層」に対応する。

Ｐ型の拡散層１６、１７が、エピタキシャル層４に形成されている。Ｐ型の拡散層１６、１７は、Ｎ型の拡散層１３を取り囲むように配置され、Ｐ型の拡散層１６とＰ型の埋込拡散層７、８とは連結し、Ｐ型の拡散層１７とＰ型の埋込拡散層７、９とは連結している。Ｐ型の拡散層１６、１７は、Ｎ型の拡散層１３を取り囲むように一環状に形成されている場合や、コレクタ領域として引き出す領域にのみ形成されている場合でも良い。尚、本実施の形態でのＰ型の拡散層１６、１７が本発明の「一導電型の第１の拡散層」に対応する。

Ｎ型の拡散層１８、１９は、エピタキシャル層４に形成されている。Ｎ型の拡散層１８、１９は、Ｐ型の拡散層１６、１７を取り囲むように一環状に形成されている。Ｎ型の拡散層１８とＮ型の埋込拡散層５、１１とは連結し、Ｎ型の拡散層１９とＮ型の埋込拡散層５、１２とは連結している。つまり、Ｎ型の拡散層１８、１９が、コレクタ領域であるＰ型の拡散層１６、１７の外周を囲むように配置されることで、エピタキシャル層４表面が反転し、コレクタ電流が分離領域を介して基板３へと流れることを防止する。

絶縁層２０が、エピタキシャル層４上面に形成されている。絶縁層２０は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３＋Ｏ_２系のガスを用いたドライエッチングにより、絶縁層２０にコンタクトホール２１、２２、２３が形成されている。

コンタクトホール２１、２２、２３には、アルミ合金、例えば、Ａｌ−Ｓｉ膜２４が選択的に形成され、コレクタ電極２５、エミッタ電極２６及びベース電極２７が形成されている。

一方、縦型ＮＰＮトランジスタ２は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４と、Ｐ型の埋込拡散層６と、コレクタ領域として用いられるＮ型の埋込拡散層２８、２９と、コレクタ領域として用いられるＮ型の拡散層３０と、ベース領域として用いられるＰ型の拡散層３１と、エミッタ領域として用いられるＮ型の拡散層３２とから構成されている。

Ｎ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。

Ｎ型の埋込拡散層２８は、基板３とエピタキシャル層４に渡り形成されている。

Ｎ型の埋込拡散層２９は、Ｎ型の埋込拡散層２８とその形成領域を重畳させるように形成されている。そして、Ｎ型の埋込拡散層２９は、Ｎ型の埋込拡散層２８よりエピタキシャル層４表面側へと這い上がっている。Ｎ型の埋込拡散層２９を形成することで、コレクタ領域の抵抗を低減することができる。Ｎ型の埋込拡散層２９を形成することで、コレクタ領域の抵抗を低減することができる。

Ｎ型の拡散層３０は、Ｎ型のエピタキシャル層４に形成されている。Ｎ型の拡散層３０は、Ｎ型の埋込拡散層２９と連結し、コレクタ領域として用いられる。そして、Ｎ型の拡散層３０とＮ型の埋込拡散層２９とが連結することで、Ｎ型の拡散層３０の横方向拡散量が低減し、縦型ＮＰＮトランジスタ２のデバイスサイズを縮小することができる。

Ｐ型の拡散層３１は、エピタキシャル層４に形成されている。

Ｎ型の拡散層３２は、Ｐ型の拡散層３１に形成されている。

絶縁層２０が、エピタキシャル層４上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３＋Ｏ_２系のガスを用いたドライエッチングにより、絶縁層２０にコンタクトホール３３、３４、３５が形成されている。

コンタクトホール３３、３４、３５には、アルミ合金、例えば、Ａｌ−Ｓｉ膜３６が選択的に形成され、エミッタ電極３７、ベース電極３８及びコレクタ電極３９が形成されている。

図２（Ａ）に示す如く、Ｐ型の埋込拡散層７、８、９及びＰ型の拡散層１６、１７は、縦型ＰＮＰトランジスタ１のコレクタ領域である。Ｎ型の埋込拡散層１０、Ｎ型のエピタキシャル層４及びＮ型の拡散層１３、１４は、縦型ＰＮＰトランジスタ１のベース領域である。Ｐ型の拡散層１５は、縦型ＰＮＰトランジスタ１のエミッタ領域である。Ｐ型不純物、例えば、ホウ素（Ｂ）により形成されているＰ型の埋込拡散層７上に、Ｎ型不純物、例えば、リン（Ｐ）により形成されているＮ型の埋込拡散層１０が形成されている。そして、Ｐ型の埋込拡散層７がエピタキシャル層４表面側へと這い上がることが抑制されている。具体的には、Ｐ型の埋込拡散層７の基板３表面からの這い上がり幅Ｗ１は、２．０〜４．０（μｍ）程度である。Ｎ型の埋込拡散層１０を形成しない場合には、通常、Ｐ型の埋込拡散層７は基板３表面から５．５（μｍ）程度這い上がる。つまり、Ｐ型の埋込拡散層７上にＮ型の埋込拡散層１０を形成することで、Ｐ型の埋込拡散層７の這い上がり幅は、１．５〜３．５（μｍ）程度抑制される。

この構造により、縦型ＰＮＰトランジスタ１では、所望のベース領域幅Ｗ２を確保した場合でも、エピタキシャル層４の膜厚を薄くすることができる。例えば、エピタキシャル層４の膜厚は、６．５〜７．５（μｍ）程度となる。その結果、パワー用半導体素子としての縦型ＰＮＰトランジスタ１では、エピタキシャル層４の膜厚が薄くなるが、その耐圧特性を悪化させることを防止できる。一方、制御用半導体素子としての縦型ＮＰＮトランジスタ２では、エピタキシャル層４の膜厚が薄くなることで、分離領域の横方向拡散が低減し、デバイスサイズが縮小される。つまり、Ｐ型の埋込拡散層７の這い上がり幅Ｗ１を抑制し、エピタキシャル層４の膜厚を薄く形成することで、所望の耐圧特性を有するパワー用半導体素子とデバイスサイズが縮小化された制御用半導体素子とがモノリシックに形成される。

また、図示したように、Ｎ型の埋込拡散層５は基板３表面から３０（μｍ）程度まで形成されている。Ｐ型の埋込拡散層７は基板３表面から２０（μｍ）程度まで形成されている。そして、Ｐ型の埋込拡散層６は基板３表面から１５〜２０（μｍ）程度まで形成されている。この構造により、基板２を利用することで所望の幅Ｗ３を確保し、コレクタ抵抗を低減させている。この構造は、詳細は半導体装置の製造方法で後述するが、低不純物濃度の基板３の状態でＮ型の埋込拡散層５を形成することで、ＰＮ接合分離用のＮ型の埋込拡散層５を深部まで形成できることで実現される。一方、上述したように、基板３には、Ｐ型の埋込拡散層６が基板３表面から１５〜２０（μｍ）程度まで形成されることで、グランド抵抗値を所望の範囲に調整することができる。

ここで、図２（Ｂ）に示す如く、Ｐ型の埋込拡散層７では、その上面にＮ型の埋込拡散層１０が形成されている領域Ｌ１では、Ｐ型の埋込拡散層７の這い上がりは抑制されている。一方、Ｎ型の埋込拡散層１０は、Ｐ型の埋込拡散層７より内側の領域に形成されている。そのため、Ｎ型の埋込拡散層１０が形成されていない領域Ｌ２、Ｌ３では、Ｐ型の埋込拡散層７は、エピタキシャル層４表面側へと這い上がっている。そして、領域Ｌ２、Ｌ３では、Ｐ型の埋込拡散層７が、Ｎ型の埋込拡散層１０の周囲を囲むように形成されている。コレクタ領域として用いられるＰ型の拡散層１６、１７は、領域Ｌ２、Ｌ３において、Ｐ型の埋込拡散層７と連結している。Ｐ型の拡散層１６、１７は、Ｐ型の埋込拡散層７の這い上がっている領域と連結することで、コレクタ抵抗を低減することができる。

そして、図２（Ａ）に示すように、Ｎ型の埋込拡散層１０が形成されていない領域Ｌ２、Ｌ３では、Ｐ型の埋込拡散層８、９が、Ｐ型の埋込拡散層７と重畳して形成されている。上述したように、Ｐ型の拡散層１６はＰ型の埋込拡散層７、８と連結し、Ｐ型の拡散層１７はＰ型の埋込拡散層７、９と連結し、コレクタ領域を形成している。この構造により、更に、縦型ＰＮＰトランジスタ１のコレクタ抵抗を低減することができる。

図３では、縦型ＰＮＰトランジスタ１の基板３での濃度プロファイルを示している。点線は、基板３の不純物濃度を示し、一点鎖線はＰ型の埋込拡散層７の不純物濃度を示し、二点鎖線はＰ型の埋込拡散層６の不純物濃度を示している。実線は、Ｎ型の埋込拡散層５の不純物濃度を示している。図示の如く、一点鎖線と実線を比較すると、基板３表面から２０（μｍ）程度まではＰ型の埋込拡散層７であり、２０（μｍ）から３０（μｍ）までがＮ型の埋込拡散層５であることがわかる。一方、二点鎖線が示すように、Ｐ型の埋込拡散層６は低不純物濃度領域であり、少なくともＮ型の埋込拡散層５またはＰ型の埋込拡散層７の一方が形成されている領域では、相殺されてしまう。

図４（Ａ）に示す如く、横軸にＮ型の埋込拡散層１０の不純物導入量を示している。縦軸（紙面左側）にＰ型の埋込拡散層７のシート抵抗値を示している。縦軸（紙面右側）にＰ型の埋込拡散層７の這い上がり幅Ｗ１（図２参照）を示している。そして、実線は、Ｎ型の埋込拡散層１０の不純物導入量とＰ型の埋込拡散層７のシート抵抗値の関係を示している。点線は、Ｎ型の埋込拡散層１０の不純物導入量とＰ型の埋込拡散層７の這い上がり幅Ｗ１の関係を示している。

実線で示すように、Ｎ型の埋込拡散層１０の不純物導入量が増大する程、Ｐ型の埋込拡散層７のシート抵抗値も増大している。一方、点線で示すように、Ｎ型の埋込拡散層１０の不純物導入量が増大する程、Ｐ型の埋込拡散層７の這い上がり幅Ｗ１が減少している。そして、Ｎ型の埋込拡散層１０の不純物導入量が増大する程、Ｐ型の埋込拡散層７の這い上がり幅Ｗ１は減少するが、Ｐ型の埋込拡散層７のシート抵抗値が増大する。一方、Ｎ型の埋込拡散層１０の不純物導入量が減少する程、Ｐ型の埋込拡散層７のシート抵抗値は減少するが、Ｐ型の埋込拡散層７の這い上がり幅Ｗ１は増大する。つまり、Ｐ型の埋込拡散層７のシート抵抗値と這い上がり幅Ｗ１とは、Ｎ型の埋込拡散層１０の不純物導入量に対し、トレードオフの関係にある。その結果、Ｎ型の埋込拡散層１０の不純物導入量は、Ｐ型の埋込拡散層７のシート抵抗値と這い上がり幅Ｗ１との関係により、所望の導入量が設定される。

図４（Ｂ）に示す如く、横軸にＮ型の埋込拡散層１０の不純物導入量を示している。縦軸に縦型ＰＮＰトランジスタ１の耐圧（Ｖ_ＣＢＯ）を示している。実線で示すように、Ｎ型の埋込拡散層１０の不純物導入量が増大する程、耐圧（Ｖ_ＣＢＯ）が低減している。これは、高不純物濃度のＰ型の埋込拡散層７と高不純物濃度のＮ型の埋込拡散層１０とで形成されるＰＮ接合領域が、縦型ＰＮＰトランジスタ１の耐圧（Ｖ_ＣＢＯ）を決定しているからである。図４（Ａ）に示したように、Ｎ型の埋込拡散層１０の不純物導入量が増大する程、Ｐ型の埋込拡散層７の這い上がり幅Ｗ１が減少するが、縦型ＰＮＰトランジスタ１の耐圧（Ｖ_ＣＢＯ）が低減してしまう。つまり、Ｎ型の埋込拡散層１０の不純物導入量は、縦型ＰＮＰトランジスタ１の耐圧（Ｖ_ＣＢＯ）、Ｐ型の埋込拡散層７のシート抵抗値、及びその這い上がり幅Ｗ１との関係により、その導入量が決定される。

尚、図示したようにＮ型の拡散層１３とＮ型の埋込拡散層１０とは、連結しない構造である必要はない。例えば、Ｎ型の拡散層１３とＮ型の埋込拡散層１０とが連結する構造の場合でも良い。この場合には、Ｎ型の埋込拡散層１０の不純物濃度が高濃度となり、上述したように、Ｐ型の埋込拡散層７とＮ型の埋込拡散層１０とのＰＮ接合領域における耐圧特性が考慮され、Ｎ型の拡散層１３及びＮ型の埋込拡散層１０の不純物濃度が設定される。

次に、本発明の一実施の形態である半導体装置の製造方法について、図５から図１１を参照し、詳細に説明する。図５から図１１は、本実施の形態における半導体装置の製造方法を説明するための断面図である。

先ず、図５に示す如く、例えば、比抵抗値が４０〜６０（Ω・ｃｍ）程度のＰ型の単結晶シリコン基板３を準備する。基板３上にシリコン酸化膜（図示せず）を形成し、シリコン酸化膜をマスクとして用い、基板３の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１５（／ｃｍ^２）でイオン注入する。その後、熱拡散し、Ｎ型の埋込拡散層５を形成した後、シリコン酸化膜を除去する。

次に、基板３上全面にシリコン酸化膜４０を、例えば、４５０（Å）程度堆積する。そして、基板３の表面から全面に、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１２〜１．０×１０^１４（／ｃｍ^２）でイオン注入する。

次に、図６に示す如く、シリコン酸化膜４０上にフォトレジスト４１を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層７が形成される領域上のフォトレジスト４１に開口部を形成する。その後、基板３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト４１を除去し、熱拡散し、Ｐ型の埋込拡散層６、７を同時形成する。このとき、基板３表面を熱酸化し、基板３表面にシリコン酸化膜４２（図７参照）を形成する。そして、本実施の形態では、不純物濃度が、例えば、１．０×１０^１４〜１．０×１０^１５（／ｃｍ^２）程度の基板３に、Ｎ型の埋込拡散層５を形成した後に、Ｐ型の埋込拡散層６を形成する。この製造方法により、Ｎ型の埋込拡散層５を形成する際の導入量を増大させることなく、基板３深部までＮ型の埋込拡散層５を形成することができる。その結果、低不純物濃度に形成されたＮ型の埋込拡散層５にＰ型の埋込拡散層７を形成できるので、Ｐ型の埋込拡散層７でのシート抵抗値を低減することができる。

次に、図７に示す如く、Ｎ型の埋込拡散層１１、１２、２８の形成領域上に開口部が形成されるように、シリコン酸化膜４２を選択的に除去する。そして、シリコン酸化膜４２をマスクとして用い、基板３の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４３を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層１１、１２、２８を形成する。

ここで、基板３上にシリコン酸化膜４２を堆積した状態で、基板３を１２００〜１２５０（℃）の酸化性雰囲気中に１時間程度置き、熱酸化処理を行う。この熱酸化処理により、Ｐ型の埋込拡散層７の表面及びその近傍領域（例えば、エピタキシャル層４表面から３．５（μｍ）程度まで）のホウ素（Ｂ）はシリコン酸化膜４２へと拡散する。その結果、Ｐ型の埋込拡散層７の表面及びその近傍領域のホウ素（Ｂ）の濃度は、その深さによって異なるが、熱酸化処理前の半分程度まで低減する。その後、シリコン酸化膜４２を除去する。

尚、この熱酸化処理では、少なくとも１０００（℃）以上では基板３が酸化性雰囲気中に置かれるようにすることで、基板３の深い領域に存在するホウ素（Ｂ）が、基板３表面へと拡散することを防ぐことができる。また、熱酸化処理が終了するまで、基板３が酸化性雰囲気中に置かれるようにする場合でもよい。そして、この熱酸化処理により、シリコン酸化膜４２は、６０００〜７０００（Å）程度から１００００（Å）程度まで成長する。

次に、図８に示す如く、基板３上にシリコン酸化膜４４を、例えば、１００〜４５０Å程度堆積する。次に、シリコン酸化膜４４上にフォトレジスト４５を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層１０、２９、４６、４７が形成される領域上のフォトレジスト４５に開口部を形成する。その後、基板３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧３０〜１１０（ｋｅＶ）、導入量１．０×１０^１３〜１．５×１０^１５（／ｃｍ^２）でイオン注入し、Ｎ型の埋込拡散層１０、２９、４６、４７を形成する。その後、フォトレジスト４５を除去する。

このとき、図７を用いて上述したように、Ｐ型の埋込拡散層７の表面及びその近傍領域のホウ素（Ｂ）の濃度は低減しているため、リン（Ｐ）とホウ素（Ｂ）が相殺する量が低減し、リン（Ｐ）の導入量を低減することができる。更に、基板３上にシリコン酸化膜４４を形成する熱酸化処理においても、Ｐ型の埋込拡散層７の表面及びその近傍領域のホウ素（Ｂ）はシリコン酸化膜４４へと拡散する。

また、フォトレジスト４５に開口部を形成する際、Ｐ型の埋込拡散層７を形成するときに用いるアライメントマークと同一のアライメントマークを用いる。この製造方法により、Ｎ型の埋込拡散層１０は、Ｐ型の埋込拡散層７に対し位置精度良く形成できるので、Ｐ型の埋込拡散層７の所望の領域の這い上がりを抑制することができる。

尚、図８以降では、Ｎ型の埋込拡散層４６はＮ型の埋込拡散層１１と一体に図示し、Ｎ型の埋込拡散層４７はＮ型の埋込拡散層１２と一体に図示する。

次に、図９に示す如く、シリコン酸化膜４４上にフォトレジスト４８を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層８、９、４９、５０、５１が形成される領域上のフォトレジスト４８に開口部を形成する。その後、基板３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１８０（ｋｅＶ）、導入量０．５×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト４８を除去する。

次に、図１０に示す如く、基板３を気相エピタキシャル成長装置のサセプタ上に配置し、基板３上にエピタキシャル層４を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。その一方で、図７及び図８を用いて上述したように、Ｐ型の埋込拡散層７の表面及びその近傍領域のホウ素（Ｂ）の濃度は、熱酸化処理により低減されている。また、Ｐ型の埋込拡散層７にはＮ型の埋込拡散層１０が重畳して形成されている。そのため、基板３上にエピタキシャル層４を形成する際に、ホウ素（Ｂ）のオートドーピング量を低減することができる。

次に、エピタキシャル層４上にシリコン酸化膜５２を、例えば、４５０（Å）程度堆積する。次に、シリコン酸化膜５２上にフォトレジスト５３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１２が形成される領域上のフォトレジスト５３に開口部を形成する。フォトレジスト５３をマスクとして用い、エピタキシャル層４の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１５（／ｃｍ^２）でイオン注入する。その後、リン（Ｐ）を熱拡散し、Ｎ型の拡散層１３を形成するとともに、熱酸化膜を形成させる。

次に、図１１に示す如く、公知のフォトリソグラフィ技術を用い、所望の形成方法及び順序により、Ｐ型の拡散層１５、１６、１７、３１、５４、５５、５６及びＮ型の拡散層１４、１８、１９、３０、３２を形成する。尚、Ｐ型の拡散層１５とＰ型の拡散層１６、１７、５４、５５、５６とは、同一工程で形成する場合でも、別工程で形成する場合でもよい。

その後、エピタキシャル層４上に絶縁層２０として、例えば、ＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３＋Ｏ_２系のガスを用いたドライエッチングで、絶縁層２０にコンタクトホール２１、２２、２３、３３、３４、３５を形成する。コンタクトホール２１、２２、２３、３３、３４、３５には、アルミ合金、例えば、Ａｌ−Ｓｉ膜を選択的に形成し、コレクタ電極２５、３９、エミッタ電極２６、３７及びベース電極２７、３８を形成する。

尚、本実施の形態では、基板３全面にＰ型の埋込拡散層６を形成する場合について説明したがこの場合に限定するものではない。例えば、グランド抵抗を低減したい領域にのみＰ型の埋込拡散層６を形成する場合でもよい。また、Ｐ型の埋込拡散層６は、基板３表面から１５〜２０（μｍ）程度まで形成される場合について説明したがこの場合に限定するものではない。例えば、所望のグランド抵抗値に応じて拡散深さを設計変更する場合でもよい。更に、各素子形成領域毎に、Ｐ型の埋込拡散層６の拡散深さを変えて形成する場合でもよい。また、Ｐ型の埋込拡散層７の這い上がりを抑制するＮ型の埋込拡散層１０は、リン（Ｐ）をイオン注入して形成する場合について説明したがこの場合に限定するものではない。例えば、Ｎ型不純物としてはヒ素（Ａｓ）等も用いる場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。 本発明の実施の形態における半導体装置の濃度プロファイルを説明するための図である。 本発明の実施の形態における半導体装置の（Ａ）埋込拡散層のシート抵抗値及び這い上がり幅を説明するための図であり、（Ｂ）耐圧特性を説明するための図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。

符号の説明

１ 縦型ＰＮＰトランジスタ
２ 縦型ＮＰＮトランジスタ
３ Ｐ型の単結晶シリコン基板
４ Ｎ型のエピタキシャル層
５ Ｎ型の埋込拡散層
６ Ｐ型の埋込拡散層
７ Ｐ型の埋込拡散層
１０ Ｎ型の埋込拡散層

Claims (9)

1. 一導電型の半導体基板と、
   前記半導体基板上に形成された逆導電型のエピタキシャル層と、
   少なくとも前記半導体基板に形成された一導電型の第１の埋込拡散層と、
   前記半導体基板と前記エピタキシャル層とに渡り形成され、コレクタ領域として用いられる一導電型の第２の埋込拡散層と、
   前記半導体基板と前記エピタキシャル層とに渡り形成され、前記半導体基板と前記一導電型の第２の埋込拡散層とを接合分離する逆導電型の第１の埋込拡散層と、
   前記一導電型の第２の埋込拡散層とその形成領域を重畳させ、少なくとも前記一導電型の第２の埋込拡散層の上面から這い上がる逆導電型の第２の埋込拡散層と、
   前記エピタキシャル層表面から形成され、ベース領域として用いられる逆導電型の拡散層と、
   前記エピタキシャル層表面から形成され、コレクタ領域として用いられる一導電型の第１の拡散層と、
   前記逆導電型の拡散層に形成され、エミッタ領域として用いられる一導電型の第２の拡散層とを有することを特徴とする半導体装置。
2. 前記半導体基板及び前記エピタキシャル層を複数の素子形成領域に区画する分離領域とを有し、
   前記一導電型の第１の埋込拡散層は、前記複数の素子形成領域に渡り形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板の比抵抗値は、４０〜６０（Ω・ｃｍ）であることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１の一導電型の埋込拡散層は、前記半導体基板表面から１５〜２０（μｍ）まで拡散していることを特徴とする請求項３に記載の半導体装置。
5. 一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層を形成した後、前記半導体基板の前記逆導電型の第１の埋込拡散層よりも広い領域に渡り、一導電型の第１の埋込拡散層を形成する工程と、
   前記逆導電型の第１の埋込拡散層とその形成領域を重畳させるように、前記半導体基板に一導電型の第２の埋込拡散層を形成する工程と、
   前記一導電型の第２の埋込拡散層が形成された領域に逆導電型の不純物をイオン注入し、逆導電型の第２の埋込拡散層を形成する工程と、
   前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記エピタキシャル層表面からコレクタ領域として用いる一導電型の第１の拡散層と、ベース領域として用いる逆導電型の拡散層と、エミッタ領域として用いる一導電型の第２の拡散層とを形成する工程とを有することを特徴とする半導体装置の製造方法。
6. 前記一導電型の第１の埋込拡散層を形成する工程では、前記半導体基板全面に前記一導電型の第１の埋込拡散層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記一導電型の第１及び第２の埋込拡散層を形成する不純物はホウ素であることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記逆導電型の第２の埋込拡散層を形成する不純物をイオン注入する工程前に、前記半導体基板に対し熱酸化工程を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記熱酸化工程と前記逆導電型の第２の埋込拡散層を形成する不純物をイオン注入する工程との間には、非酸化性雰囲気中での熱処理工程を行わないことを特徴とする請求項８に記載の半導体装置の製造方法。