Nothing Special   »   [go: up one dir, main page]

JP2007171828A - 表示装置及びその駆動方法 - Google Patents

表示装置及びその駆動方法 Download PDF

Info

Publication number
JP2007171828A
JP2007171828A JP2005372621A JP2005372621A JP2007171828A JP 2007171828 A JP2007171828 A JP 2007171828A JP 2005372621 A JP2005372621 A JP 2005372621A JP 2005372621 A JP2005372621 A JP 2005372621A JP 2007171828 A JP2007171828 A JP 2007171828A
Authority
JP
Japan
Prior art keywords
pixel
signal
drive transistor
transistor
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005372621A
Other languages
English (en)
Other versions
JP4983018B2 (ja
Inventor
Junichi Yamashita
淳一 山下
Katsuhide Uchino
勝秀 内野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005372621A priority Critical patent/JP4983018B2/ja
Priority to US11/595,856 priority patent/US8004477B2/en
Priority to KR1020060112406A priority patent/KR20070051748A/ko
Priority to TW095142157A priority patent/TWI350510B/zh
Priority to EP06124072A priority patent/EP1785979A3/en
Publication of JP2007171828A publication Critical patent/JP2007171828A/ja
Application granted granted Critical
Publication of JP4983018B2 publication Critical patent/JP4983018B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

【課題】画素数の増加や動作速度の高周波数化に対応可能な閾電圧補正機能を備えた表示装置を提供する。
【解決手段】表示装置は、画素アレイ部1とスキャナ部4,5と信号部3とを含む。各画素2は、サンプリングトランジスタTr1と、画素容量Csと、ドライブトランジスタTrdと、これに接続する発光素子ELと、ドライブトランジスタTrdを電源に接続するスイッチングトランジスタTr4を含む。ドライブトランジスタTrdは、入力電圧Vgsに応じた出力電流Idsを発光素子ELに供給する。出力電流IdsはドライブトランジスタTrdの閾電圧に対して依存性を有する。スキャナ部4,5は、当該行の画素2に先行する行に割り当てられた複数の水平走査期間を利用して、ドライブトランジスタTrdの閾電圧をキャンセルするための準備動作を時分割的に行うとともに、時分割する間隔を発光素子ELが放電するのに十分な程度に長く設定する。
【選択図】図5

Description

本発明は、画素毎に配した発光素子で画像を表示するフラットパネル型の表示装置に関する。より詳しくは、各画素内に設けた絶縁ゲート型電界効果トランジスタによって有機ELなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置及びその駆動方法に関する。
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機EL素子を画素に用いた有機ELディスプレイなどにおいても同様であるが、液晶画素と異なり有機EL素子は自発光素子である。その為、有機ELディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル(階調)はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子(一般には薄膜トランジスタ、TFT)によって制御するものであり、以下の特許文献に記載がある。
特開2003−255856 特開2003−271095 特開2004−133240 特開2004−029791 特開2004−093682
従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部(画素容量)とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電圧を保持する。ドライブトランジスタは、容量部に保持された入力電圧に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
ドライブトランジスタは、容量部に保持された入力電圧をゲートに受けてソース/ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電圧によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
ここでドライブトランジスタの動作特性は以下の式1で表わされる。
Ids=(1/2)μ(W/L)Cox(Vgs−Vth)・・・式1
このトランジスタ特性式1において、Idsはソース/ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Vgsはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Vthはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Wはチャネル幅を表わし、Lはチャネル長を表わし、Coxはゲート容量を表わしている。このトランジスタ特性式1から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Vgsが閾電圧Vthを超えて大きくなると、オン状態となってドレイン電流Idsが流れる。原理的に見ると上記のトランジスタ特性式1が示す様に、ゲート電圧Vgsが一定であれば常に同じ量のドレイン電流Idsが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性(ユニフォーミティ)が得られるはずである。
しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ(TFT)は、個々のデバイス特性にばらつきがある。特に、閾電圧Vthは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式1から明らかな様に、各ドライブトランジスタの閾電圧Vthがばらつくと、ゲート電圧Vgsが一定であっても、ドレイン電流Idsにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献3に開示がある。
閾電圧のばらつきをキャンセルする機能(閾電圧補正機能)を組み込んだ画素回路は、一般に画素容量に映像信号をサンプリングする前に動作し、閾電圧Vthに相当する電圧を画素容量に書き込んで、閾電圧Vthをキャンセルするようにしている。このため閾電圧補正動作は、画素容量を閾電圧に相当する電圧に充電するために、ある程度時間を要する。しかしながら、画素の高精細化やその結果としての画素数の増加に伴い、更にはパネルの動作速度の高周波数化により、各画素に割り当てられる閾電圧補正時間が短くなってきており、必ずしも十分な閾電圧補正機能を果たすことが出来ない。
上述した従来の技術の課題に鑑み、本発明は画素数の増加や動作速度の高周波数化に対応可能な閾電圧補正機能を備えた表示装置及びその駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、走査線に制御信号を供給して順次行ごとに画素を走査し、各画素は、少なくともサンプリングトランジスタと、これに接続する画素容量と、これに接続するドライブトランジスタと、これに接続する発光素子と、該ドライブトランジスタを電源に接続するスイッチングトランジスタとを含み、前記サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、該出力電流は該ドライブトランジスタの閾電圧に対して依存性を有し、前記スイッチングトランジスタは、該スキャナ部から供給される別の制御信号に応じ導通して発光期間中該ドライブトランジスタを電源に接続し、非発光期間では非導通状態になって該ドライブトランジスタを電源から切り離し、前記発光素子は、発光期間中該ドライブトランジスタから供給された出力電流により該映像信号の信号電位に応じた輝度で発光する表示装置であって、前記スキャナ部は、水平走査期間に制御信号を出力し、該サンプリングトランジスタ及び該スイッチングトランジスタをオンオフ制御して、該出力電流の該閾電圧に対する依存性を補正するため該画素容量に補正をかける動作として、該画素容量をリセットする準備動作とリセットされた該画素容量に該閾電圧をキャンセルするための電圧を書き込む補正動作とを行い、その後補正された該画素容量に該映像信号の信号電位をサンプリングするサンプリング動作を実行し、その際前記スキャナ部は、当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、該準備動作を時分割的に行うとともに、時分割する間隔を該発光素子が放電するのに十分な程度に長く設定することを特徴とする。
好ましくは前記スキャナ部は、該準備動作が完了したあと当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、該補正動作も時分割的に行う。又前記信号部は、各水平走査期間に該映像信号を第1の固定電位と、第2の固定電位と、信号電位との間で切り替え、以って該準備動作、該補正動作及び該サンプリング動作に必要な電位を各画素に信号線を介して供給する。具体的に前記信号部は、該準備動作に合わせて高レベルの第1固定電位を供給し、該補正動作に合わせて低レベルの第2固定電位を供給し、該サンプリング動作に合わせて該信号電位を供給する。又前記ドライブトランジスタは、その出力電流が閾電圧に加えチャネル領域のキャリア移動度に対しても依存性を有し、前記スキャナ部は、水平走査期間に別の制御信号を出力して更に該スイッチングトランジスタを制御し、該出力電流のキャリア移動度に対する依存性を打ち消すために、該信号電位がサンプリングされている状態で該ドライブトランジスタから出力電流を取り出し、これを該画素容量に負帰還して該入力電圧を補正する動作を実行する。
本発明は又、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、走査線に制御信号を供給して順次行ごとに画素を走査し、各画素は、少なくともサンプリングトランジスタと、これに接続する画素容量と、これに接続するドライブトランジスタと、これに接続する発光素子と、該ドライブトランジスタを電源に接続するスイッチングトランジスタとを含む表示装置の駆動方法であって、前記サンプリングトランジスタが、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、前記画素容量が、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、前記ドライブトランジスタが、該入力電圧に応じた出力電流を該発光素子に供給し、該出力電流は該ドライブトランジスタの閾電圧に対して依存性を有し、前記スイッチングトランジスタが、該スキャナ部から供給される別の制御信号に応じ導通して発光期間中該ドライブトランジスタを電源に接続し、非発光期間では非導通状態になって該ドライブトランジスタを電源から切り離し、前記発光素子が、発光期間中該ドライブトランジスタから供給された出力電流により該映像信号の信号電位に応じた輝度で発光し、前記スキャナ部が、水平走査期間に制御信号を出力し、該サンプリングトランジスタ及び該スイッチングトランジスタをオンオフ制御して、該出力電流の該閾電圧に対する依存性を補正するため該画素容量に補正をかける動作として、該画素容量をリセットする準備動作とリセットされた該画素容量に該閾電圧をキャンセルするための電圧を書き込む補正動作とを行い、その後補正された該画素容量に該映像信号の信号電位をサンプリングするサンプリング動作を実行し、その際前記スキャナ部が、当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、該準備動作を時分割的に行うとともに、時分割する間隔を該発光素子が放電するのに十分な程度に長く設定することを特徴とする。
本発明によれば、表示装置のスキャナ部は、水平走査期間内で走査線に制御信号を出力して画素を制御し、出力電流の閾電圧に対する依存性を補正するため画素容量に補正をかける動作と、補正された画素容量に映像信号の信号電位をサンプリングする動作とを実行している。その際スキャナ部は、当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、画素容量に補正をかける動作を時分割的に行っている。閾電圧補正動作を複数の水平走査期間に分割することで、トータルの補正時間を確保している。各水平走査期間で時分割的に行われた補正動作を蓄積して、最終的に当該水平走査期間で映像信号をサンプリングする際には、十分閾電圧に相当する電圧を画素容量に書き込んでおくことが出来る。このため、表示装置の駆動周波数が高周波数化して水平走査期間が短縮化されても、十分に閾電圧補正動作を行うことが可能になる。
特に本発明によれば、水平走査期間内で、閾電圧キャンセルのための準備動作と実際の補正動作とを行い、さらに信号電位のサンプリング動作を行っている。この様に水平走査期間内で必要な動作を行うことで、信号線から画素に必要な制御電圧や信号電圧を供給することが出来るため、画素回路を構成する素子数は少なくてすむ。ちなみに本発明の画素回路は、3個のトランジスタと1個の画素容量と1個の発光素子で構成でき、従来の閾電圧補正機能付の画素回路に比べ、大幅に素子数を削減可能である。但し水平走査期間内で補正動作とサンプリング動作を行うため、高駆動周波数化に伴い水平走査期間が短くなると、必要な動作時間を確保できない。そこで本発明では、補正準備動作を複数の水平走査期間で時分割的に行い、その結果を蓄積することで、実質的に十分な動作時間を確保するようにしている。
本発明では、容量カップリングを用いてVth補正準備を行う。このカップリング動作は複数回に分割されるが、そのパルス間隔を発光素子が十分に放電する時間とする。これにより、1ライン当たりのマイナスカップリング動作数を削減することができる。本発明では、Vth補正準備のためサンプリングトランジスタのゲートに印加する制御パルスの間隔を、発光素子が十分にカットオフするまで空けている。この動作を数回繰り返すことで、ゲート電位の変動は無くなり、必要なゲート・ソース電圧を得る事ができる。この様に、Vth補正準備パルスの間隔を十分に取ることで、Vth補正準備のパルス数を従来よりも大幅に削減することができる。本発明により、発光素子容量が大きな有機ELパネル等において、Vth補正期間を分割し、その動作パルス間隔を発光素子が十分にカットオフする期間程長くすることで、Vth補正準備動作パルス数を大幅に削減する事が可能となる。
以下図面を参照して本発明の実施の形態を詳細に説明する。まず最初に本発明の背景を明らかにする為、図1を参照して表示装置の参考例を説明する。この参考例は本発明にかかる表示装置を開発するにあたって、その元になったものであり本発明を理解する上で有用なため、ここに参考例として説明する。
図示する様に、このアクティブマトリクス表示装置は主要部となる画素アレイ1と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ3、ライトスキャナ4、ドライブスキャナ5、第一補正用スキャナ71、第二補正用スキャナ72などを含んでいる。画素アレイ1は行状の走査線WSと列状の信号線SLと両者の交差する部分にマトリクス状に配列した画素回路2とで構成されている。図では理解を容易にする為、1個の画素回路2のみを拡大表示してある。信号線SLは水平セレクタ3によって駆動される。水平セレクタ3は信号部を構成し、信号線SLに映像信号を供給する。走査線WSはライトスキャナ4によって走査される。なお、走査線WSと平行に別の走査線DS,AZ1及びAZ2も配線されている。走査線DSはドライブスキャナ5によって走査される。走査線AZ1は第一補正用スキャナ71によって走査される。走査線AZ2は第二補正用スキャナ72によって走査される。ライトスキャナ4、ドライブスキャナ5、第一補正用スキャナ71及び第二補正用スキャナ72はスキャナ部を構成しており、1水平走査期間ごと画素の行を順次走査する。各画素回路2は走査線WSによって選択されたとき信号線SLから映像信号をサンプリングする。さらに走査線DSによって選択されたとき、サンプリングされた映像信号に応じて画素回路2内に含まれている発光素子ELを駆動する。加えて画素回路2は走査線AZ1,AZ2によって走査された時、予め決められた補正動作を行う。
画素回路2は、5個の薄膜トランジスタTr1〜Tr4及びTrdと1個の容量素子(画素容量)Csと1個の発光素子ELとで構成されている。トランジスタTr1〜Tr3とTrdはNチャネル型のポリシリコンTFTである。トランジスタTr4のみPチャネル型のポリシリコンTFTである。1個の容量素子Csは本画素回路2の容量部(画素容量)を構成している。発光素子ELは例えばアノード及びカソードを備えたダイオード型の有機EL素子である。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。
画素回路2の中心となるドライブトランジスタTrdはそのゲートGが画素容量Csの一端に接続され、そのソースSが同じく画素容量Csの他端に接続されている。またドライブトランジスタTrdのゲートGはスイッチングトランジスタTr2を介して基準電位Vss1に接続されている。ドライブトランジスタTrdのドレインはスイッチングトランジスタTr4を介して電源Vccに接続されている。スイッチングトランジスタTr2のゲートは走査線AZ1に接続されている。スイッチングトランジスタTr4のゲートは走査線DSに接続している。発光素子ELのアノードはドライブトランジスタTrdのソースSに接続し、カソードは接地されている。この接地電位はVcathで表される場合がある。また、ドライブトランジスタTrdのソースSと別の基準電位Vss2との間にスイッチングトランジスタTr3が介在している。このトランジスタTr3のゲートは走査線AZ2に接続している。一方サンプリングトランジスタTr1は信号線SLとドライブトランジスタTrdのゲートGとの間に接続されている。サンプリングトランジスタTr1のゲートは走査線WSに接続している。
かかる構成において、サンプリングトランジスタTr1は、所定のサンプリング期間に走査線WSから供給される制御信号WSに応じ導通して信号線SLから供給された映像信号Sigを容量部Csにサンプリングする。容量部Csは、サンプリングされた映像信号Sigに応じてドライブトランジスタのゲートGとソースS間に入力電圧Vgsを印加する。ドライブトランジスタTrdは、所定の発光期間中入力電圧Vgsに応じた出力電流Idsを発光素子ELに供給する。なおこの出力電流(ドレイン電流)IdsはドライブトランジスタTrdのチャネル領域のキャリア移動度μ及び閾電圧Vthに対して依存性を有する。発光素子ELは、ドライブトランジスタTrdから供給された出力電流Idsにより映像信号Sigに応じた輝度で発光する。
本参考例の特徴として、画素回路2はスイッチングトランジスタTr2〜Tr4で構成される補正手段を備えており、出力電流Idsのキャリア移動度μに対する依存性を打ち消す為に、予め発光期間の先頭で容量部Csに保持された入力電圧Vgsを補正する。具体的には、この補正手段(Tr2〜Tr4)は、走査線WS及びDSから供給される制御信号WS,DSに応じてサンプリング期間の一部で動作し、映像信号Sigがサンプリングされている状態でドライブトランジスタTrdから出力電流Idsを取り出し、これを容量部Csに負帰還して入力電圧Vgsを補正する。さらにこの補正手段(Tr2〜Tr4)は、出力電流Idsの閾電圧Vthに対する依存性を打ち消すために、予めサンプリング期間に先立ってドライブトランジスタTrdの閾電圧Vthを検出し、且つ検出された閾電圧Vthを入力電圧Vgsに足し込む様にしている。
本参考例の場合、ドライブトランジスタTrdはNチャネル型トランジスタでドレインが電源Vcc側に接続する一方、ソースSが発光素子EL側に接続している。この場合、前述した補正手段は、サンプリング期間の後部分に重なる発光期間の先頭部分でドライブトランジスタTrdから出力電流Idsを取り出して、容量部Cs側に負帰還する。その際本補正手段は、発光期間の先頭部分でドライブトランジスタTrdのソースS側から取り出した出力電流Idsが、発光素子ELの有する容量に流れ込むようにしている。具体的には、発光素子ELはアノード及びカソードを備えたダイオード型の発光素子からなり、アノード側がドライブトランジスタTrdのソースSに接続する一方カソード側が接地されている。この構成で、本補正手段(Tr2〜Tr4)は、予め発光素子ELのアノード/カソード間を逆バイアス状態にセットしておき、ドライブトランジスタTrdのソースS側から取り出した出力電流Idsが発光素子ELに流れ込む時、このダイオード型の発光素子ELを容量性素子として機能させている。なお本補正手段は、サンプリング期間内でドライブトランジスタTrdから出力電流Idsを取り出す時間幅tを調整可能であり、これにより容量部Csに対する出力電流Idsの負帰還量を最適化している。
図2は、図1に示した表示装置から画素回路の部分を取り出した模式図である。理解を容易にするため、サンプリングトランジスタTr1によってサンプリングされる映像信号Sigや、ドライブトランジスタTrdの入力電圧Vgs及び出力電流Ids、さらには発光素子ELが有する容量成分Coledなどを書き加えてある。以下図2に基づいて、参考例にかかる画素回路2の動作を説明する。
図3は、図2に示した画素回路のタイミングチャートである。図3を参照して、図2に示した参考例にかかる画素回路の動作をより具体的に説明する。図3は、時間軸Tに沿って各走査線WS,AZ1,AZ2及びDSに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタTr1,Tr2,Tr3はNチャネル型なので、走査線WS,AZ1,AZ2がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタTr4はPチャネル型なので、走査線DSがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号WS,AZ1,AZ2,DSの波形と共に、ドライブトランジスタTrdのゲートGの電位変化及びソースSの電位変化も表してある。
図3のタイミングチャートではタイミングT1〜T8までを1フィールド(1f)としてある。1フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、1行分の画素に印加される各制御信号WS,AZ1,AZ2,DSの波形を表してある。
当該フィールドが始まる前のタイミングT0で、全ての制御線号WS,AZ1,AZ2,DSがローレベルにある。したがってNチャネル型のトランジスタTr1,Tr2,Tr3はオフ状態にある一方、Pチャネル型のトランジスタTr4のみオン状態である。したがってドライブトランジスタTrdはオン状態のトランジスタTr4を介して電源Vccに接続しているので、所定の入力電圧Vgsに応じて出力電流Idsを発光素子ELに供給している。したがってタイミングT0で発光素子ELは発光している。この時ドライブトランジスタTrdに印加される入力電圧Vgsは、ゲート電位(G)とソース電位(S)の差で表される。
当該フィールドが始まるタイミングT1で、制御信号DSがローレベルからハイレベルに切り替わる。これによりトランジスタTr4がオフし、ドライブトランジスタTrdは電源Vccから切り離されるので、発光が停止し非発光期間に入る。タイミングT1に入ると、全てのトランジスタTr1〜Tr4がオフ状態になる。
続いてタイミングT2に進むと、制御信号AZ1及びAZ2がハイレベルになるので、スイッチングトランジスタTr2及びTr3がオンする。この結果、ドライブトランジスタTrdのゲートGが基準電位Vss1に接続し、ソースSが基準電位Vss2に接続される。ここでVss1−Vss2>Vthを満たしており、Vss1−Vss2=Vgs>Vthとする事で、その後タイミングT3で行われるVth補正の準備を行う。換言すると期間T2‐T3は、ドライブトランジスタTrdのリセット期間に相当する。また、発光素子ELの閾電圧をVthELとすると、VthEL>Vss2に設定されている。これにより、発光素子ELにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うVth補正動作及び移動度補正動作を正常に行うために必要である。
タイミングT3では制御信号AZ2をローレベルにし且つ直後制御信号DSもローレベルにしている。これによりトランジスタTr3がオフする一方トランジスタTr4がオンする。この結果ドレイン電流Idsが画素容量Csに流れ込み、Vth補正動作を開始する。この時ドライブトランジスタTrdのゲートGはVss1に保持されており、ドライブトランジスタTrdがカットオフするまで電流Idsが流れる。カットオフするとドライブトランジスタTrdのソース電位(S)はVss1−Vthとなる。ドレイン電流がカットオフした後のタイミングT4で制御信号DSを再びハイレベルに戻し、スイッチングトランジスタTr4をオフする。さらに制御信号AZ1もローレベルに戻し、スイッチングトランジスタTr2もオフする。この結果、画素容量CsにVthが保持固定される。この様にタイミングT3‐T4はドライブトランジスタTrdの閾電圧Vthを検出する期間である。ここでは、この検出期間T3‐T4をVth補正期間と呼んでいる。
この様にVth補正を行った後タイミングT5で制御信号WSをハイレベルに切り替え、サンプリングトランジスタTr1をオンして映像信号Sigの信号電位Vsigを画素容量Csに書き込む。発光素子ELの等価容量Coledに比べて画素容量Csは充分に小さい。この結果、映像信号Sigのほとんど大部分が画素容量Csに書き込まれる。正確には、Vss1に対する信号電圧Vsigの差分Vsig−Vss1が画素容量Csに書き込まれる。したがってドライブトランジスタTrdのゲートGとソースS間の電圧Vgsは、先に検出保持されたVthと今回サンプリングされたVsig−Vss1を加えたレベル(Vsig−Vss1+Vth)となる。以降説明簡易化の為Vss1=0Vとすると、ゲート/ソース間電圧Vgsは図3のタイミングチャートに示すようにVsig+Vthとなる。かかる映像信号Sigのサンプリングは制御信号WSがローレベルに戻るタイミングT7まで行われる。すなわちタイミングT5‐T7がサンプリング期間に相当する。
サンプリング期間の終了するタイミングT7より前のタイミングT6で制御信号DSがローレベルとなりスイッチングトランジスタTr4がオンする。これによりドライブトランジスタTrdが電源Vccに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタTr1がまだオン状態で且つスイッチングトランジスタTr4がオン状態に入った期間T6‐T7で、ドライブトランジスタTrdの移動度補正を行う。即ち本参考例では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間T6‐T7で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ELは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間T6‐T7では、ドライブトランジスタTrdのゲートGが映像信号SigのレベルVsigに固定された状態で、ドライブトランジスタTrdにドレイン電流Idsが流れる。ここでVss1−Vth<VthELと設定しておく事で、発光素子ELは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタTrdに流れる電流Idsは画素容量Csと発光素子ELの等価容量Coledの両者を結合した容量C=Cs+Coledに書き込まれていく。これによりドライブトランジスタTrdのソース電位(S)は上昇していく。図3のタイミングチャートではこの上昇分をΔVで表してある。この上昇分ΔVは結局画素容量Csに保持されたゲート/ソース間電圧Vgsから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタTrdの出力電流Idsを同じくドライブトランジスタTrdの入力電圧Vgsに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔVは移動度補正期間T6‐T7の時間幅tを調整する事で最適化可能である。
タイミングT7では制御信号WSがローレベルとなりサンプリングトランジスタTr1がオフする。この結果ドライブトランジスタTrdのゲートGは信号線SLから切り離される。映像信号Sigの印加が解除されるので、ドライブトランジスタTrdのゲート電位(G)は上昇可能となり、ソース電位(S)と共に上昇していく。その間画素容量Csに保持されたゲート/ソース間電圧Vgsは(Vsig−ΔV+Vth)の値を維持する。ソース電位(S)の上昇に伴い、発光素子ELの逆バイアス状態は解消されるので、出力電流Idsの流入により発光素子ELは実際に発光を開始する。この時のドレイン電流Ids対ゲート電圧Vgsの関係は、先のトランジスタ特性式1のVgsにVsig−ΔV+Vthを代入する事で、以下の式2のように与えられる。
Ids=kμ(Vgs−Vth)=kμ(Vsig−ΔV)・・・式2
上記式2において、k=(1/2)(W/L)Coxである。この特性式2からVthの項がキャンセルされており、発光素子ELに供給される出力電流IdsはドライブトランジスタTrdの閾電圧Vthに依存しない事が分かる。基本的にドレイン電流Idsは映像信号の信号電圧Vsigによって決まる。換言すると、発光素子ELは映像信号Sigの電位レベルVsigに応じた輝度で発光する事になる。その際Vsigは帰還量ΔVで補正されている。この補正量ΔVは丁度特性式2の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Idsは実質的に映像信号電位Vsigのみに依存する事になる。
最後にタイミングT8に至ると制御信号DSがハイレベルとなってスイッチングトランジスタTr4がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びVth補正動作、移動度補正動作及び発光動作が繰り返される事になる。
しかしながらこの参考例にかかる画素回路では、5種類のトランジスタTr1,Tr2,Tr3,Tr4,Trdと、3種類の電源ラインVss1,Vss2,Vcc、4種類のゲートライン(走査線)WS,DS,AZ1,AZ2を形成する必要があり、電源ラインや信号線ラインとのクロスオーバーが増加してしまう。これは歩留りを低下させる原因になる。さらにレイアウト的に高精細化が困難になる。高精細パネルにおいては、歩留りを上げるために、素子数を削減する必要がある。
図4は、本発明にかかる表示装置の全体構成を示しており、閾電圧(Vth)補正機能を備えたアクティブマトリクス型である。図示する様に、このアクティブマトリクス型表示装置は、主要部となる画素アレイ1と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ3、ライトスキャナ4、ドラブスキャナ5などを含んでいる。画素アレイ1は行状の走査線WSと列状の信号線SLと両者の交差する部分にマトリクス状に配列した画素R,G,Bとで構成されている。カラー表示を可能とするため、RGBの三原色画素を用意しているが、本発明はこれに限られるものではない。各画素R,G,Bはそれぞれ画素回路2で構成されている。信号線SLは水平セレクタ3によって駆動される。水平セレクタ3は信号部を構成し、一般にドライバICが用いられ、信号線SLに映像信号を供給する。走査線WSはライトスキャナ4によって走査される。なお、第1の走査線WSと並行に第2の走査線DSも配線されている。走査線DSはドライブスキャナ5によって走査される。ライトスキャナ4とドライブスキャナ5はスキャナ部を構成しており、1水平走査期間ごと画素の行を順次走査する。各画素回路2は走査線WSによって選択されたとき信号線SLから映像信号をサンプリングする。さらに走査線DSによって選択されたとき、サンプリングされた映像信号に応じて画素回路2内に含まれている発光素子を駆動する。加えて画素回路2は水平走査期間内で走査線WS及びDSによって制御されたとき、予め決められた補正動作を行う。
上述した画素アレイ1は通常ガラスなどの絶縁基板上に形成されており、フラットパネルとなっている。各画素回路2はアモルファスシリコン薄膜トランジスタ(TFT)または低温ポリシリコンTFTで形成されている。アモルファスシリコンTFTの場合、スキャナ部はパネルとは別のTABなどで構成され、フレキシブルケーブルにてフラットパネルに接続される。同様に信号部も外付けのドライバICで構成され、フラキシブルケーブルにてフラットパネルに接続される。低温ポリシリコンTFTの場合、信号部及びスキャナ部も同じ低温ポリシリコンTFTで形成できるので、フラットパネル上に画素アレイ部と信号部とスキャナ部を一体的に形成できる。
図5は、図4に示した表示装置に組み込まれる画素回路の実施形態を表している。この画素回路2は、サンプリングトランジスタTr1と、これに接続する画素容量Csと、これに接続するドライブトランジスタTrdと、これに接続する発光素子ELと、ドライブトランジスタTrdを電源Vccに接続するスイッチングトランジスタTr4とを含む。
サンプリングトランジスタTr1は、第1走査線WSから供給される制御信号WSに応じ導通して信号線SLから供給された映像信号の信号電位Vsigを画素容量Csにサンプリングする。画素容量Csは、サンプリングされた映像信号の信号電位Vsigに応じてドライブトランジスタTrdのゲートGに入力電圧Vgsを印加する。ドラブトランジスタTrdは、入力電圧Vgsに応じた出力電流Idsを発光素子ELに供給する。なおこの出力電流Idsは、ドライブトランジスタTrdの閾電圧Vthに対して依存性を有する。発光素子ELは、発光期間中ドライブトランジスタTrdから供給された出力電流Idsにより映像信号の信号電位Vsigに応じた輝度で発光する。スッチングトランジスタTr4は、第2走査線DSから供給される制御信号DSに応じ導通して発光期間中ドライブトランジスタTrdを電源Vccに接続し、非発光期間では非導通状態になってドライブトランジスタTrdを電源Vccから切り離す。
特徴事項として、ライトスキャナ4及びドライブスキャナ5で構成されるスキャナ部は、水平走査期間(1H)に第1走査線WS及び第2走査線DSにそれぞれ制御信号WS,DSを出力し、サンプリングトランジスタTr1及びスイッチングトランジスタTr4をオンオフ制御して、出力電流Idsの閾電圧Vthに対する依存性を補正するために画素容量Csをリセットする準備動作、リセットされた画素容量Csに閾電圧Vthをキャンセルするための電圧を書き込む補正動作、及び補正された画素容量Csに映像信号Sigの信号電位Vsigをサンプリングするサンプリング動作を実行する。一方水平セレクタ(ドライバIC)3で構成された信号部は、水平走査期間(1H)に映像信号を第1の固定電位VssHと、第2の固定電位VssLと、信号電位Vsigとの間で切換え、以って上述した準備動作、補正動作及びサンプリング動作に必要な電位を各画素に信号線SLを介して供給する。
具体的には水平セレクタ3は、まず高レベルの第1固定電位VssHを供給し続いて低レベルの第2固定電位VssLに切換えて準備動作を可能とし、さらに低レベルの第2固定電位VssLを維持した状態で補正動作を実行し、その後信号電位Vsigに切換えてサンプリング動作を実行する。上述したように水平セレクタ3はドライバICで構成され、信号電位Vsigを生成する信号生成回路と、信号生成回路から出力された信号電位Vsigに第1固定電位VssH及び第2固定電位VssLを挿入し、以って第1固定電位VssHと第2固定電位VssLと信号電位Vsigとが切換る映像信号を合成して各信号線SLに出力する出力回路とを含む。好ましくは水平セレクタ3を構成するドライバICは、通常の定格を超えない信号電位Vsigと定格を超える第1固定電位VssHとを合成した映像信号を出力する。この場合ドライバICに含まれる信号生成回路は定格を超えない信号電位Vsigを生成するため通常の耐圧を有する一方、出力回路は定格を超える第1固定電位VssHに対処するため高耐圧化されている。
ドライブトランジスタTrdは、その出力電流Idsが閾電圧Vthに加えチャネル領域のキャリア移動度μに対しても依存性を有する。この場合ライトスキャナ4とドライブスキャナ5で構成されるスキャナ部は、水平走査期間(1H)に第2走査線DSに制御信号を出力してさらにスイッチングトランジスタTr4を制御し、出力電流Idsのキャリア移動度μに対する依存性を打ち消すために、信号電位Vsigがサンプリングされている状態でドライブトランジスタTrdから出力電流を取り出し、これを画素容量Csに負帰還して入力電圧Vgsを補正する動作を実行する。
図6は、図5に示した表示装置から画素回路2の部分を取り出した模式図である。理解を容易にするため、サンプリングトランジスタTr1によってサンプリングされる映像信号SigやドライブトランジスタTrdの入力電圧Vgs及び出力電流Ids、さらには発光素子ELが有する容量成分Coledなどを書き加えてある。また各トランジスタのゲートに接続される走査線WS、DSも書き込んである。この画素回路2は水平走査期間(1H)内にVth補正準備動作と、実際の補正動作と、信号電位サンプリング動作を行う。これにより、画素回路2は3個のトランジスタTr1,Tr4,Trdと1個の画素容量Csと1個の発光素子ELとで構成可能である。図1に示した参考例にかかるVth補正機能を組み込んだ画素回路に比べ、少なくともトランジスタを2個削減可能である。これにより電源ラインやゲートラインを削減することが出来、パネルの歩留りの改善につながる。また画素回路のレイアウトを簡素化することで高精細化も可能である。
図7は、図5及び図6に示した画素回路のタイミングチャートである。図7を参照して、図5及び図6に示した画素回路の動作を具体的且つ詳細に説明する。図7は、時間軸Tに沿って各走査線WS,DSに印加される制御信号の波形を表してある。表記を簡略するため、制御信号も対応する走査線の符号と同じ符号で示してある。合わせて信号線に印加される映像信号Sigの波形も時間軸Tに沿って示してある。図示する様に、この映像信号は各水平走査期間(1H)内で、高電位VssH、低電位VssL、信号電位Vsigと順に切換る。トランジスタTr1はNチャネル型なので、走査線WSがハイレベルのときオンし、ローレベルのときオフする。一方トランジスタTr4はPチャネル型なので、走査線DSがハイレベルのときオフし、ローレベルのときオンする。なおこのタイミングチャートは、各制御信号WS,DSの波形や映像信号の波形と共に、ドライブトランジスタTrdのゲートGの電位変化及びソースSの電位変化も表してある。
図7のタイミングチャートではタイミングT1〜T8までを1フィールド(1f)としてある。1フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、1行分の画素に印加される各制御信号WS,DSの波形を表してある。
初めにタイミングT1で、スイッチングトランジスタTr4をオフして非発光とする。この時、ドライブトランジスタTrdのソース電位はVccからの電源供給が無いので、発光素子ELのカットオフ電圧VthELまで下げられる。
次にタイミングT2で、サンプリングトランジスタTr1をオンする。ただしこの前に、信号線電圧をVssHまで上げておく方が、書き込み時間を短くできるので好ましい。サンプリングトランジスタTr1をオンする事でドライブトランジスタTrdのゲート電位はVssHが書き込まれる。この時、画素容量Csを介してソース電位にカップリングが入り、ソース電位は上昇する。ソースSの電位は一度上昇するが、発光素子ELを介して放電されるので、再度ソース電圧はVthELになる。この時、ゲート電圧はVssHのままである。
次にタイミングTaで、サンプリングトランジスタTr1をオンしたまま、信号電圧をVssLに変化させる。この電位変化が画素容量Csを介してソース電位にカップリングされる。この時のカップリング量は、Cs/(Cs+Coled)×(VssH−VssL)にて求められる。この時、ゲート電位はVssL、ソース電位はVthEL−Cs/(Cs+Coled)×(VssH−VssL)で表される。ここでマイナスバイアスを入れた為に、ソース電圧はVthELよりも小さくなり、発光素子ELはカットオフする。ここでソース電位は、この後のVth補正や移動度補正終了後も発光素子ELがカットオフし続ける電位に設定することが望ましい。また、このVgs>Vthとなるようにカップリングを入れることで、Vth補正の準備を行うことができる。以上により、トランジスタや電源ライン、ゲートラインを削減した回路においてもVth補正準備を行うことができる。即ちタイミングT2〜Taは補正準備期間に含まれる。
この後、タイミングT3でゲートGをVssLに保持した状態のままスイッチングトランジスタTr4をオンすると、ドライブトランジスタTrdに電流が流れて、参考例と同様にVth補正が行われる。ドライブトランジスタTrdがカットオフするまで電流が流れ、カットオフするとドライブトランジスタTrdのソース電位はVssL−Vthとなる。ここで、VssL−Vth<VthELとする必要がある。
この後タイミングT4で、スイッチングトランジスタTr4をオフしてVth補正は終了する。即ち、タイミングT3〜T4はVth補正期間である。
この様にタイミングT3〜T4でVth補正を行った後、タイミングT5に至って信号線の電位がVssLからVsigに変化する。これにより映像信号の信号電位Vsigが画素容量Csに書き込まれる。発光素子ELの等価容量Coledに比べて画素容量Csは十分に小さい。この結果、信号電位Vsigのほとんど大部分が画素容量Csに書き込まれる。したがってドライブトランジスタTrdのゲートGとソースS間の電圧Vgsは、先に検出保持されたVthと今回サンプリングされたVsigを加えたレベル(Vsig+Vth)となる。即ちドライブトランジスタTrdに対する入力電圧VgsはVsig+Vthとなる。かかる信号電圧Vsigのサンプリングは制御信号WSがローレベルに戻るタイミングT7まで行われる。即ちタイミングT5〜T7がサンプリング期間に相当する。
本発明にかかる画素回路は、上述した閾電圧Vthの補正に加え、移動度μの補正も行っている。移動度μの補正はタイミングT6〜T7で行われる。この点については後で詳細に説明する。結論としてタイミングチャートに示すように、補正量ΔVが入力電圧Vgsから差し引かれる。
タイミングT7になると、制御信号WSがローレベルとなりサンプリングトランジスタTr1がオフする。この結果ドライブトランジスタTrdのゲートGは信号線SLから切り離される。映像信号Sigの印加が解除されるので、ドライブトランジスタTrdのゲート電位(G)は上昇可能となり、ソース電位(S)と共に上昇していく。その間画素容量Csに保持されたゲート/ソース間電圧Vgsは(Vsig−ΔV+Vth)の値を維持する。ソース電位(S)の上昇に伴い、発光素子ELの逆バイアス状態は解消されるので、出力電流Idsの流入により発光素子ELは実際に発光を開始する。この時のドレイン電流Ids対ゲート電圧Vgsの関係は、前述した式2のように与えられる。この特性式2からVthの項がキャンセルされており、発光素子ELに供給される出力電流IdsはドライブトランジスタTrdの閾電圧Vthに依存しない事が分かる。基本的にドレイン電流Idsは映像信号の信号電圧Vsigによって決まる。換言すると、発光素子ELは映像信号Sigに応じた輝度で発光する事になる。その際Vsigは帰還量ΔVで補正されている。この補正量ΔVは丁度特性式2の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Idsは実質的に映像信号Sigの信号電位Vsigのみに依存する事になる。
最後にタイミングT8に至ると制御信号DSがハイレベルとなってスイッチングトランジスタTr4がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再び補正準備動作、Vth補正動作、サンプリング動作、移動度補正動作及び発光動作が繰り返される事になる。
図7のタイミングチャートに示した様に、1水平走査期間(1H)内で閾電圧キャンセルのための準備動作、補正動作及びサンプリング動作を続けて行うことで、図5に示したように画素回路2を3個のトランジスタと1個の画素容量とで構成することが出来る。これにより、画素回路の構成素子数を参考例に比べ大幅に削減している。しかしながら、パネルが高精細化するにつれて画素数が増えるため、各画素行に割り当てられる水平走査期間は短くなってしまう。また高画質化のために高周波数駆動方式が提案されているが、この高周波駆動においても同様に水平走査期間が短くなってしまう。この様に水平走査期間が短縮化されると、Vth補正準備動作や実際のVth補正動作を1水平走査期間内で完了することが難しい場合がある。そのため、高精細パネルや高周波数駆動パネルに対応した表示装置駆動方式が求められており、以下に先行開発例として説明する。
この先行開発例では、Vth補正機能付の画素回路で素子数を削減した上に、さらに高精細パネルや高周波数駆動パネルに対応可能な駆動方式を実現している。本先行開発例では、1水平走査期間内で行っていたVth補正準備やVth補正動作を、複数の水平走査期間にわたって時分割的に実行することで、トータルの動作時間を図7に示したタイミングチャートの駆動方式と同程度に確保することが出来る。この時分割方式では1水平走査期間内に占める準備動作期間や補正動作期間を短縮化できるので、その分信号電位のサンプリング時間を十分に確保することが可能である。
図8は本先行開発例を示すタイミングチャートである。理解を容易にするため、図7に示した先の例のタイミングチャートと対応する部分には対応する参照番号を付してある。
図示するようにタイミングT1で、スイッチングトランジスタTr4をオフして非発光とする。この時、ドライブトランジスタTrdのソース電位はVccからの電源供給が無いので、発光素子ELのカットオフ電圧VthELまで下げられる。
次に、映像信号SigがVth補正準備に必要な高電圧VssHになる時間帯のタイミングT21〜Tb1にサンプリングトランジスタTr1をオンする。サンプリングトランジスタTr1をオンする事でドライブトランジスタTrdのゲート電位にVssHが書き込まれる。この時、画素容量Csを介してソース電位にカップリングが入り、ソース電位は上昇する。ソースSは一度上昇するが、発光素子ELを介して放電されるので、再度ソース電圧はVthELに近づいていく。サンプリングトランジスタTr1をオンする制御信号WSは分割パルスであり、そのパルス幅(T21〜Tb1)は非常に短く、ゲート電圧はVssHまで書き込まれない。そこで、それ以降のタイミングT22〜Tb2において、再度映像信号Sigが高電圧VssHになる時にサンプリングトランジスタTr1をオンする。必要に応じ同様のオペレーションをゲート電圧がVssHになるまで繰りかえす。本例ではタイミングT23〜Tb3及びT24〜Tb4であと2回同様のオペレーションを繰り返し合計4回の準備動作を行っている。
次に映像信号Sigが低電圧VssLに変化した状態で、サンプリングトランジスタTr1をオンする。この電位変化によりVgs>Vthとし、Vth補正の準備を完了することができる。サンプリングトランジスタTr1をオンした状態下、タイミングT31〜T41でスイッチングトランジスタTr4を更にオンすることで、ドライブトランジスタTrdには電流が流れ、Vth補正動作が行われる。同様にこのVth補正期間も分割されており各パルスの時間幅(タイミングT31〜T41)は短くなっている為、Vth補正が完了するまで、サンプリングトランジスタTr1やスイッチングトランジスタTr4を繰り返しオン駆動する必要がある(タイミングT32〜T42)。
最後に、サンプリングトランジスタTr1がオンしているタイミングT5〜T7で、画素容量Csに信号電圧Vsigを書き込む。その間タイミングT6〜T7で、移動度補正を行った後、発光状態に移行する。
以上により、トランジスタや電源ライン、ゲートラインを削減した回路において、パネルの動作が高周波で且つ画素が高精細であっても、Vth補正準備とVth補正を行うことができる。なお、上記の先行開発例では、サンプリングトランジスタTr1をオンした状態でスイッチングトランジスタTr4をオンして移動度補正をかけているが、サンプリングトランジスタTr1とスイッチングトランジスタTr4をノンオーバーラップにして移動度補正を行わない単純なVth補正動作においても、同様に配線やトランジスタの削減は可能である。
このようにスキャナ部は、水平走査期間内で走査線に制御信号を出力して画素回路2を制御し、ドライブトランジスタTrdの出力電流Idsの閾電圧Vthに対する依存性を補正するため画素容量Csに補正をかける動作と、補正された画素容量Csに映像信号Sigの信号電位Vsigをサンプリングする動作とを実行し、更にスキャナ部は、当該行の画素回路に先行する行に割り当てられた前の水平走査期間を利用して、画素容量Csに補正をかける動作を各水平走査期間で時分割的に行う。具体的には、このスキャナ部はライトスキャナ4とドライブスキャナ5とからなり、水平走査期間に第1走査線WS及び第2走査線DSに夫々制御信号を出力し、サンプリングトランジスタTr1及びスイッチングトランジスタTr4をオンオフ制御して、出力電流Idsの閾電圧Vthに対する依存性を補正するため画素容量Csに補正をかける動作として、画素容量Csをリセットする準備動作とリセットされた画素容量Csに閾電圧Vthをキャンセルするための電圧を書き込む補正動作とを行い、その後補正された画素容量Csに映像信号Sigの信号電位Vsigをサンプリングするサンプリング動作を実行し、更にスキャナ部は、当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、準備動作と補正動作を各水平走査期間で時分割的に行う。
パネルが高精細化する為に素子数を削減する必要があり、上記のようにVth補正動作をマイナスカップリングを用いて行い、更にその準備期間を複数回に分割して動作させる駆動を行っている。しかしながら、発光素子の容量が大きくなると、ソース電位に入るカップリング電圧の放電時間が長くなってしまい、所望のゲート・ソース間電圧にする為には、多くのマイナスカップリング動作が必要になってしまう。その為、パネル動作が複雑になってしまうという問題点がある。
本発明は先行開発例の上記問題点に対処したものであり、図9は本発明の最良の実施形態を示すタイミングチャートである。理解を容易にするため、図8に示した先行開発例のタイミングチャートと対応する部分には対応する参照番号を付してある。本実施形態でも、容量カップリングを用いてVth補正準備を行う。このカップリング動作は複数回に分割されるが、そのパルス間隔を発光素子が十分に放電する時間とする。これにより、1ライン当たりのマイナスカップリング動作数を削減することができる。具体的には、映像信号SigがVth補正準備に必要な高電圧VssHになる時間帯のタイミングT21〜Tb1にサンプリングトランジスタTr1をオンする。サンプリングトランジスタTr1をオンする事でドライブトランジスタTrdのゲート電位にVssHが書き込まれる。この時、画素容量Csを介してソース電位にカップリングが入り、ソース電位は上昇する。ソースSは一度上昇するが、発光素子ELを介して放電されるので、再度ソース電圧はVthELになる。そのあと発光素子が十分にカットオフするまで待った後(例えば5H分)、タイミングT22〜Tb2において、再度映像信号Sigが高電圧VssHになる時にサンプリングトランジスタTr1をオンする。この2回の準備動作で、ゲート電位の変動は無くなり、必要なゲート・ソース電圧を得る事ができる。
画素の発光素子容量が大きい場合の先行開発例の駆動(図8)では、ゲート電圧がVssHまで書き込まれたときにソース電位に入るカップリングの電圧が発光素子のカットオフまで減少するのに非常に時間がかかる。その為、サンプリングトランジスタTr1がオフした後、ソース電位の減少に伴い、ゲート電位も減少する。この後、複数回サンプリングトランジスタTr1をオンしても、ソースがカットオフするまでゲート電位も減少してしまうため、必要なゲート・ソース電圧を印加するには、多数の駆動パルスが必要となる。
そこで本発明では、図9に示す様にVth補正準備のためサンプリングトランジスタTr1のゲートに印加する制御パルスの間隔を、発光素子が十分にカットオフするまで空けている。この動作を数回繰り返すことで、ゲート電位の変動は無くなり、必要なゲート・ソース電圧を得る事ができる。この様に、Vth補正準備パルスの間隔を十分に取ることで、Vth補正準備のパルス数を先行開発例よりも削減することができる。
最後にタイミングT6‐T7で行われる移動度補正動作を詳細に説明する。図10は、移動度補正期間T6‐T7における画素回路2の状態を示す回路図である。図示するように、移動度補正期間T6‐T7では、サンプリングトランジスタTr1及びスイッチングトランジスタTr4がオンしている。この状態でドライブトランジスタTr4のソース電位(S)はVssL−Vthである。このソース電位Sは発光素子ELのアノード電位でもある。前述したようにVssL−Vth<VthELと設定しておく事で、発光素子ELは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタTrdに流れる電流Idsは画素容量Csと発光素子ELの等価容量Coledとの合成容量C=Cs+Coledに流れ込む事になる。換言すると、ドレイン電流Idsの一部が画素容量Csに負帰還され、移動度の補正が行われる。
図11は前述したトランジスタ特性式2をグラフ化したものであり、縦軸にIdsを取り横軸にVsigを取ってある。このグラフの下方に特性式2も合わせて示してある。図11のグラフは、画素1と画素2を比較した状態で特性カーブを描いてある。画素1のドライブトランジスタの移動度μは相対的に大きい。逆に画素2に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素1,2に同レベルの映像信号電位Vsigを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素1に流れる出力電流Ids1´は、移動度μの小さい画素2に流れる出力電流Ids2´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Idsの間に大きな差が生じるので、画面のユニフォーミティを損なう事になる。
そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。トランジスタ特性式から明らかなように、移動度が大きいとドレイン電流Idsが大きくなる。したがって負帰還量ΔVは移動度が大きいほど大きくなる。図11のグラフに示すように、移動度μの大きな画素1の負帰還量ΔV1は移動度の小さな画素2の負帰還量ΔV2に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素1でΔV1の補正をかけると、出力電流はIds1´からIds1まで大きく下降する。一方移動度μの小さな画素2の補正量ΔV2は小さいので、出力電流Ids2´はIds2までそれ程大きく下降しない。結果的に、Ids1とIds2は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでVsigの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素1と2があった場合、移動度の大きい画素1の補正量ΔV1は移動度の小さい画素2の補正量ΔV2に対して小さくなる。つまり移動度が大きいほどΔVが大きくIdsの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。
以下参考の為図12を参照して、上述した移動度補正の数値解析を行う。図12に示すように、トランジスタTr1及びTr4がオンした状態で、ドライブトランジスタTrdのソース電位を変数Vに取って解析を行う。ドライブトランジスタTrdのソース電位(S)をVとすると、ドライブトランジスタTrdを流れるドレイン電流Idsは以下の式3に示す通りである。
Figure 2007171828
またドレイン電流Idsと容量C(=Cs+Coled)の関係により、以下の式4に示す様にIds=dQ/dt=CdV/dtが成り立つ。
Figure 2007171828
式4に式3を代入して両辺積分する。ここで、ソース電圧V初期状態は−Vthであり、移動度ばらつき補正時間(T6‐T7)をtとする。この微分方程式を解くと、移動度補正時間tに対する画素電流が以下の数式5のように与えられる。
Figure 2007171828
図13は、式5をグラフ化した図であり、縦軸に出力電流Idsを取り、横軸に映像信号Sigの信号電位Vsigを取ってある。パレメータとして移動度補正期間t=0us、2.5us及び5usの場合を設定している。さらに、移動度μもパラメータとして比較的大きい場合1.2μと比較的小さい場合0.8μをパラメータにとってある。t=0usとして実質的に移動度補正をかけない場合に比べ、t=2.5usでは移動度ばらつきに対する補正が十分にかかっていることがわかる。移動度補正なしではIdsに40%のばらつきがあったものが、移動度補正をかけると10%以下に抑えられる。但しt=5usとして補正期間を長くすると逆に移動度μの違いによる出力電流Idsのばらつきが大きくなってしまう。この様に、適切な移動度補正を掛けるために、tは最適な値に設定する必要がある。図13に示したグラフの場合、最適値はt=2.5usの近辺である。
以上のようにして、本発明ではゲート電圧を高電圧から低電圧に可変する事によるVth補正準備や、Vth補正動作を1H以内に行い、その後同一水平走査期間内にて映像信号を書き込む。この動作により、従来必要であった3種類の電源を信号線に共有化することで電源ラインやスイッチングトランジスタ、そのゲートラインを削減する事ができ、3トランジスタ1容量の画素回路を構成することができる。以上により、パネルの歩留まりを向上する事ができる。また、レイアウトを削減する事で高精細化も可能となる。なお本実施形態では、サンプリングトランジスタTr1をオンした状態でスイッチングトランジスタTr4をオンして移動度補正をかけているが、サンプリングトランジスタTr1とスイッチングトランジスタTr4をノンオーバーラップにして移動度補正を行わない単純なVth補正動作においても、同様に配線やトランジスタの削減は可能である。
表示装置の参考例を示すブロック図である。 図1に示した参考例の表示装置から1つの画素回路を切り取った模式図である。 図1及び図2に示した画素回路の動作説明に供するタイミングチャートである。 本発明にかかる表示装置の全体構成を示すブロック図である。 図4に示した表示装置に組み込まれる画素回路の構成例を示す回路図である。 図5に示した表示装置から1個の画素回路を切り取って示した模式図である。 図5及び図6に示した画素回路の動作説明に供するタイミングチャートである。 同じく図5及び図6に示した画素回路の動作説明に供するタイミングチャートである。 本発明にかかる表示装置の最良の実施形態を示すタイミングチャートである。 本発明にかかる表示装置の動作説明に供する回路図である。 同じく動作説明に供するグラフである。 同じく動作説明に供する回路図である。 同じく動作説明に供するグラフである。
符号の説明
1・・・画素アレイ、2・・・画素回路、3・・・水平セレクタ、4・・・ライトスキャナ、5・・・ドライブスキャナ、Tr1・・・サンプリングトランジスタ、Tr4・・・スイッチングトランジスタ、Trd・・・ドライブトランジスタ、Cs・・・画素容量、EL・・・発光素子

Claims (6)

  1. 画素アレイ部とスキャナ部と信号部とを含み、
    前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、
    前記信号部は、該信号線に映像信号を供給し、
    前記スキャナ部は、走査線に制御信号を供給して順次行ごとに画素を走査し、
    各画素は、少なくともサンプリングトランジスタと、これに接続する画素容量と、該画素容量に接続するドライブトランジスタと、該ドライブトランジスタに接続する発光素子と、該ドライブトランジスタを電源に接続するスイッチングトランジスタとを含み、
    前記サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、
    前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、
    前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、該出力電流は該ドライブトランジスタの閾電圧に対して依存性を有し、
    前記スイッチングトランジスタは、該スキャナ部から供給される別の制御信号に応じ導通して発光期間中該ドライブトランジスタを電源に接続し、非発光期間では非導通状態になって該ドライブトランジスタを電源から切り離し、
    前記発光素子は、発光期間中該ドライブトランジスタから供給された出力電流により該映像信号の信号電位に応じた輝度で発光する表示装置であって、
    前記スキャナ部は、水平走査期間に制御信号を出力し、該サンプリングトランジスタ及び該スイッチングトランジスタをオンオフ制御して、該出力電流の該閾電圧に対する依存性を補正するため該画素容量に補正をかける動作として、該画素容量をリセットする準備動作とリセットされた該画素容量に該閾電圧をキャンセルするための電圧を書き込む補正動作とを行い、その後補正された該画素容量に該映像信号の信号電位をサンプリングするサンプリング動作を実行し、
    その際前記スキャナ部は、当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、該準備動作を時分割的に行うとともに、時分割する間隔を該発光素子が放電するのに十分な程度に長く設定することを特徴とする表示装置。
  2. 前記スキャナ部は、該準備動作が完了したあと当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、該補正動作も時分割的に行うことを特徴とする表示装置。
  3. 前記信号部は、各水平走査期間に該映像信号を第1の固定電位と、第2の固定電位と、信号電位との間で切り替え、以って該準備動作、該補正動作及び該サンプリング動作に必要な電位を各画素に信号線を介して供給することを特徴とする請求項1記載の表示装置。
  4. 前記信号部は、該準備動作に合わせて高レベルの第1固定電位を供給し、該補正動作に合わせて低レベルの第2固定電位を供給し、該サンプリング動作に合わせて該信号電位を供給することを特徴とする請求項3記載の表示装置。
  5. 前記ドライブトランジスタは、その出力電流が閾電圧に加えチャネル領域のキャリア移動度に対しても依存性を有し、
    前記スキャナ部は、水平走査期間に制御信号を出力して更に該スイッチングトランジスタを制御し、該出力電流のキャリア移動度に対する依存性を打ち消すために、該信号電位がサンプリングされている状態で該ドライブトランジスタから出力電流を取り出し、これを該画素容量に負帰還して該入力電圧を補正する動作を実行することを特徴とする請求項1記載の表示装置。
  6. 画素アレイ部とスキャナ部と信号部とを含み、
    前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、
    前記信号部は、該信号線に映像信号を供給し、
    前記スキャナ部は、走査線に制御信号を供給して順次行ごとに画素を走査し、
    各画素は、少なくともサンプリングトランジスタと、これに接続する画素容量と、該画素容量に接続するドライブトランジスタと、該ドライブトランジスタに接続する発光素子と、該ドライブトランジスタを電源に接続するスイッチングトランジスタとを含む表示装置の駆動方法であって、
    前記サンプリングトランジスタが、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、
    前記画素容量が、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、
    前記ドライブトランジスタが、該入力電圧に応じた出力電流を該発光素子に供給し、該出力電流は該ドライブトランジスタの閾電圧に対して依存性を有し、
    前記発光素子が、発光期間中該ドライブトランジスタから供給された出力電流により該映像信号の信号電位に応じた輝度で発光し、
    前記スキャナ部が、水平走査期間に制御信号を出力し、該サンプリングトランジスタ及び該スイッチングトランジスタをオンオフ制御して、該出力電流の該閾電圧に対する依存性を補正するため該画素容量に補正をかける動作として、該画素容量をリセットする準備動作とリセットされた該画素容量に該閾電圧をキャンセルするための電圧を書き込む補正動作とを行い、その後補正された該画素容量に該映像信号の信号電位をサンプリングするサンプリング動作を実行し、
    その際前記スキャナ部が、当該行の画素に先行する行に割り当てられた前の水平走査期間を利用して、該準備動作を時分割的に行うとともに、時分割する間隔を該発光素子が放電するのに十分な程度に長く設定することを特徴とする表示装置の駆動方法。
JP2005372621A 2005-11-14 2005-12-26 表示装置及びその駆動方法 Expired - Fee Related JP4983018B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005372621A JP4983018B2 (ja) 2005-12-26 2005-12-26 表示装置及びその駆動方法
US11/595,856 US8004477B2 (en) 2005-11-14 2006-11-13 Display apparatus and driving method thereof
KR1020060112406A KR20070051748A (ko) 2005-11-14 2006-11-14 표시장치 및 그 구동방법
TW095142157A TWI350510B (en) 2005-11-14 2006-11-14 Display apparatus and driving method thereof
EP06124072A EP1785979A3 (en) 2005-11-14 2006-11-14 Display apparatus and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005372621A JP4983018B2 (ja) 2005-12-26 2005-12-26 表示装置及びその駆動方法

Publications (2)

Publication Number Publication Date
JP2007171828A true JP2007171828A (ja) 2007-07-05
JP4983018B2 JP4983018B2 (ja) 2012-07-25

Family

ID=38298435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005372621A Expired - Fee Related JP4983018B2 (ja) 2005-11-14 2005-12-26 表示装置及びその駆動方法

Country Status (1)

Country Link
JP (1) JP4983018B2 (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099777A (ja) * 2007-10-17 2009-05-07 Sony Corp 表示装置と電子機器
JP2009104013A (ja) * 2007-10-25 2009-05-14 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2009109619A (ja) * 2007-10-29 2009-05-21 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2009116057A (ja) * 2007-11-07 2009-05-28 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2009122336A (ja) * 2007-11-14 2009-06-04 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2009130005A (ja) * 2007-11-21 2009-06-11 Sony Corp 表示装置
JP2009133914A (ja) * 2007-11-28 2009-06-18 Sony Corp 表示装置
JP2009151152A (ja) * 2007-12-21 2009-07-09 Sony Corp 自発光型表示装置およびその駆動方法
JP2010281913A (ja) * 2009-06-03 2010-12-16 Sony Corp 表示装置の駆動方法
US8077126B2 (en) 2008-09-29 2011-12-13 Samsung Electronics Co., Ltd. Display device and driving method thereof
US8203510B2 (en) 2008-02-04 2012-06-19 Sony Corporation Display apparatus, driving method for display apparatus and electronic apparatus
JP2013057947A (ja) * 2012-10-15 2013-03-28 Sony Corp 自発光型表示装置
JP2013068957A (ja) * 2012-11-08 2013-04-18 Sony Corp 表示装置
US8736521B2 (en) 2007-10-23 2014-05-27 Sony Corporation Display device and electronic apparatus have the same
KR20150039708A (ko) 2012-07-31 2015-04-13 소니 주식회사 표시 장치, 표시 장치의 제조 방법, 전자 기기 및 표시 장치의 구동 방법
US9495901B2 (en) 2012-07-31 2016-11-15 Sony Corporation Display unit, drive circuit, driving method, and electronic apparatus

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004118196A (ja) * 2002-09-25 2004-04-15 Samsung Electronics Co Ltd 有機電界発光駆動素子とこれを有する有機電界発光表示パネル
JP2004286816A (ja) * 2003-03-19 2004-10-14 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置及びその駆動方法
JP2004334163A (ja) * 2003-04-30 2004-11-25 Samsung Sdi Co Ltd 画像表示パネル,画像表示装置,画像表示装置の駆動方法,および画素回路
JP2005148704A (ja) * 2003-11-13 2005-06-09 Hannstar Display Corp ディスプレイの画素構造およびその駆動方法
JP2005189387A (ja) * 2003-12-25 2005-07-14 Sony Corp ディスプレイ装置及びディスプレイ装置の駆動方法
JP2005258326A (ja) * 2004-03-15 2005-09-22 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置及びその駆動方法
JP2005331900A (ja) * 2004-06-30 2005-12-02 Eastman Kodak Co 表示装置
JP2007133284A (ja) * 2005-11-14 2007-05-31 Sony Corp 表示装置及びその駆動方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004118196A (ja) * 2002-09-25 2004-04-15 Samsung Electronics Co Ltd 有機電界発光駆動素子とこれを有する有機電界発光表示パネル
JP2004286816A (ja) * 2003-03-19 2004-10-14 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置及びその駆動方法
JP2004334163A (ja) * 2003-04-30 2004-11-25 Samsung Sdi Co Ltd 画像表示パネル,画像表示装置,画像表示装置の駆動方法,および画素回路
JP2005148704A (ja) * 2003-11-13 2005-06-09 Hannstar Display Corp ディスプレイの画素構造およびその駆動方法
JP2005189387A (ja) * 2003-12-25 2005-07-14 Sony Corp ディスプレイ装置及びディスプレイ装置の駆動方法
JP2005258326A (ja) * 2004-03-15 2005-09-22 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置及びその駆動方法
JP2005331900A (ja) * 2004-06-30 2005-12-02 Eastman Kodak Co 表示装置
JP2007133284A (ja) * 2005-11-14 2007-05-31 Sony Corp 表示装置及びその駆動方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099777A (ja) * 2007-10-17 2009-05-07 Sony Corp 表示装置と電子機器
US8736521B2 (en) 2007-10-23 2014-05-27 Sony Corporation Display device and electronic apparatus have the same
US8217862B2 (en) 2007-10-25 2012-07-10 Sony Corporation Display apparatus, driving method for display apparatus and electronic apparatus
JP2009104013A (ja) * 2007-10-25 2009-05-14 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2009109619A (ja) * 2007-10-29 2009-05-21 Sony Corp 表示装置、表示装置の駆動方法および電子機器
KR101486287B1 (ko) 2007-11-07 2015-01-26 소니 주식회사 표시장치, 표시장치의 구동방법 및 전자기기
TWI407409B (zh) * 2007-11-07 2013-09-01 Sony Corp A display device, a driving method of a display device, and an electronic device
JP2009116057A (ja) * 2007-11-07 2009-05-28 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP4715833B2 (ja) * 2007-11-07 2011-07-06 ソニー株式会社 表示装置、表示装置の駆動方法および電子機器
US8339337B2 (en) 2007-11-07 2012-12-25 Sony Corporation Display apparatus, display-apparatus driving method and electronic instrument
JP2009122336A (ja) * 2007-11-14 2009-06-04 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2009130005A (ja) * 2007-11-21 2009-06-11 Sony Corp 表示装置
JP2009133914A (ja) * 2007-11-28 2009-06-18 Sony Corp 表示装置
JP2009151152A (ja) * 2007-12-21 2009-07-09 Sony Corp 自発光型表示装置およびその駆動方法
US8203510B2 (en) 2008-02-04 2012-06-19 Sony Corporation Display apparatus, driving method for display apparatus and electronic apparatus
US8077126B2 (en) 2008-09-29 2011-12-13 Samsung Electronics Co., Ltd. Display device and driving method thereof
JP2010281913A (ja) * 2009-06-03 2010-12-16 Sony Corp 表示装置の駆動方法
KR20150039708A (ko) 2012-07-31 2015-04-13 소니 주식회사 표시 장치, 표시 장치의 제조 방법, 전자 기기 및 표시 장치의 구동 방법
US9495901B2 (en) 2012-07-31 2016-11-15 Sony Corporation Display unit, drive circuit, driving method, and electronic apparatus
US9535296B2 (en) 2012-07-31 2017-01-03 Joled Inc. Display apparatus, method of manufacturing a display apparatus, electronic appliance, and method of driving a display apparatus
KR20210090581A (ko) 2012-07-31 2021-07-20 소니그룹주식회사 표시 장치, 구동 회로, 구동 방법 및 전자 기기
KR20240118732A (ko) 2012-07-31 2024-08-05 소니그룹주식회사 표시 장치, 구동 회로, 구동 방법 및 전자 기기
JP2013057947A (ja) * 2012-10-15 2013-03-28 Sony Corp 自発光型表示装置
JP2013068957A (ja) * 2012-11-08 2013-04-18 Sony Corp 表示装置

Also Published As

Publication number Publication date
JP4983018B2 (ja) 2012-07-25

Similar Documents

Publication Publication Date Title
US11170721B2 (en) Pixel circuit and display apparatus
JP4923527B2 (ja) 表示装置及びその駆動方法
JP4923410B2 (ja) 画素回路及び表示装置
JP4203770B2 (ja) 画像表示装置
KR101424692B1 (ko) 화상표시장치
US8004477B2 (en) Display apparatus and driving method thereof
JP4240068B2 (ja) 表示装置及びその駆動方法
JP5130667B2 (ja) 表示装置
JP4929891B2 (ja) 表示装置
JP2008046427A (ja) 画像表示装置
JP4983018B2 (ja) 表示装置及びその駆動方法
JP2007156460A (ja) 表示装置及びその駆動方法
JP2007148128A (ja) 画素回路
JP5152094B2 (ja) 画素回路及び画素回路の駆動方法、並びに、表示装置及び表示装置の駆動方法
JP2007316453A (ja) 画像表示装置
JP2008026468A (ja) 画像表示装置
JP4930547B2 (ja) 画素回路及び画素回路の駆動方法
JP4918983B2 (ja) 画素回路及び表示装置
JP4967336B2 (ja) 画素回路及び表示装置
JP5027755B2 (ja) 表示装置及びその駆動方法
JP2012088724A (ja) 画素回路および表示装置
JP5099069B2 (ja) 画素回路及び画素回路の駆動方法、並びに、表示装置及び表示装置の駆動方法
JP2008051834A (ja) 画素回路及び表示装置
JP2008065199A (ja) 表示装置及びその製造方法
JP2007286452A (ja) 画像表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090223

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090223

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20090226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120327

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120409

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150511

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees