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JP2007019498A - 半導体マルチチップパッケージ - Google Patents

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JP2007019498A
JP2007019498A JP2006179089A JP2006179089A JP2007019498A JP 2007019498 A JP2007019498 A JP 2007019498A JP 2006179089 A JP2006179089 A JP 2006179089A JP 2006179089 A JP2006179089 A JP 2006179089A JP 2007019498 A JP2007019498 A JP 2007019498A
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JP
Japan
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semiconductor chip
substrate
semiconductor
chip
spacer
Prior art date
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Pending
Application number
JP2006179089A
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English (en)
Inventor
Kwang Jae Oh
ジャエ オー、クァン
Je Hong Sung
ホン スン、ジェ
Jin Waun Kim
ワウン キム、ジン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
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Abstract

【課題】基板とチップとの間を連結するボンディングワイヤを通したノイズ発生を最小化してチップの安定した動作を補助し、基板の大きさを減らし、且つこれに実装される構成部品数を減らすことでパッケージの小型化を図ることができる。
【解決手段】本発明は、基板と、上記基板の上部面に搭載される第１半導体チップと、上記第１半導体チップの直上部に配置される少なくとも一つの第２半導体チップと、上記第１半導体チップおよび第２半導体チップ間の上下間隔を保ちながら上記基板に上記第２半導体チップを電気的に連結するよう、上記基板と第２半導体チップとの間に配置されるスペーサとを含む半導体マルチチップパッケージを提供する。
【選択図】図２

Description

本発明は、半導体チップが２個以上パッケージングされるマルチチップパッケージに関するもので、より詳しくは、基板とチップとの間を連結するボンディングワイヤによるノイズ発生を最小化してチップの安定した動作を補助し、基板の大きさを減らし、且つこれに実装される構成部品数を減らすことによりパッケージの小型化を図ることのできる半導体マルチチップパッケージに関する。
近年の半導体産業発展、そして使用者の要求に応じて電子機器は、より一層小型化、および軽量化、並びに多機能化されている状況であり、マルチチップパッケージング(ｍｕｌｔｉ ｃｈｉｐ ｐａｃｋａｇｉｎｇ)技術は、このような要求に応じて開発されたパッケージ組み立て技術の一つとして、同一、または異種の半導体チップらを一つの単位パッケージとして具現する技術である。
各々の半導体チップをパッケージで具現することに比べ、パッケージの大きさ及び実装面積に有利な利点を有する。マルチチップパッケージング技術は、特に小型化と軽量化が求められる携帯用電話機などで実装面積の縮小および軽量化のために多く適用されている。
一般的に複数の半導体素子であるチップ(ｃｈｉｐ)、またはダイ(ｄｉｅ)を一つのパッケージ内に構成する方法では、半導体素子を積層させる方法と並列に配置させる方法がある。前者の場合、半導体素子を積層させる構造であり、工程が複雑で、限定された厚さで安定した工程を確保しにくいとの短所があり、後者の場合は平面上に２つの半導体チップを配列させる構造であるため大きさの減少による小型化の長所を得にくい。
通常、小型化と軽量化が要されるパッケージに適用される形態として、半導体チップを積層する形態が多く使用されている。このような形態のマルチチップパッケージの例を紹介する。
図１は、従来技術による半導体マルチチップパッケージ１を示す断面図である。図１に示す半導体マルチチップパッケージ１は、基板２上に載せられる第１半導体チップ１０と、その上に一定間隔を隔てて配置される第２半導体チップ２０と、第１半導体チップ１０及び第２半導体チップ２０の間隔を隔てるように一定高さを保って第２半導体チップ２０及び基板２の間に配置されるスペーサ３０とを具備する。
第１半導体チップ１０及び第２半導体チップ２０は、集積回路が形成された活性面と反対側の面が付着に利用される。また、第１半導体チップ１０及び第２半導体チップ２０は、活性面が全て同一な方向を向いている。
第１半導体チップ１０のチップパッドと第２半導体チップ２０のチップパッドが基板２のボンディングパッド４３、４１に第１ボンディングワイヤ４４及び第２ボンディングワイヤ４２を媒介としてワイヤボンディング(ｗｉｒｅ ｂｏｎｄｉｎｇ)され電気的な連結を成す。
さらに、少なくとも一つ以上の電子部品が実装される基板２の上部は、エポキシ成形樹脂(Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ)のようなプラスチック封止材を用いて第１半導体チップ１０及び第２半導体チップ２０とともに実装部品１５を密封してパッケージ本体を形成することにより内部構成部品等を外部環境から保護し、基板２の下部面には外部との電気的な連結のための外部接続端子としてソルダーボール(図示せず)が付着され得る。
一方、第１半導体チップ１０及び第２半導体チップ２０との間には、補助スペーサ３５が具備される。ここで、基板２は、抵抗器、キャパシタ及びコイルのような受動素子を内蔵するようＬＴＣＣ(Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ)工程により製造されるセラミック基板である。
しかし、このような従来のマルチチップパッケージ１の構成において、第２半導体チップ２０と基板２との間を電気的に連結する第２ボンディングワイヤ４２は、第１半導体チップ１０と基板２との間を電気的に連結する第１ボンディングワイヤ４４の長さより長いので、相対的に、信号伝逹時のノイズ発生が多く、ボンディングインダクタンス(ｂｏｎｄｉｎｇ ｉｎｄｕｃｔａｎｃｅ)が増えてしまい、動作が不安定となる問題点があった。
また、第２半導体チップ２０に一端が連結された第２ボンディングワイヤ４２の他端が基板２に直接ボンディングされるので、第２ボンディングワイヤ４２のボンディング地点間の水平距離Ｌ０が長くなり、これにより基板２の大きさを減らして小型化するのに限界があった。
したがって、本発明は、上記のような従来の問題点を解消するために提案されたものであって、その目的は、基板とチップとの間を連結するボンディングワイヤによるノイズ発生を最小化してチップの安定した動作を補助し、基板の大きさを減らし、且つこれに実装される構成部品数を減らすことによりパッケージの小型化を図る半導体マルチチップパッケージを提供することである。
上記のような目的を達成するために、本発明は、基板と、上記基板の上部面に搭載される第１半導体チップと、上記第１半導体チップの直上部に配置される少なくとも一つの第２半導体チップと、上記第１、２半導体チップ間の上下間隔を保ちながら上記基板に上記第２半導体チップを電気的に連結するよう、上記基板と第２半導体チップとの間に配置されるスペーサとを含む半導体マルチチップパッケージを提供する。
好ましくは、上記第１半導体チップは上記基板上にワイヤボンディング方式で具備される。
好ましくは、上記第１半導体チップは上記基板上にフリップチップボンディング方式で具備される。
好ましくは、上記第２半導体チップは上記スペーサ上にワイヤボンディング方式で具備される。
好ましくは、上記スペーサは少なくとも一つ以上の受動素子が内蔵されるＬＴＣＣ基板で具備される。
好ましくは、上記スペーサの上部面の一部は、上記第２半導体チップの下部面に絶縁性接着剤を媒介として接着され、上記スペーサの下部面は上記基板の上部面にソルダーボールを媒介として搭載される。
好ましくは、上記基板は上部面に上記第１、２半導体チップを囲むモールド部をさらに含む。
好ましくは、上記第１半導体チップと第２半導体チップとの間には補助スペーサをさらに含み、上記補助スペーサは絶縁素材から成ることがより望ましい。
本発明によれば、第２半導体チップの動作に係る受動素子を基板上に実装することなく第１、２半導体チップとの間に具備されるＬＴＣＣ型スペーサ内に設けることによって、基板に実装される構成部品数を減らすことができ、かつ基板の大きさを減らして完製品をより小型化することができる。
さらに、第２半導体チップを基板上に電気的に連結する第２ボンディングワイヤの形成長さを従来に比して短く構成することができるので、これを通して伝達される信号のノイズをより減少させることができ、ボンディングインダクタンスによる寄生成分の発生をより減らすこと可能であり、これによりパッケージの安定した動作を補助してパッケージの信頼度を上げることができ、かつ安定的な電気的特性を得ることができる。
以下、本発明の実施の形態について添付した図面を用いてより詳しく説明する。
図２は、本実施形態に係る半導体マルチチップパッケージ１００を示す断面図である。また、図３は本実施形態に係る半導体マルチチップパッケージ１００を示す平面図である。
図２及び図３に示すように、本実施形態の半導体マルチチップパッケージ１００は、基板１０１、第１半導体チップ１１０、第２半導体チップ１２０及びスペーサ１３０を含み、実装部品数を減らして基板の大きさを小さくすることで完製品を小型化することができる。
即ち、基板１０１は、セラミック層が少なくとも一つ以上積層されるセラミック基板であり、上部面には多様な回路がパターン印刷され、ワイヤボンディング用ボンディングパッド１０３が複数個形成されており、回路に合わせて複数個の実装部品１０５らを実装配置する。
そして、基板１０１の下部面には、外部端子１０７を具備し、外部端子１０７には、メイン基板との電気的な連結のためにソルダーボール(図示せず)を各々形成してこれを媒介としてメイン基板上に搭載する。
ここで、基板１０１は、ガラスセラミック(Ｇｌａｓｓ−Ｃｅｒａｍｉｃ)材料を基にして成る多数の基板(ｇｒｅｅｎ ｓｈｅｅｔ)層に与えられた回路を具現するための受動素子(Ｒ、Ｌ、Ｃ、フィルター(ｆｉｌｔｅｒ)、バルン(ｂａｌｕｎ)、カプラ(ｃｏｕｐｌｅｒ))を電気伝導度の優れたＡｇ、Ｃｕなどを用いるスクリーンプリンティング(ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ)及びフォトパターニング(ｐｈｏｔｏ ｐａｔｔｅｒｎｉｎｇ)工程で具現し、各層を積層した後に、セラミックと金属導体を１０００℃以下で同時仮焼し低温同時仮焼セラミック(Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ ： ＬＴＣＣ)基板として具備する。
これにより、基板１０１上に搭載されるべきキャパシタ、抵抗器及びインダクタと同じ受動素子等が基板１０１内にパターン状で具備され内蔵される。
第１半導体チップ１１０は、基板１０１の上部面にパターン印刷された回路と電気的に連結されるように基板１０１の上部面に搭載されるチップ部品であり、このような第１半導体チップ１１０は、図２及び図３に示すように、基板１０１上に絶縁性接着剤１０９で接着された状態で、複数個の第１ボンディングワイヤ１４１を媒介として基板１０１上にワイヤボンディングされるチップ部品で具備しても良い。
第１ボンディングワイヤ１４１は、一端が第１半導体チップ１１０の上部面に形成されたチップパッド１１２にボンディング連結され、他端が基板１０１に形成されたボンディングパッド１０３にボンディング連結される導電性ワイヤ部材である。
ここで、第１半導体チップ１１０は、これに限定されるものではなく、下部面にボールパッド(図示せず)を形成し、これに複数個のソルダーボール(図示せず)を備えて基板１０１の上部面にフリップチップボンディング方式で具備しても良い。
また、第２半導体チップ１２０は、第１半導体チップ１１０の直上部に一定間隔を隔てて配置される少なくとも一つのチップ部品であり、このような第２半導体チップ１２０は、基板１０１に直接連結されず内部本体に導電ラインが形成されたスペーサ１３０を媒介として基板１０１上に水平に積層して配置される。
ここで、第１半導体チップ１１０及び第２半導体チップ１２０はパッケージが適用されるセット器機によってＳＲＡＭ、ＤＲＡＭのようなメモリチップ、デジタル集積回路チップＲＦ集積回路チップ及びベースバンドチップのいずれか一つから成る。
そして、スペーサ１３０は、第１半導体チップ１１０及び第２半導体チップ１２０との間の上下間隔を保つよう基板１０１の上部面と第２半導体チップ１２０の下部面との間に上、下部端がそれぞれ連結され、第１半導体チップ１１０の実装高さより厚い厚さを有する間隔保持部材である。
ここで、スペーサ１３０は、少なくとも一つ以上の受動素子(Ｒ、Ｌ、Ｃ、フィルター(ｆｉｌｔｅｒ)、バルン(ｂａｌｕｎ)、カプラ(ｃｏｕｐｌｅｒ))を備えて第２半導体チップ１２０を基板１０１に電気的に連結するよう、第２半導体チップ１２０の辺に沿って配置される少なくても２つ以上のＬＴＣＣ基板で具備される。
このような場合、第２半導体チップ１２０の動作形態により要されるデカップリングキャパシタ(ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ)または、ＥＳＤ(Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ)のような受動素子を基板１０１上に搭載することなく、スペーサ１３０に直接内蔵することができるので、基板１０１に実装される構成部品数を減らすことができる。
第２半導体チップ１２０は、第２ボンディングワイヤ１４２を媒介としてスペーサ１４０上にボンディング連結されるが、第２ボンディングワイヤ１４２の一端は、第２半導体チップ１２０の上部面に形成されたチップパッド１２２にボンディング連結され、他端はスペーサ１３０の上部面に形成されたボンディングパッド１３３にボンディング連結され、ボンディングパッド１３３はバイアホールまたはパターンを介して受動素子(Ｒ、Ｌ、Ｃ、フィルター(ｆｉｌｔｅｒ)、バルン(ｂａｌｕｎ)、カプラ(ｃｏｕｐｌｅｒ))と電気的に連結される。
ここで、スペーサ１３０)は、絶縁性接着剤１３９を媒介として第２半導体チップ１２０の下部面に接着固定される。
そして、スペーサ１３０の下部面には、複数個のソルダーパッド１３６ａを具備し、上記ソルダーパッド１３６ａはソルダーボール１３６を媒介として基板１０１上に設けられたパターン回路と電気的に連結される。
これにより、第２半導体チップ１２０は第２ボンディングワイヤ１４２、ソルダーボール１３６を介して基板１０１と電気的に連結される。
さらに、第２ボンディングワイヤ１４２の一端と他端がそれぞれボンディング連結されるチップパッド１２２と、ボンディングパッド１３３の間に測定される水平距離Ｌ１が従来第２ボンディングワイヤ４２の一端と他端がそれぞれボンディング連結されるチップパッドと基板２のボンディングパッド４１との間に測定される水平距離Ｌに比して短くなるので、第２ボンディングワイヤ１４２の形成長さも短くなることはいうまでもなく、第１半導体チップ１１０及び第２半導体チップ１２０に具備される基板１０１の大きさも相対的に小さく設計することができる。
このような場合、第２ボンディングワイヤ１４２の形成長さが短くなるにつれ、これを通して伝達される信号のノイズをさらに減少させることが可能であり、ボンディングインダクタンスによる寄生成分の発生をさらに減らすことができる。
一方、基板１０１の上部面には、実装部品１０５、第１半導体チップ１１０、第２半導体チップ１２０、第１ボンディングワイヤ１４１及び第２ボンディングワイヤ１４２を外部の物理的損傷及び腐食から保護できるようエポキシ成形樹脂(Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ)のようなプラスチック封止材を用いて囲むモールド部１５０を具備することにより１つのパッケージ形態を構成する。
そして、基板１０１上に搭載される第１半導体チップ１１０とスペーサ１３０上に接合される第２半導体チップ１２０との間には、シリコンのような絶縁物から成る補助スペーサ１３５をさらに含むことによって、第１半導体チップ１１０及び第２半導体チップ１２０の間隔を安定的に保持することができる。
ここで、補助スペーサ１３５は、第１半導体チップ１１０及び第２半導体チップとほぼ同一な形状で具備され、第１半導体チップ１１０の上部面積より小さい大きさで具備されることが好ましい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
従来技術による半導体マルチチップパッケージ１を示す断面図である。 本実施形態に係る半導体マルチチップパッケージ１００を示す断面図である。 本実施形態に係る半導体マルチチップパッケージ１００を示す平面図である。
符号の説明
１ 半導体マルチチップパッケージ
２ 基板
１０ 第１半導体チップ
２０ 第２半導体チップ
３０ スペーサ
３５ 補助スペーサ
４１、４３ ボンディングパッド
４２ 第２ボンディングワイヤ
４４ 第１ボンディングワイヤ
１００ 半導体マルチチップパッケージ
１０１ 基板
１０３、１３３ ボンディングパッド
１０５ 実装部品
１０７ 外部端子
１０９ 絶縁性接着剤
１１０ 第１半導体チップ
１１２、１２２ チップパッド
１２０ 第２半導体チップ
１３０ スペーサ
１３５ 補助スペーサ
１３６ ソルダーボール
１３９ 絶縁性接着剤
１４０ スペーサ
１４１ 第１ボンディングワイヤ
１４２ 第２ボンディングワイヤ
１５０ モールド部

Claims (9)

  1. 基板と、
    前記基板の上部面に搭載される第１半導体チップと、
    前記第１半導体チップの直上部に配置される少なくとも一つの第２半導体チップと、
    前記第１半導体チップ及び前記第２半導体チップ間の上下間隔を保ちながら前記基板に前記第２半導体チップを電気的に連結するよう、前記基板と第２半導体チップとの間に配置されるスペーサと、
    を含む半導体マルチチップパッケージ。
  2. 前記第１半導体チップは、前記基板上にワイヤボンディング方式で具備されることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
  3. 前記第１半導体チップは、前記基板上にフリップチップボンディング方式で具備されることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
  4. 前記第２半導体チップは、前記スペーサ上にワイヤボンディング方式で具備されることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
  5. 前記スペーサは、少なくとも一つ以上の受動素子が内蔵されるＬＴＣＣ基板で具備されることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
  6. 前記スペーサの上部面の一部は、前記第２半導体チップの下部面に絶縁性接着剤を媒介として接着され、前記スペーサの下部面は前記基板の上部面にソルダーボールを媒介として搭載されることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
  7. 前記基板は、上部面に前記第１半導体チップ及び前記第２半導体チップを囲むモールド部をさらに含むことを特徴とする請求項１に記載の半導体マルチチップパッケージ。
  8. 前記第１半導体チップと第２半導体チップとの間には、補助スペーサをさらに含むことを特徴とする請求項１に記載の半導体マルチチップパッケージ。
  9. 前記補助スペーサは、絶縁素材から成ることを特徴とする請求項１に記載の半導体マルチチップパッケージ。
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