JP2007088122A

JP2007088122A - Semiconductor device

Info

Publication number: JP2007088122A
Application number: JP2005273241A
Authority: JP
Inventors: Masao Nishida; 征男西田; Takahisa Sakaemori; 貴尚栄森; Shuichi Oda; 秀一尾田; Tomohiro Yamashita; 朋弘山下; Takeshi Hayashi; 岳林; Jiro Yoshigami; 二郎由上; Kenichi Mori; 健壹森
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-09-21
Filing date: 2005-09-21
Publication date: 2007-04-05

Abstract

<P>PROBLEM TO BE SOLVED: To realize a semiconductor device capable of inhibiting the fixation of a threshold voltage resulting from a Fermi-level pinning without the formation of a metallic gate electrode, in the semiconductor device containing a field-effect transistor using a High-k insulating film as a gate insulating film. <P>SOLUTION: The gate insulating film 6b has a metallic oxide (preferably, a hafnium oxide (HfO<SB>2</SB>and HfSiON, HfSiO<SB>4</SB>or the like) or a zirconium oxide (ZrO<SB>2</SB>and ZrSiON, ZrSiO<SB>4</SB>or the like)) as the High-k insulating film. In the p-channel field-effect transistor 4, a titanium nitride (TiN) film 8 is formed between the gate insulating film 6b and a polysilicon gate electrode 7. In the titanium nitride film, the Fermi-level pinning is not generated even when the titanium nitride film is formed while being brought into contact with the gate insulating film with the metallic oxide. Since the lower section of the polysilicon gate electrode is formed as a metallic film with the titanium nitride film, the depletion of a gate can be inhibited, and a current driving capacity can also be improved. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、従来の二酸化シリコン膜に代わって高い誘電率のいわゆるHigh-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置に関する。 The present invention relates to a semiconductor device including a field effect transistor using a so-called high-k insulating film having a high dielectric constant as a gate insulating film instead of a conventional silicon dioxide film.

近年、Ｈｆ酸化物等のHigh-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタの研究が精力的に行われている。High-k絶縁膜によりゲートリーク電流の低減が図れ、その結果、トランジスタの高性能化および低消費電力化が図れるからである。 In recent years, research on field effect transistors using a high-k insulating film such as Hf oxide as a gate insulating film has been vigorously conducted. This is because the gate leakage current can be reduced by the high-k insulating film, and as a result, high performance and low power consumption of the transistor can be achieved.

しかしながら、最も有望視されているＨｆ系のHigh-k絶縁膜をゲート絶縁膜として使用すると、ポリシリコンゲート電極と組み合わせた場合に、両者の境界面で相互作用が生じ、フラットバンド電圧が固定される現象が生じる。この現象は、フェルミレベルピニングに起因すると考えられている。 However, when the most promising Hf-based high-k insulating film is used as a gate insulating film, when combined with a polysilicon gate electrode, an interaction occurs between the two and the flat band voltage is fixed. Phenomenon occurs. This phenomenon is believed to be due to Fermi level pinning.

この電圧固定現象のため、Ｎチャネル型電界効果トランジスタでは０．３［Ｖ］程度に、Ｐチャネル型電界効果トランジスタでは０．６［Ｖ］程度に、それぞれのしきい値電圧が固定され、それ以下のしきい値電圧の実現が困難である。特に、Ｐチャネル型電界効果トランジスタでのしきい値電圧が高い値に固定されることから、Ｐチャネル型電界効果トランジスタにおいては十分なオン電流を確保できない。 Due to this voltage fixing phenomenon, the threshold voltage is fixed to about 0.3 [V] for the N-channel field effect transistor and to about 0.6 [V] for the P-channel field effect transistor. It is difficult to realize the following threshold voltage. In particular, since the threshold voltage of the P-channel field effect transistor is fixed to a high value, a sufficient on-current cannot be secured in the P-channel field effect transistor.

下記非特許文献１では、ゲート電極材料をポリシリコンからＰｔＳｉやＮｉＳｉ等の金属シリサイドに変更することにより、このフェルミレベルピニングに起因するしきい値電圧固定を回避している。このように、ゲート電極を構成するポリシリコンを全てシリサイド化させてメタルゲート電極にすることを、フルシリサイドプロセス（ＦＵＳＩ）と呼ぶ。 In the following non-patent document 1, the gate electrode material is changed from polysilicon to a metal silicide such as PtSi or NiSi, thereby avoiding the threshold voltage fixing caused by the Fermi level pinning. In this way, siliciding all the polysilicon constituting the gate electrode to form a metal gate electrode is called a full silicide process (FUSI).

なお、本願に関連する公知技術として、非特許文献１以外にも下記の文献がある。特に、下記非特許文献２は、フェルミレベルピニングが、ＳｉＯ₂等の共有結合性の物質においてではなく、ＨｆＯ₂等のイオン結晶性の金属酸化物において生じると報告している。 In addition to Non-Patent Document 1, there are the following documents as known techniques related to the present application. In particular, Non-Patent Document 2 below reports that Fermi level pinning occurs not in a covalent substance such as SiO ₂ but in an ionic crystalline metal oxide such as HfO ₂ .

T.Nabatame et al.,「Partial Silicides Technology for Tunable Work Function Electrodes on High-k Gate Dielectrics -Fermi Level Pinning Controlled PtSix for HfOx(N)pMOSFET-」 IEDM 2004,pp.83-86T. Nabatame et al., `` Partial Silicides Technology for Tunable Work Function Electrodes on High-k Gate Dielectrics -Fermi Level Pinning Controlled PtSix for HfOx (N) pMOSFET- '' IEDM 2004, pp.83-86 白石 et al.,「Ｈｆ系High-k絶縁膜／ゲート電極界面のフェルミレベルピニング機構の酸素空孔モデルに基づく理論的考察」応用物理学会薄膜・表面物理分科会・シリコンテクノロジー分科会共催特別研究会「ゲートスタック研究会 ―材料・プロセス・評価の物理―」（第10回研究会）予稿集 2005年1月28日、29日,pp.103-108Shiraishi et al., “Theoretical Consideration Based on Oxygen Vacancy Model of Fermi Level Pinning Mechanism of Hf High-k Insulating Film / Gate Electrode Interface” Applied Physics Society Thin Film / Surface Physics Subcommittee / Silicon Technology Subcommittee Special Research Meeting “Gate Stack Study Group: Physics of Materials, Processes and Evaluation” (10th Study Group) Proceedings January 28 and 29, 2005, pp.103-108 奈良,「先端ゲートスタック技術の開発−新規選択プログラムの開発状況−」p.15,インターネット＜URL:http://www.selete.co.jp/Data/200505/SeleteSympo2005/data/0505a07.pdf＞Nara, “Development of Advanced Gate Stack Technology: Development Status of Newly Selected Programs” p.15, Internet <URL: http://www.selete.co.jp/Data/200505/SeleteSympo2005/data/0505a07.pdf>

上記非特許文献１に記載の技術のように、ＦＵＳＩによるメタルゲート電極化を行うと、しきい値電圧固定の回避は可能となるが、以下のような他の問題が生じてしまう。 When the metal gate electrode is formed by FUSI as in the technique described in Non-Patent Document 1, it is possible to avoid the threshold voltage from being fixed, but the following other problems arise.

すなわち、ＦＵＳＩによるメタルゲート電極の場合、ゲート電極の全てをシリサイド化してしまうので、ゲート電極下方の不均一なシリサイド化部分が、突起状となってゲート絶縁膜を突き破ってしまう可能性がある。 That is, in the case of a metal gate electrode by FUSI, all of the gate electrode is silicidized, so that a non-uniform silicidation portion below the gate electrode may become a protrusion and break through the gate insulating film.

また、ゲート電極の全てに亘って均一なシリサイド化を行うには、プロセスの高い制御性が要求される。またさらに、シリサイド化には必然的に熱処理が伴う。シリサイド化のための熱処理は、金属原子とシリコン原子との反応を促す一方で、他の部分の望ましくない反応をも引き起こす可能性がある。 In addition, high controllability of the process is required to perform uniform silicidation over the entire gate electrode. Furthermore, silicidation necessarily involves heat treatment. While heat treatment for silicidation promotes the reaction between metal atoms and silicon atoms, it can also cause unwanted reactions in other parts.

以上に鑑みれば、ＦＵＳＩによるメタルゲート電極化には、製造プロセス上の大きな改善が求められると言える。 In view of the above, it can be said that the metal gate electrode formation by FUSI requires a great improvement in the manufacturing process.

また、シリサイドではなく、Ｐｔのみ等の金属単体を用いたメタルゲート電極の形成も考えられる。しかし、一般的に金属単体の膜をエッチングすることは難しく、この場合も製造プロセスに困難が伴う。よって、製造プロセスを考慮した立場からは、メタルゲート電極化を行わない方が望ましいと言える。 It is also conceivable to form a metal gate electrode using a single metal such as Pt instead of silicide. However, it is generally difficult to etch a film of a single metal, and in this case, the manufacturing process is difficult. Therefore, it can be said that it is preferable not to use the metal gate electrode from the standpoint of the manufacturing process.

この発明は上記の事情に鑑みてなされたもので、High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置を実現することを目的とする。 The present invention has been made in view of the above circumstances, and is a semiconductor device including a field effect transistor that uses a high-k insulating film as a gate insulating film, and without using a metal gate electrode, for Fermi level pinning. An object of the present invention is to realize a semiconductor device capable of suppressing the resulting threshold voltage fixation.

本発明は、半導体基板と、前記半導体基板上に形成された、金属酸化物を有するゲート絶縁膜、前記ゲート絶縁膜上に形成された窒化チタン膜、および、前記窒化チタン膜上に形成されたポリシリコンゲート電極を含むＰチャネル型電界効果トランジスタとを備える半導体装置である。 The present invention provides a semiconductor substrate, a gate insulating film having a metal oxide formed on the semiconductor substrate, a titanium nitride film formed on the gate insulating film, and the titanium nitride film. A semiconductor device including a P-channel field effect transistor including a polysilicon gate electrode.

本発明によれば、Ｐチャネル型電界効果トランジスタが、金属酸化物を有するゲート絶縁膜上に形成された窒化チタン膜を含む。窒化チタン膜は、金属酸化物を有するゲート絶縁膜に接して形成されてもフェルミレベルピニングが起きない。よって、High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置が実現できる。また、ポリシリコンゲート電極の下部が金属膜たる窒化チタン膜となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。 According to the present invention, a P-channel field effect transistor includes a titanium nitride film formed on a gate insulating film having a metal oxide. Fermi level pinning does not occur even when the titanium nitride film is formed in contact with the gate insulating film having a metal oxide. Therefore, a semiconductor device including a field effect transistor using a high-k insulating film as a gate insulating film, which can suppress threshold voltage fixation caused by Fermi level pinning without using a metal gate electrode A device can be realized. Further, since the lower part of the polysilicon gate electrode is a titanium nitride film that is a metal film, depletion of the gate can be suppressed and current drive capability can be improved.

本発明は、High-k絶縁膜たる金属酸化物を有するゲート絶縁膜と、ポリシリコンゲート電極との間に窒化チタン（ＴｉＮ）膜を形成したＰチャネル型電界効果トランジスタを備える半導体装置である。 The present invention is a semiconductor device including a P-channel field effect transistor in which a titanium nitride (TiN) film is formed between a gate insulating film having a metal oxide as a high-k insulating film and a polysilicon gate electrode.

図１は、本発明の実施の形態に係る半導体装置を示す断面図である。図１に示すように、この半導体装置は、シリコン基板等の半導体基板１と、半導体基板上に形成されたＮチャネル型電界効果トランジスタ２，３およびＰチャネル型電界効果トランジスタ４とを備えている。なお、図示していないが、半導体基板１上には、Ｎチャネル型電界効果トランジスタ２，３およびＰチャネル型電界効果トランジスタ４以外にも、Ｎチャネル型電界効果トランジスタ２，３と同じ構造の多数のＮチャネル型電界効果トランジスタ、及び、Ｐチャネル型電界効果トランジスタ４と同じ構造の多数のＰチャネル型電界効果トランジスタが形成されている。なお、各トランジスタ間は、半導体基板１の表面に形成された素子分離領域（二酸化シリコン膜等で構成される）５により電気的に分離されている。 FIG. 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, this semiconductor device includes a semiconductor substrate 1 such as a silicon substrate, and N-channel field effect transistors 2 and 3 and a P-channel field effect transistor 4 formed on the semiconductor substrate. . Although not shown, on the semiconductor substrate 1, in addition to the N-channel field effect transistors 2 and 3 and the P-channel field effect transistor 4, many of the same structure as the N-channel field effect transistors 2 and 3 are provided. N-channel field effect transistors and a number of P-channel field effect transistors having the same structure as the P-channel field effect transistor 4 are formed. Each transistor is electrically isolated by an element isolation region (made of a silicon dioxide film or the like) 5 formed on the surface of the semiconductor substrate 1.

Ｎチャネル型電界効果トランジスタ２は、半導体基板１上に形成された厚膜のゲート絶縁膜６ａ、ゲート絶縁膜６ａ上に形成されたポリシリコンゲート電極７、ポリシリコンゲート電極７上に形成された金属膜９、金属膜９上に形成されたキャップ絶縁膜１０、ゲート絶縁膜６ａからキャップ絶縁膜１０までの積層構造の側面に形成された第１側壁絶縁膜１１、第１側壁絶縁膜１１の側面に形成された第２側壁絶縁膜１２、半導体基板１の表面に形成されたＮ型ソース／ドレイン領域１３ａ、及び、Ｎ型ソース／ドレイン領域１３ａ表面に形成されたシリサイド領域１４ａ、を含む。なお、Ｎチャネル型電界効果トランジスタ２は、低リーク電流用のトランジスタである。 The N-channel field effect transistor 2 is formed on the thick gate insulating film 6 a formed on the semiconductor substrate 1, the polysilicon gate electrode 7 formed on the gate insulating film 6 a, and the polysilicon gate electrode 7. Metal film 9, cap insulating film 10 formed on metal film 9, first sidewall insulating film 11 formed on the side surface of the stacked structure from gate insulating film 6 a to cap insulating film 10, and first sidewall insulating film 11 A second sidewall insulating film 12 formed on the side surface, an N-type source / drain region 13a formed on the surface of the semiconductor substrate 1, and a silicide region 14a formed on the surface of the N-type source / drain region 13a are included. The N-channel field effect transistor 2 is a transistor for low leakage current.

また、Ｎチャネル型電界効果トランジスタ３は、半導体基板１上に形成された、ゲート絶縁膜６ａよりも薄膜のゲート絶縁膜６ｂ、ゲート絶縁膜６ｂ上に形成されたポリシリコンゲート電極７、ポリシリコンゲート電極７上に形成された金属膜９、金属膜９上に形成されたキャップ絶縁膜１０、ゲート絶縁膜６ｂからキャップ絶縁膜１０までの積層構造の側面に形成された第１側壁絶縁膜１１、第１側壁絶縁膜１１の側面に形成された第２側壁絶縁膜１２、半導体基板１の表面に形成されたＮ型ソース／ドレイン領域１３ｂ、及び、Ｎ型ソース／ドレイン領域１３ｂ表面に形成されたシリサイド領域１４ｂ、を含む。なお、Ｎチャネル型電界効果トランジスタ３は、低しきい値動作・高駆動能力用のトランジスタである。 The N-channel field effect transistor 3 includes a gate insulating film 6b formed on the semiconductor substrate 1 and thinner than the gate insulating film 6a, a polysilicon gate electrode 7 formed on the gate insulating film 6b, and polysilicon. A metal film 9 formed on the gate electrode 7, a cap insulating film 10 formed on the metal film 9, and a first sidewall insulating film 11 formed on the side surface of the stacked structure from the gate insulating film 6 b to the cap insulating film 10. The second sidewall insulating film 12 formed on the side surface of the first sidewall insulating film 11, the N-type source / drain region 13b formed on the surface of the semiconductor substrate 1, and the surface of the N-type source / drain region 13b. Silicide region 14b. The N-channel field effect transistor 3 is a transistor for low threshold operation / high driving capability.

また、Ｐチャネル型電界効果トランジスタ４は、半導体基板１上に形成された、ゲート絶縁膜６ａよりも薄膜のゲート絶縁膜６ｂ、ゲート絶縁膜６ｂ上に形成された窒化チタン（ＴｉＮ）膜８、窒化チタン膜８上に形成されたポリシリコンゲート電極７、ポリシリコンゲート電極７上に形成された金属膜９、金属膜９上に形成されたキャップ絶縁膜１０、ゲート絶縁膜６ｂからキャップ絶縁膜１０までの積層構造の側面に形成された第１側壁絶縁膜１１、第１側壁絶縁膜１１の側面に形成された第２側壁絶縁膜１２、半導体基板１の表面に形成されたＰ型ソース／ドレイン領域１３ｃ、及び、Ｐ型ソース／ドレイン領域１３ｃ表面に形成されたシリサイド領域１４ｃ、を含む。なお、Ｐチャネル型電界効果トランジスタ４も、低しきい値動作・高駆動能力用のトランジスタである。 The P-channel field effect transistor 4 includes a gate insulating film 6b formed on the semiconductor substrate 1 and thinner than the gate insulating film 6a, a titanium nitride (TiN) film 8 formed on the gate insulating film 6b, A polysilicon gate electrode 7 formed on the titanium nitride film 8, a metal film 9 formed on the polysilicon gate electrode 7, a cap insulating film 10 formed on the metal film 9, and a cap insulating film from the gate insulating film 6b. A first sidewall insulating film 11 formed on the side surface of the laminated structure up to 10; a second sidewall insulating film 12 formed on the side surface of the first sidewall insulating film 11; a P-type source / A drain region 13c and a silicide region 14c formed on the surface of the P-type source / drain region 13c are included. The P-channel field effect transistor 4 is also a transistor for low threshold operation and high drive capability.

ここで、ゲート絶縁膜６ａ，６ｂはともに金属酸化物を含有しており、その金属酸化物は具体的には例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｙ、Ｌａ、Ｃｅ等のチタン族元素または希土類元素を含む、イオン結晶性の金属酸化物である。好ましくは、金属酸化物はハフニウム酸化物（ＨｆＯ₂やＨｆＳｉＯＮ、ＨｆＳｉＯ₄など）またはジルコニウム酸化物（ＺｒＯ₂やＺｒＳｉＯＮ、ＺｒＳｉＯ₄など）であればよい。なお、ゲート絶縁膜６ａ，６ｂは、単層の金属酸化膜であっても良いし、その他にもＳｉＯ₂／ＨｆＯ₂等、他の絶縁膜と金属酸化膜との積層構造であっても良い。 Here, both of the gate insulating films 6a and 6b contain a metal oxide. Specifically, the metal oxide is, for example, a titanium group element such as Hf, Zr, Ti, Y, La, or Ce, or a rare earth element. It is an ionic crystalline metal oxide. Preferably, the metal oxide may be hafnium oxide (HfO ₂ , HfSiON, HfSiO ₄ etc.) or zirconium oxide (ZrO ₂ , ZrSiON, ZrSiO ₄ etc.). The gate insulating films 6a and 6b may be a single-layer metal oxide film, or may be a laminated structure of another insulating film and a metal oxide film such as SiO ₂ / HfO _2. .

また、金属膜９は例えばタングステン（Ｗ）膜であり、キャップ絶縁膜１０および第２側壁絶縁膜１２は窒化シリコン（ＳｉＮ）膜、第１側壁絶縁膜１１は二酸化シリコン膜（ＳｉＯ₂）である。なお、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７、および、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にはともに、Ｎ型不純物（例えばリン（Ｐ）など）が注入されている。 The metal film 9 is, for example, a tungsten (W) film, the cap insulating film 10 and the second side wall insulating film 12 are silicon nitride (SiN) films, and the first side wall insulating film 11 is a silicon dioxide film (SiO ₂ ). . An N-type impurity (for example, phosphorus (P) or the like) is implanted into both the polysilicon gate electrode 7 of the N-channel field effect transistors 2 and 3 and the polysilicon gate electrode 7 of the P-channel field effect transistor 4. Has been.

図２〜図５は、図１の半導体装置の製造方法の各工程を示す図である。図２に示すように、まず、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）用のトレンチ（図示せず）を形成し、形成したトレンチに二酸化シリコン膜を埋め込んで素子分離領域５を形成する。 2 to 5 are diagrams showing each step of the method of manufacturing the semiconductor device of FIG. As shown in FIG. 2, first, a trench (not shown) for STI (Shallow Trench Isolation) is formed on the surface of the semiconductor substrate 1, and a silicon dioxide film is buried in the formed trench to form an element isolation region 5. .

次に、半導体基板１に不純物注入を行い、Ｎチャネル型電界効果トランジスタ２，３やＰチャネル型電界効果トランジスタ４の各トランジスタの形成領域にウェル（図示せず）を形成する。続いて、半導体基板１の表面全面に、スパッタ法や蒸着法などによりゲート絶縁膜６ａ，６ｂを形成する。このとき、ゲート絶縁膜６ａについては、ゲート絶縁膜６ｂに対して膜厚が厚くなるようにしておく。 Next, impurities are implanted into the semiconductor substrate 1 to form wells (not shown) in the formation regions of the N-channel field effect transistors 2 and 3 and the P-channel field effect transistor 4. Subsequently, gate insulating films 6a and 6b are formed on the entire surface of the semiconductor substrate 1 by sputtering or vapor deposition. At this time, the gate insulating film 6a is made thicker than the gate insulating film 6b.

次に、図３に示すように、ゲート絶縁膜６ａ，６ｂ上に窒化チタン膜８をスパッタ法や蒸着法などにより形成する。続いて、フォトレジスト（図示せず）を窒化チタン膜８上に形成し、フォトレジストがＰチャネル型電界効果トランジスタ４等の各Ｐチャネル型電界効果トランジスタの領域上にのみ残置するよう、フォトレジストをパターニングする。そして、フォトレジストに覆われていない部分の窒化チタン膜８を、エッチング技術により除去する。これにより、図４に示すように、Ｐチャネル型電界効果トランジスタ４等の各Ｐチャネル型電界効果トランジスタの領域上にのみ、窒化チタン膜８が残置する。 Next, as shown in FIG. 3, a titanium nitride film 8 is formed on the gate insulating films 6a and 6b by sputtering or vapor deposition. Subsequently, a photoresist (not shown) is formed on the titanium nitride film 8 so that the photoresist remains only on the region of each P-channel field effect transistor such as the P-channel field effect transistor 4. Is patterned. Then, the portion of the titanium nitride film 8 not covered with the photoresist is removed by an etching technique. As a result, as shown in FIG. 4, the titanium nitride film 8 remains only on the region of each P-channel field effect transistor such as the P-channel field effect transistor 4.

次に、図５に示すように、ゲート絶縁膜６ａ，６ｂ上および窒化チタン膜８上に、ポリシリコン膜７をＣＶＤ（Chemical Vapor Deposition）法等により形成する。そして、ポリシリコン膜７にリン（Ｐ）等のＮ型不純物を注入し、その後、ポリシリコン膜７上に、金属膜９をスパッタ法や蒸着法などにより形成する。そして、金属膜９上にキャップ絶縁膜１０をＣＶＤ法等により形成する。その後、キャップ絶縁膜１０上にフォトレジスト１５を形成し、フォトレジスト１５をゲート電極の形状にパターニングする。 Next, as shown in FIG. 5, a polysilicon film 7 is formed on the gate insulating films 6a and 6b and the titanium nitride film 8 by a CVD (Chemical Vapor Deposition) method or the like. Then, an N-type impurity such as phosphorus (P) is implanted into the polysilicon film 7, and then a metal film 9 is formed on the polysilicon film 7 by sputtering or vapor deposition. Then, a cap insulating film 10 is formed on the metal film 9 by a CVD method or the like. Thereafter, a photoresist 15 is formed on the cap insulating film 10, and the photoresist 15 is patterned into the shape of a gate electrode.

この後に、フォトレジスト１５をマスクとして用いて、キャップ絶縁膜１０にドライエッチングを施し、フォトレジスト１５を除去する。そして、残置したキャップ絶縁膜１０をハードマスクとして用いてエッチングを行い、金属膜９、ポリシリコン膜７、窒化チタン膜８およびゲート絶縁膜６ａ，６ｂを、ゲート電極の形状にパターニングする。 Thereafter, using the photoresist 15 as a mask, the cap insulating film 10 is dry-etched to remove the photoresist 15. Then, etching is performed using the remaining cap insulating film 10 as a hard mask, and the metal film 9, the polysilicon film 7, the titanium nitride film 8, and the gate insulating films 6a and 6b are patterned into the shape of the gate electrode.

この後、二酸化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により薄く形成し、その絶縁膜に異方性エッチングを行うことで、図１の半導体装置における第１側壁絶縁膜１１を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃのＬＤＤ（Lightly Doped Drain）領域を形成する。 Thereafter, an insulating film (not shown) such as a silicon dioxide film is thinly formed on the semiconductor substrate 1 by a CVD method or the like, and anisotropic etching is performed on the insulating film, whereby the first in the semiconductor device of FIG. A sidewall insulating film 11 is formed. Then, impurities of a conductivity type corresponding to each transistor are implanted into the surface of the semiconductor substrate 1 to form LDD (Lightly Doped Drain) regions of the source / drain regions 13a to 13c of each transistor.

その後、窒化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により第１側壁絶縁膜１１の場合よりも厚く形成し、その絶縁膜に異方性エッチングを行うことで、図１の半導体装置における第２側壁絶縁膜１２を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃを形成する。この後、ソース／ドレイン領域１３ａ〜１３ｃの表面をコバルト（Ｃｏ）やニッケル（Ｎｉ）を用いてシリサイド化することにより、シリサイド領域１４ａ〜１４ｃを形成する。 Thereafter, an insulating film (not shown) such as a silicon nitride film is formed on the semiconductor substrate 1 to be thicker than the first sidewall insulating film 11 by CVD or the like, and anisotropic etching is performed on the insulating film. Then, the second sidewall insulating film 12 in the semiconductor device of FIG. 1 is formed. Then, impurities of a conductivity type corresponding to each transistor are implanted into the surface of the semiconductor substrate 1 to form source / drain regions 13a to 13c of each transistor. Thereafter, silicide regions 14a to 14c are formed by silicidizing the surfaces of the source / drain regions 13a to 13c using cobalt (Co) or nickel (Ni).

本発明によれば、Ｐチャネル型電界効果トランジスタ４が、金属酸化物を有するゲート絶縁膜６ｂ上に形成された窒化チタン膜８を含む。窒化チタン膜８は、金属酸化物を有するゲート絶縁膜６ｂに接して形成されてもフェルミレベルピニングが起きない。よって、High-k絶縁膜をゲート絶縁膜６ｂとして使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置が実現できる。また、ポリシリコンゲート電極７の下部が金属膜たる窒化チタン膜８となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。 According to the present invention, the P-channel field effect transistor 4 includes the titanium nitride film 8 formed on the gate insulating film 6b having a metal oxide. Even if the titanium nitride film 8 is formed in contact with the gate insulating film 6b having a metal oxide, Fermi level pinning does not occur. Therefore, in the semiconductor device including the field effect transistor using the high-k insulating film as the gate insulating film 6b, the threshold voltage fixation caused by Fermi level pinning can be suppressed without forming a metal gate electrode. A semiconductor device can be realized. Further, since the lower portion of the polysilicon gate electrode 7 is a titanium nitride film 8 which is a metal film, depletion of the gate can be suppressed and current drive capability can be improved.

なお、窒化チタン膜８は、上記非特許文献３に記載されているように、Ｐチャネル型電界効果トランジスタのゲート電極材料として適当な仕事関数の値を有している。よって、窒化チタン膜８を導入しても、Ｐチャネル型電界効果トランジスタ４のしきい値の設定に影響を及ぼすことはない。 Note that, as described in Non-Patent Document 3, the titanium nitride film 8 has a work function value suitable as a gate electrode material of a P-channel field effect transistor. Therefore, even if the titanium nitride film 8 is introduced, the setting of the threshold value of the P-channel field effect transistor 4 is not affected.

また、本発明によれば、ゲート絶縁膜６ａ，６ｂの有する金属酸化物は、好ましくは、ハフニウム酸化物またはジルコニウム酸化物である。ハフニウム酸化物およびジルコニウム酸化物は、耐熱性や移動度等の点で優れており、高性能な電界効果トランジスタを実現できる。 According to the present invention, the metal oxides included in the gate insulating films 6a and 6b are preferably hafnium oxide or zirconium oxide. Hafnium oxide and zirconium oxide are excellent in terms of heat resistance, mobility, and the like, and a high-performance field effect transistor can be realized.

また、本発明によれば、Ｐチャネル型電界効果トランジスタ４は、ポリシリコンゲート電極７上に形成された金属膜９をさらに含む。よって、いわゆるポリメタルゲート構造が実現でき、ゲート電極の低抵抗化が図れる。 In addition, according to the present invention, the P-channel field effect transistor 4 further includes the metal film 9 formed on the polysilicon gate electrode 7. Therefore, a so-called polymetal gate structure can be realized and the resistance of the gate electrode can be reduced.

また、本発明によれば、Ｐチャネル型電界効果トランジスタ４は、金属膜９上に形成されたキャップ絶縁膜１０をさらに含む。よって、キャップ絶縁膜１０の存在により、Ｐ型ソース／ドレイン領域１３ｃへのコンタクト形成時にコンタクトホールのズレが生じたときであっても、ゲート電極７とＰ型ソース／ドレイン領域１３ｃとの間の短絡を防止できる。 Moreover, according to the present invention, the P-channel field effect transistor 4 further includes the cap insulating film 10 formed on the metal film 9. Therefore, even when the contact hole is displaced during the formation of the contact to the P-type source / drain region 13c due to the presence of the cap insulating film 10, the gap between the gate electrode 7 and the P-type source / drain region 13c can be reduced. Short circuit can be prevented.

また、本発明によれば、Ｎチャネル型電界効果トランジスタ２，３をさらに備え、Ｎチャネル型電界効果トランジスタ２，３においては、金属酸化物を有するゲート絶縁膜６ａ，６ｂ上に、窒化チタン膜８ではなくポリシリコンゲート電極７が直接に形成されている。Ｎチャネル型電界効果トランジスタ２，３の場合、フェルミレベルピニングに起因するしきい値電圧固定が起こっても、その影響が少ないため、Ｐチャネル型電界効果トランジスタ４における窒化チタン膜８のような手当てをする必要がない。よって、Ｎチャネル型電界効果トランジスタ２，３の形成に当たって、余分な膜形成等の工程が不要で、製造コスト抑制およびスループット上昇が図れる。 In addition, according to the present invention, the N-channel field effect transistors 2 and 3 are further provided. In the N-channel field effect transistors 2 and 3, the titanium nitride film is formed on the gate insulating films 6a and 6b having a metal oxide. A polysilicon gate electrode 7 is formed directly instead of 8. In the case of the N-channel field effect transistors 2 and 3, even if the threshold voltage is fixed due to Fermi level pinning, the influence thereof is small, so that treatment like the titanium nitride film 8 in the P-channel field effect transistor 4 is performed. There is no need to do. Therefore, when forming the N-channel field effect transistors 2 and 3, an extra process such as film formation is unnecessary, and the manufacturing cost can be suppressed and the throughput can be increased.

また、本発明によれば、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７、および、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にはともに、Ｎ型不純物が注入されている。Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にＰ型不純物を注入すると、注入されたＰ型不純物と、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７に注入されたＮ型不純物とが、双方のゲート電極７間で相互拡散し、しきい値の変動をもたらすことがあった。しかし、本発明では、Ｎチャネル型電界効果トランジスタ２，３のポリシリコンゲート電極７、および、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７にはともに、Ｎ型不純物が注入されるので、このような相互拡散の問題は生じない。また、Ｐチャネル型電界効果トランジスタ４のポリシリコンゲート電極７へのＰ型不純物注入工程が不要となるので、製造コスト抑制およびスループット上昇が図れる。 Further, according to the present invention, N-type impurities are implanted into both the polysilicon gate electrode 7 of the N-channel field effect transistors 2 and 3 and the polysilicon gate electrode 7 of the P-channel field effect transistor 4. Yes. When a P-type impurity is injected into the polysilicon gate electrode 7 of the P-channel field effect transistor 4, the injected P-type impurity and the N-type injected into the polysilicon gate electrode 7 of the N-channel field effect transistors 2 and 3 are used. Impurities may diffuse between the gate electrodes 7 to cause threshold fluctuations. However, in the present invention, N-type impurities are implanted into both the polysilicon gate electrode 7 of the N-channel field effect transistors 2 and 3 and the polysilicon gate electrode 7 of the P-channel field effect transistor 4. Such interdiffusion problems do not occur. In addition, since a P-type impurity implantation step into the polysilicon gate electrode 7 of the P-channel field effect transistor 4 is not required, manufacturing cost can be suppressed and throughput can be increased.

上記実施の形態にて述べた、本発明に係る半導体装置及びその製造方法のより具体的な構成と各部の膜厚の数値例とを以下に示す。 A more specific structure of the semiconductor device and the manufacturing method thereof according to the present invention described in the above embodiment and numerical examples of the film thickness of each part will be described below.

図６は、本発明の実施例に係る半導体装置を示す断面図である。図６においては、半導体基板１内に、Ｎチャネル型電界効果トランジスタ２用のＰ型ウェル１ａ、Ｎチャネル型電界効果トランジスタ３用のＰ型ウェル１ｂ、及び、Ｐチャネル型電界効果トランジスタ４用のＮ型ウェル１ｃが形成されていることが明示され、半導体基板１上、並びに、Ｎチャネル型電界効果トランジスタ２，３及びＰチャネル型電界効果トランジスタ４上に二酸化シリコン膜等の層間絶縁膜１６が形成されていることが明示されている。その他の部分については、図１の構造と同様であるので、説明を省略する。 FIG. 6 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention. In FIG. 6, a P-type well 1 a for an N-channel field effect transistor 2, a P-type well 1 b for an N-channel field effect transistor 3, and a P-channel field effect transistor 4 are formed in a semiconductor substrate 1. It is clearly shown that the N-type well 1 c is formed, and an interlayer insulating film 16 such as a silicon dioxide film is formed on the semiconductor substrate 1 and on the N-channel field effect transistors 2 and 3 and the P-channel field effect transistor 4. It is clearly shown that it is formed. Other parts are the same as the structure of FIG.

なお、図６の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）やロジック・メモリ混載装置等として製造される装置であり、ゲート絶縁膜が厚いＮチャネル型電界効果トランジスタ２はメモリセル用トランジスタ、ゲート絶縁膜が薄いＮチャネル型電界効果トランジスタ３はメモリセル周辺回路用トランジスタあるいはロジック回路用トランジスタ、ゲート絶縁膜が薄Ｐチャネル型電界効果トランジスタ４もメモリセル周辺回路用トランジスタあるいはロジック回路用トランジスタ、としてそれぞれ機能する。 6 is a device manufactured as a DRAM (Dynamic Random Access Memory), a logic / memory mixed device, or the like. The N-channel field effect transistor 2 having a thick gate insulating film is a memory cell transistor, a gate, and the like. The N-channel field effect transistor 3 having a thin insulating film is a transistor for a memory cell peripheral circuit or a logic circuit transistor, and the P-channel field effect transistor 4 having a thin gate insulating film is also a transistor for a memory cell peripheral circuit or a logic circuit transistor. Each functions.

図７〜図９は、図６の半導体装置の製造方法の各工程を示す図である。図７に示すように、まず、半導体基板１の表面にＳＴＩ用のトレンチ（図示せず）を形成し、形成したトレンチに二酸化シリコン膜を埋め込んで素子分離領域５を形成する。その後、半導体基板１のＮチャネル型電界効果トランジスタ２の形成領域にＰ型不純物を注入してＰ型ウェル１ａを形成し、また、半導体基板１のＮチャネル型電界効果トランジスタ３の形成領域にＰ型不純物を注入してＰ型ウェル１ｂを形成する。そして、半導体基板１のＰチャネル型電界効果トランジスタ４の形成領域にＮ型不純物を注入してＮ型ウェル１ｃを形成する。 7 to 9 are diagrams showing each step of the method of manufacturing the semiconductor device of FIG. As shown in FIG. 7, first, an STI trench (not shown) is formed on the surface of the semiconductor substrate 1, and a silicon dioxide film is buried in the formed trench to form an element isolation region 5. Thereafter, a P-type impurity is implanted into the formation region of the N-channel field effect transistor 2 on the semiconductor substrate 1 to form a P-type well 1a, and the P-type well 1a is formed on the formation region of the N-channel field effect transistor 3 on the semiconductor substrate 1. A P-type well 1b is formed by implanting a type impurity. Then, an N-type impurity is implanted into the formation region of the P-channel field effect transistor 4 on the semiconductor substrate 1 to form an N-type well 1c.

なお、Ｎチャネル型電界効果トランジスタ２をメモリセル用トランジスタとして機能させるため、Ｐ型ウェル１ａへのＰ型不純物注入量はＰ型ウェル１ｂへのＰ型不純物注入量よりも多く設定される。これにより、Ｎチャネル型電界効果トランジスタ２のしきい値が、Ｎチャネル型電界効果トランジスタ３のしきい値よりも高くなる。 In order to make the N-channel field effect transistor 2 function as a memory cell transistor, the P-type impurity implantation amount into the P-type well 1a is set larger than the P-type impurity implantation amount into the P-type well 1b. Thereby, the threshold value of the N-channel field effect transistor 2 becomes higher than the threshold value of the N-channel field effect transistor 3.

次に、ゲート絶縁膜６ａ（ＳｉＯ₂／ＨｆＯ₂の積層構造とする）の下層を構成する二酸化シリコン膜（図示せず）を例えば６ｎｍ程度の膜厚で、半導体基板１上に熱酸化法により形成する。そして、形成した二酸化シリコン膜上にフォトレジスト（図示せず）を塗布し、Ｎチャネル型電界効果トランジスタ２上を覆うようフォトレジストをパターニングして、フォトレジストをマスクとして用いつつウェットエッチングを行うことにより、Ｎチャネル型電界効果トランジスタ３の形成領域およびＰチャネル型電界効果トランジスタ４の形成領域の二酸化シリコン膜を除去する。 Next, a silicon dioxide film (not shown) constituting the lower layer of the gate insulating film 6a (which has a laminated structure of SiO ₂ / HfO ₂ ) is formed on the semiconductor substrate 1 with a thickness of, for example, about 6 nm by a thermal oxidation method. Form. Then, a photoresist (not shown) is applied on the formed silicon dioxide film, the photoresist is patterned so as to cover the N-channel field effect transistor 2, and wet etching is performed using the photoresist as a mask. Thus, the silicon dioxide film in the formation region of the N-channel field effect transistor 3 and the formation region of the P-channel field effect transistor 4 is removed.

続いて、ゲート絶縁膜６ｂ（ＳｉＯ₂／ＨｆＯ₂の積層構造とする）の下層を構成する二酸化シリコン膜を例えば１．５ｎｍ程度の膜厚で、半導体基板１上に熱酸化法により形成する。そして、ゲート絶縁膜６ａを構成する二酸化シリコン膜及びゲート絶縁膜６ｂを構成する二酸化シリコン膜上に、スパッタ法や蒸着法などにより二酸化ハフニウム膜（図示せず）を形成し、積層構造のゲート絶縁膜６ａ，６ｂを形成する。 Subsequently, a silicon dioxide film constituting a lower layer of the gate insulating film 6b (which has a SiO ₂ / HfO ₂ laminated structure) is formed on the semiconductor substrate 1 by a thermal oxidation method with a film thickness of, for example, about 1.5 nm. Then, a hafnium dioxide film (not shown) is formed on the silicon dioxide film constituting the gate insulating film 6a and the silicon dioxide film constituting the gate insulating film 6b by a sputtering method, a vapor deposition method, etc. Films 6a and 6b are formed.

次に、ゲート絶縁膜６ａ，６ｂ上に、窒化チタン膜８をスパッタ法や蒸着法などにより、７ｎｍ程度の膜厚で形成する。続いて、フォトレジスト（図示せず）を窒化チタン膜８上に形成し、フォトレジストがＰチャネル型電界効果トランジスタ４等の各Ｐチャネル型電界効果トランジスタの領域上にのみ残置するよう、フォトレジストをパターニングする。そして、フォトレジストに覆われていない部分の窒化チタン膜８を、ウェットエッチングにより除去する（図８）。 Next, a titanium nitride film 8 is formed with a film thickness of about 7 nm on the gate insulating films 6a and 6b by sputtering or vapor deposition. Subsequently, a photoresist (not shown) is formed on the titanium nitride film 8 so that the photoresist remains only on the region of each P-channel field effect transistor such as the P-channel field effect transistor 4. Is patterned. Then, the portion of the titanium nitride film 8 not covered with the photoresist is removed by wet etching (FIG. 8).

次に、ゲート絶縁膜６ａ，６ｂ上および窒化チタン膜８上に、ポリシリコン膜７をＣＶＤ法等により、５０ｎｍ程度の膜厚で形成する。そして、ポリシリコン膜７にリン（Ｐ）等のＮ型不純物を注入し、その後、ポリシリコン膜７上に、金属膜９をスパッタ法や蒸着法などにより、４０ｎｍ程度の膜厚で形成する。そして、金属膜９上にキャップ絶縁膜１０をＣＶＤ法等により、２０ｎｍ程度の膜厚で形成する。その後、キャップ絶縁膜１０上にフォトレジスト１５を形成し、フォトレジスト１５をゲート電極の形状にパターニングする。 Next, a polysilicon film 7 is formed with a film thickness of about 50 nm on the gate insulating films 6a and 6b and the titanium nitride film 8 by a CVD method or the like. Then, an N-type impurity such as phosphorus (P) is implanted into the polysilicon film 7, and then a metal film 9 is formed on the polysilicon film 7 with a film thickness of about 40 nm by sputtering or vapor deposition. Then, a cap insulating film 10 is formed on the metal film 9 with a film thickness of about 20 nm by a CVD method or the like. Thereafter, a photoresist 15 is formed on the cap insulating film 10, and the photoresist 15 is patterned into the shape of a gate electrode.

そして、フォトレジスト１５をマスクとして用いて、キャップ絶縁膜１０にドライエッチングを施し、フォトレジスト１５を除去する。そして、残置したキャップ絶縁膜１０をハードマスクとして用いてエッチングを行い、金属膜９、ポリシリコン膜７、窒化チタン膜８およびゲート絶縁膜６ａ，６ｂを、ゲート電極の形状にパターニングする（図９）。 Then, using the photoresist 15 as a mask, the cap insulating film 10 is dry-etched to remove the photoresist 15. Etching is performed using the remaining cap insulating film 10 as a hard mask, and the metal film 9, the polysilicon film 7, the titanium nitride film 8, and the gate insulating films 6a and 6b are patterned into the shape of the gate electrode (FIG. 9). ).

この後、二酸化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により薄く形成し、その絶縁膜に異方性エッチングを行うことで、図６の半導体装置における第１側壁絶縁膜１１を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃのＬＤＤ領域を形成する。 Thereafter, an insulating film (not shown) such as a silicon dioxide film is thinly formed on the semiconductor substrate 1 by a CVD method or the like, and anisotropic etching is performed on the insulating film, whereby the first in the semiconductor device of FIG. A sidewall insulating film 11 is formed. Then, impurities of a conductivity type corresponding to each transistor are implanted into the surface of the semiconductor substrate 1 to form LDD regions of the source / drain regions 13a to 13c of each transistor.

その後、窒化シリコン膜等の絶縁膜（図示せず）を半導体基板１上にＣＶＤ法等により第１側壁絶縁膜１１の場合よりも厚く形成し、その絶縁膜に異方性エッチングを行うことで、図６の半導体装置における第２側壁絶縁膜１２を形成する。そして、半導体基板１表面に各トランジスタに応じた導電型の不純物を注入して、各トランジスタのソース／ドレイン領域１３ａ〜１３ｃを形成する。この後、ソース／ドレイン領域１３ａ〜１３ｃの表面をコバルト（Ｃｏ）やニッケル（Ｎｉ）を用いてシリサイド化することにより、シリサイド領域１４ａ〜１４ｃを形成する。その後、二酸化シリコン膜等の絶縁膜を半導体基板１上にＣＶＤ法等により形成することで、層間絶縁膜１６を形成する。 Thereafter, an insulating film (not shown) such as a silicon nitride film is formed on the semiconductor substrate 1 to be thicker than the first sidewall insulating film 11 by CVD or the like, and anisotropic etching is performed on the insulating film. Then, the second sidewall insulating film 12 in the semiconductor device of FIG. 6 is formed. Then, impurities of a conductivity type corresponding to each transistor are implanted into the surface of the semiconductor substrate 1 to form source / drain regions 13a to 13c of each transistor. Thereafter, silicide regions 14a to 14c are formed by silicidizing the surfaces of the source / drain regions 13a to 13c using cobalt (Co) or nickel (Ni). Thereafter, an interlayer insulating film 16 is formed by forming an insulating film such as a silicon dioxide film on the semiconductor substrate 1 by a CVD method or the like.

本発明の実施の形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。It is a figure which shows 1 process of the manufacturing method of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。It is a figure which shows 1 process of the manufacturing method of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。It is a figure which shows 1 process of the manufacturing method of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。It is a figure which shows 1 process of the manufacturing method of the semiconductor device which concerns on embodiment of this invention. 本発明の実施例に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device based on the Example of this invention. 本発明の実施例に係る半導体装置の製造方法の一工程を示す図である。It is a figure which shows 1 process of the manufacturing method of the semiconductor device which concerns on the Example of this invention. 本発明の実施例に係る半導体装置の製造方法の一工程を示す図である。It is a figure which shows 1 process of the manufacturing method of the semiconductor device which concerns on the Example of this invention. 本発明の実施例に係る半導体装置の製造方法の一工程を示す図である。It is a figure which shows 1 process of the manufacturing method of the semiconductor device which concerns on the Example of this invention.

Explanation of symbols

１半導体基板、２，３Ｎチャネル型電界効果トランジスタ、４Ｐチャネル型電界効果トランジスタ、６ａ，６ｂゲート絶縁膜、７ポリシリコンゲート電極、８窒化チタン膜、９金属膜、１０キャップ絶縁膜。
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 2, 3 N channel type field effect transistor, 4 P channel type field effect transistor, 6a, 6b Gate insulating film, 7 Polysilicon gate electrode, 8 Titanium nitride film, 9 Metal film, 10 Cap insulating film.

Claims

A semiconductor substrate;
A P-channel including a gate insulating film having a metal oxide formed on the semiconductor substrate, a titanium nitride film formed on the gate insulating film, and a polysilicon gate electrode formed on the titanium nitride film Semiconductor device comprising a type field effect transistor.

The semiconductor device according to claim 1,
The semiconductor device, wherein the metal oxide is hafnium oxide or zirconium oxide.

The semiconductor device according to claim 1,
The P-channel field effect transistor is a semiconductor device further including a metal film formed on the polysilicon gate electrode.

The semiconductor device according to claim 3,
The P-channel field effect transistor is a semiconductor device further including a cap insulating film formed on the metal film.

The semiconductor device according to claim 1,
A semiconductor device further comprising an N-channel field effect transistor including a gate insulating film having a metal oxide formed on the semiconductor substrate and a polysilicon gate electrode formed on the gate insulating film.

The semiconductor device according to claim 5,
A semiconductor device in which an N-type impurity is implanted into both the polysilicon gate electrode of the N-channel field effect transistor and the polysilicon gate electrode of the P-channel field effect transistor.