JP2007049142A - チップ型電気素子及びそれを含む液晶表示モジュール - Google Patents

Abstract

【課題】導電物との短絡を防止することができるチップ型電気素子を提供する。
【解決手段】チップ型電気素子本体と、前記本体と左右対称に挟み込む構造で結合し、前記本体と回路基板のパッドとを電気的に接続させる電極対と、前記電極及び本体の上面を覆う絶縁膜と、を含むことを特徴とする。
【選択図】図２

Description

本発明は電気素子及びそれを含む液晶表示モジュールに関し、詳細には導電物との短絡を防止することができるチップ型電気素子及びそれを含む液晶表示モジュールに関する。

電子機器の小型化及び軽量化に対する要求が益々増大することにより、回路基板の配線密度を高めるためにチップ形状の電気素子が多く使用される。このような電気素子としては、積層セラミックキャパシタ、チップ抵抗、チップフェライトビーズなどがある。

積層セラミックキャパシタ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ；ＭＬＣＣ）は、誘電体層と内部電極を小型薄膜で多層化したチップ型のキャパシタであり、チップ抵抗は表面実装型抵抗であり、チップビーズは電子機器のノイズを除去するために使用する表面実装型インダクタである。

図１は従来のチップ電気素子１４がショルダ２０を通じて印刷回路基板１０のパッド１２と接続されるように実装されたことを概略的に示した断面図である。従来のチップ電気素子は本体１６の両端に導電体からなる電極１８が結合されているために電極１８の上面が露出されたままとなっており、本体１６の上部に位置する外部導電構造物２２と電極１８とが短絡してしまう可能性がある。例えば、液晶表示パネルと連結される印刷回路基板上にチップ型電気素子が実装される場合液晶表示パネルを取り囲むトップシャーシまたはボトムシャーシなどと前記チップ電気素子と間の直接的な接触または鉛ボールなどの金属異物を通じて間接的な接触によって相互短絡が発生する可能性がある。

従って、本発明の目的は導電構造物との短絡を防止することができるようにしたチップ型電気素子及びそれを含む液晶表示モジュールを提供することにある。

前記目的を達成するために、本発明によるチップ型電気素子は、電気素子本体、前記電気素子本体の対向面に当該対向面を挟み込むように配置され、前記電気素子本体と前記電気素子本体に取り付けられる回路基板のパッドとを電気的に接続させる電極対、及び前記電極対及び前記電気素子本体の少なくとも前記電極対及び前記電気素子本体に接触される面を覆う絶縁膜を含むことを特徴とする。

前記技術的課題を達成するために、本発明による液晶表示モジュールは、液晶表示パネルと、前記液晶表示パネルとフィルムなどを通じて接続された印刷回路基板と、前記液晶表示パネルの一部を取り囲む導電構造物と、前記印刷回路基板に実装されるチップ型電気素子と、を含み、前記チップ型素子は電気素子本体、前記電気素子本体の対向面に当該対向面を挟み込むように配置され、前記電気素子本体と前記電気素子本体に取り付けられる回路基板のパッドとを電気的に接続させる電極対、及び前記電極対及び前記電気素子本体の少なくとも前記電極対及び前記電気素子本体に接触される面を覆う絶縁膜を含むことを特徴とする。
前記電極対は、前記電気素子本体に少なくとも２つ以上配置されていることを特徴とする
前記電気素子本体と、前記電極及び前記電気素子本体の少なくとも一面に設けられる絶縁物は、前記電気素子と一体的に形成されていることを特徴とする。

前記本体は絶縁物質から形成されたセラミック基板、及び抵抗物質から形成された抵抗体を具備することを特徴とする。

前記抵抗体は前記電極対と電気的に接続されることを特徴とする。

前記本体は、フェライト層、及び前記フェライト層を貫通する導電巻線を具備することを特徴とする。

本発明によるチップ型電気素子及びそれを含む液晶表示モジュールはチップ型電気素子の電極と外部導電物との短絡が防止され製品の誤動作及び不良発生率を低くすることができる。

前記技術的課題の外に本発明の他の技術的課題及び特徴は添付図面を参照した実施形態についての説明を通じて明白に示す。

以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。

図２は、本発明によるチップ型電気素子の第１実施形態である積層セラミックキャパシタ１４０を示した斜視図である。

図２に示された積層セラミックキャパシタ１４０は所定間隔で離隔された第１電極１４４及び第２電極１４６と、第１電極１４４と第２電極１４６との間に形成される本体１４２と、前記第１電極１４４及び第２電極１４６と前記本体１４２とを覆う絶縁膜１６４と、で構成される。

第１電極１４４及び第２電極１４６は、銀（Ａｇ）、銅（Ｃｕ）、ニケッル（Ｎｉ）、アルミニウム（Ａｌ）などの導電物質から形成され、キャパシタの容量はこれら第１電極１４４、第２電極１４６の表面積に比例する。

本体１４２は、セラミック誘電物質と内部電極とが反復積層されて形成された誘電体層であり、セラミック誘電物質の誘電率と厚さはキャパシタの容量を決定する要因となる。

絶縁膜１６４は絶縁物質からなり、望ましくは本体１４２を構成する材料と同一のセラミック誘電物質から形成される。

絶縁膜１６４は図２に示されたように本体１４２と一体的に形成することができる。

絶縁膜１６４は、前記第１電極１４４及び第２電極１４６と前記第１電極１４４及び第２電極１４６の上面を覆う外部導電構造物との短絡を防止する役割を担う。

図３は、本発明によるチップ型電気素子の第２実施形態である積層セラミックキャパシタアレイ１５０を示した斜視図である。

本実施形態の積層セラミックキャパシタアレイ１５０は、例えば、３つのセラミックキャパシタ１４０ａ、１４０ｂ、１４０ｃが並列結合されている構造となっている。ここで、セラミックキャパシタアレイ１５０に含まれるセラミックキャパシタの個数は３つに限定されるものではないことは言うまでもない。

第１キャパシタ１４０ａは、所定間隔で離隔された第１電極１５２ａ及び第２電極１５２ｂと、第１電極１５２ａ及び第２電極１５２ｂの間に形成される本体１４２と、第１電極１５２ａ及び第２電極１５２ｂと本体１４２を覆うように形成された絶縁膜１６４と、で構成される。

第２キャパシタ１４０ｂは、所定間隔で離隔された第３電極１５２ｃ及び第４電極１５２ｄと、第３電極１５２ｃ及び第４電極１５２ｄの間に形成される本体１４２と、第３電極１５２ｃ及び第４電極１５３ｄと本体１４２を覆うように形成された絶縁膜１６４と、で構成される。

第３キャパシタ１４０ｃは、所定間隔で離隔された第５電極１５２ｅ及び第６電極１５２ｆと、第５電極１５２ｅ及び第６電極１５２ｆの間に形成される本体１４２と、第５電極１５２ｅ及び第６電極１５３ｆと本体１４２を覆うように形成された絶縁膜１６４と、で構成される。

なお、前記第１電極１５２ａ乃至第６電極１５２ｆ、前記本体１４２及び前記絶縁膜１６４の構成と役割は前述した第１実施形態と同一であるので説明を省略する。

図４は、本発明によるチップ型電気素子の第３実施形態であるチップ抵抗器１８０を横側から切断した断面図であり、図５は、前記チップ抵抗器１８０が印刷回路基板１６６上に設けられている状態を横側から切断した断面図である。

本実施形態のチップ抵抗器１８０は本体１８１と、本体１８１の両側に形成される第１電極１８４及び第２電極１８６と、本体１８１と第１電極１８４及び第２電極１８６を覆う絶縁膜１７８と、で構成される。

前記本体１８１は、絶縁物質からなるセラミック基板１８８と、セラミック基板１８８上に形成された酸化ルテニウム（ＲｕＯ_２）などの抵抗物質からなる抵抗体１８２と、で構成され、抵抗体１８２は、セラミック基板１８８上で第１電極１８４及び第２電極１８６に接続される。

第１電極１８４及び第２電極１８６は、銀（Ａｇ）、銅（Ｃｕ）、ニケッル（Ｎｉ）、アルミニウム（Ａｌ）などの金属から形成され、図５に示されているように、第１電極１８４及び第２電極１８６は印刷回路基板１６６上に形成されたパッド１７４に接続される。

絶縁膜１７８はガラスなどの絶縁物質からなり、絶縁膜１７８は抵抗体１８２と第１電極１８４及び第２電極１８６の上面にコーティングされる。従って、図５に示されているように、第１電極１８４及び第２電極１８６とチップ抵抗器１８０の上部に位置した外部導電構造物１７６との短絡が防止される。

複数個のチップ抵抗器１８０が一体化されたチップ抵抗アレイにも本発明を適用することができるのはもちろんである。

図６は、本発明によるチップ型電気素子の第４実施形態であるチップフェライトビーズ１９０を横側から切断した断面を示した断面図であり、図７はチップフェライトビーズ１９０が印刷回路基板上に実装されている状態を横側から切断した断面図である。

本実施形態のチップフェライトビーズは本体１９１と、本体１９１の両側に形成される第１電極１９４及び第２電極１９６と、本体１９１と第１電極１９４及び第２電極１９６を覆う絶縁膜１９２と、で構成される。

本体１９１は図８に示すように、フェライト層１９３と、そのフェライト層１９３を貫通する導電巻線１９５とで構成され、導電巻線１９５を通じて伝達される信号のノイズを除去する。

第１電極１９４及び第２電極１９６は、銀、銅、ニケッル、アルミニウムなどの金属から形成され、図７に示したように印刷回路基板１６６上に形成されたパッド１７４と接続される。

絶縁膜１９２は絶縁物質からなり本体１８１と第１及び第２電極１９４、１９６の上面を覆う。従って、第１及び第２電極１９４、１９６とチップフェライトビーズ１９０の上部に位置した外部導電構造物１７６との短絡が防止される。

複数個のチップフェライトビーズ１９０が一体化されたチップフェライトビーズアレイにも本発明を適用することができるのはもちろんのことである。

その他、本体を中心に上面が露出された外部電極が結合する形態の全てのチップ電気素子に本発明を適用することができる。

以下、図面を参照して本発明による液晶表示モジュールの実施形態を説明する。

図９はチップ型電気素子の第１実施形態である前記積層セラミックキャパシタ１４０を液晶表示モジュールに適用した実施形態を示した斜視図であり、図１０は図９のＩ−Ｉ‘線に沿って切断した断面図である。

本実施形態の液晶表示モジュールは、液晶表示パネル１２０と、液晶表示パネル１２０に光を供給するバックライトユニット１３１と、液晶表示パネル１２０の側面を取り囲むモールドフレーム１２６と、バックライトユニット１３１、液晶パネル１２０及びモールドフレーム１２６を取り囲むトップシャーシ１１２と、ボトムシャーシ１０６とで構成される。

バックライトユニット１３１は光を発生するランプ１３２と、ランプ１３２を支持しランプ１３２から発生された光を導光板に反射するランプハウジング１３０と、ランプ１３２から入射される線光を面光に変換する導光板１１６と、導光板１１６の背面に設置され上部に光を反射させる反射シート１１８と、導光板１１６上に順次に積層され光均一性及び光効率を高める複数の光学シート１１４と、で構成される。

液晶表示パネル１２０は、液晶を間に置いて互いに対向して合着された薄膜トランジスタ基板１２４及びカラーフィルタ基板１２２を具備する。

液晶表示パネル１２０にはゲートラインを駆動するためのゲート集積回路１２８が実装されたゲートテープキャリアパッケージ１０４と、データラインを駆動するためのデータ集積回路１１０が実装されたデータテープキャリアパッケージ１０８が付着される。複数のゲートテープキャリアパッケージ１０４及びデータテープキャリアパッケージ１０８それぞれはゲート印刷回路基板（図示せず）及びデータ印刷回路基板１０２と連結される。印刷回路基板１０２には積層セラミックキャパシタ１４０、チップ抵抗器、チップビーズなどの各種チップ型電気素子がショルダ１５４によって付着される。

特に、印刷回路基板１０２に付着された積層セラミックキャパシタ１４０は、電極１４４、１４６の上面が絶縁膜１６４で覆われているので電極１４４、１４６と金属材質のトップシャーシ１１２との短絡が防止される。

図１１は図２に示されたセラミックキャパシタが適用された他の液晶表示モジュールを示す斜視図であり、図１２は図１１のＩＩ−ＩＩ‘線に沿って切断した断面を示す断面図である。

図１１に示された本実施形態においては、第１印刷回路基板１６２がテープキャリアパッケージ１６８を通じてパネルと連結され、第１印刷回路基板１６２の上面がボトムシャーシ１０６の背面に密着されるように設置される。

第１印刷回路基板１６２の上面には抵抗、積層セラミックキャパシタ１４０、インダクタなどの受動素子とタイミング制御部、電源部などがショルダ１５４によって付着される。

この場合、積層セラミックキャパシタ１４０の上面がボトムシャーシ１０６の背面と接触することがあるが、電極１４４、１４６の上面は絶縁膜１６４で覆われているため、ボトムシャーシ１０６と電極１４４、１４６と間の短絡が防止される。

図１３は図２に示されたセラミックキャパシタが適用された他の液晶表示モジュールを示す斜視図であり、図１４は図１３のＩＩＩ−ＩＩＩ‘線に沿って切断した断面を示す断面図である。

本実施形態は第１印刷回路基板１６２と第２印刷回路基板１３６が可撓性印刷回路基板１３４を通じて連結される場合である。第１印刷回路基板１６２は液晶表示パネルの駆動に必要なアナログ回路及び表示信号伝送に必要な信号伝送バスを含み第２印刷回路基板１３６は積層セラミックキャパシタ１４０を含む信号処理回路、タイミング制御部１７０及び電源部１７２を含む。

一方、第２印刷回路基板１３６は電子基板を遮蔽するためのシールドケース１３８によって保護される。この場合、シールドケース１３８と第２印刷回路基板１３６上に実装される積層セラミックキャパシタ１４０のようなチップ型電気素子の電極との間で短絡が発生することがあり得るが、本実施形態の積層セラミックキャパシタ１４０は電極１４４、１４６の上面が絶縁膜１６４で覆われているので短絡が防止される。

前述したように、本発明によるチップ型電気素子及びそれを含む液晶表示モジュールはチップ型電気素子の電極と外部導電物との短絡が防止され製品の誤動作及び不良発生率を低くすることができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

従来の印刷回路基板に実装されたチップ型電気素子を示す断面図である。 本発明の第１実施形態によるチップ型電気素子であるセラミックキャパシタを示す斜視図である。 本発明の第２実施形態によるチップ型電気素子であるセラミックキャパシタアレイを示す斜視図である。 本発明の第３実施形態によるチップ型電気素子であるチップ抵抗器を示す断面図である。 図４に示されたチップ抵抗器が印刷回路基板に実装されたことを示した断面図である。 本発明の第４実施形態によるチップ型電気素子であるチップフェライトビーズを示す断面図である。 図６に示されたチップフェライトビーズが印刷回路基板上に実装されたことを示した断面図である。 図６及び図７に示されたチップフェライトビーズの本体を詳細に示す斜視図である。 図２に示されたセラミックキャパシタを有する他の液晶表示モジュールを概略的に示す分解斜視図である。 図９に示された液晶表示モジュールをI−I‘線に沿って切断した断面図である。 図２に示されたセラミックキャパシタを有する液晶表示モジュールを示す断面図である。 図１１に示されたII−II‘線に沿って切断した液晶表示モジュールを示す断面図である。 図２に示されたセラミックキャパシタを有する他の液晶表示モジュールを概略的に示す分解斜視図である。 図１３においてIII−III‘線に沿って切断した液晶表示モジュールを示す断面図である。

符号の説明

１０ 印刷回路基板、
１２ パッド、
１４ チップ電気素子、
１６、１４２、１８１、１９１ 本体、
１８ 電極、
２０ ショルダ、
２２ 外部導電構造物、
１０２ データ印刷回路基板、
１０４ ゲートテープキャリアパッケージ、
１０６ ボトムシャーシ、
１０８、１６８ データテープキャリアパッケージ、
１１０ データ集積回路、
１１２ トップシャーシ、
１１４ 光学シート、
１１６ 導光板、
１１８ 反射シート、
１２０ 液晶表示パネル、
１２２ カラーフィルタ基板、
１２４ 薄膜トランジスタ基板、
１２６ モードフレーム、
１２８ ゲート集積回路、
１３０ ランプハウジング、
１３１ バックライトユニット、
１３２ ランプ、
１３４ 可撓性印刷回路基板、
１３６ 第２印刷回路基板、
１３８ シールドケース、
１４０ 積層セラミックキャパシタ、
１４０ａ 第１キャパシタ、
１４０ｂ 第２キャパシタ、
１４０ｃ 第３キャパシタ、
１４４、１８４、１９４ 第１電極、
１４６、１８６、１９６ 第２電極、
１６４、１７８、１９２ 絶縁膜、
１４８ パッド、
１５０ 積層セラミックキャパシタアレイ、
１５２ａ 第１電極、
１５２ｂ 第２電極、
１５２ｃ 第３電極、
１５２ｄ 第４電極、
１５２ｅ 第５電極、
１５２ｆ 第６電極、
１５４ ショルダ、
１６０ 集積回路、
１６２ 第１印刷回路基板、
１６６ 印刷回路基板、
１７０ タイミング制御部、
１７２ 電源部、
１７４ パッド、
１７６ 外部導電構造物、
１８０ チップ抵抗、
１８２ 抵抗体、
１８８ セラミック基板、
１９０ チップフェライトビーズ、
１９３ フェライト層、
１９５ 導電巻線。

Claims (10)

1. 電気素子本体と、
   前記電気素子本体の対向面に当該対向面を挟み込むように配置され、前記電気素子本体と前記電気素子本体に取り付けられる回路基板のパッドとを電気的に接続させる電極対と、
   前記電極対及び前記電気素子本体の少なくとも前記電極対及び前記電気素子本体に接触される面を覆う絶縁膜と、
   を含むことを特徴とするチップ型電気素子。
2. 前記電極対は、前記電気素子本体に少なくとも２つ以上配置されていることを特徴とする請求項１記載のチップ型電気素子。
3. 前記電気素子本体と、前記電極及び前記電気素子本体の少なくとも一面に設けられる絶縁物は、前記電気素子と一体的に形成されていることを特徴とする請求項１基板のチップ型電気素子。
4. 前記電気素子本体は、
   絶縁物質から形成されたセラミック基板と、
   抵抗物質から形成された抵抗体と、
   を具備することを特徴とする請求項１記載のチップ型電気素子。
5. 前記電気素子本体は、
   フェライト層と、
   前記フェライト層を貫通する導電巻線と、
   を具備することを特徴とする請求項１記載のチップ型電気素子。
6. 液晶表示パネルと、
   前記液晶表示パネルとフィルムなどを通じて接続された印刷回路基板と、
   前記液晶表示パネルの一部を覆う導電構造物と、
   前記印刷回路基板に実装されるチップ型電気素子と、を含み、
   前記チップ型素子は、
   電気素子本体と、
   前記電気素子本体の対向面に当該対向面を挟み込むように配置され、前記電気素子本体と前記電気素子本体に取り付けられる回路基板のパッドとを電気的に接続させる電極対と、
   前記電極対及び前記電気素子本体の少なくとも前記電極対及び電気素子本体に接触される面を覆う絶縁膜と、
   を含むことを特徴とする液晶表示モジュール。
7. 前記電極対は、前記電気素子本体に少なくとも２つ以上配置されていることを特徴とする請求項７記載の液晶表示モジュール。
8. 前記電気素子本体と、前記電極及び前記電気素子本体の少なくとも一面に設けられる絶縁物は、前記電気素子と一体的に形成されていることを特徴とする請求項７記載の液晶表示モジュール。
9. 前記電気素子本体は、
   絶縁物質から形成されたセラミック基板と、
   抵抗物質から形成された抵抗体と、
   を具備することを特徴とする請求項７記載の液晶表示モジュール。
10. 前記電気素子本体は、
    フェライト層と、
    前記フェライト層を貫通する導電巻線と、
    を具備することを特徴とする請求項７記載の液晶表示モジュール。