JP2006227762A - 半導体集積回路の設計方法、および半導体集積回路の設計装置 - Google Patents

Abstract

【課題】
本発明の目的は、素子間における遅延値のばらつきを予め見積もっておくことで、半導体集積回路の設計効率を向上させる半導体集積回路の設計方法、および半導体集積回路の設計装置を提供することである。
【解決手段】
本発明は、半導体集積回路において、配置される複数の対象素子に対してクロック信号、またはデータ信号を伝送するための配線が、共通部分から複数の対象素子の各々に対して分岐する配線分岐点を予め予測する。そして、予測される配線分岐点から複数の対象素子の各々までの配線の長さのバラツキに基づいて、遅延値のばらつきを求める。この遅延値のばらつきが許容範囲にあるかどうかを配線設計前に検証することにより、配線設計後における配線設計変更を防止する。
【選択図】 図８

Description

本発明は、半導体集積回路の設計方法、および半導体集積回路の設計装置に関し、特に対象とする素子間におけるクロックのばらつきの検証を配線設計前に予め実施することで、半導体集積回路の設計効率を向上させる半導体集積回路の設計方法、および半導体集積回路の設計装置に関する。

現在、半導体集積回路の大規模化およびプロセスの微小化に伴い、回路の遅延に占める配線遅延の割り合いが大きくなっている。配線遅延では、同一の長さの配線であっても、製造のばらつきにより配線幅が異なったり、不純物の混入の割り合いが異なる等の要因によりばらつきが生じる。従って、この配線遅延のばらつきを半導体回路のタイミング検証時に考慮することは必須の技術となっている。

詳細配線後に半導体回路のタイミング検証を行う場合には、各配線の長さが正確に決まるため、各配線毎にばらつきを考慮することができるが、詳細配線前にタイミング検証を行う場合には、この配線の遅延値のばらつきは、一律なマージンとして定義されてきた。

上記した技術に関連して、以下に示すような技術が提案されている。

特開２００２−３１８８２９号公報で開示されている「回路シミュレーション方法および回路シミュレーション装置、ならびに、回路シミュレーションプログラムおよびそのプログラムを記録したコンピュータ読取可能な記録媒体」では、ネットリストによって回路構成が特定される半導体装置の回路シミュレーション方法であって、半導体装置に用いられる素子のレイアウトパターンおよび配置に対応したバラツキを、パラメータを含む数式に数式化する処理と、数式に含まれるパラメータを各素子に対応した素子パラメータ群にし、当該素子パラメータ群を記憶手段に記憶させる処理と、半導体装置についての製造工程のバラツキから求めた条件によって、素子パラメータ群中のパラメータをばらつかせる処理とばらつかせたパラメータを用いて、演算処理手段にて回路シミュレーションを実行する処理とを包含する、回路シミュレーション方法が提案されている。

また、特開２００１−２６５８２６号公報で開示されている「回路シミュレーション方法および装置」では、製造による設計値からの寸法ばらつきを含めて配線の遅延解析を行う回路シミュレーション方法において、遅延解析を行う対象配線と隣接する対象隣接配線との対象配線構造をレイアウト情報から検索するステップと、対象配線の少なくとも配線幅のばらつき毎に配線抵抗を算出するステップと、単位長の基準配線と当該基準配線に隣接する基準隣接配線との位置関係を表す基準配線構造に対し、少なくとも複数の幅の当該基準配線に対する基準配線構造毎に、当該基準配線の配線容量を予め記憶する容量モデル情報より、対象配線構造と類似の基準配線構造を求め、求めた基準配線構造の基準配線の配線容量より、対象配線と対象隣接配線の少なくとも配線幅の寸法ばらつき毎に対象配線の配線容量を算出するステップと、対象配線の寸法ばらつき毎の配線抵抗と配線容量とを用いて対象配線の遅延解析を行うステップとを有する回路シミュレーション方法が提案されている。

また、特開２００２−３１３９１６号公報に開示されている「半導体集積回路のレイアウト設計装置及びレイアウト設計方法」では、設計対象とする半導体集積回路の論理接続情報に基づいて、各回路素子を配置し、回路素子を配線するレイアウト手段と、レイアウト手段により得られるレイアウトに対して、遅延解析処理を施す遅延解析手段と、遅延解析処理の結果、回路素子間で所望の遅延特性が得られない場合、遅延特性が改善されるように、回路素子を接続する配線に中継用のバッファを挿入するバッファ挿入手段と、中継用のバッファの挿入位置に、他の回路ブロックが存在する場合、中継用のバッファを移動するバッファ移動手段と、中継用バッファを移動して得られるレイアウトに対して、遅延解析処理を施し、回路素子間で所望の遅延特性が得られない場合、遅延特性が改善されるように、中継用のバッファもしくは回路中の素子の電気的特性を変更するバッファ変更手段とを具備する半導体集積回路のレイアウト設計装置が提案されている。

また、特開２００３−３３７８４４号公報に開示されている「遅延調整方法および遅延値計算方法」では、半導体集積回路における経路で生じる遅延を遅延調整セルを用いて調整する遅延調整方法であって、レイアウト情報にもとづいて、半導体集積回路の複数のプロセス条件の各々について、遅延調整前の遅延値およびスキューを求める第１のステップと、所定のプロセス条件での第１のステップで求めた遅延調整前の遅延値またはスキューによると回路動作を保証できない場合に、基準となるプロセス条件での遅延調整前の遅延値およびスキューにもとづいて、基準となるプロセス条件でのスキューが小さくなるように経路で生じる遅延を調整した場合の所定のプロセス条件での予測遅延値および予測スキューを求める第２のステップと、第２のステップで求めた前記所定のプロセス条件での予測遅延値または予測スキューによると回路動作を保証できる場合に、経路で生じる遅延を遅延調整セルを用いて調整する第３のステップとを備える遅延調整方法が提案されている。

また、特開２００４−２４６５５７号公報に開示されている「半導体集積回路の検証方法及びレイアウト方法」では、半導体集積回路に存在するトランジスタのスイッチング時間のばらつきから、回路中の電源電圧のドロップ（降下）の起こり易い箇所を推測する半導体集積回路の検証方法が提案されている。

特開２００２−３１８８２９号公報 特開２００１−２６５８２６号公報 特開２００２−３１３９１６号公報 特開２００３−３３７８４４号公報 特開２００４−２４６５５７号公報

本発明の目的は、半導体集積回路の設計方法、および半導体集積回路の設計装置を提供することである。また、これにより半導体集積回路の設計効率を向上させることである。

従来技術においては、詳細配線後にタイミング検証を行う場合、正確な配線のばらつきによる遅延値のばらつきを考慮可能な換りに、タイミング違反が見つかった場合には、素子の配置および配線を修正する必要が生じるため、素子の配置および配線設計の変更に伴う設計日数の増加が問題となっていた。また、詳細配線前にタイミング検証を行う場合には、遅延値のばらつきとして定義される一律なマージンの値の精度が問題となっていた。一律なマージンの値が、素子配置後の実際の回路における遅延値のばらつきに対して大きい場合には、実際の回路における遅延を収束させるために再設計の必要が生じ、設計日数および回路規模が増大する問題が生じていた。一方、一律なマージンの値が、素子配置後の実際の回路における遅延値のばらつきに対して小さい場合には、実際の回路において遅延違反が生じて回路が正常に動作しないため、同様に再設計の必要が生じ、設計日数が増大する問題が生じていた。

例えば、特開２００２−３１３９１６号公報に開示されている「半導体集積回路のレイアウト設計装置及びレイアウト設計方法」においては、詳細配線後にタイミング検証を行なっており、タイミング違反が見つかった場合には、再設計により素子の配置および配線を修正する必要が生じていた。また、特開２００３−３３７８４４号公報に開示されている「遅延調整方法および遅延値計算方法」においては、基準プロセスから遅延値のばらつきを導出しているため、遅延値のばらつきは一律の値になる。このため、詳細配線後にタイミング検証を行う場合には、正確な配線のばらつきによる遅延値のばらつきを考慮可能な換りに、タイミング違反が見つかった場合には、素子の配置および配線を修正する必要が生じるため、素子の配置および配線設計の変更に伴う設計日数の増加が問題となっていた。また、詳細配線前にタイミング検証を行う場合には、遅延値のばらつきとして定義される一律なマージンの値の精度が問題となっていた。

以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路の設計方法は、半導体集積回路に配置される素子の回路情報に基づいて、複数の素子（２，３，２０，３０，４０、１１０、１２０、１３０、１４０）を配置する素子配置ステップと、複数の素子に対して信号を伝送するための配線が、共通部分から複数の素子の各々に向かって分岐する配線分岐点（４，５０，１５０，１６０）を予測する配線分岐点予測ステップと、配線分岐点予測ステップで予測される配線分岐点から複数の素子の各々までの配線の長さを予測する配線長予測ステップと、配線長予測ステップにおいて予測される配線分岐点から複数の素子の各々までの配線の長さに基づいて、信号が前記配線分岐点から複数の素子の各々に到達するまでの遅延タイミングばらつきを演算する遅延タイミングばらつき演算ステップと、遅延タイミングばらつき演算ステップにより演算された遅延タイミングばらつきが半導体集積回路の設計許容範囲であるかどうか検証するタイミング検証ステップとを備える。

本発明により、特に対象とする素子間におけるクロックのばらつきの検証を配線設計前に予め実施することで、配線設計後の素子配置のやり直しを防止することができ、設計効率の高い半導体集積回路の設計方法、および半導体集積回路の設計装置を提供することができる。

添付図面を参照して、本発明による半導体集積回路の設計方法、および半導体集積回路の設計装置を実施するための最良の形態を以下に説明する。

本発明に係わる半導体集積回路の設計方法、および半導体集積回路の設計装置では、半導体集積回路の設計過程において、詳細な配線設計を実施する前に、配置される複数の対象素子に対して信号を伝送するための配線が、共通部分から複数の対象素子の各々に向かって分岐する配線分岐点を予測する。予測した配線分岐点から複数の対象素子の各々までの配線の長さを演算し、演算結果に基づいて、信号が配線分岐点から複数の対象素子の各々に到達するまでの遅延タイミングばらつきを求める。

この遅延タイミングばらつきが、半導体集積回路の設計許容範囲内に納まっているかどうかを検証することで、詳細な配線設計後における設計のやり直しを予め防止することができる。この結果、半導体集積回路の設計効率の向上が実現する。

（実施の形態１）
本発明の実施の形態１に係わる半導体集積回路の設計方法により予測される配線分岐点と、複数の対象素子との相対位置を図１に示す。本実施の形態においては、基板１上に配置されている、同期回路であるレジスタ：ＦＦ１（２）およびレジスタ：ＦＦ２（３）が、遅延タイミング解析の対象となる素子である。

本実施の形態においては、遅延タイミング解析の対象となる同期回路であるＦＦ１（２）およびＦＦ２（３）により、ＦＦ１（２）およびＦＦ２（３）を結ぶ線分を斜辺とする直角二等辺三角形を形成する。そして、その直角二等辺三角形の頂点の位置を遅延タイミング解析の対象となる同期回路であるＦＦ１（２）およびＦＦ２（３）の配線分岐点Ａ（４）の位置であると予測する。半導体集積回路の基板１上において、図示せぬクロック信号源から、ＦＦ１（２）およびＦＦ２（３）各々に向けてクロック信号線を配線する際には、通常、互いに９０度に直行する直線によって配線のレイアウトが決定される。

従って、本実施の形態において、予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に向けて配線されるクロック信号線の長さを求めるために、図１におけるＦＦ１（２）およびＦＦ２（３）を結ぶ線分の長さをＬ、配線分岐点Ａ（４）を通る垂線と、ＦＦ１（２）と配線分岐点Ａ（４）とを結ぶ線分とのなす角をθ、同じく、ＦＦ２（３）を通る水平線と、ＦＦ２（３）と配線分岐点Ａ（４）とを結ぶ線分とのなす角をθとすれば、予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に向けて配線されるクロック信号線の長さは、共にＳｉｎθ×（Ｌ／√２）＋Ｃｏｓθ×（Ｌ／√２）となる。

本実施の形態においては、上記したように、予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に向けて配線されるクロック信号線の長さが求まるが、この長さから実際の信号線に生じるクロック信号のばらつき遅延値を計算して、このばらつき遅延値が当該半導体集積回路の設計許容範囲内にあるかをどうかを検証し、配線設計後における配線設計のやり直しが生じることを防止する。

予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に配線される信号線の長さから、この長さに対応するクロック信号のばらつき遅延値を計算するには、この長さに単位予測配線長あたりのばらつき遅延値（α）をかければ良い。このばらつき遅延値（α）は、当該半導体集積回路の設計条件毎に予め設定されるものである。従って本実施の形態の場合、クロック信号のばらつき遅延値は、α×｛Ｓｉｎθ×（Ｌ／√２）＋Ｃｏｓθ×（Ｌ／√２）｝となる。

次に、上記で計算されたクロック信号のばらつき遅延値が、当該半導体集積回路の設計許容範囲内にあることを確認するためのタイミング検証が実施される。タイミング検証には様々な方法を用いることができるが、ここではセットアップ時間とホールド時間でのタイミング検証について説明する。実際のタイミング検証について図２を用いて説明する。なお、図２において、バッファ１（７）、バッファ２（８）、バッファ３（９）は、ＦＦ１（２）とＦＦ２（３）との間のクロックスキューを最小にする目的で挿入されたもので、一般にクロックツリーと言われるものである。

実際のタイミング検証においては、図２に示されるように、配線分岐点Ａ（４）、ＦＦ１（２）およびＦＦ２（３）のクロック信号入力側に配置されるバッファ１（７）、バッファ２（８）およびバッファ３（９）の各々の素子内における遅延量も同時に考慮される。さらに、セットアップ時間、ホールド時間でのタイミング検証では、実際にＦＦ１（２）とＦＦ２（３）との間に配置される組み合わせセル（素子）群（５）の遅延量とＦＦ１（２）とＦＦ２（３）との間に配置される組み合わせセル（素子）群（５）に接続する配線の配線遅延も考慮しなくてはならない。これらの、バッファ１（７）、バッファ２（８）、バッファ３（９）および組み合わせセル（素子）群（５）各々の素子内の遅延量は、予め遅延ライブラリとしてデータベース化されており、この情報が用いられる。また、ＦＦ１（２）とＦＦ２（３）との間に配置される組み合わせセル（素子）群（５）に接続する配線の配線遅延については、当該半導体集積回路の設計条件毎に予め設定されている仮配線遅延ライブラリを用いるが、これも遅延ライブラリと同様にデータベース化されており、この情報が用いられる。

以下に、本実施の形態におけるＦＦ２（３）に対するタイミング検証の判断基準を示す。

（セットアップ時間検証判断基準）
｛ＦＦ１（２）〜組み合わせセル（素子）群１（５）〜ＦＦ２（３）｝の素子内遅延時間＋｛ＦＦ１（２）〜組み合わせセル（素子）群１（５）〜ＦＦ２（３）｝の仮配線遅延時間＋α×｛Ｓｉｎθ×（Ｌ／√２）＋Ｃｏｓθ×（Ｌ／√２）｝＋ＦＦ２（３）のセットアップ時間＋クロックスキュー等のばらつき以外のマージン＜ＦＦ２（３）のクロックサイクル
（ホールド時間検証判断基準）
｛ＦＦ１（２）〜組み合わせセル（素子）群１（５）〜ＦＦ２（３）｝の素子内遅延時間＋｛ＦＦ１（２）〜組み合わせセル（素子）群１（５）〜ＦＦ２（３）｝の仮配線遅延時間−α×｛Ｓｉｎθ×（Ｌ／√２）＋Ｃｏｓθ×（Ｌ／√２）｝−クロックスキュー等のばらつき以外のマージン＞ＦＦ２（３）のホールドタイム
上記式中の、クロックスキュー等のばらつき以外のマージンとは、クロックツリー上の遅延の差であるクロックスキュー、すなわち本実施の形態では、バッファー１（７）→バッファー２（８）→ＦＦ１（２）で到達するクロック信号の遅延値とバッファー１（７）→バッファー３（９）→ＦＦ２（３）で到達するクロック信号の遅延値との差と、当該半導体回路に外部から入力されるクロック信号自身のノイズなどを指し、これらは製造プロセスにばらつきがなくても発生する遅延値マージンであるが、ここでは詳細な説明は省略する。

上記のセットアップ時間検証判断基準、およびホールド時間検証判断基準に基づく検証の結果、本実施の形態において導出されたクロック信号のばらつき遅延値が、当該半導体集積回路の設計許容範囲内にあることを確認した場合には次の設計工程に進む。確認出来なかった場合には、検証結果に応じて、例えば基板１上におけるＦＦ１（２）とＦＦ２（３）との相対位置を近くする等の変更が実施される。

本実施の形態により、特に対象とする同期回路間におけるクロックのばらつきの検証を配線設計前に予め実施することで、配線設計後の同期回路配置のやり直しを防止することができ、設計効率の高い半導体集積回路の設計方法を提供することができる。

なお、本実施の形態では、ＦＦ１（２）とＦＦ２（３）とを結ぶ線分を斜辺とする直角二等辺三角形で説明したが、任意の頂角の二等辺三角形でも適用可能である。

（実施の形態２）
本発明の実施の形態２に係わる半導体集積回路の設計方法により予測される配線分岐点と、複数の対象素子との相対位置を図３に示す。本実施の形態に係わる半導体集積回路の設計方法の基本的な原理は実施の形態１と同等である。但し、本実施の形態においては、タイミング解析の対象となるのが、同期回路に限定されず、一般的な素子となる。これに伴い、長さの予測対象となる配線もクロック信号線に限定されずに、一般的なデータを送るデータ信号線となる。

本実施の形態においては、基板１０上に配置される、セル２（３０）およびセル３（４０）が、タイミング解析の対象となる素子である。ここでは、データ信号源であるセル１（２０）から、タイミング解析の対象となるセル２（３０）およびセル３（４０）各々にデータ信号を伝送するための配線の配線分岐点が予測され、予測される配線分岐点からセル２（３０）およびセル３（４０）各々に分岐して伝送されるデータ信号のタイミング遅延値が予測される。そして、予測されるデータ信号のタイミング遅延値が、当該半導体集積回路の設計許容範囲内にあるか否かが判定される。

本実施の形態においては、タイミング解析の対象となるセル２（３０）およびセル３（４０）により、セル２（３０）およびセル３（４０）を結ぶ線分を斜辺とする直角二等辺三角形を形成する。そして、その直角二等辺三角形の頂点の位置を、タイミング解析の対象素子であるセル２（３０）およびセル３（４０）の配線分岐点Ｂ（５０）の位置であると予測する。半導体集積回路の基板１０においては、データ信号源セル１（２０）から、セル２（３０）およびセル３（４０）各々に向けてデータ信号線を配線するのに、通常、互いに９０度に直行する直線による配線のレイアウトが行われる。従って、本実施の形態においては、図４に示すように、データ信号源セル１（２０）から、配線分岐点Ｂ（５０）を介して、セル２（３０）およびセル３（４０）各々に向けて、直交したデータ信号線の組み合わせによる配線がレイアウトされる。

本実施の形態において、予測された配線分岐点Ｂ（５０）の位置から、セル２（３０）およびセル３（４０）各々に配線されるデータ信号線の長さを求めるために、図３におけるセル２（３０）およびセル３（４０）を結ぶ線分の長さをＬ、配線分岐点Ｂ（５０）を通る垂線と、セル２（３０）と配線分岐点Ｂ（５０）とを結ぶ線分とのなす角をθ、同じく、セル３（４０）を通る水平線と、セル３（４０）と配線分岐点Ｂ（５０）とを結ぶ線分とのなす角をθとすれば、実施の形態１と同様に、予測された配線分岐点Ｂ（５０）の位置から、セル２（３０）およびセル３（４０）各々に配線されるデータ信号線の長さは、Ｓｉｎθ×（Ｌ／√２）＋Ｃｏｓθ×（Ｌ／√２）となる。

本実施の形態においても実施の形態１と同様に、予測された配線分岐点Ｂ（５０）の位置から、セル２（３０）およびセル３（４０）それぞれに配線されるデータ信号線の長さが求まるが、この長さから実際のデータ信号線に生じる信号のばらつき遅延値を計算して、このばらつき遅延値が当該半導体集積回路の設計許容範囲内にあるか否かを検証し、配線設計後に生じる配線設計のやり直しを防止する。本実施の形態におけるデータ信号のばらつき遅延値の計算、および算出されたばらつき遅延値が当該半導体集積回路の設計許容範囲内にあるか否かを検証する検証方法については実施の形態１と同様であるので、ここではその詳細な説明を省略する。

本実施の形態において導出されたデータ信号のばらつき遅延値が、当該半導体集積回路の設計許容範囲内にあることを確認した場合には、次の設計工程に進む。確認出来なかった場合には、検証結果に応じて、例えば基板１０上におけるセル２（３０）とセル３（４０）との相対位置を近くする等の変更が実施される。

本実施の形態においても実施の形態１と同様に、特に対象とする素子におけるデータ信号遅延値のばらつきの検証を配線設計前に予め実施することで、配線設計後の素子配置のやり直しを未然に防止することができ、設計効率の高い半導体集積回路の設計方法を提供することができる。

（実施の形態３）
本実施の形態３に係わる半導体集積回路の設計方法においては、図５に示されるように、基板１００上に配置される同期回路である、レジスタ：ＦＦ１（１１０）、レジスタ：ＦＦ２（１２０）、レジスタ：ＦＦ３（１３０）およびレジスタ：ＦＦ４（１４０）が、タイミング解析の対象となる。本実施の形態においては、タイミング解析の対象となる同期回路であるレジスタ：ＦＦ１（１１０）、レジスタ：ＦＦ２（１２０）、レジスタ：ＦＦ３（１３０）およびレジスタ：ＦＦ４（１４０）が配置される基板１００が、上記同期回路のクロック周波数、物理的なサイズ等に応じて最適な数の格子状領域に分割される。本実施の形態においては、図示せぬクロック信号源からそれぞれの同期回路への配線分岐点を決めるのに、図５に示されているような仮想的なＨ型のクロックツリーが使用される。そして、タイミング解析の対象となる全ての同期回路（ＦＦ１（１１０）、ＦＦ２（１２０）、ＦＦ３（１３０）、ＦＦ４（１４０））が、図６に示したように分割されたいずれかの領域に入っていると仮定する。つまり、ＦＦ１（１１０）、ＦＦ２（１２０）、ＦＦ３（１３０）およびＦＦ４（１４０）は、それぞれ領域１（１１０Ａ）、領域２（１２０Ａ）、領域３（１３０Ａ）および領域４（１４０Ａ）に含まれると仮定する。

ここで、領域１（１１０Ａ）、領域２（１２０Ａ）に含まれるＦＦ１（１１０）とＦＦ２（１２０）との間のタイミング解析を行う際には、図６に示される配線分岐点Ｃ（１５０）を考慮すれば良い。配線分岐点Ｃ（１５０）は、ＦＦ１（１１０）とＦＦ２（１２０）に対して等距離な点を選択してきまったものである。また、領域３（１３０Ａ）、領域４（１４０Ａ）に含まれるＦＦ３（１３０）とＦＦ４（１４０）との間のタイミング解析を行う際には、図６に示される配線分岐点Ｄ（１６０）を考慮すれば良い。配線分岐点Ｄ（１６０）は、ＦＦ３（１３０）とＦＦ４（１４０）に対して等距離な点を選択してきまったものである。このように予測される配線分岐点Ｃ（１５０）と、同期回路ＦＦ１（１１０）およびＦＦ２（１２０）各々との距離は、格子の１辺の長さを図６に示したようにＬとすると、共に３Ｌとなる。また、配線分岐点Ｄ（１６０）と、同期回路ＦＦ３（１３０）およびＦＦ４（１４０）各々との距離についても同様に求まり、共に２Ｌとなる。予測される配線分岐点と、タイミング解析対象となる複数の同期回路との間のクロック信号線の距離を見積もることが出来れば、その距離に比例するクロック信号のばらつき遅延値が求まる。本実施の形態におけるクロック信号のばらつき遅延値の計算、および算出されたばらつき遅延値が当該半導体集積回路の設計許容範囲内にあるかをどうかを検証する検証方法については実施の形態１および２と同様であるので、ここではその詳細な説明を省略する。

本実施の形態において導出されたクロック信号のばらつき遅延値が、当該半導体集積回路の設計許容範囲内にあることを確認した場合には次の設計工程に進む。確認出来なかった場合には、検証結果に応じて、例えば基板１００上におけるＦＦ１（１１０）とＦＦ２（１２０）との相対位置を近くする等の変更が実施される。

また、本実施の形態においては、タイミング解析の対象として同期回路を用いて説明を行ったが、タイミング解析の対象としては同期回路に限定されず、一般的な素子であっても良い。

本実施の形態においても実施の形態１および２と同様に、特に対象とする素子における信号遅延値のばらつきの検証を配線設計前に予め実施することで、配線設計後の素子配置のやり直しを未然に防止することができ、設計効率の高い半導体集積回路の設計方法を提供することができる。

（実施の形態４）
本発明の実施の形態４に係わる半導体集積回路の設計装置の概略構成を図７に示す。本発明の半導体集積回路の設計装置２００は、タイミング解析部２２０とタイミング解析部に接続される端末部２１０とを備えている。タイミング解析部２２０は、バスライン２３０に接続される演算処理部２５０と、記憶部２６０と、通信制御部２４０とを備えている。記憶部２６０には、予め、半導体集積回路の設計プログラム２６１、半導体集積回路に配置される素子の回路情報（Ｎｅｔｌｉｓｔ）２６２、処理対象ブロック（素子）情報２６３、ばらつきパラメータ（α）２６４、および遅延ライブラリ２６５が格納されている。通信制御部２４０は、外部ネットワークに有線あるいは無線で接続して、必要となる情報を取得し、取得した情報を記憶部２６０に格納するための通信部２４５を備えており、さらに、端末部２１０に接続されている。端末部２１０は、タイミング解析部２２０の記憶部２６０にデータを入力する入力部２１１と、タイミング解析部２２０で算出された各種の結果を出力するための出力部２１２と、上記各種の結果を表示するための表示部２１３とを備えている。

次に、本実施の形態の半導体集積回路の設計装置２２０により、実施の形態１に示される配線分岐点の求め方に基づいた半導体集積回路のタイミング解析を実施する動作原理を、図８のフローチャートを用いて説明する。

本実施の形態の半導体集積回路の設計装置２２０が起動すると、演算処理部２５０が記憶部２６０に格納されている半導体集積回路の設計プログラム２６１を読み込んで実行する。上記したように、記憶部２６０には、予め、半導体集積回路の設計プログラム２６１、半導体集積回路に配置される全素子の回路情報（Ｎｅｔｌｉｓｔ）２６２、処理対象ブロック（素子）情報２６３、ばらつきパラメータ（α）２６４、および遅延ライブラリ２６５が格納されているが、これらの情報は、半導体集積回路の設計プログラム２６１以外、プログラム２６１が実行されてから端末部２１０、あるいは通信部２４５を介して取得しても良い。

半導体集積回路の設計プログラム２６１が実行されると、回路情報（Ｎｅｔｌｉｓｔ）２６２から、設計しようとしている当該半導体集積回路で配置される全素子に関する回路情報が演算処理部２５０に読み込まれる。そして、この回路情報２６２に基づいて、当該半導体集積回路で配置される全素子の基板１上における自動配置が実行されて（Ｓ０１）、この配置結果に基づいた全素子の基板１上における座標情報が記憶部２６０に格納される（Ｓ０２）。次に、実際のタイミング解析の対象となる処理対象ブロック情報２６３（ＦＦ１（２）およびＦＦ２（３）に関するもの）が演算処理部２５０に取り込まれて、先ほど格納された全素子の基板１上における座標情報と照合される。これにより、実際のタイミング解析の対象となるＦＦ１（２）およびＦＦ２（３）の基板１上における座標位置が抽出される（Ｓ０３）。そして、このＦＦ１（２）およびＦＦ２（３）の基板１上における座標位置が、記憶部２６０に格納される（Ｓ０４）。ＦＦ１（２）およびＦＦ２（３）の基板１上における座標位置が求まったことにより、実施の形態１で説明したように配線分岐点Ａ（４）の予測位置が導出される（Ｓ０５）。この配線分岐点Ａ（４）の予測位置は、記憶部２６０に格納される（Ｓ０６）。予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に向けて配線されるクロック信号線の長さを求めるために、図１におけるＦＦ１（２）およびＦＦ２（３）を結ぶ線分の長さをＬ、配線分岐点Ａ（４）を通る垂線と、ＦＦ１（２）と配線分岐点Ａ（４）とを結ぶ線分とのなす角をθ、同じく、ＦＦ２（３）を通る水平線と、ＦＦ２（３）と配線分岐点Ａ（４）とを結ぶ線分とのなす角をθとそれぞれ仮定すれば、予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に向けて配線されるクロック信号線の長さは、Ｓｉｎθ×（Ｌ／√２）＋Ｃｏｓθ×（Ｌ／√２）となる（Ｓ０７）。そして、この予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に向けて配線されるクロック信号線の長さの値は、記憶部２６０に格納される（Ｓ０８）。

予測された配線分岐点Ａ（４）の位置から、ＦＦ１（２）およびＦＦ２（３）各々に配線される信号線の長さから、この長さに対応するクロック信号のばらつき遅延値を計算するには、この長さに単位予測配線長あたりのばらつき遅延値（α）をかければ良い。このばらつき遅延値（α）は、予め記憶部２６０に格納されており、当該半導体集積回路の設計条件毎に予め設定されるものである。従って本実施のけ位置の場合、クロック信号のばらつき遅延値は、α×｛Ｓｉｎθ×（Ｌ／√２）＋Ｃｏｓθ×（Ｌ／√２）｝となる。

実際のタイミング検証においては図２に示されるように、配線分岐点Ａ（４）、ＦＦ１（２）およびＦＦ２（３）のクロック信号入力側に配置されるバッファ１（７）、バッファ２（８）およびバッファ３（８）各々の素子内におけるクロック信号ばらつき遅延量も同時に考慮される。さらに、実際にＦＦ１（２）ＦＦ２（３）との間に配置される組み合わせセル（素子）群（５）の素子内における信号ばらつき遅延量も考慮しなくてはならない。これらの、バッファ１（７）、バッファ２（８）、バッファ３（８）および組み合わせセル（素子）群（５）各々の素子内におけるクロック信号ばらつき遅延量は、予め記憶部２６０に格納されており、この情報が演算処理部２５０に取り込まれて、最終的な半導体集積回路としてのクロック信号のばらつき遅延値が予測される（Ｓ０９）。次に、予測される最終的なクロック信号のばらつき遅延値が、当該半導体集積回路の遅延値許容範囲に入っているか否かの判定が行われる。実施の形態１に記載される判断基準に基づいて、解析対象となる同期回路に対するセットアップ時間とホールド時間との検証が実施される（Ｓ１０）。

検証の結果、本実施の形態において導出されたクロック信号のばらつき遅延値が、当該半導体集積回路の設計許容範囲内にあることを確認した場合には、本工程における設計作業が終了する（ＹＥＳの場合）。確認出来なかった場合には、検証結果に応じて、例えば基板１上におけるＦＦ１（２）とＦＦ２（３）との相対位置を近くする等の変更が実施される（ＮＯの場合）。

本実施の形態により、特に対象とする同期回路間におけるクロックのばらつきの検証を配線設計前に予め実施することで、配線設計後の同期回路配置のやり直しを防止することができ、設計効率の高い半導体集積回路の設計装置を提供することができる。

本実施の形態においては、実施の形態１の配線分岐点の予測方法に基づいて説明を行ったが、これは実施の形態３の配線分岐点の予測方法に基づいて実施しても良い。また、本実施の形態においては、タイミング解析対象を実施の形態１の同期回路に基づいて説明を行ったが、これは実施の形態２の一般的な素子に基づいて実施しても良い。

本発明の実施の形態１に係わる半導体集積回路の設計方法により予測される配線分岐点と、複数の対象素子との相対位置を示す図である。 本発明の実施の形態１に係わる半導体集積回路の設計方法により予測される配線分岐点の説明に使用する図である。 本発明の実施の形態２に係わる半導体集積回路の設計方法により予測される配線分岐点と、複数の対象素子との相対位置を示す図である。 本発明の実施の形態２に係わる半導体集積回路の設計方法により予測される配線分岐点の説明に使用する図である。 本発明の実施の形態３に係わる半導体集積回路の設計方法により予測される配線分岐点と、複数の対象素子との相対位置を示す図である。 本発明の実施の形態３に係わる半導体集積回路の設計方法により予測される配線分岐点の説明に使用する図である。 本発明の実施の形態４に係わる半導体集積回路の設計装置の概略構成を示す図である。 本発明の実施の形態４に係わる半導体集積回路の設計装置によるタイミング解析フローを示す図である。

符号の説明

１…基板
２…ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）１
３…ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）２
４…配線分岐点Ａ
５…組み合わせセル群
６…クロック信号
７…バッファ１
８…バッファ２
９…バッファ３
１０…基板
２０…セル１
３０…セル２
４０…セル３
５０…配線分岐点Ｂ
１００…基板
１１０…ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）１
１２０…ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）２
１３０…ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）３
１４０…ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）４
１１０Ａ…領域１
１２０Ａ…領域２
１３０Ａ…領域３
１４０Ａ…領域４
１５０…配線分岐点Ｃ
１６０…配線分岐点Ｄ
２００…半導体集積回路の設計装置
２１０…端末部
２１１…入力部
２１２…出力部
２１３…表示部
２２０…タイミング解析部
２３０…バスライン
２４０…通信制御部
２４５…通信部
２５０…演算処理部
２６０…記憶部
２６１…半導体集積回路の設計プログラム
２６２…回路情報（Ｎｅｔｌｉｓｔ）
２６３…処理対象ブロック情報
２６４…ばらつきパラメータ（α）
２６５…遅延ライブラリ、仮配線遅延ライブラリ

Claims (25)

1. 半導体集積回路に配置される素子の回路情報に基づいて、複数の素子を配置する素子配置ステップと、
   前記複数の素子に対して信号を伝送するための配線が、共通部分から前記複数の素子の各々に向かって分岐する配線分岐点を予測する配線分岐点予測ステップと、
   前記配線分岐点予測ステップで予測される前記配線分岐点から前記複数の素子の各々までの配線の長さを予測する配線長予測ステップと、
   前記配線長予測ステップにおいて予測される前記配線分岐点から前記複数の素子の各々までの配線の長さに基づいて、前記信号が前記配線分岐点から前記複数の素子の各々に到達するまでの遅延タイミングばらつきを演算する遅延タイミングばらつき演算ステップと、
   前記遅延タイミングばらつき演算ステップにより演算された前記遅延タイミングばらつきが前記半導体集積回路の設計許容範囲であるかどうか検証するタイミング検証ステップと
   を備える半導体集積回路の設計方法。
2. 請求項１に記載の半導体集積回路の設計方法において、
   前記信号はクロック信号であり、前記複数の素子の各々はレジスタである
   半導体集積回路の設計方法。
3. 請求項１に記載の半導体集積回路の設計方法において、
   前記信号はデータ信号である
   半導体集積回路の設計方法。
4. 請求項１から３までのいずれか１項に記載の半導体集積回路の設計方法において、前記配線分岐点予測ステップは、
   前記複数の素子の任意の２つを結ぶ線分を斜辺とする二等辺三角形を構成するステップと、
   前記二等辺三角形の頂点の位置を前記複数の素子の前記任意の２つに対する前記配線分岐点の位置とする予測ステップと
   を具備する半導体集積回路の設計方法。
5. 請求項１から３までのいずれか１項に記載の半導体集積回路の設計方法において、前記配線分岐点予測ステップは、
   前記複数の素子の配置領域を格子により複数の正方形領域に分割して、前記複数の素子の任意の２つが配置されている前記正方形領域をそれぞれ正方形領域１および正方形領域２とするステップと、
   前記格子に基づいて、Ｈ型のクロックツリーを仮定することにより、前記正方形領域１および前記正方形領域２に対する分岐点を前記配線分岐点の位置と予測するステップと
   を具備する半導体集積回路の設計方法。
6. 請求項１から５までのいずれか１項に記載の半導体集積回路の設計方法において、前記遅延タイミングばらつき演算ステップは、
   予め設定されている単位予測配線長あたりのばらつき遅延値に基づいて、前記信号が前記配線分岐点から前記複数の素子の各々に到達するまでの遅延タイミングばらつきを演算するステップである半導体集積回路の設計方法。
7. 請求項１から６までのいずれか１項に記載の半導体集積回路の設計方法において、前記タイミング検証ステップは、
   前記遅延タイミングばらつき演算ステップにより算出された前記遅延タイミングばらつきがセットアップ時間を確保しているか検証するステップと、
   前記遅延タイミングばらつき演算ステップにより算出された前記遅延タイミングばらつきがホールド時間を確保しているか検証するステップと
   を具備する半導体集積回路の設計方法。
8. 演算処理部と、半導体集積回路に配置される素子の素子情報および複数の処理対象素子情報を格納する記憶部とを具備するタイミング解析部と、
   前記タイミング解析部に接続されて、前記タイミング解析部の解析結果を表示する表示部を具備する端末部と
   を備える半導体集積回路の設計装置であって、
   前記タイミング解析部の前記演算処理部は、前記素子情報に基づいて前記複数の素子を配置し、前記複数の処理対象素子情報に基づいて、配置される前記複数の素子のうち、前記複数の処理対象素子のそれぞれに信号を伝送するための配線が共通部分から前記複数の処理対象素子の各々に向かって分岐する配線分岐点を予測し、予測される前記配線分岐点の位置と前記複数の処理対象素子の各々の位置とに基づいて、前記配線分岐点から前記複数の処理対象素子の各々までの配線の長さを予測し、予測された前記配線の長さに基づいて、前記信号が前記配線分岐点から前記複数の処理対象素子の各々に到達するまでの遅延タイミングばらつきを演算し、さらに、演算された前記遅延タイミングばらつきが前記半導体集積回路の設計許容範囲であるかどうか検証し、
   前記端末部の前記表示部が、前記タイミング解析部の前記演算処理部で検証された結果を表示する半導体集積回路の設計装置。
9. 請求項８に記載の半導体集積回路の設計装置において、
   前記信号はクロック信号であり、前記複数の処理対象素子の各々はレジスタである
   半導体集積回路の設計装置。
10. 請求項８に記載の半導体集積回路の設計装置において、
    前記信号はデータ信号である
    半導体集積回路の設計装置。
11. 請求項８から１０までのいずれか１項に記載の半導体集積回路の設計装置において、
    前記タイミング解析部の前記演算処理部は、前記配線分岐点の位置を、前記素子情報および前記複数の処理対象素子情報に基づいて、前記配置される素子のうち、前記複数の処理対象素子の任意の２つを結ぶ線分を斜辺とする二等辺三角形の頂点の位置であると予測する半導体集積回路の設計装置。
12. 請求項８から１０までのいずれか１項に記載の半導体集積回路の設計装置において、
    前記タイミング解析部の前記演算処理部は、前記配線分岐点の位置を、前記素子情報および前記複数の処理対象素子情報に基づいて、前記配置される素子のうち、前記複数の処理対象素子の配置領域を格子により複数の正方形領域に分割して、前記複数の処理対象素子の任意の２つが配置されている前記複数の正方形領域の対応領域をそれぞれ正方形領域１および正方形領域２とし、さらに、前記格子に基づいて、Ｈ型のクロックツリーを仮定することにより、前記正方形領域１および前記正方形領域２に対する分岐点の位置であると予測する半導体集積回路の設計装置。
13. 請求項８から１２までのいずれか１項に記載の半導体集積回路の設計装置において、
    前記記憶部は、さらに、単位予測配線長あたりのばらつき遅延値を格納し、前記タイミング解析部の前記演算処理部は、前記信号が前記配線分岐点から前記複数の処理対象素子の各々に到達するまでの前記遅延タイミングばらつきを、前記単位予測配線長あたりの前記ばらつき遅延値に基づいて演算する半導体集積回路の設計装置。
14. 請求項８から１３までのいずれか１項に記載の半導体集積回路の設計装置において、
    前記タイミング解析部の前記演算処理部は、演算された前記遅延タイミングばらつきが前記半導体集積回路の設計許容範囲であるかどうかを、前記遅延タイミングばらつき演算ステップにより算出された前記遅延タイミングばらつきがセットアップ時間を確保しているかの検証結果と、前記遅延タイミングばらつき演算ステップにより算出された前記遅延タイミングばらつきがホールド時間を確保しているかの検証結果とに基づいて検証する半導体集積回路の設計装置。
15. 請求項８から１４までのいずれか１項に記載の半導体集積回路の設計装置において、
    さらに、前記タイミング解析部は通信部を具備し、前記端末部は入力部を具備し、
    前記半導体集積回路に配置される前記素子情報および前記複数の処理対象素子情報は、前記端末部の前記入力部から入力される、あるいは、外部ネットワークから前記通信部を介して入力されることにより、前記記憶部に格納される半導体集積回路の設計装置。
16. 演算処理部と、半導体集積回路に配置される素子の素子情報および複数の処理対象素子情報を格納する記憶部とを具備するタイミング解析部と、前記タイミング解析部に接続されて、前記タイミング解析部の解析結果を表示する表示部を具備する端末部とを備える半導体集積回路の設計装置の前記記憶部に格納される半導体集積回路の設計プログラムであって、
    前記半導体集積回路の設計装置が起動すると、前記演算処理部は前記半導体集積回路の設計プログラムを読み込んで実行し、前記演算処理部は、前記素子情報に基づいて前記複数の素子を配置し、前記複数の処理対象素子情報に基づいて、配置される前記複数の素子のうち、前記複数の処理対象素子のそれぞれに信号を伝送するための配線が共通部分から前記複数の処理対象素子の各々に向かって分岐する配線分岐点を予測し、予測される前記配線分岐点の位置と前記複数の処理対象素子の各々の位置とに基づいて、前記配線分岐点から前記複数の処理対象素子の各々までの配線の長さを予測し、予測された前記配線の長さに基づいて、前記信号が前記配線分岐点から前記複数の処理対象素子の各々に到達するまでの遅延タイミングばらつきを演算し、さらに、演算された前記遅延タイミングばらつきが前記半導体集積回路の設計許容範囲であるかどうか検証し、前記端末部の前記表示部が、前記タイミング解析部の前記演算処理部で検証された結果を表示する半導体集積回路の設計プログラム。
17. 請求項１６に記載の半導体集積回路の設計プログラムにおいて、
    前記信号はクロック信号であり、前記複数の処理対象素子の各々はレジスタである半導体集積回路の設計プログラム。
18. 請求項１６に記載の半導体集積回路の設計プログラムにおいて、
    前記信号はデータ信号である半導体集積回路の設計プログラム。
19. 請求項１６から１８までのいずれか１項に記載の半導体集積回路の設計プログラムにおいて、
    前記タイミング解析部の前記演算処理部は、前記配線分岐点の位置を、前記素子情報および前記複数の処理対象素子情報に基づいて、前記配置される素子のうち、前記複数の処理対象素子の任意の２つを結ぶ線分を斜辺とする二等辺三角形の頂点の位置であると予測する半導体集積回路の設計プログラム。
20. 請求項１６から１８までのいずれか１項に記載の半導体集積回路の設計プログラムにおいて、
    前記タイミング解析部の前記演算処理部は、前記配線分岐点の位置を、前記素子情報および前記複数の処理対象素子情報に基づいて、前記配置される素子のうち、前記複数の処理対象素子の配置領域を格子により複数の正方形領域に分割して、前記複数の処理対象素子の任意の２つが配置されている前記複数の正方形領域の対応領域をそれぞれ正方形領域１および正方形領域２とし、さらに、前記格子に基づいて、Ｈ型のクロックツリーを仮定することにより、前記正方形領域１および前記正方形領域２に対する分岐点の位置であると予測する半導体集積回路の設計プログラム。
21. 請求項１６から２０までのいずれか１項に記載の半導体集積回路の設計プログラムにおいて、
    前記記憶部は、さらに、単位予測配線長あたりのばらつき遅延値を格納し、前記タイミング解析部の前記演算処理部は、前記信号が前記配線分岐点から前記複数の処理対象素子の各々に到達するまでの前記遅延タイミングばらつきを、前記単位予測配線長あたりの前記ばらつき遅延値に基づいて演算する半導体集積回路の設計プログラム。
22. 請求項１６から２１までのいずれか１項に記載の半導体集積回路の設計プログラムにおいて、
    前記タイミング解析部の前記演算処理部は、演算された前記遅延タイミングばらつきが前記半導体集積回路の設計許容範囲であるかどうかを、前記遅延タイミングばらつき演算ステップにより算出された前記遅延タイミングばらつきがセットアップ時間を確保しているかの検証結果と、前記遅延タイミングばらつき演算ステップにより算出された前記遅延タイミングばらつきがホールド時間を確保しているかの検証結果とに基づいて検証する半導体集積回路の設計プログラム。
23. 請求項１６から２２までのいずれか１項に記載の半導体集積回路の設計プログラムにおいて、
    さらに、前記タイミング解析部は通信部を具備し、前記端末部は入力部を具備し、前記半導体集積回路に配置される前記素子情報および前記複数の処理対象素子情報は、前記端末部の前記入力部から入力される、あるいは、外部ネットワークから前記通信部を介して入力されることにより、前記記憶部に格納される半導体集積回路の設計プログラム。
24. 半導体集積回路のタイミング検証を行うためのコンピュータ・プログラムであって、
    設計対象となる半導体集積回路の回路情報に基づいて各セルを配置し、配置した結果を配置情報格納手段に格納するセル配置手段、
    予め複数の処理対象のセルの情報を格納しておく処理対象セル情報格納手段、
    前記配置情報格納手段に格納されている情報から、前記処理対象セル情報格納手段に格納されている複数の処理対象セルの配置位置情報を抽出し、抽出した配置
    位置情報を配置位置格納手段に格納するセル配置位置情報抽出手段、
    前記配置位置格納手段に格納されている前記複数の処理対象のセルの配置位置情報から、前記複数の処理対象のセルのそれぞれに信号を伝達するための配線が共
    通部分から前記複数の処理対象のセルの各々に向かって分岐する配線分岐点の位置を予測し、予測した配線分岐点の位置を配線分岐点位置格納手段に格納する配
    線分岐点予測手段、
    前記配置位置格納手段に格納された前記複数の処理対象のセルの配置位置情報と、前記配線分岐点位置格納手段に格納されている配線分岐点の予測位置とから、
    前記配線分岐点から前記複数の処理対象のセルの各々までの配線の長さを予測し、予測した配線の長さを予測配線長格納手段に格納する配線長予測手段、
    前記予測配線長格納手段に格納された配線の長さと、予め設計条件毎に設定された単位予測配線長あたりのばらつき遅延値とに基づいて、前記配線分岐点から前
    記複数の処理対象のセルの各々に前記信号が到達するまでのばらつきを含めた遅延値を予測し、予測した前記ばらつきを含めた遅延値が前記半導体集積回路の設
    計許容範囲であるかどうかを判定する手段、
    としてコンピュータを機能させるためのプログラム。
25. 請求項１６から２４までのいずれか一項に記載の半導体集積回路の設計プログラムを記憶したコンピュータ読み込み可能な記録媒体。

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