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JP2006295322A - レベルシフタ回路 - Google Patents

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JP2006295322A
JP2006295322A JP2005110092A JP2005110092A JP2006295322A JP 2006295322 A JP2006295322 A JP 2006295322A JP 2005110092 A JP2005110092 A JP 2005110092A JP 2005110092 A JP2005110092 A JP 2005110092A JP 2006295322 A JP2006295322 A JP 2006295322A
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Abstract

【課題】低電源電圧動作回路側からの信号を高電源電圧源による電圧レベルの信号に高速にシフトアップし、高電圧側の回路に供給する。
【解決手段】論理信号に応答して活性化される第1トランジスタ(8)と、論理信号と逆の論理である逆論理信号に応答して活性化される第2トランジスタ(9)と、第1ノード(18)を介して第1トランジスタのドレインに接続される第3トランジスタ(6)と、第2ノード(19)を介して第2トランジスタのドレインに接続される第4トランジスタ(7)と、第1ノード(18)と第2ノード(19)とに接続される抵抗性素子(10)とを具備し、第1トランジスタ(8)は、第1電圧と異なる第2電圧を供給する電源線と接地線との間に接続され、第2トランジスタ(9)は、電源線と接地線との間に接続されるレベルシフタ回路(1)を構成する。
【選択図】図2

Description

本発明は、レベルシフタ回路に関する。
電源電圧の異なる回路を接続する場合に、それら回路相互間で、前段の回路の信号レベルを後段の回路の信号レベルに対応するようにシフトアップ(または、シフトダウン)し、そのシフトアップ(またはシフトダウン)した信号を後段の回路側に供給することにより、電源電圧のレベルをシフトして整合性をとるためのレベルシフタ回路が広く使用されている。
例えば低電源電圧動作回路と高電源電圧動作回路とを接続する場合を考慮すると、レベルシフタ回路は、低電源電圧動作回路側からの信号を高電源電圧源による電圧レベルの信号にシフトアップし、高電圧側の回路に供給している(例えば、特許文献1参照。)。
図1は、特許文献1に記載のレベルシフタ回路の構成を示す回路図である。特許文献1に開示されているレベルシフタ回路は、低電圧側のデジタル信号を受ける能動素子を第1のMOSトランジスタ101、第2のMOSトランジスタ102で構成し、第1のMOSトランジスタ101、第2のMOSトランジスタ102の各ゲートに低電圧側のデジタル信号を互いに反転して入力し、第1のMOSトランジスタ101、第2のMOSトランジスタ102の各出力側と高電源電圧との間に反対導電形の第3のMOSトランジスタ103、第4のMOSトランジスタ104を介挿し、第3のMOSトランジスタ103、第4のMOSトランジスタ104の各ゲートにたすきがけして第2のMOSトランジスタ102、第1のMOSトランジスタ101の各出力側に接続し、第2のMOSトランジスタの出力側107から高電圧側のデジタル信号を取り出すようにしている。特許文献1のレベルシフタ回路により、低電源電圧動作回路からの出力信号を高電源電圧動作回路に入力することが可能となっていた。
しかしながら、上述の従来の構成では、たとえば、入力信号端子105への入力信号がHighレベルからLowレベルへと変化し、他の入力信号端子106への入力信号がHighレベルからLowレベルへと変化しときに、NchMOSトランジスタがオンすることでPchMOSトランジスタが導通し、所定のノード111がLowレベルからHighレベルに変化するというように、動作に2ステップ必要である。一方、入力信号端子105の入力信号がLowレベルからHighレベルへと変化し、他の入力信号端子106への入力信号がHighレベルからLowレベルへと変化する場合も同様にノード112がLowレベルからHighレベルへと変化するのに2ステップ必要であり、高速動作が難しかった。
レベルシフタ回路の動作を高速にするため技術が知られている(例えば、特許文献2、特許文献3参照。)。特許文献2に記載のレベルシフタ回路は、ドレインに高電源電圧源を接続し、ゲートを低電源電圧動作インバータの出力に接続し、ソースを二つのPchMOSトランジスタのうち第一のPchMOSトランジスタのドレインと第二のPchMOSトランジスタのゲートと第二のNchMOSトランジスタのドレインに接続したNchMOSトランジスタと、ソースを第一のPchMOSトランジスタのゲートと第二のPchMOSトランジスタのドレインと第一のNchMOSトランジスタのドレインに接続したNchMOSトランジスタを備えて構成されている。
また、特許文献3には、静止電源電流の低減化および動作時間の短縮化を、チップ化する場合の構成面積の増大を抑制しつつ実現することができる技術が記載されている。特許文献3に記載の技術は、電源電圧の異なる回路として低電源電圧動作回路と高電源電圧動作回路とを接続する場合に、それら電源電圧動作回路の相互間に、一方の電源電圧動作回路側からの信号のレベル変化に同期してオン・オフする第一のNチャネルMOSトランジスタを備えている。そして、前記一方の電源電圧動作回路側からの信号のレベル変化とは反転してオン・オフする第二のNチャネルMOSトランジスタと、前記第二のNチャネルMOSトランジスタに同期してオン・オフする第一のPチャネルMOSトランジスタと、前記第一のNチャネルMOSトランジスタに同期してオン・オフする第二のPチャネルMOSトランジスタとを、他方の電源電圧動作回路側の電源電圧から、前記第一のPチャネルMOSトランジスタ、前記第一のNチャネルMOSトランジスタを経て、接地電位まで直列接続される。
それとともに、前記他方の電源電圧動作回路側の電源電圧から、前記第二のPチャネルMOSトランジスタ、前記第二のNチャネルMOSトランジスタを経て、前記接地電位まで直列接続されるように設け、前記第一のPチャネルMOSトランジスタと前記第一のNチャネルMOSトランジスタとの第一の接続点、あるいは前記第二のPチャネルMOSトランジスタと前記第二のNチャネルMOSトランジスタとの第二の接続点からの信号を、前記他方の電源電圧動作回路側の電源電圧により動作するバッファを通じて、前記他方の電源電圧動作回路へ供給する。それにより、前記電源電圧動作回路の相互間で、前記一方の電源電圧動作回路側からの信号の電圧レベルをシフトし、前記他方の電源電圧動作回路側の信号の電圧レベルとのレベル整合をとるレベルシフタ回路であって、アノードが前記第一のNチャネルMOSトランジスタの基板端子に接続され、カソードが前記第二の接続点に接続された第一のダイオードと、アノードが前記第二のNチャネルMOSトランジスタの基板端子に接続され、カソードが前記第一の接続点に接続された第二のダイオードとを設けた構成である。
特開平3−98314号公報 特開平7−193488号公報 特開2003−143004号公報
特許文献1に記載の技術は、上述したように、LowレベルからHighレベルへと変化するのに複数のステップが必要であり、高速動作を行うことが困難な場合が存在した。また、近年の半導体技術の進歩に伴う半導体装置の微細化、低電力化に対応するため、低電圧側の電源電圧が低下してきている。従来低電圧側の回路で用いられていた電源電圧よりも、さらに低い電源電圧の入力信号が供給される場合、特許文献2、または、特許文献3に記載のレベルシフタ回路では、適切に回路を動作させることが困難な場合がある。
以下に、[発明を実施するための最良の形態]で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
上記課題を解決するために、Highレベルが第1電圧(V1)である論理信号に応答して活性化される第1トランジスタ(8)と、前記論理信号と逆の論理である逆論理信号に応答して活性化される第2トランジスタ(9)と、第1ノード(18)を介して前記第1トランジスタのドレインに接続される第3トランジスタ(6)と、第2ノード(19)を介して前記第2トランジスタのドレインに接続される第4トランジスタ(7)と、前記第1ノード(18)と前記第2ノード(19)とに接続される抵抗性素子(10)とを具備するレベルシフタ回路を構成する。
そのレベルシフタ回路において、前記第1トランジスタ(8)は、前記第1電圧と異なる第2電圧(V2)を供給する電源線と接地線との間に接続され、前記第2トランジスタ(9)は、前記電源線と前記接地線との間に接続され、前記第3トランジスタ(6)のゲートは、前記第2ノード(19)を介して前記第2トランジスタのドレインに接続され、前記第4トランジスタ(7)のゲートは、前記第1ノードを(18)介して前記第1トランジスタのドレインに接続されるレベルシフタ回路(1)を構成する。
このような構成のレベルシフタ回路(1)を構成した場合、抵抗性素子(10)は、MOSトランジスタや抵抗素子(受動素子)で構成され、その第1ノード(18)と第2ノード(19)の電位差に応答して電流経路を形成する。つまり、前記抵抗性素子を介して前記第1ノードと前記第2ノードとが電気的に接続する。それによって、入力信号(論理信号と逆論理信号)がレベルシフタ回路(1)に入力されると、第2電源線VDD2からその抵抗性素子を介して接地線VSSまでの電流経路が形成される。
本発明によると、従来のレベルシフタ回路よりも動作速度が速いレベルシフタ回路を構成することが可能になる。
さらに、本発明によると、高電圧側電源の電位(実施の形態における第2電源電圧V2)を一定とした場合、低電圧側電源が、従来のレベルシフタよりも低い電圧(実施の形態における第1電源電圧V1)であっても、適切に動作するレベルシフタ回路を提供することが可能となる。
[第1の実施形態]
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図2は、本実施の形態のレベルシフタ回路1の構成を例示する回路図である。本実施の形態においては、第1電源線VDD1から第1電源電圧V1が供給され、第2電源線VDD2から第2電源電圧V2が供給され、
第1電源電圧V1<第2電源電圧V2
であるものとする。
図2を参照すると、本実施の形態のレベルシフタ回路1は、レベルシフタ部2と、第1論理回路3と、第2論理回路4と、第1出力論理回路5とを含んで構成されている。第1論理回路3は、入力端子11から供給される基本入力信号に応答して第1入力信号を生成する論理回路である。第1論理回路3から出力される第1入力信号は、第1ノード13を介してレベルシフタ部2の第1NMOSトランジスタ8に供給される。また、第1入力信号は、その第1ノード13を介して第2論理回路4に入力される。第2論理回路4は、第1入力信号に応答して第2入力信号を生成する倫理回路である。第2論理回路4から出力される第2入力信号は、レベルシフタ部2の第2NMOSトランジスタ9に入力される。図2に示されているように、第1論理回路3と第2論理回路4とは、第1電源線VDD1に接続されている。第1論理回路3は、第1電源線VDD1から供給される第1電源電圧V1に基づいて、第1入力信号を生成している。同様に、第2論理回路4は、第1電源電圧V1に基づいてして第2入力信号を生成している。
図2に示されている第1出力論理回路5は、レベルシフタ部2から供給される出力信号に応答して動作する出力段回路である。図2に示されているように、第1出力論理回路5は第2電源線VDD2と出力端子12とに接続され、第2電源電圧V2に基づいて出力信号を生成して、出力端子12に供給している。
レベルシフタ部2は、第1PチャネルMOS(以下、PMOSと称する)トランジスタ6と、第2PMOSトランジスタ7と、第1NチャネルMOS(以下、NMOSと称する)トランジスタ8と、第2NMOSトランジスタ9と、抵抗性素子10とを含んで構成されている。図2に示されているように、第1PMOSトランジスタ6は、第2ノード14を介して第2電源線VDD2に接続され、第2PMOSトランジスタ7は、第3ノード15を介して第2電源線VDD2に接続されている。第1NMOSトランジスタ8は、第4ノード16を介して接地線VSSに接続され、第2NMOSトランジスタ9は、第5ノード17を介して接地線VSSに接続されている。
第1PMOSトランジスタ6と第1NMOSトランジスタ8とは第6ノード18を介して互いに接続され、第2PMOSトランジスタ7と第2NMOSトランジスタ9とは第7ノード19を介して互いに接続されている。また、第1PMOSトランジスタ6のゲートは第2PMOSトランジスタ7のドレインに接続され、第2PMOSトランジスタ7のゲートは第1PMOSトランジスタ6のドレインに接続されている。
図2を参照すると、第6ノード18と第7ノード19の間には抵抗性素子10が接続されている。以下、図2を用いる本実施の形態の説明において、抵抗性素子10がPMOSトランジスタである場合を例示して説明を行う。図2に示されているように、本実施の形態の抵抗性素子10のゲートは、接地線VSSに接続されている。レベルシフタ回路1の動作時において、抵抗性素子10のゲートには、接地線VSSから供給される接地電位が印加されている。したがって、抵抗性素子10は、レベルシフタ回路1が通常の動作をしているときに、定常的に活性化され、ON状態で動作している。
図3は、本実施の形態の抵抗性素子10の作用を示す図である。図3に示されているように、PMOSトランジスタ(または、NMOSトランジスタ)が活性化されているとき(ON状態のとき)に、PMOSトランジスタ(または、NMOSトランジスタ)のドレイン電極とソース電極との間には、オン抵抗と呼ばれる電気的抵抗が存在する。本実施の形態のレベルシフタ回路1に備えられたMOSトランジスタは、そのオン抵抗によって抵抗素子と同様に作用している。
以下に、本実施の形態のレベルシフタ回路1が備える入力端子11に、HighレベルまたはLowレベルの基本入力信号が供給される場合の動作を説明する。ここで、以下の動作の説明において、第1論理回路3、第2論理回路4および第1出力論理回路5がインバータである場合を例示して説明を行うものとする。図4は、上述したように、第1論理回路3、第2論理回路4および第1出力論理回路5をインバータで構成した場合のレベルシフタ回路1の構成を示す回路図である。また、図5は、入力端子11から供給される基本入力信号が反転した場合のレベルシフタ回路1の動作を例示する回路図である。
図4に示されているように、入力端子11を介して第1論理回路3にHighレベルの信号(入力電圧が第1電源電圧V1の信号)が供給されると、第1論理回路3からLowレベルの信号が出力される。そのLowレベルの信号は、第1NMOSトランジスタ8のゲートと第2論理回路4に供給される。第2論理回路4は、そのLowレベルの信号に応答してHighレベルの信号を生成し、第2NMOSトランジスタ9に供給する。したがって、第1NMOSトランジスタ8はオフ状態となり、第2NMOSトランジスタ9はオン状態になる。また、第1PMOSトランジスタ6はオン状態となり、第2PMOSトランジスタ7がオフ状態になる。このとき、本実施の形態のレベルシフタ回路1では、抵抗性素子10(オン状態のMOSトランジスタ)が配置されているため、第2電源線VDD2→第1PMOSトランジスタ6→第6ノード18→抵抗性素子10→第7ノード19→第2NMOSトランジスタ9→接地線VSS
という電流経路が形成される。この電流経路に定常電流が流れることにより、第1PMOSトランジスタ6と第2NMOSトランジスタ9に電流が流れる。第1PMOSトランジスタ6と第2NMOSトランジスタ9に電流が流れると、これらのトランジスタでは電圧降下が生じる。
ここで、第2NMOSトランジスタ9(または第1NMOSトランジスタ8)のソース-ドレイン電圧をNchドレイン-ソース電圧VNdsとし、第1PMOSトランジスタ6(または第2PMOSトランジスタ7)のソース-ドレイン電圧をPchドレイン-ソース電圧VPdsとすると、第6ノード18、第7ノード19の電位はそれぞれ
第6ノード18の電位=第2電源電圧V2−Pchドレイン-ソース電圧VPds
第7ノード19の電位=Nchドレイン-ソース電圧VNds
となる。
図4に示されるように、このときの第1PMOSトランジスタ6のゲート−ソース電圧をPchゲート−ソース電圧Vgsとすると、
Pchゲート−ソース電圧Vgs=第2電源電圧V2−Nchドレイン-ソース電圧VNds
となり、従来のレベルシフタを構成しているPMOSトランジスタ(例えば、図1の「103」)よりも、PMOSトランジスタの電流駆動能力が小さくなる。このとき、本実施の形態のレベルシフタ回路1を構成するNMOSトランジスタ(第1NMOSトランジスタ8または第2NMOSトランジスタ9)のゲート-ソース電圧Vgs(以下、Nchゲート−ソース電圧Vgsと呼ぶ。)は変わらないので、NMOSの電流駆動能力は変わらない。
ここで、入力端子11から供給される入力信号が、Lowレベルの信号(入力電圧が接地電位の信号)に変化する場合の動作を説明する。図5は、第1入力信号がHighレベルからLowレベルに変化した場合のレベルシフタ回路1の動作を示す図である。図5に示されているように、入力信号が変化すると、第1NMOSトランジスタ8がオン状態となり、第2NMOSトランジスタ9がオフ状態になる。このとき第1PMOSトランジスタ6と第1NMOSトランジスタ8とが同時にオン状態になっている状態が生じる。しかしながら、第1PMOSトランジスタ6の電流駆動能力が従来のレベルシフタよりも小さく、かつ第1NMOSトランジスタ8の電流駆動能力は従来と同じであるために第6ノード18の電位が下がり始める時間が従来のレベルシフタよりも速くなる。また第6ノード18電圧の変化範囲も従来のレベルシフタよりも小さいため、動作速度が従来のレベルシフタよりも速くなる。
最終的には、第2電源線VDD2→第2PMOSトランジスタ7→第7ノード19→抵抗性素子10→第6ノード18→第1NMOSトランジスタ8→接地線VSSという電流経路が形成される。この電流経路に定常電流(図4、図5の一点鎖線に示される電流)が流れ、第6ノード18と第7ノード19の電位はそれぞれ、
第6ノード18の電位=Nchドレイン-ソース電圧VNds
第7ノード19の電位=第2電源電圧V2−Pchドレイン-ソース電圧VPds
となる。
さらに、第1入力信号がLowレベルからHighレベルに変化した場合も同様の動作を行う。これによって、従来のレベルシフタ回路よりも動作速度の速い回路を構成することが可能になる。また、回路の微細化、低消費電力化に伴い、低電圧側電源の電位を下げることが求められてきている。低電圧側電源の電位を下げすぎるとレベルシフタの第1NMOSトランジスタ8と第2NMOSトランジスタ9に入力される入力電圧(ゲート-ソース電圧)Vgsが小さくなり、NMOSトランジスタの電流駆動能力も小さくなってしまう。そのため、NMOSトランジスタのドレインの電位を第1出力論理回路5の閾値電位まで下げることが出来なくなることがある。
本実施の形態のレベルシフタ回路1は、PMOSトランジスタの電流駆動能力が従来のレベルシフタよりも小さい。よってレベルシフタ回路1を構成するNMOSトランジスタの電流駆動能力が小さくても動作可能となる。したがって、第1NMOSトランジスタ8と第2NMOSトランジスタ9に入力される入力電圧(ゲート-ソース電圧)Vgsが小さくても動作可能とり、本実施の形態のレベルシフタ回路1により、高電圧側電源の電位(第2電源電圧V2)を一定とした場合、入力側の回路(低電圧源側電圧で動作する回路)をより低い動作電圧の回路で構成することが可能となる。
図6は、本実施の形態のレベルシフタ回路1における第6ノード18の電位の変化を示す波形図である。図6に示されている第1波形51は、本実施の形態の第6ノード18の電位の時間変化を示している。また、第2波形52は、図1のノード111の電位の時間変化を示している。図6を参照すると、第1波形51は、時刻t1において、電位が下がり始めている。また、その変化範囲は、
{第2電源電圧V2−Pchドレイン-ソース電圧VPds}〜{Nchドレイン-ソース電圧VNds}
の範囲である。
図6に示されているように、本実施の形態のレベルシフタ回路1は、出力ノードの電位が下がり始める時刻が従来のレベルシフタよりも速くなる。またそのときの電圧の変化範囲も従来のレベルシフタよりも小さいため、動作速度が従来のレベルシフタよりも高速で動作させることが可能になる。
図7は、本実施の形態のレベルシフタ回路1の動作時に生じる消費電流ピーク値を示す波形図である。図7の(a)は、本実施の形態のレベルシフタ回路1の動作時に生じる消費電流ピーク値を示している。図7の(b)は、従来のレベルシフタ回路の動作時に生じる消費電流ピーク値を示している。レベルシフタの動作で、最初の段階のドレイン同士が接続されているPMOSトランジスタとNMOSトランジスタの組、例えば第1PMOSトランジスタ6と第1NMOSトランジスタ8(または、第2PMOSトランジスタ7と第2NMOSトランジスタ9)が共にオン状態となる時間が存在している。この時間において、これらのトランジスタの組を介して第2電源線VDD2から接地線VSSに瞬間的に電流(ピーク電流)が流れる。
図7に示されているように、本実施の形態のレベルシフタ回路1は、PMOSトランジスタの電流駆動能力が従来よりも小さいため、流れるピーク電流も従来よりも小さくなり、電源、GNDラインの変動を小さく抑えることが可能になる。
以下に、図面を参照して本発明の他の実施の形態について説明を行う。なお、以下の実施の形態の説明において、前述した図面に使用した符号と同じ符号が付されているものは、その構成、動作が第1の実施の形態と同様であるものとする。したがって、以下の実施の形態の中で、その説明が重複する部分に関しては説明を省略する。
図8は、本発明の第1の実施形態のレベルシフタ回路1における、他の構成を例示する回路図である。図8を参照すると、他の構成のレベルシフタ回路1におけるレベルシフタ部2は、第6ノード18と第7ノード19との間に接続される抵抗用NMOSトランジスタ20を備えて構成されている。上述したように、本発明のレベルシフタ回路1は、第6ノード18と第7ノード19との電位差に応答して電流経路を生成する抵抗性素子を備えて構成されている。図8に示されているように、他の構成のレベルシフタ回路1は、抵抗性素子としての抵抗用NMOSトランジスタ20を備え、そのゲートに第2電源電圧V2を印加する。それにより、抵抗用NMOSトランジスタ20は、上述のレベルシフタ回路1の抵抗性素子10と同様の作用をする。
[第2の実施形態]
図9は、本発明の第2の実施形態のレベルシフタ回路1の構成を例示する回路図である。図9を参照すると、第2の実施の形態におけるレベルシフタ部2は、第6ノード18と第7ノード19との間に接続される受動素子抵抗21を備えて構成されている。前述した第1および第2の実施の形態におけるレベルシフタ回路1は、第6ノード18と第7ノード19と間に、抵抗性素子としてMOSトランジスタを備えて構成されている。図9に示されているように、第2の実施の形態のレベルシフタ回路1は、抵抗性素子としての受動素子抵抗21を備えている。この受動素子抵抗21を、抵抗性素子10のオン抵抗(または抵抗用NMOSトランジスタ20のオン抵抗)と同等の抵抗値を有する抵抗素子で構成し、第6ノード18と第7ノード19との間に接続する。これによって、受動素子抵抗21は、第1の実施の形態の抵抗性素子10(または、抵抗用NMOSトランジスタ20)と同様の作用をする。
[第3の実施形態]
図10は、本発明の第3の実施形態のレベルシフタ回路1の構成を例示する回路図である。図10を参照すると、第3の実施の形態におけるレベルシフタ部2は、第6ノード18と第7ノード19との間に接続される抵抗用PMOSトランジスタ22を備えて構成されている。図10に示されているように、抵抗用PMOSトランジスタ22のゲートはパワーダウン信号入力端子23に接続されている。第3の実施の形態におけるレベルシフタ部2は、パワーダウン信号入力端子23を介してパワーダウン信号PDを供給することで、抵抗用PMOSトランジスタ22をオフ状態(非活性化状態)にすることができる。図10に示されている抵抗用PMOSトランジスタ22はPMOSトランジスタである。したがって、パワーダウン信号として、例えば第2電源電圧V2を印加することで、抵抗用PMOSトランジスタ22をオフ状態にすることができる。抵抗用PMOSトランジスタ22をオン状態するための信号のほかに、パワーダウン信号を供給することができる構成にすることで、レベルシフタ回路1が動作を停止している場合において、第2電源線VDD2から接地線VSSへ電流が流れることを防止することが可能になる。
なお、第3の実施の形態において、抵抗用PMOSトランジスタ22がPMOSトランジスタである場合を例示して説明を行ったが、これは本実施の形態の抵抗用PMOSトランジスタ22の構成を限定するものではない。第3の実施の形態の抵抗用PMOSトランジスタ22をNMOSトランジスタで構成することも可能である。
[第4の実施形態]
図11は、本発明の第4の実施形態のレベルシフタ回路1の構成を例示する回路図である。図11を参照すると、第4の実施の形態のレベルシフタ回路1は、レベルシフタ部2と、第4論理回路24と、第5論理回路25と、第2出力論理回路26とを含んで構成されている。また、レベルシフタ部2は抵抗性素子10を備えて構成されている。図11を参照すると、第4の実施の形態におけるレベルシフタ回路1はパワーダウン信号入力端子27を備えて構成されている。パワーダウン信号入力端子27からは、第1入力信号とは別の制御信号PDが供給されている。
第4論理回路24と第5論理回路25は、その制御信号PDを入力することにより第1NMOSトランジスタ8と第2NMOSトランジスタ9をともにオフにすることが可能な低電圧動作論理回路である。また、第2出力論理回路26は、その制御信号により出力を固定することが可能な高電圧動作論理回路である。図11に示されているように、第4の実施の形態におけるレベルシフタ回路1は、第1NMOSトランジスタ8と第2NMOSトランジスタ9を共にオフすることにより、定常電流を停止させることが可能である。また、第2出力論理回路26は、制御信号PDによるパワーダウン機能を備え、第1NMOSトランジスタ8と第2NMOSトランジスタ9とがオフになったことにより、入力電位が中間電位となる場合に、動作を固定することが出来る。
図12は、本発明の第4の実施形態のレベルシフタ回路1の他の構成を例示する回路図である。他の構成のレベルシフタ回路1は、レベルシフタ部2を備えて構成され、そのレベルシフタ部2は、抵抗用NMOSトランジスタ20を含んで構成されている。第1の実施の形態と同様に、本発明のレベルシフタ回路1は、第6ノード18と第7ノード19との電位差に応答して電流経路を生成する抵抗性素子を備えて構成されている。図12に示されているように、第4の実施形態の他の構成のレベルシフタ回路1は、抵抗性素子としての抵抗用NMOSトランジスタ20を備え、そのゲートに第2電源電圧V2を印加する。それにより、他の構成のレベルシフタ回路1は、上述の抵抗性素子10を備えるレベルシフタ回路1と同様の動作をする。上述の第4論理回路24と第5論理回路25を、例えば、NOR回路で構成する場合、図13に示されるような回路構成になる。図13を参照すると、パワーダウン信号入力端子27を備えるレベルシフタ回路1は、入力端子11から供給される信号を受ける第1NOR回路28と、第1NOR回路28から出力される信号を受ける第2NOR回路29とで構成されている。第1NOR回路28は、入力端子11から供給される第1入力信号とパワーダウン信号入力端子27から供給される制御信号とに応答して第1NMOSトランジスタ8を非活性化させる。第2NOR回路29は、第1NOR回路28から出力される信号と、制御信号PDに応答して、第2NMOSトランジスタ9を非活性化させる。
また、上述の第4論理回路24と第5論理回路25を、例えば、AND回路で構成する場合、図14に示されるような回路構成になる。図14を参照すると、第1AND回路30は、入力端子11から供給される第1入力信号とパワーダウン信号入力端子27から供給される制御信号とに応答して第1NMOSトランジスタ8を非活性化させる。第2AND回路31は、第1AND回路30から出力される信号と、制御信号PDに応答して、第2NMOSトランジスタ9を非活性化させる。レベルシフタ回路1をこのような構成にすることで、第4の実施の形態におけるレベルシフタ回路1は、第1NMOSトランジスタ8と第2NMOSトランジスタ9を共にオフすることにより、定常電流を停止させることが可能となる。
[第5の実施形態]
図15は、本発明の第5の実施形態のレベルシフタ回路1の構成を例示する回路図である。図15を参照すると、第5の実施形態のレベルシフタ回路1は、レベルシフタ部2aと、第6論理回路32と、第7論理回路33と、第3出力論理回路34とを含んで構成されている。第6論理回路32は、入力端子11から供給される信号に応答して第1入力信号を生成する論理回路である。第6論理回路32から出力される第1入力信号は、第1ノード13を介してレベルシフタ部2aの第3PMOSトランジスタ37に供給される。また、第1入力信号は、その第1ノード13を介して第7論理回路33に入力される。第7論理回路33は、第1入力信号に応答して第2入力信号を生成する倫理回路である。第7論理回路33から出力される第2入力信号は、レベルシフタ部2aの第4PMOSトランジスタ38に入力される。図2に示されているように、第6論理回路32と第7論理回路33とは、第2電源線VDD2と第1電源線VDD1とに接続されている。第6論理回路32は、第1電源線VDD1から供給される第1電源電圧V1と第2電源線VDD2から供給される第2電源電圧V2との電位差に基づいて第1入力信号を生成している。同様に、第7論理回路33は第1電源電圧V1と第2電源電圧V2に基づいて、第2入力信号を生成している。
レベルシフタ部2aは、第3PMOSトランジスタ37と、第4PMOSトランジスタ38と、第3NMOSトランジスタ39と、第4NMOSトランジスタ40と、抵抗用PMOSトランジスタ41とを含んで構成されている。図15に示されているように、第3PMOSトランジスタ37と第4PMOSトランジスタ38のソースは第2電源線VDD2に接続されている。第3PMOSトランジスタ37のドレインと接地線VSSとの間には第3NMOSトランジスタ39が接続され、第4PMOSトランジスタ38とのドレインと接地線VSSとの間には第4NMOSトランジスタ40が接続されている。第4NMOSトランジスタ40のゲートは、第6ノード42を介して第3PMOSトランジスタ37のドレインに接続され、第3NMOSトランジスタ39のゲートは、第7ノード43を介して第4PMOSトランジスタ38のドレインに接続されている。
図15を参照すると、第6ノード42と第7ノード43の間には抵抗用PMOSトランジスタ41が接続されている。以下、図15を用いる第5の実施形態の説明において、抵抗用PMOSトランジスタ41がPMOSトランジスタである場合を例示して説明を行う。図15に示されているように、本実施の形態の抵抗用PMOSトランジスタ41のゲートは、接地線VSSに接続されている。レベルシフタ回路1の動作時において、抵抗用PMOSトランジスタ41のゲートには、接地線VSSから供給される接地電位が印加されている。したがって、抵抗用PMOSトランジスタ41は、レベルシフタ回路1が通常の動作をしているときに、定常的に活性化され、ON状態で動作している。
図15の入力端子35にHighレベルの基本入力信号が供給される場合、第1の実施形態と同様に、抵抗用PMOSトランジスタ41(オン状態のMOSトランジスタ)が配置されているため、第2電源線VDD2→第3PMOSトランジスタ37→第6ノード42→抵抗用PMOSトランジスタ41→第7ノード43→第4NMOSトランジスタ40→接地線VSS
という電流経路が形成される。その基本入力信号が、HighレベルからLowレベルへ変化する場合には、第2電源線VDD2→第4PMOSトランジスタ38→第7ノード43→抵抗用PMOSトランジスタ41→第6ノード42→第3NMOSトランジスタ39→接地線VSSという電流経路が形成される。したがって、第5の実施形態のレベルシフタ回路1は、第1の実施形態のレベルシフタ回路1と同様に、第6ノード42(または、第7ノード43)電位が下がり始める時刻が従来のレベルシフタよりも速くなるような回路を構成することが可能になる。
図16は、第5の実施形態のレベルシフタ回路1における、他の構成を例示する回路図である。図16を参照すると、他の構成のレベルシフタ回路1におけるレベルシフタ部2aは、第6ノード42と第7ノード43との間に接続される抵抗用NMOSトランジスタ44を備えて構成されている。第1の実施形態の他の構成と同様に、だい5の実施形態の他の構成のレベルシフタ回路1は、抵抗性素子としての抵抗用NMOSトランジスタ44を備え、そのゲートに第2電源電圧V2を印加する。それにより、他の構成のレベルシフタ回路1は、上述の抵抗用PMOSトランジスタ41を備えるレベルシフタ回路1と同様の動作をする。
[第6の実施形態]
図17は、本発明の第6の実施形態のレベルシフタ回路1の構成を例示する回路図である。図17を参照すると、第6の実施の形態のレベルシフタ回路1は、レベルシフタ部2aと、第1OR回路45と、第2OR回路46と、第4出力論理回路47とを含んで構成されている。また、レベルシフタ部2aは抵抗用PMOSトランジスタ41を備えて構成されている。図17を参照すると、第6の実施の形態におけるレベルシフタ回路1は、パワーダウン信号入力端子48を備えて構成されている。パワーダウン信号入力端子48からは、第1入力信号とは別の制御信号PDが供給されている。
第1OR回路45と第2OR回路46は、その制御信号PDを入力することにより第3PMOSトランジスタ37と第4PMOSトランジスタ38をともにオフにすることが可能な論理回路である。また、第4出力論理回路47は、その制御信号により出力を固定することが可能な高電圧動作論理回路である。
図17を参照すると、第1OR回路45と第2OR回路46とは同様の接続形態で構成されている。図17に示されているように、第6の実施の形態におけるレベルシフタ回路1は、第3PMOSトランジスタ37と第4PMOSトランジスタ38を共にオフすることにより、定常電流を停止させることが可能である。また、第4出力論理回路47は、制御信号PDによるパワーダウン機能を備え、第3PMOSトランジスタ37と第4PMOSトランジスタ38とがオフになったことにより、入力電位が中間電位となる場合に、動作を固定することが出来る。
図18は、第の6実施形態のレベルシフタ回路1の他の構成を例示する回路図である。図18を参照すると、第6の実施形態における他の構成のレベルシフタ回路1は、第1NAND回路49と第2NAND回路50とを含んで構成されている。第1NAND回路49は、入力端子35から供給される第1入力信号とパワーダウン信号入力端子48から供給される制御信号PDとに応答して第3PMOSトランジスタ37を非活性化させる。第2NAND回路50は、第1NAND回路49から出力される信号と、制御信号PDに応答して、第4PMOSトランジスタ38を非活性化させる。レベルシフタ回路1をこのような構成にすることで、第6の実施の形態におけるレベルシフタ回路1は、第3PMOSトランジスタ37と第4PMOSトランジスタ38を共にオフさせて、定常電流を停止させることが可能となる。
なお、上述してきた複数の実施の形態は、その構成、動作に矛盾が発生しない限り、組み合わせて実施することが可能である。
図1は、従来のレベルシフタ回路の構成を示す回路図である。 図2は、第1の実施の形態のレベルシフタ回路の構成を例示する回路図である。 図3は、MOSトランジスタの作用を概念的に示す図である。 図4は、第1の実施の形態のレベルシフタ回路の作用を示す図である。 図5は、第1の実施の形態のレベルシフタ回路の作用を示す図である。 図6は、抵抗性素子に接続されるノードの電位の変化を示す波形図である。 図7は、レベルシフタ回路のピーク電流の値を示す波形図である。 図8は、第1の実施の形態のレベルシフタ回路の他の構成を例示する回路図である。 図9は、第2の実施の形態のレベルシフタ回路の構成を例示する回路図である。 図10は、第3の実施の形態の構成を例示する回路図である。 図11は、第4の実施の形態の構成を例示する回路図である。 図12は、第4の実施の形態の他の構成を例示する回路図である。 図13は、第4の実施の形態の具体的な構成を例示する回路図である。 図14は、第4の実施の形態の具体的な構成を例示する回路図である。 図15は、第5の実施の形態の構成を例示する回路図である。 図16は、第5の実施の形態の他の構成を例示する回路図である。 図17は、第6の実施の形態の構成を例示する回路図である。 図18は、第6の実施の形態の他の構成を例示する回路図である。
符号の説明
1…レベルシフタ回路
2…レベルシフタ部
3…第1論理回路
4…第2論理回路
5…第1出力論理回路
6…第1PMOSトランジスタ
7…第2PMOSトランジスタ
8…第1NMOSトランジスタ
9…第2NMOSトランジスタ
10…抵抗性素子
11…入力端子
12…出力端子
13…第1ノード
14…第2ノード
15…第3ノード
16…第4ノード
17…第5ノード
18…第6ノード
19…第7ノード
DD1…第1電源線
DD2…第2電源線
SS…接地線
V1…第1電源電圧
V2…第2電源電圧
20…抵抗用NMOSトランジスタ
21…受動素子抵抗
22…抵抗用PMOSトランジスタ
23…パワーダウン信号入力端子
24…第4論理回路
25…第5論理回路
26…第2出力論理回路
27…パワーダウン信号入力端子
28…第1NOR回路
29…第2NOR回路
30…第1AND回路
31…第2AND回路
2a…レベルシフタ部
32…第6論理回路
33…第7論理回路
34…第3出力論理回路
35…入力端子
36…出力端子
37…第3PMOSトランジスタ
38…第4PMOSトランジスタ
39…第3NMOSトランジスタ
40…第4NMOSトランジスタ
41…抵抗用PMOSトランジスタ
42…第6ノード
43…第7ノード
44…抵抗用NMOSトランジスタ
45…第1OR回路
46…第2OR回路
47…第4出力論理回路
48…パワーダウン信号入力回路
49…第1NAND回路
50…第2NAND回路
51…第1波形
52…第2波形
101〜104…MOSトランジスタ
105、106…入力端子
107…出力端子
111、112…ノード

Claims (18)

  1. Highレベルが第1電圧である論理信号に応答して活性化される第1トランジスタと、
    前記論理信号と逆の論理である逆論理信号に応答して活性化される第2トランジスタと、
    第1ノードを介して前記第1トランジスタのドレインに接続される第3トランジスタと、
    第2ノードを介して前記第2トランジスタのドレインに接続される第4トランジスタと、
    前記第1ノードと前記第2ノードとに接続される抵抗性素子と
    を具備し、
    前記第1トランジスタは、前記第1電圧と異なる第2電圧を供給する電源線と接地線との間に接続され、
    前記第2トランジスタは、前記電源線と前記接地線との間に接続され、
    前記第3トランジスタのゲートは、前記第2ノードを介して前記第2トランジスタのドレインに接続され、
    前記第4トランジスタのゲートは、前記第1ノードを介して前記第1トランジスタのドレインに接続される
    レベルシフタ回路。
  2. 請求項1に記載のレベルシフタ回路において、
    前記抵抗性素子は、抵抗用MOSトランジスタで構成され、
    前記抵抗用MOSトランジスタは、ゲートに印加される信号電圧に応答して、前記第1ノードと前記第2ノードとを電気的に接続する
    レベルシフタ回路。
  3. 請求項2に記載のレベルシフタ回路において、さらに、
    パワーダウン信号を供給するパワーダウン端子を備え、
    前記抵抗用MOSトランジスタは、前記抵抗用MOSトランジスタのゲートに印加されるパワーダウン信号に応答して非活性化される
    レベルシフタ回路。
  4. 請求項2または3に記載のレベルシフタ回路において、
    前記抵抗用MOSトランジスタは、PチャネルMOSトランジスタで構成される
    レベルシフタ回路。
  5. 請求項4に記載のレベルシフタ回路において、
    前記第1トランジスタと前記第2トランジスタは、NチャネルMOSトランジスタで構成され、
    前記第3トランジスタと前記第4トランジスタは、PチャネルMOSトランジスタで構成され、
    前記第3トランジスタは、前記電源線と前記第1ノードとの間に接続され、
    前記第4トランジスタは、前記電源線と前記第2ノードとの間に接続される
    レベルシフタ回路。
  6. 請求項4記載のレベルシフタ回路において、
    前記第1トランジスタと前記第2トランジスタは、PチャネルMOSトランジスタで構成され、
    前記第3トランジスタと前記第4トランジスタは、NチャネルMOSトランジスタで構成され、
    前記第3トランジスタは、前記第1ノードと前記接地線との間に接続され、
    前記第4トランジスタは、前記第2ノードと前記接地線との間に接続される
    レベルシフタ回路。
  7. 請求項2または3に記載のレベルシフタ回路において、
    前記抵抗用MOSトランジスタは、NチャネルMOSトランジスタで構成される
    レベルシフタ回路。
  8. 請求項7に記載のレベルシフタ回路において、
    前記第1トランジスタと前記第2トランジスタは、NチャネルMOSトランジスタで構成され、
    前記第3トランジスタと前記第4トランジスタは、PチャネルMOSトランジスタで構成され、
    前記第3トランジスタは、前記電源線と前記第1ノードとの間に接続され、
    前記第4トランジスタは、前記電源線と前記第2ノードとの間に接続される
    レベルシフタ回路。
  9. 請求項7記載のレベルシフタ回路において、
    前記第1トランジスタと前記第2トランジスタは、PチャネルMOSトランジスタで構成され、
    前記第3トランジスタと前記第4トランジスタは、NチャネルMOSトランジスタで構成され、
    前記第3トランジスタは、前記第1ノードと前記接地線との間に接続され、
    前記第4トランジスタは、前記第2ノードと前記接地線との間に接続される
    レベルシフタ回路。
  10. 請求項1に記載のレベルシフタ回路において、
    前記抵抗性素子は、受動素子として作用する抵抗素子で構成される
    レベルシフタ回路。
  11. 請求項10に記載のレベルシフタ回路において、
    前記第1トランジスタと前記第2トランジスタは、NチャネルMOSトランジスタで構成され、
    前記第3トランジスタと前記第4トランジスタは、PチャネルMOSトランジスタで構成され、
    前記第3トランジスタは、前記電源線と前記第1ノードとの間に接続され、
    前記第4トランジスタは、前記電源線と前記第2ノードとの間に接続される
    レベルシフタ回路。
  12. 請求項10記載のレベルシフタ回路において、
    前記第1トランジスタと前記第2トランジスタは、PチャネルMOSトランジスタで構成され、
    前記第3トランジスタと前記第4トランジスタは、NチャネルMOSトランジスタで構成され、
    前記第3トランジスタは、前記第1ノードと前記接地線との間に接続され、
    前記第4トランジスタは、前記第2ノードと前記接地線との間に接続される
    レベルシフタ回路。
  13. 請求項1から12の何れか一項に記載のレベルシフタ回路において、さらに、
    前記論理信号を生成する第1論理回路と、
    前記第1論理回路に接続され、前記論理信号に応答して前記逆論理信号を生成する第2論理回路と、
    前記前記第1ノード、または、前記第2ノードから供給される信号に応答して前記第2電源電圧に基づいて出力信号を生成する第3論理回路とを備える
    レベルシフタ回路。
  14. 請求項13に記載のレベルシフタ回路において、
    前記第1論理回路と前記第2論理回路は、低電圧動作インバータで構成され、
    前記第3論理回路は、高電圧インバータで構成される
    レベルシフタ回路。
  15. 請求項13に記載のレベルシフタ回路において、
    前記第1論理回路と前記第2論理回路は、NOR回路で構成される
    レベルシフタ回路。
  16. 請求項13に記載のレベルシフタ回路において、
    前記第1論理回路と前記第2論理回路は、NAND回路で構成される。
    レベルシフタ回路。
  17. 請求項13に記載のレベルシフタ回路において、
    前記第1論理回路と前記第2論理回路は、OR回路で構成される
    レベルシフタ回路。
  18. 請求項13に記載のレベルシフタ回路において、
    前記第1論理回路と前記第2論理回路は、AND回路で構成される。
    レベルシフタ回路。
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