JP2006146045A

JP2006146045A - Display apparatus and manufacturing method of display apparatus

Info

Publication number: JP2006146045A
Application number: JP2004338893A
Authority: JP
Inventors: Nobuhiko Oda; 信彦小田; Tsutomu Yamada; 努山田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-11-24
Filing date: 2004-11-24
Publication date: 2006-06-08

Abstract

<P>PROBLEM TO BE SOLVED: To effectively perform connection of a COG terminal, in an active matrix type display apparatus having the COG terminal directly connecting a separate semiconductor integrated circuit at a peripheral part thereof, and provide its manufacturing method. <P>SOLUTION: An interlayer insulating film 12 on a connection wire 10 is removed to form a removed part 18 where the connection wire 10 is exposed. The connection wire 10 is constituted of a metal having a high melting point such as molybdenum by the same process of a gate line GL. The exposed connection wire 10 at the removed part 18 is connected to a horizontal driver IC via a vamp 24. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置およびその製造方法に関する。 The present invention relates to an active matrix display device having a COG terminal portion for directly connecting another semiconductor integrated circuit to a peripheral portion, and a manufacturing method thereof.

従来より、液晶パネルなどの表示パネルにおいて、各画素に表示制御用の薄膜トランジスタを配置したアクティブマトリクス型のものが広く普及している。 Conventionally, in a display panel such as a liquid crystal panel, an active matrix type in which a thin film transistor for display control is arranged in each pixel has been widely used.

このような表示パネルにおいては、外部からのデータ信号（映像信号）などをパネル内に受け入れ、これを各画素に供給する。このために、垂直方向のデータライン、水平方向の選択（ゲート）ラインを設け、データラインにデータ信号を供給しつつ対応するゲートラインによって該当する画素を選択して、各画素へのデータ信号の供給を制御する。従って、データラインへのデータ供給、ゲートラインの選択を制御しなけれならず、垂直ドライバおよび水平ドライバが必要となる。 In such a display panel, an external data signal (video signal) or the like is received in the panel and supplied to each pixel. For this purpose, a vertical data line and a horizontal selection (gate) line are provided, and a corresponding pixel is selected by a corresponding gate line while supplying a data signal to the data line. Control the supply. Accordingly, data supply to the data line and selection of the gate line must be controlled, and a vertical driver and a horizontal driver are required.

これら垂直、水平ドライバを表示パネルに内蔵する場合も多いが、水平ドライバは１水平期間内においてデータ信号を各列のデータラインに供給する動作を制御しなければならず、比較的高速の処理が要求される。そこで、水平ドライバを、別の半導体集積回路（水平ドライバＩＣ）内に設け、その水平ドライバＩＣから各データラインに直接データ信号を供給するという構成をとる場合も多い。この場合、パネルの周辺部まで、各データラインを伸ばしておき、ここに水平ドライバＩＣの端子をＡＣＦを介して接続する、ＣＯＧ（チップ・オン・グラス）構造をとることが好適と考えられる。 In many cases, these vertical and horizontal drivers are built in the display panel. However, the horizontal driver has to control the operation of supplying the data signal to the data line of each column within one horizontal period, so that relatively high-speed processing can be performed. Required. Therefore, it is often the case that a horizontal driver is provided in another semiconductor integrated circuit (horizontal driver IC) and a data signal is directly supplied from the horizontal driver IC to each data line. In this case, it is considered preferable to adopt a COG (chip-on-glass) structure in which each data line is extended to the peripheral portion of the panel, and the terminals of the horizontal driver IC are connected thereto via the ACF.

このＣＯＧ構造を採った場合の構成例を図１６に示す。データラインＤＬに接続された接続配線１０は、絶縁膜である層間絶縁膜１２で覆われている。そして、この層間絶縁膜１２の一部を除去し、コンタクトホールを形成し、このコンタクトホールを含めて透明導電膜１４を形成する。従って、この透明導電膜１４は、除去部において、接続配線１０と接続される。そして、接続配線１０の層間絶縁膜１２の上に位置する部分がＣＯＧ構造の端子部として利用される。なお、このＣＯＧ構造の端子部は、上述した各画素の薄膜トランジスタ（ＴＦＴ）が形成されるＴＦＴ基板１６上に形成されている。 A configuration example in the case of adopting this COG structure is shown in FIG. The connection wiring 10 connected to the data line DL is covered with an interlayer insulating film 12 that is an insulating film. Then, a part of the interlayer insulating film 12 is removed, a contact hole is formed, and the transparent conductive film 14 is formed including the contact hole. Therefore, the transparent conductive film 14 is connected to the connection wiring 10 in the removal portion. A portion of the connection wiring 10 located on the interlayer insulating film 12 is used as a terminal portion of the COG structure. Note that the terminal portion of this COG structure is formed on the TFT substrate 16 on which the above-described thin film transistor (TFT) of each pixel is formed.

ここで、層間絶縁膜１２は、各画素に設けられた薄膜トランジスタを覆う平坦化膜である。また、各画素ではこの平坦化膜の上に透明導電体、例えばＩＺＯからなる画素電極が形成される。そこで、透明導電膜１４はこの画素電極と同一の膜である。 Here, the interlayer insulating film 12 is a planarizing film that covers the thin film transistor provided in each pixel. In each pixel, a pixel electrode made of a transparent conductor such as IZO is formed on the planarizing film. Therefore, the transparent conductive film 14 is the same film as this pixel electrode.

このように、画素エリアにおいて形成される平坦化膜および透明導電膜１４を利用することで、余分なプロセスを追加することなく、ＣＯＧ構造の端子部を形成することができる。また、端子部に透明導電膜を利用することは、特許文献１等に示されている。 As described above, by using the planarizing film and the transparent conductive film 14 formed in the pixel area, the terminal portion of the COG structure can be formed without adding an extra process. Moreover, using a transparent conductive film for a terminal part is shown by patent document 1 grade | etc.,.

特開平０６−１８０４６０号公報Japanese Patent Laid-Open No. 06-180460

ここで、上述のように、透明導電膜、特にＩＺＯをＣＯＧ構造の端子部に利用した場合、ＡＣＦとのコンタクト抵抗がかなり大きくなってしまうという問題がある。 Here, as described above, when a transparent conductive film, particularly IZO, is used for the terminal portion of the COG structure, there is a problem that the contact resistance with the ACF is considerably increased.

また、平坦化膜が比較的柔らかいために、ＡＣＦに圧力を掛けての接続が十分に行えないという問題もあった。 In addition, since the planarizing film is relatively soft, there is a problem in that the connection by applying pressure to the ACF cannot be sufficiently performed.

本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置であって、表示パネル内部の各画素に接続される内部配線にコンタクトを介し接続され、前記内部配線とは別の高融点金属材料で形成され、パネル周辺部に配置された接続配線と、この接続配線を覆う配線絶縁膜と、この絶縁膜の端子部に該当する箇所に形成された開口部と、この開口部において露出された接続配線を前記半導体集積回路を直接接続する端子部として利用することを特徴とする。
また、前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、各画素は、一端が前記データラインに接続され、ゲート電極と、このゲート電極を覆い、前記データラインとを絶縁する層間絶縁膜を有する薄膜トランジスタを含み、前記接続配線と、前記ゲート電極は同一のプロセスで形成されたものであり、前記配線絶縁膜と、前記層間絶縁膜は同一のプロセスで形成されたものであることが好適である。
また、本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置の製造方法であって、表示パネル内部の各画素に接続される内部配線にコンタクトを介し接続され、パネル周辺部に配置された接続配線を、前記内部配線とは別の高融点金属材料で形成するステップと、この接続配線を覆う配線絶縁膜を形成するステップと、この絶縁膜の端子部に該当する箇所に開口部を形成するステップと、この開口部において露出された接続配線を前記半導体集積回路を直接接続するステップと、を有することを特徴とする。
また、前記内部配線は、表示パネル内部の各画素へデータ信号を供給するデータラインであり、各画素は、一端が前記データラインに接続され、ゲート電極と、このゲート電極を覆い、前記データラインとを絶縁する層間絶縁膜を有する薄膜トランジスタを含み、
前記接続配線と、前記ゲート電極とを、同一のプロセスで形成するとともに、前記配線絶縁膜と、前記層間絶縁膜とを、同一のプロセスで形成することが好適である。 The present invention is an active matrix type display device having a COG terminal part for directly connecting another semiconductor integrated circuit to the peripheral part, and is connected via a contact to an internal wiring connected to each pixel inside the display panel, It is formed of a refractory metal material different from the internal wiring, and is formed at a location corresponding to a terminal portion of the insulating film, a connecting wiring arranged around the panel, a wiring insulating film covering the connecting wiring The opening and the connection wiring exposed in the opening are used as a terminal portion for directly connecting the semiconductor integrated circuit.
The internal wiring is a data line for supplying a data signal to each pixel inside the display panel, and each pixel has one end connected to the data line, covers the gate electrode, and covers the gate electrode. The connection wiring and the gate electrode are formed by the same process, and the wiring insulating film and the interlayer insulating film are formed by the same process. It is preferable that
The present invention also relates to a method for manufacturing an active matrix display device having a COG terminal portion for directly connecting another semiconductor integrated circuit to the peripheral portion, and contacts an internal wiring connected to each pixel inside the display panel. A connection wiring disposed through the panel and formed in a peripheral portion of the panel using a refractory metal material different from the internal wiring, a step of forming a wiring insulating film covering the connection wiring, and the insulating film And a step of directly connecting the semiconductor integrated circuit with a connection wiring exposed in the opening.
The internal wiring is a data line for supplying a data signal to each pixel inside the display panel, and each pixel has one end connected to the data line, covers the gate electrode, and covers the gate electrode. Including a thin film transistor having an interlayer insulating film that insulates
It is preferable that the connection wiring and the gate electrode are formed by the same process, and the wiring insulating film and the interlayer insulating film are formed by the same process.

以上説明したように、本発明によれば、端子部において、高融点金属材料で形成された接続配線が用いられる。従って、ＣＯＧ構造を利用した接続において、コンタクト抵抗を小さくすることができる。また、絶縁膜を除去して端子部を形成するため、端子部が十分な剛性を持つことが可能になる。 As described above, according to the present invention, the connection wiring formed of the refractory metal material is used in the terminal portion. Therefore, the contact resistance can be reduced in the connection using the COG structure. Further, since the terminal portion is formed by removing the insulating film, the terminal portion can have sufficient rigidity.

以下、本発明の実施形態について、図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本実施形態のＣＯＧ端子部の断面構造を示す図である。ガラス基板５０上には、バッファ層５２およびゲート酸化膜５４が基板全面に形成されている。このゲート酸化膜５４の上のＣＯＧ端子部分に接続配線１０が形成されている。この接続配線１０は、絶縁膜である層間絶縁膜１２によって覆われている。ここで、この接続配線１０は、後述する薄膜トランジスタのゲートラインＧＬ（ゲート電極）と同一プロセスで形成され、高融点金属で構成される。この例では、接続配線１０はモリブデン（Ｍｏ）で形成されている。また、層間絶縁膜１２は、ＳｉＯ₂／ＳｉＮの積層膜などで形成されている。 FIG. 1 is a diagram showing a cross-sectional structure of the COG terminal portion of the present embodiment. A buffer layer 52 and a gate oxide film 54 are formed on the entire surface of the glass substrate 50. A connection wiring 10 is formed on the COG terminal portion on the gate oxide film 54. The connection wiring 10 is covered with an interlayer insulating film 12 that is an insulating film. Here, the connection wiring 10 is formed by the same process as a gate line GL (gate electrode) of a thin film transistor described later, and is made of a refractory metal. In this example, the connection wiring 10 is made of molybdenum (Mo). The interlayer insulating film 12 is formed of a laminated film of SiO ₂ / SiN.

そして、この層間絶縁膜１２の一部を除去して接続配線１０が露出する除去部１８が形成されている。 A removal portion 18 is formed by removing a part of the interlayer insulating film 12 and exposing the connection wiring 10.

ここで、除去部１８は比較的大きくしてある。すなわち、この除去部１８内で露出された接続配線１０は、ある程度の面積を有している。そこで、この除去部１８の底部に位置する接続配線１０上にＡＣＦ（異方性導電フィルム）２４をおき、これを水平ドライバＩＣ２６の下面に設けたバンプ２６ａで押圧する。ＡＣＦ２４は、例えば、導電粒子（金属コートしたプラスチックボール等）２４ａを熱硬化樹脂中に混合したものであり、押圧された部分において導電粒子２４ａがバンプ２６ａおよび接続配線１０に直接接触したり、導電性粒子２４ａ同士が接触することで、バンプ２６ａと接続配線１０を接続する。ＡＣＦ２４は、押圧されない部分は導電性がないため、接続を行う部分（水平ドライバＩＣの複数の端子（バンプ）と対応する除去部１８）全体を覆って配置すればよく、バンプ２６ａによって押圧される部分のみが導通される。なお、バンプ２６ａにも金などが利用される。また、図においては、ＡＣＦ２４を厚み方向１段だけ利用したが、これを２段以上積み重ねてもよい。この場合には、導電粒子２４ａ同士が接触して、バンプ２４ａと、接続配線１０の電気的接続を達成する。
この例では、接続配線１０をデータラインＤＬと接続したが、画素部から伸び、別の半導体集積回路にＣＯＧ接続する配線であれば、電源ラインなど他の配線と接続することもできる。また、データラインＤＬについては、途中にデータ信号をオンオフするスイッチが設置されてもよい。 Here, the removal unit 18 is relatively large. That is, the connection wiring 10 exposed in the removal portion 18 has a certain area. Therefore, an ACF (anisotropic conductive film) 24 is placed on the connection wiring 10 located at the bottom of the removal portion 18 and pressed by a bump 26 a provided on the lower surface of the horizontal driver IC 26. The ACF 24 is, for example, a mixture of conductive particles (metal-coated plastic balls or the like) 24a in a thermosetting resin, and the conductive particles 24a directly contact the bumps 26a and the connection wiring 10 in the pressed portion, or conductive When the conductive particles 24a come into contact with each other, the bump 26a and the connection wiring 10 are connected. Since the non-pressed portion of the ACF 24 is not conductive, the ACF 24 may be disposed so as to cover the entire portion to be connected (the removal portion 18 corresponding to the plurality of terminals (bumps) of the horizontal driver IC) and is pressed by the bump 26a. Only the part is conducted. Gold or the like is also used for the bump 26a. In the figure, the ACF 24 is used in only one stage in the thickness direction, but two or more stages may be stacked. In this case, the conductive particles 24a come into contact with each other to achieve electrical connection between the bumps 24a and the connection wiring 10.
In this example, the connection wiring 10 is connected to the data line DL. However, as long as the wiring extends from the pixel portion and is COG-connected to another semiconductor integrated circuit, it can be connected to another wiring such as a power supply line. For the data line DL, a switch for turning on / off the data signal may be provided in the middle.

また、接続配線１０は、ＣＯＧ端子部から基板の内側（表示領域側）方向に延び、終端している。この終端部のＣＯＧ端子部側の層間絶縁膜１２には、コンタクトホール２８が形成されている。そして、このコンタクトホール２８には、表示領域側から伸びてくるデータラインＤＬの端部が位置している。従って、データラインＤＬと、接続配線１０がコンタクトを介して接続される。さらに、データラインＤＬは、平坦化膜６２によって、覆われている。 Further, the connection wiring 10 extends from the COG terminal portion toward the inner side (display area side) of the substrate and terminates. A contact hole 28 is formed in the interlayer insulating film 12 on the COG terminal portion side of the terminal portion. In the contact hole 28, the end of the data line DL extending from the display region side is located. Therefore, the data line DL and the connection wiring 10 are connected via the contact. Further, the data line DL is covered with a planarizing film 62.

図２は、画素回路の構成を示す図である。データラインＤＬは、液晶パネルのカラム（列：垂直）方向に伸び、１列に１本設けられている。ゲートラインＧＬは、液晶パネルのロー（行：水平）方向に伸び、１行に１本設けられている。さらに、ロー方向には、ＳＣラインが１行に１本設けられている。 FIG. 2 is a diagram illustrating a configuration of the pixel circuit. The data lines DL extend in the column (column: vertical) direction of the liquid crystal panel, and one data line DL is provided for each column. The gate line GL extends in the row (row: horizontal) direction of the liquid crystal panel, and one gate line GL is provided in one row. Furthermore, one SC line is provided in one row in the row direction.

データラインＤＬには、ｎチャネルＴＦＴである選択トランジスタＱ１のドレインが接続されている。選択トランジスタＱ１のソースは、画素電極３０および保持容量Ｃの一方の電極に接続されている。また、保持容量Ｃの他方の電極はＳＣラインＳＣに接続されている。そして、画素電極３０に対向して、全画素にまたがる共通電極３２が設けれられ、画素電極３０と共通電極３２の間に液晶ＬＣが配置される。 The data line DL is connected to the drain of a selection transistor Q1, which is an n-channel TFT. The source of the selection transistor Q1 is connected to the pixel electrode 30 and one electrode of the storage capacitor C. The other electrode of the storage capacitor C is connected to the SC line SC. A common electrode 32 is provided across the entire pixel so as to face the pixel electrode 30, and the liquid crystal LC is disposed between the pixel electrode 30 and the common electrode 32.

複数のゲートラインＧＬは、１水平期間ずつ順次選択され、Ｈレベルに設定される。このため、そのゲートラインＧＬにゲートが接続されている該当行の選択トランジスタＱ１がオンする。一方、データラインＤＬには、選択トランジスタＱ１がオンしている行の画素についてのデータ電圧が供給される。従って、選択された行の各画素の保持容量Ｃには、その画素のデータ電圧がそれぞれ充電される。これによって、保持容量Ｃに充電されたデータ電圧がその画素の液晶ＬＣに印加され、表示が行われる。ゲートラインＧＬは、順次選択を変更していくが、１つの画素については次のフレームにおいて、データ書き込みが行われるまで、書き込まれたデータ電圧による表示が継続される。 The plurality of gate lines GL are sequentially selected by one horizontal period and set to the H level. For this reason, the select transistor Q1 in the corresponding row whose gate is connected to the gate line GL is turned on. On the other hand, the data voltage is supplied to the data line DL for the pixels in the row in which the selection transistor Q1 is turned on. Accordingly, the storage capacitor C of each pixel in the selected row is charged with the data voltage of that pixel. As a result, the data voltage charged in the storage capacitor C is applied to the liquid crystal LC of the pixel, and display is performed. The selection of the gate lines GL is sequentially changed, but display of one pixel is continued with the written data voltage until data writing is performed in the next frame.

図３、図４には、画素部分の断面および平面構成を示す。ガラス基板５０上には、ＳｉＯ₂／ＳｉＮの２層積層膜からなるバッファ層５２が配置され、その上の所定箇所には半導体層７２が形成されている。この例では、半導体層７２はポリシリコンで形成されている。半導体層７２およびバッファ層５２の上には、ＳｉＮ／ＳｉＯ₂の２層積層膜からなるゲート絶縁膜５４が形成される。また、このゲート絶縁膜５４上であって、半導体層７２の中央部分の上方にはゲート電極５６が形成されている。この例は、選択トランジスタＱ１としてシングルゲートタイプのＴＦＴを採用しており、ゲート電極５６が１つ形成されているが、ダブルゲートタイプとして、ゲート電極５６を２つ形成することも好適である。なお、この例において、ゲート電極５６は、ゲートラインＧＬの所定部分を水平方向に突出形成したものである。半導体層７２のゲート電極５６の下方部分は、チャネル領域７２ｃ、その両側がドレイン領域７２ｄ、ソース領域７２ｓになっており、これによって選択トランジスタＱ１が形成される。 3 and 4 show a cross section and a planar configuration of the pixel portion. On the glass substrate 50, a buffer layer 52 made of a two-layer laminated film of SiO ₂ / SiN is disposed, and a semiconductor layer 72 is formed at a predetermined position thereon. In this example, the semiconductor layer 72 is made of polysilicon. On the semiconductor layer 72 and the buffer layer 52, a gate insulating film 54 made of a two-layered film of SiN / SiO ₂ is formed. A gate electrode 56 is formed on the gate insulating film 54 and above the central portion of the semiconductor layer 72. In this example, a single gate type TFT is adopted as the selection transistor Q1, and one gate electrode 56 is formed. However, it is also preferable to form two gate electrodes 56 as a double gate type. In this example, the gate electrode 56 is formed by protruding a predetermined portion of the gate line GL in the horizontal direction. A lower part of the gate electrode 56 of the semiconductor layer 72 is a channel region 72c, and both sides thereof are a drain region 72d and a source region 72s, and thereby a selection transistor Q1 is formed.

ゲート電極５６およびゲート絶縁膜５４上にはＳｉＯ₂／ＳｉＮの積層膜からなる層間絶縁膜６０が形成されている。この層間絶縁膜６０上であってドレイン領域（またはソース領域）７２ｄの上方に該当する位置には、ドレイン電極（またはソース電極）７４が形成されている。このドレイン電極７４は、層間絶縁膜６０、ゲート絶縁膜５４を貫通するコンタクトによりドレイン領域７２ｄに直接接続されている。また、ソース領域７２ｓは、コンタクトを介しデータラインＤＬに接続されており、このデータラインＤＬがソース電極として機能している。 On the gate electrode 56 and the gate insulating film 54, an interlayer insulating film 60 made of a laminated film of SiO ₂ / SiN is formed. A drain electrode (or source electrode) 74 is formed at a position on the interlayer insulating film 60 and above the drain region (or source region) 72d. The drain electrode 74 is directly connected to the drain region 72 d by a contact penetrating the interlayer insulating film 60 and the gate insulating film 54. The source region 72s is connected to the data line DL through a contact, and this data line DL functions as a source electrode.

また、半導体層７２は、ドレイン領域７２からそのまま水平方向に延長されており、この延長部分には、ＳＣラインＳＣがゲート絶縁膜５４を介して対向配置されている。従って、半導体層７２の延長部分と、ＳＣラインＳＣと、それらに挟まれたゲート絶縁膜５４によって、保持容量Ｃが形成される。 The semiconductor layer 72 extends from the drain region 72 in the horizontal direction as it is, and the SC line SC is disposed opposite to the extended portion via the gate insulating film 54. Therefore, the storage capacitor C is formed by the extended portion of the semiconductor layer 72, the SC line SC, and the gate insulating film 54 sandwiched between them.

ドレイン電極７４、層間絶縁膜６０およびデータラインＤＬを覆ってアクリル樹脂などの平坦化膜６２が形成されている。そして、この平坦化膜６２内にコンタクトホールが形成され、ここにクロム（Ｃｒ）などの高融点金属からなるコンタクトパッド６６が設けられている。 A planarizing film 62 such as an acrylic resin is formed to cover the drain electrode 74, the interlayer insulating film 60, and the data line DL. A contact hole is formed in the planarizing film 62, and a contact pad 66 made of a refractory metal such as chromium (Cr) is provided therein.

そして、このコンタクトパッド６６および平坦化膜６２の上に、ＩＴＯやＩＺＯなどからなる画素電極６４が形成される。なお、この例は半透過型のパネルであり、平坦化膜６２上であって画素電極６４の下側に反射膜６８が設けられている。この反射膜６８が設けられているスペースは、画素の約３分の１程度である。なお、反射型のパネルの場合、反射膜６８は、画素電極６４の下の全面に設けられる。
また、平坦化膜６２の反射膜６８が設けられる部分については、凹凸が形成され、反射膜６８によって反射される光の広角化が図られている。 Then, a pixel electrode 64 made of ITO, IZO or the like is formed on the contact pad 66 and the planarizing film 62. This example is a transflective panel, and a reflective film 68 is provided on the planarizing film 62 and below the pixel electrode 64. The space where the reflective film 68 is provided is about one third of the pixel. In the case of a reflective panel, the reflective film 68 is provided on the entire surface under the pixel electrode 64.
In addition, unevenness is formed on the portion of the planarizing film 62 where the reflective film 68 is provided, so that the angle of light reflected by the reflective film 68 is widened.

これがＴＦＴ基板１００の構成であり、このＴＦＴ基板１００に液晶ＬＣを挟んで対向して、対向基板２００が配置されている。 This is the configuration of the TFT substrate 100, and the counter substrate 200 is disposed facing the TFT substrate 100 with the liquid crystal LC interposed therebetween.

この対向基板２００は、ガラス基板９０を有し、このガラス基板９０上（内側）に、画素の境部分にブラックマトリクスＢＭを有するカラーフィルタ９２とが配置されている。このカラーフィルタ９２は、通常ＲＧＢの３種類で、画素によっていずれかの色のものが採用される。 The counter substrate 200 includes a glass substrate 90, and a color filter 92 having a black matrix BM at the pixel boundary is disposed on (inside) the glass substrate 90. The color filter 92 is usually of three types of RGB, and one of any color is adopted depending on the pixel.

そして、カラーフィルタ９２上（内側）には、対向電極９４が全画素共通に形成されている。この対向電極９４は、画素電極６４と同様にＩＺＯやＩＴＯで構成される。さらに、反射膜６８に対向する部分は、光路長を合わせるために、液晶ＬＣの厚さが半分になるように、厚み調整層９８が、カラーフィルタ９２と、対向電極９４との間に設けられている。厚み調整層９８は、ＶＡ（垂直配向）タイプの液晶の場合、配向制御用突起として使用できるが、この配向制御のために、各画素における対向電極９４上の所定位置に、配向制御用突起を別途形成してもよい。 On the color filter 92 (inside), the counter electrode 94 is formed in common for all pixels. The counter electrode 94 is made of IZO or ITO like the pixel electrode 64. Furthermore, a thickness adjusting layer 98 is provided between the color filter 92 and the counter electrode 94 so that the thickness of the liquid crystal LC is halved at the portion facing the reflective film 68 so that the optical path length is adjusted. ing. In the case of a VA (vertical alignment) type liquid crystal, the thickness adjusting layer 98 can be used as an alignment control protrusion. For this alignment control, an alignment control protrusion is provided at a predetermined position on the counter electrode 94 in each pixel. It may be formed separately.

なお、ガラス基板５０、９０の外側には、偏光板、位相差板が設けられ、画素電極６４および対向電極９４と液晶ＬＣの間には、配向膜が設けられている。 A polarizing plate and a retardation plate are provided outside the glass substrates 50 and 90, and an alignment film is provided between the pixel electrode 64 and the counter electrode 94 and the liquid crystal LC.

このような構成においては、半導体層７２を含むＴＦＴ（選択トランジスタＱ１）がオンすると、データラインＤＬからのデータ電圧が画素電極６４に印加される。従って、この電圧が画素電極６４と、対向電極９４間の空間に存在する液晶ＬＣ印加され、データ電圧に応じた表示が行われる。
なお、図４に示すように、選択トランジスタＱ１、保持容量Ｃの上方を覆って反射膜６８が形成され、この部分が反射型のＬＣＤとして機能する。従って、画素領域全体を液晶表示部として利用することができる。 In such a configuration, when the TFT (selection transistor Q1) including the semiconductor layer 72 is turned on, the data voltage from the data line DL is applied to the pixel electrode 64. Therefore, this voltage is applied to the liquid crystal LC existing in the space between the pixel electrode 64 and the counter electrode 94, and display according to the data voltage is performed.
As shown in FIG. 4, a reflective film 68 is formed covering the selection transistor Q1 and the storage capacitor C, and this portion functions as a reflective LCD. Therefore, the entire pixel region can be used as a liquid crystal display unit.

次に、製造工程について、図５〜図１５に基づいて説明する。まず、ＴＦＴ形成工程が実施される。
このＴＦＴ形成工程では、ガラス基板上５０上にバッファ層５２が基板全面に形成され（Ｓ１１）、その上にアモルファスシリコン（ａ−Ｓｉ）膜が成膜される（Ｓ１２）。ここで、バッファ層５２は、ＳｉＯ₂／ＳｉＮの積層膜で、厚みは１００〜２００ｎｍ、ａ−Ｓｉ膜は、厚み３０〜５０ｎｍ程度とする。また、これら膜は、プラズマＣＶＤで形成される。これによって、ガラス基板５０上には、ａ−Ｓｉ／ＳｉＯ₂／ＳｉＮ／ｇｌａｓｓ（ガラス基板）という膜が積層される。
次に、レーザを照射（レーザアニール）して、アモルファスシリコン膜について低温での結晶化が行われる（Ｓ１３）。これによって、アモルファスシリコンが結晶化してポリシリコン層が形成される。次に、得られたポリシリコン層がパターニングされて、所要部分にポリシリコンのアイランド（半導体層７２）が形成される（Ｓ１４）。その後、フォトリソグラフィーによりレジストパターンを形成して、ｎチャネルＴＦＴのソース・ドレイン領域などに不純物（例えばリン）がドープされる（Ｓ１５）。
次に、この半導体層７２を含め基板全面にＳｉＮｘ／ＳｉＯ₂の積層膜からなるゲート絶縁膜５４が形成される（Ｓ１６）。
これによって、画素部においては図７（Ａ）に示すように、ＴＦＴや容量を形成する領域などに形成されたポリシリコンからなる半導体７２を覆ってゲート絶縁膜５４が形成される。一方、ＣＯＧ端子部では、図７（Ｂ）に示すように、バッファ層５２上にゲート絶縁膜５４が形成される。
次に、図８（Ａ）に示すようにゲート絶縁膜５４上の、半導体層７２のチャネル領域７２ｃの上方に当たる位置にゲート電極５６がスパッタリングにより形成される（Ｓ１７）。ここで、ゲート電極５６は、上述のようにモリブデンＭｏであり、２００〜３００ｎｍの厚みで成膜される。また、このゲート電極５６は、ゲートラインＧＬの一部として形成される。また、ＳＣラインＳＣもゲートラインＧＬと同一プロセスで形成され、保持容量Ｃは、保持容量用に形成された半導体層７２がゲート絶縁膜５４を介し、ＳＣラインＳＬと対向配置されることで形成される。さらに、画素部においてゲート電極５６が形成される際に、ＣＯＧ端子部においては、図８（Ｂ）に示すように、接続配線１０が同一プロセスで形成される。 Next, a manufacturing process is demonstrated based on FIGS. First, a TFT formation process is performed.
In this TFT forming step, a buffer layer 52 is formed on the entire surface of the glass substrate 50 (S11), and an amorphous silicon (a-Si) film is formed thereon (S12). Here, the buffer layer 52 is a laminated film of SiO ₂ / SiN and has a thickness of 100 to 200 nm, and the a-Si film has a thickness of about 30 to 50 nm. These films are formed by plasma CVD. Thus, a film called a-Si / SiO ₂ / SiN / glass (glass substrate) is laminated on the glass substrate 50.
Next, laser irradiation (laser annealing) is performed, and the amorphous silicon film is crystallized at a low temperature (S13). As a result, amorphous silicon is crystallized to form a polysilicon layer. Next, the obtained polysilicon layer is patterned to form a polysilicon island (semiconductor layer 72) in a required portion (S14). Thereafter, a resist pattern is formed by photolithography, and an impurity (for example, phosphorus) is doped into the source / drain region of the n-channel TFT (S15).
Next, a gate insulating film 54 made of a laminated film of SiNx / SiO ₂ is formed on the entire surface of the substrate including the semiconductor layer 72 (S16).
As a result, in the pixel portion, as shown in FIG. 7A, a gate insulating film 54 is formed to cover the semiconductor 72 made of polysilicon formed in a region for forming a TFT or a capacitor. On the other hand, in the COG terminal portion, a gate insulating film 54 is formed on the buffer layer 52 as shown in FIG.
Next, as shown in FIG. 8A, the gate electrode 56 is formed by sputtering on the gate insulating film 54 at a position above the channel region 72c of the semiconductor layer 72 (S17). Here, the gate electrode 56 is molybdenum Mo as described above, and is formed with a thickness of 200 to 300 nm. The gate electrode 56 is formed as a part of the gate line GL. The SC line SC is also formed by the same process as the gate line GL, and the storage capacitor C is formed by disposing the semiconductor layer 72 formed for the storage capacitor opposite to the SC line SL through the gate insulating film 54. Is done. Further, when the gate electrode 56 is formed in the pixel portion, as shown in FIG. 8B, the connection wiring 10 is formed in the same process in the COG terminal portion.

ゲートラインＧＬ等の形成の後、周辺回路におけるｐチャネルＴＦＴのソース・ドレイン領域に不純物（例えば、ボロン）がドープされる（Ｓ１８）。これは、フォトリソグラフィーにより、ドープが必要な領域以外に形成したレジストなどをマスクとしたボロンのイオンドープによって行われる。このとき、ＣＯＧ部においては、何ら処理はなされない（不純物ドープもなされない）。 After the formation of the gate line GL and the like, impurities (for example, boron) are doped in the source / drain regions of the p-channel TFT in the peripheral circuit (S18). This is performed by ion doping of boron using a resist formed in a region other than the region where doping is necessary as a mask by photolithography. At this time, no processing is performed in the COG portion (no impurity doping is performed).

次に、基板全面にＳｉＯ₂／ＳｉＮｘからなる層間絶縁膜６０をプラズマＣＶＤによって成膜する（Ｓ１９）。厚みは、例えば４００〜７００ｎｍ程度とする。この層間絶縁膜６０を形成した場合には、熱処理による活性化アニールによって不純物をドープした領域について活性化し、これら領域におけるキャリアの移動度を十分なものにする。
この処理では、図９（Ａ）、（Ｂ）に示すように、画素部において層間絶縁膜６０が形成され、ＣＯＧ端子部において層間絶縁膜１２が形成される。なお、ＣＯＧ部においては不純物ドープがなされていないため、活性化の処理は行われない。
さらに、層間絶縁膜６０およびゲート絶縁膜５４の半導体層７２のソース領域、ドレイン領域に対し、フォトリソグラフィーおよびウェットエッチングによりコンタクトホールを形成し（Ｓ２１）、データラインＤＬ（ソース電極）、ドレイン電極７４を形成する（Ｓ２２）。ここで、各列のデータラインＤＬは、周辺部にまで延長され、ここでコンタクトを介し接続配線１０に接続される。
すなわち、この処理では、図１０（Ａ）、（Ｂ）に示すように、画素部において、ソース（データラインＤＬ）・ドレイン電極が形成され、ＣＯＧ端子部においては、データラインＤＬが層間絶縁膜１２を貫通するコンタクトを介しを接続配線１０に接続される。これらは、スパッタリングによるＭｏ／Ａｌ−Ｎｄ／Ｍｏの積層膜（厚み４００〜８００ｎｍ）の成膜の後、フォトリソグラフィーおよびウェットエッチングによって形成される。 Next, an interlayer insulating film 60 made of SiO ₂ / SiNx is formed on the entire surface of the substrate by plasma CVD (S19). The thickness is about 400 to 700 nm, for example. In the case where this interlayer insulating film 60 is formed, the regions doped with impurities are activated by activation annealing by heat treatment, and the mobility of carriers in these regions is made sufficient.
In this process, as shown in FIGS. 9A and 9B, the interlayer insulating film 60 is formed in the pixel portion, and the interlayer insulating film 12 is formed in the COG terminal portion. Since the COG portion is not doped with impurities, the activation process is not performed.
Further, contact holes are formed in the source region and drain region of the semiconductor layer 72 of the interlayer insulating film 60 and the gate insulating film 54 by photolithography and wet etching (S21), the data line DL (source electrode), and the drain electrode 74. Is formed (S22). Here, the data line DL of each column is extended to the peripheral portion, and is connected to the connection wiring 10 through a contact here.
That is, in this process, as shown in FIGS. 10A and 10B, source (data line DL) / drain electrodes are formed in the pixel portion, and in the COG terminal portion, the data line DL is connected to the interlayer insulating film. The connection wiring 10 is connected through a contact penetrating through the wiring 12. These are formed by photolithography and wet etching after forming a Mo / Al—Nd / Mo laminated film (thickness 400 to 800 nm) by sputtering.

なお、データラインＤＬは、表示部分の幅（水平）方向全体に広がっているが、接続配線１０は水平ドライバＩＣに接続されるため、データラインＤＬよりその間隔が狭められている。図６にその一部の状態を模式的に示してある。また、図１におけるＴＦＴ基板１６は、ガラス基板５０、バッファ層５２、ゲート絶縁膜５４から構成されている。 The data line DL extends in the entire width (horizontal) direction of the display portion. However, since the connection wiring 10 is connected to the horizontal driver IC, the interval is narrower than the data line DL. FIG. 6 schematically shows a part of the state. Further, the TFT substrate 16 in FIG. 1 includes a glass substrate 50, a buffer layer 52, and a gate insulating film 54.

次に、アクリル樹脂の平坦化膜６２が基板全面に形成され（Ｓ２３）、フォトリソグラフィーで要部についてコンタクトホールが形成される。各画素においては、画素電極６４とドレイン電極７４を接続するコンタクトホールが形成される。また、周辺部分（ＣＯＧ端子部）では、データラインＤＬの終端部より外側の平坦化膜６２が除去され、層間絶縁膜１２が露出される。すなわち、図１１（Ａ）、（Ｂ）に示すように、画素部において、コンタクトホールを形成する際に、接続配線１０上の平坦化膜６２が除去される。また、コンタクトホール形成の際に、平坦化膜６２の反射膜６８を形成する領域について、不均一な露光を利用して凹凸を形成する。 Next, a flattened film 62 of acrylic resin is formed on the entire surface of the substrate (S23), and contact holes are formed for the main parts by photolithography. In each pixel, a contact hole connecting the pixel electrode 64 and the drain electrode 74 is formed. In the peripheral portion (COG terminal portion), the planarizing film 62 outside the terminal portion of the data line DL is removed, and the interlayer insulating film 12 is exposed. That is, as shown in FIGS. 11A and 11B, when the contact hole is formed in the pixel portion, the planarizing film 62 on the connection wiring 10 is removed. Further, when the contact hole is formed, unevenness is formed in the region of the planarizing film 62 where the reflective film 68 is to be formed using non-uniform exposure.

次に、図１２（Ａ）に示すように、画素部においては、クロムからなるコンタクトパッド６６がスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される（Ｓ２４）。厚みは、５０〜２００ｎｍ程度とする。この際、図１２（Ｂ）に示すように、ＣＯＧ端子部には何ら処理はなされない。
次に、図１３（Ａ）に示すように、画素部において、Ａｌ−Ｎｄからなる反射膜６８が平坦化膜６２上にスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される（Ｓ２５）。厚みは、５０〜２００ｎｍ程度とする。この際、ＣＯＧ端子部では、図１３（Ｂ）に示すように、ＣＯＧ端子部には何ら処理はなされない。
次に、フォトリソグラフィーおよびウェットエッチングにより、ＣＯＧ端子部の層間絶縁膜１２に除去部１８を形成する（Ｓ２６）。これによって、図１４（Ｂ）に示すように、この除去部１８においては、ゲートラインと同一プロセスで形成された接続配線１０が露出される。なお、図１４（Ａ）に示すように、画素部では何ら処理は行われない。
そして、図１５（Ａ）に示すように、画素部分において、ＩＺＯからなる画素電極６４が形成される（Ｓ２７）。このときＣＯＧ端子部では、図１５（Ｂ）に示すように、前の通りのままを維持する。実際には、ＩＺＯをスパッタリング成膜した後、フォトリソグラフィーおよびウェットエッチングで画素電極６４を形成する。このとき、ＣＯＧ端子部において、表面には反射膜６８と同様にＡｌ−ＮｄからなるＣＯＧ端子層２２が配置されている。従って、ＩＺＯ膜のウェットエッチングは、このＡｌ−Ｎｄ膜が侵されないようなエッチングとする。例えば、エッチャントとしてシュウ酸（（ＣＯＯＨ₂）・２Ｈ₂Ｏ）を用いる。 Next, as shown in FIG. 12A, in the pixel portion, a contact pad 66 made of chromium is formed by photolithography and wet etching after the sputtering film formation (S24). The thickness is about 50 to 200 nm. At this time, as shown in FIG. 12B, no processing is performed on the COG terminal portion.
Next, as shown in FIG. 13A, in the pixel portion, a reflective film 68 made of Al—Nd is formed on the planarizing film 62 by sputtering, and then formed by photolithography and wet etching (S25). . The thickness is about 50 to 200 nm. At this time, no processing is performed on the COG terminal section as shown in FIG. 13B.
Next, the removal part 18 is formed in the interlayer insulating film 12 of the COG terminal part by photolithography and wet etching (S26). As a result, as shown in FIG. 14B, in the removal portion 18, the connection wiring 10 formed by the same process as the gate line is exposed. Note that as shown in FIG. 14A, no processing is performed in the pixel portion.
Then, as shown in FIG. 15A, a pixel electrode 64 made of IZO is formed in the pixel portion (S27). At this time, in the COG terminal portion, as shown in FIG. Actually, after the IZO film is formed by sputtering, the pixel electrode 64 is formed by photolithography and wet etching. At this time, in the COG terminal portion, the COG terminal layer 22 made of Al—Nd is disposed on the surface like the reflective film 68. Therefore, the wet etching of the IZO film is performed so that the Al—Nd film is not affected. For example, oxalic acid ((COOH ₂ ) · 2H ₂ O) is used as an etchant.

このようにして、図１に示した端子部の構成は、画素部におけるプロセスをそのまま利用して形成される。そして、凹状の除去部１８の底部に適当数のバンプ２４を配置して、水平ドライバＩＣ２６が接続される。 In this way, the configuration of the terminal portion shown in FIG. 1 is formed using the process in the pixel portion as it is. Then, an appropriate number of bumps 24 are arranged on the bottom of the concave removal portion 18 and a horizontal driver IC 26 is connected thereto.

なお、上述した構成は、水平ドライバＩＣ２６における出力側の端子部２６ａである。水平ドライバＩＣ２６の入力端子側においても、同様のＣＯＧ端子が基板側に設けられ、同様にＣＯＧ構造による接続が行われる。 The configuration described above is the output-side terminal portion 26a in the horizontal driver IC 26. On the input terminal side of the horizontal driver IC 26, a similar COG terminal is provided on the substrate side, and connection by the COG structure is similarly performed.

さらに、このＣＯＧ端子の周辺に、外部からの信号線（ＦＰＣなど）が接続されるＦＰＣ端子部が形成される。このＦＰＣ端子部は、通常通り、画素電極と同一プロセスで形成したＩＺＯや、ＩＴＯが電極の表面材料とされる。 Further, an FPC terminal portion to which an external signal line (FPC or the like) is connected is formed around the COG terminal. As usual, the FPC terminal portion uses IZO or ITO formed by the same process as the pixel electrode as the electrode surface material.

このように、本実施形態によれば、水平ドライバＩＣは、モリブデンなどのゲートラインＧＬと同じ材料からなる接続配線１０と直接接続される。従って、ＣＯＧ構造を利用した接続において、コンタクト抵抗を小さくすることができる。また、ＣＯＧ端子部は、平坦化膜を除去して形成されているため、剛性が十分あり、確実な接続が行える。また、除去部１８以外のデータラインＤＬおよび接続配線１０は、平坦化膜６２が覆っているため、十分な保護が行える。さらに、ＣＯＧ端子層２２は、接続配線１０上に平坦化膜６２を介さずに設けられるため、水平ドライバＩＣをＡＣＦ２４を介し押しつけ固定する際に十分な圧力をＡＣＦ２４に印加して接続が行える。 Thus, according to the present embodiment, the horizontal driver IC is directly connected to the connection wiring 10 made of the same material as the gate line GL such as molybdenum. Therefore, the contact resistance can be reduced in the connection using the COG structure. Further, since the COG terminal portion is formed by removing the planarizing film, the COG terminal portion has sufficient rigidity and can be securely connected. Further, since the data line DL and the connection wiring 10 other than the removal portion 18 are covered with the planarization film 62, sufficient protection can be performed. Further, since the COG terminal layer 22 is provided on the connection wiring 10 without the planarizing film 62, when the horizontal driver IC is pressed and fixed via the ACF 24, a sufficient pressure can be applied to the ACF 24 for connection.

なお、本実施形態の構成は、透過型、全反射型のパネルにも適用することができる。 Note that the configuration of this embodiment can also be applied to transmissive and total reflection panels.

実施形態に係る端子部分の構成を示す図である。It is a figure which shows the structure of the terminal part which concerns on embodiment. 画素回路を示す図である。It is a figure which shows a pixel circuit. 画素部の構成を示す断面図である。It is sectional drawing which shows the structure of a pixel part. 画素部の構成を示す平面図である。It is a top view which shows the structure of a pixel part. プロセスの手順を示す図である。It is a figure which shows the procedure of a process. データラインと、接続配線の関係を示す図である。It is a figure which shows the relationship between a data line and connection wiring. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。It is sectional drawing of the pixel part and COG terminal part which show a process procedure. 従来の端子部分の構成を示す図である。It is a figure which shows the structure of the conventional terminal part.

Explanation of symbols

１０接続配線、３０画素電極、３２共通電極、１２層間絶縁膜、１４透明導電膜、１６ＴＦＴ基板、１８除去部、２０端子下地層、２２ＣＯＧ端子層、２４ＡＣＦ、２６水平ドライバＩＣ、２６ａバンプ、５０ガラス基板、５２バッファ層、５４ゲート絶縁膜、５６ゲート電極、６０層間絶縁膜、６２平坦化膜、６４画素電極、６６コンタクトパッド、６８反射膜、７２半導体層、７２ｓソース領域、７２ｃチャネル領域、７２ｄドレイン領域、７４ドレイン電極、Ｃ保持容量、ＤＬデータライン、ＧＬゲートライン、ＬＣ液晶、Ｑ１選択トランジスタ、ＳＣライン。 10 connection wiring, 30 pixel electrode, 32 common electrode, 12 interlayer insulation film, 14 transparent conductive film, 16 TFT substrate, 18 removal part, 20 terminal underlayer, 22 COG terminal layer, 24 ACF, 26 horizontal driver IC, 26a bump , 50 glass substrate, 52 buffer layer, 54 gate insulating film, 56 gate electrode, 60 interlayer insulating film, 62 planarization film, 64 pixel electrode, 66 contact pad, 68 reflective film, 72 semiconductor layer, 72s source region, 72c channel Region, 72d drain region, 74 drain electrode, C storage capacitor, DL data line, GL gate line, LC liquid crystal, Q1 selection transistor, SC line.

Claims

An active matrix display device having a COG terminal portion directly connecting another semiconductor integrated circuit to the peripheral portion,
Connected to the internal wiring connected to each pixel inside the display panel through a contact, formed of a refractory metal material different from the internal wiring, and a connection wiring arranged in the periphery of the panel;
A wiring insulating film covering the connection wiring;
An opening formed at a location corresponding to the terminal portion of the insulating film;
A display device characterized in that the connection wiring exposed in the opening is used as a terminal portion for directly connecting the semiconductor integrated circuit.

The display device according to claim 1,
The internal wiring is a data line that supplies a data signal to each pixel inside the display panel,
Each pixel is
Including a thin film transistor having one end connected to the data line, a gate electrode, and an interlayer insulating film covering the gate electrode and insulating the data line;
The connection wiring and the gate electrode are formed by the same process,
The display device, wherein the wiring insulating film and the interlayer insulating film are formed by the same process.

A manufacturing method of an active matrix type display device having a COG terminal portion for directly connecting another semiconductor integrated circuit to a peripheral portion,
Forming a connection wiring that is connected to an internal wiring connected to each pixel inside the display panel via a contact and disposed in the periphery of the panel with a refractory metal material different from the internal wiring;
Forming a wiring insulating film covering the connection wiring;
Forming an opening at a location corresponding to the terminal portion of the insulating film;
Directly connecting the semiconductor integrated circuit to the connection wiring exposed in the opening;
A method for manufacturing a display device, comprising:

In the manufacturing method of the display device according to claim 3,
The internal wiring is a data line that supplies a data signal to each pixel inside the display panel,
Each pixel is
Including a thin film transistor having one end connected to the data line, a gate electrode, and an interlayer insulating film covering the gate electrode and insulating the data line;
While forming the connection wiring and the gate electrode in the same process,
The method for manufacturing a display device, wherein the wiring insulating film and the interlayer insulating film are formed by the same process.