JP2006011495A - データ転送装置およびデータ転送方法 - Google Patents

Abstract

【課題】 インターフェースに過度のタイミング精度が要求されることなく、高速で確実なデータ転送を実現できるデータ転送装置およびデータ転送方法を提供する。
【解決手段】 送信ＩＣ１０から受信ＩＣ２０にシリアルデータを転送する際の動作タイミングを調整するために、受信ＩＣ２０に供給するクロック信号をプログマブルディレイライン４１によって遅延させる。判定部５１ａ，５１ｂはテスト信号を送信ＩＣ１０から受信ＩＣ２０に転送したときのデータ転送の成否に基づき、動作タイミングの適否を判定する。このため、プログマブルディレイライン４１における遅延時間を適切に設定することができる。
【選択図】 図１

Description

本発明は、シリアルデータを送受信するデータ転送装置およびデータ転送方法に関し、とくに高速で確実なデータ転送を実現できるデータ転送装置およびデータ転送方法に関する。

図６および図７は、それぞれパラレルデータおよびシリアルデータを送受信する従来のデータ転送装置を示している。図６に示すデータ転送装置では、送信ＩＣから受信ＩＣに向けてパラレルデータを転送する。送信ＩＣ１１０では、ＰＬＬ（Phase Locked Loop）１１２において１３３ＭＨｚ外部クロック信号から１３３ＭＨｚ内部クロックを生成し、出力用フリップフロップ１１１において内部クロックにより信号Ｓａおよび信号Ｓｂをそれぞれリタイミングし、後段の受信ＩＣ１２０に向けて出力する。受信ＩＣ１２０のフリップフロップ１２１では、１３３ＭＨｚ外部クロック信号に同期して、送信ＩＣ１１０から受信された信号を順次内部回路へ渡している。

一方、図７に示すデータ転送装置では、信号Ｓａおよび信号Ｓｂをシリアルデータに変換しインターフェース速度を２倍とすることで、ＩＣ間のデータ転送の対象となる信号数を１／２に減らしている。この例では、送信ＩＣ２１０のＰＬＬ２１５に逓倍機能を持たせ、１３３ＭＨｚ外部クロック信号から１３３ＭＨｚ内部クロック信号および２倍の周波数の２６６ＭＨｚ内部クロック信号を生成する。送信ＩＣ２１０のフリップフロップ２１２ａおよび２１２ｂでは、信号Ｓａおよび信号Ｓｂをそれぞれリタイミングし、マルチプレクサ２１３に入力する。一方、トグルフリップフロップ２１６では２６６ＭＨｚ内部クロック信号が到来する毎にトグルする信号を発生し、この信号によりマルチプレクサ２１３の出力信号を切り替える。このため、マルチプレクサ２１３からは２６６ＭＨｚの周期で信号Ｓａおよび信号Ｓｂが交互に出力されることになる。このマルチプレクサ２１３からの出力信号は、出力用フリップフロップ２１４において２６６ＭＨｚ内部クロック信号によりリタイミングされ、受信ＩＣ２２０に向けて出力される。

受信ＩＣ２２０では、フリップフロップ２２１ａおよび２２１ｂにおいて、それぞれ１３３ＭＨｚクロックの立ち上がりおよび立ち下がりに同期して信号を受け取ることにより、転送された信号を、信号Ｓａおよび信号Ｓｂに対応する信号に分離する。分離された２つの信号はフリップフロップ２２２ａおよび２２２ｂにおいて外部クロックによりタイミングを揃えられ内部回路に渡される。

特開２００３−８５６０号公報 特許２９０７０３３号公報

しかし、高速で大量のデータを転送する必要がある場合には、図６に示す転送装置ではデータをパラレルデータとして転送するために転送すべき信号数が増大してしまうため、送信ＩＣ１１０および受信ＩＣ１２０を構成するチップのサイズが大きくなり、コストアップを招く。また、図７に示す転送装置では、送信ＩＣ２１０の出力段の高速化や受信ＩＣ２２０の入力セットアップタイムおよびホールドタイムの短縮化が要求されるため、消費電力が増大する。さらには、転送速度の上昇に対応できずインターフェース不可能という事態に陥るおそれもある。

一方、図７の構成に加えて送信ＩＣから受信ＩＣに向けて内部クロックを転送する構成を付加することも考えられる。すなわち、図８に示すように、フリップフロップ３１４を備える送信ＩＣ３１０を用意することで、トグルフリップフロップ２１６の出力信号をマルチプレクサ２１３からの出力信号と同様にリタイミングし、１３３ＭＨｚクロック信号を生成、出力することができる。この構成を取ることにより、送信ＩＣ３１０から受信ＩＣ２２０へシリアルデータとともにクロック信号が伝送され、送信ＩＣ３１０内での遅延に基づくシリアルデータおよびクロック信号のタイミングのずれを送信ＩＣ３１０から出力する時点で修正することができる。このため、インターフェースのタイミング余裕を増大させることができる。

しかしながら、図８の構成を取る場合には、受信ＩＣ２２０で用いられるクロック信号は受信ＩＣ３１０の回路を通過することになるため、クロック信号のジッタやドリフトが増大してしまう。このため、受信ＩＣ２２０で用いられるクロック信号として純度が高いものが要求される場合には、その要求される仕様を満たせなくなる可能性がある。

本発明の目的は、インターフェースに過度のタイミング精度が要求されることなく、高速で確実なデータ転送を実現できるデータ転送装置およびデータ転送方法を提供することにある。

本発明のデータ転送装置は、シリアルデータを送信する送信部と、前記送信部から送信された前記シリアルデータを受信する受信部と、を備えるデータ転送装置において、前記送信部および前記受信部の間の動作タイミングを調整するタイミング調整手段と、テスト信号を前記送信部から前記受信部に転送したときのデータ転送の成否に基づき前記動作タイミングの適否を判定する判定手段と、を備えることを特徴とする。

このデータ転送装置によれば、タイミング調整手段により送信部および受信部の動作タイミングを調整するので、確実なデータ転送を実現できる。また、判定手段により送信部から受信部にテスト信号を転送したときのデータ転送の成否が判定できるので、タイミング調整手段による調整代を適切に設定可能となる。なお、タイミング調整手段を手動で、あるいは自動的に調整しつつ、判定手段により動作タイミングの適否を判定することにより、手動でタイミング調整手段の調整代を設定することもできる。タイミング調整手段および判定手段は送信部あるいは受信部に設けてもよいし、送信部あるいは受信部の外部に設けてもよい。判定手段はハードウェアを含んで構成してもよく、ソフトウェアにより実現してもよい。

前記動作タイミングを切り替えつつ前記テスト信号を転送させ、そのときの前記判定手段における判定結果に基づいて前記動作タイミングを適切なタイミングに設定する制御手段を備えてもよい。

この場合には、制御手段が判定手段により動作タイミングが適当であると判定された範囲でタイミング調整手段の調整代を設定することで、確実なデータ転送を実現できる。

前記タイミング調整手段は、前記送信部にクロック信号を与えるタイミングを調整する遅延回路を具備してもよいし、前記受信部にクロック信号を与えるタイミングを調整する遅延回路を具備してもよい。

前記クロック信号を前記送信部に送信する第１の経路と、前記第１の経路とは独立して設けられ、前記クロック信号を前記受信部に送信する第２の経路と、を備え、前記遅延回路は前記第１の経路に設けられていてもよい。

この場合には、送信部にクロック信号を送信する経路と、受信部にクロック信号を送信する経路とが独立して設けられているので、例えば、受信部に与えるクロック信号を、送信部を経由して転送する場合のように、クロックの純度を低下させるおそれがない。

前記クロック信号を前記送信部に送信する第１の経路と、前記第１の経路とは独立して設けられ、前記クロック信号を前記受信部に送信する第２の経路と、を備え、前記遅延回路は前記第２の経路に設けられていてもよい。

この場合には、送信部にクロック信号を送信する経路と、受信部にクロック信号を送信する経路とが独立して設けられているので、例えば、受信部に与えるクロック信号を、送信部を経由して転送する場合のように、クロックの純度を低下させるおそれがない。

前記テスト信号として、前記送信部から前記受信部に転送される信号が転送クロック信号に従ってその値が連続的に切り替わるような信号を用いてもよい。

この場合には、テスト信号が転送時にその値が高速で切り替わるため、転送条件として最も厳しい条件での転送の成否を判定することができる。このため、通常のデータを転送する際に確実な転送が可能となる動作タイミングを、誤りなく把握することができる。なお、値が連続的に切り替わることは、完全に同一の繰り返し信号が複数回連続して現れることを意味せず、実質的に転送条件として最も厳しい条件が満たされるテスト信号であればよい。

前記判定手段における判定では、特定部位の信号が同じ値を維持する場合にデータ転送が正常に行われていると判定してもよい。

この場合には、判定手段では信号の値が維持されることを認識することでデータ転送が正常に行われていると判定できるため、判定手段を容易に構成することが可能となる。とくに、判定手段を、ハードウェアを含んで構成する場合には有利である。

本発明のデータ転送方法は、シリアルデータを送信部から受信部に転送するデータ転送方法において、前記送信部および前記受信部の間の動作タイミングを調整するステップと、テスト信号を前記送信部から前記受信部に転送したときのデータ転送の成否に基づき前記動作タイミングの適否を判定するステップと、を備えることを特徴とする。

このデータ転送方法によれば、送信部および受信部の動作タイミングを調整するので、確実なデータ転送を実現できる。また、送信部から受信部にテスト信号を転送したときのデータ転送の成否が判定できるので、タイミング調整の調整代を適切に設定可能となる。

前記動作タイミングを切り替えつつ前記テスト信号を転送させ、そのときの前記判定手段における判定結果に基づいて前記動作タイミングを適切なタイミングに設定するステップを備えてもよい。

この場合には、動作タイミングが適当であると判定された範囲でタイミング調整手段の調整代を設定することで、確実なデータ転送を実現できる。

前記動作タイミングを調整するステップでは、遅延回路を用いて、前記送信部にクロック信号を与えるタイミングを調整してもよいし、遅延回路を用いて、前記受信部にクロック信号を与えるタイミングを調整してもよい。

前記クロック信号を第１の経路を介して前記送信部に送信するとともに、前記クロック信号を前記第１の経路とは独立して設けられた第２の経路を介して前記受信部に送信し、遅延回路は前記第１の経路に設けられていてもよい。

前記クロック信号を第１の経路を介して前記送信部に送信するとともに、前記クロック信号を前記第１の経路とは独立して設けられた第２の経路を介して前記受信部に送信し、遅延回路は前記第２の経路に設けられていてもよい。

本発明のデータ転送装置およびデータ転送方法によれば、送信部および受信部の動作タイミングを適切に設定できるので、確実なデータ転送が可能となる。

（第１の実施形態）
以下、図１および図２を参照して、本発明によるデータ転送装置の第１の実施形態について説明する。

図１は本実施形態のデータ転送装置の構成を示すブロック図である。図１に示すように、本実施形態のデータ転送装置は、シリアルデータを送信する送信ＩＣ１０と、送信ＩＣ１０から送信されたシリアル信号を受信する受信ＩＣ２０と、送信ＩＣ１０および受信ＩＣ２０を制御するＣＰＵ（中央処理装置）３０と、を備える。

送信ＩＣ１０は、後述する遅延時間の設定に際し、信号Ｓａおよび信号Ｓｂの論理値を固定するためのマルチプレクサ１１ａおよびマルチプレクサ１１ｂと、マルチプレクサ１１ａおよびマルチプレクサ１１ｂの出力信号をそれぞれ受けるフリップフロップ１２ａおよびフリップフロップ１２ｂと、フリップフロップ１２ａおよびフリップフロップ１２ｂの出力を交互に選択するマルチプレクサ１３と、マルチプレクサ１３の出力を受ける出力用フリップフロップ１４と、逓倍機能を有し、外部から供給される１３３ＭＨｚ外部クロック信号から１３３ＭＨｚ内部クロック信号および２倍の周波数の２６６ＭＨｚ内部クロック信号を生成するＰＬＬ（Phase Locked Loop）１５と、マルチプレクサ１３の出力を切り替えるトグルフリップフロップ１６と、ＣＰＵ３０との通信に従いマルチプレクサ１１ａおよびマルチプレクサ１１ｂの出力を選択する制御部６１と、を備える。

受信ＩＣ２０は送信ＩＣ１０から転送されてきたデータを受け取るフリップフロップ２１ａおよびフリップフロップ２１ｂと、２つのデータの出力タイミングを揃えて内部回路に出力するためのフリップフロップ２２ａおよびフリップフロップ２２ｂと、を備える。

また、受信ＩＣ２０には１３３ＭＨｚの外部クロック信号を遅延することで受信ＩＣ２０の内部クロック信号のタイミングを調整するためのプログマブルディレイライン４１が設けられている。また、プログマブルディレイライン４１の遅延時間を設定するためのカウンタ４２およびレジスタ４３がマルチプレクサ４４を介してプログマブルディレイライン４１に接続されている。プログマブルディレイライン４１の遅延時間は、マルチプレクサ４４により選択されたカウンタ４２またはレジスタ４３の出力値に応じた値に設定される。

図１に示すように、フリップフロップ２１ａ、フリップフロップ２１ｂ、フリップフロップ２２ａおよびフリップフロップ２２ｂはプログマブルディレイライン４１により遅延された１３３ＭＨｚの内部クロック信号に同期して動作する。

さらに、受信ＩＣ２０にはフリップフロップ２２ａおよびフリップフロップ２２ｂの出力信号に基づいてデータ転送の成否を判定する判定部５１ａおよび判定部５１ｂと、判定部５１ａおよび判定部５１ｂの判定結果の論理積を生成するＡＮＤゲート５２と、この判定結果の論理積を格納するレジスタ５３と、判定部５１ａおよび判定部５１ｂによる判定時間を設定するためのタイマー５４と、ＣＰＵ３０との通信に従い受信ＩＣ２０の各部を制御する制御部６２と、が設けられている。

このように、本実施形態のデータ転送装置では、送信ＩＣ１０では、外部から供給される外部クロック信号に基づいてＰＬＬ１５において内部クロック信号を生成している。一方、受信ＩＣ２０では、外部クロック信号をプログマブルディレイライン４１により遅延した後の信号を内部クロックとして用いている。そして、本実施形態のデータ転送装置では、プログマブルディレイライン４１の遅延時間を調整することで受信ＩＣ２０の動作タイミングを調整可能に構成されている。このため、送信ＩＣ１０と受信ＩＣとの間の相対的な動作タイミングを使用環境等に応じて常に最適なものとすることができ、高速でのデータ転送を確実に実行することが可能となる。

また、図１に示すように、本実施形態のデータ転送装置では、外部クロック信号を送信ＩＣ１０に送信する経路Ｒ１と、外部クロック信号を受信ＩＣ２０に送信する経路Ｒ２とを独立させている。このため、例えば、受信ＩＣ２０に与えるクロック信号を送信ＩＣ１０から転送する場合のように、受信ＩＣ２０に与えるクロック信号の純度を低下させるおそれがない。

本実施形態のデータ転送装置では、通常動作時には、送信ＩＣ１０のマルチプレクサ１１ａおよびマルチプレクサ１１ｂの出力を固定することなく、入力された信号Ｓａおよび信号Ｓｂをフリップフロップ１２ａおよびフリップフロップ１２ｂに与える状態とする。また、受信ＩＣ２０のプログマブルディレイライン４１の遅延時間を決める値として、レジスタ４３に格納されている値がマルチプレクサ４４を介して選択される。

通常動作時には、送信ＩＣ１０では、フリップフロップ１２ａおよびフリップフロップ１２ｂにおいて、マルチプレクサ１１ａおよびマルチプレクサ１１ｂから出力される信号Ｓａおよび信号Ｓｂをそれぞれリタイミングし、マルチプレクサ１３に入力する。一方、トグルフリップフロップ１６では２６６ＭＨｚ内部クロック信号が到来する毎にトグルする信号を発生し、この信号によりマルチプレクサ１３の出力信号を切り替える。このため、マルチプレクサ１３からは２６６ＭＨｚの周期で信号Ａａおよび信号Ｓｂが切り替えられて出力されることになる。このマルチプレクサ１３からの出力信号は、出力用フリップフロップ１４において２６６ＭＨｚ内部クロック信号によりリタイミングされ、シリアル信号Ｓｃとして受信ＩＣ２０に向けて出力される。

受信ＩＣ２０では、フリップフロップ２１ａおよび２１ｂにおいて、それぞれプログマブルディレイライン４１から出力される内部クロックの立ち上がりおよび立ち下がりをトリガとして信号Ｓａおよび信号Ｓｂに対応する信号を受け取る。さらに、これらの信号はフリップフロップ２２ａおよびフリップフロップ２２ｂにおいて内部クロックによりタイミングを揃えられて、信号Ｓｄおよび信号Ｓｅとして内部回路に渡される。

このように本実施形態のデータ転送装置では、通常動作時には、プログマブルディレイライン４１の遅延時間として、レジスタ４３に格納されている値に対応する時間が選択され、この遅延時間により送信ＩＣ１０と受信ＩＣ２０の動作タイミングを揃えるようにしている。

次に、図２を参照してプログマブルディレイライン４１の遅延時間を設定する動作について説明する。図２は遅延時間設定のための動作を示すフローチャートである。以下の動作は、ＣＰＵ３０、制御部６１および制御部６２の制御に基づいて実行される。

図２のステップＳ１ではマルチプレクサ４４でカウンタ４２を選択することにより、プログマブルディレイライン４１の遅延時間をカウンタ４２の値に対応させる。次に、カウンタ４２の値をリセットし、これにより、例えば、プログマブルディレイライン４１の遅延時間を０とする（ステップＳ２）。ステップＳ３ではマルチプレクサ１１ａにより「１固定」を、マルチプレクサ１１ｂにより「０固定」を、それぞれ選択する。これにより、マルチプレクサ１１ａから出力される信号Ｓａの値は１に、マルチプレクサ１１ｂから出力される信号Ｓｂの値は０に、それぞれ固定される。このとき、送信ＩＣ１０から出力される信号Ｓｃは、２６６ＭＨｚクロックの周期でその値が、１，０，１，０・・・というように交番を繰り返す信号となる。

次に、判定部５１ａおよび判定部５１ｂにおける判定を開始するとともに、タイマー５４の計時を開始する（ステップＳ４）。ステップＳ５ではタイマーの計時時間が所定時間に到達したか否か判断し、到達したと判断されれば判定を終了し、判定結果をレジスタ５３に格納する（ステップＳ６）。所定時間に到達しないと判断されれば判定部５１ａおよび判定部５１ｂにおける判定を継続する。このように、ステップＳ５〜ステップＳ６では、タイマー５４を用いて所定時間判定を継続し、判定が終了した時点で判定結果をカウンタ４２の値と関連付けて、すなわち遅延時間と関連付けてレジスタ５３に記憶する。

判定部５１ａおよび判定部５１ｂにおける判定では、それぞれフリップフロップ２２ａおよびフリップフロップ２２ｂから出力される信号Ｓｄおよび信号Ｓｅが所定の値を保持しているか否かを判断する。データ転送が正常に行われていれば、信号Ｓｄの値は信号Ｓａの値を、信号Ｓｅの値は信号Ｓｂの値を、それぞれ保持しているはずであるから、上記所定時間内で異なる値を示すことがあれば正常な転送がされなかったものとしてエラー信号を発生する。そして、判定部５１ａおよび判定部５１ｂにおける判断結果の論理積がＡＮＤゲート５２により与えられ、レジスタ５３に格納される。したがって、レジスタ５３には、上記所定時間にわたり信号Ｓｄおよび信号Ｓｅが所定の値を保持していた場合に限り、転送が正常であったことを示す判定結果が、そうでない場合には転送が正常でなかったことを示す判定結果が、それぞれ記憶されることになる。

次に、ステップＳ７ではカウンタ４２の値がフルコードであるか否か判断し、判断が否定ささればカウンタ４２の値をカウントアップして（ステップＳ８）、ステップＳ４へ戻り、ステップＳ４〜ステップＳ６の動作を繰り返す。ステップＳ７の判断が肯定された場合にはステップＳ９へ進む。このように、本実施形態では、カウンタ４２の値をカウントアップすることで、プログマブルディレイライン４１の遅延時間を更新しつつ、データ転送が正常に実行できるか否かを判定するようにしている。カウンタ４２の値をカウントアップすることにより、例えば遅延時間を順次長くしてゆき、カウンタ４２の値がフルコードとなるまで、すなわち遅延時間がある既定長に到達するまで判定を繰り返すようにしている。

以下、ステップＳ２Ａ〜ステップＳ８Ａでは、ステップＳ２〜ステップＳ８と同様の動作を実行する。

すなわち、ステップＳ２Ａではカウンタ４２の値をリセットし、これにより、例えば、プログマブルディレイライン４１の遅延時間を０とする。ステップＳ３Ａではマルチプレクサ１１ａにより「０固定」を、マルチプレクサ１１ｂにより「１固定」を、それぞれ選択する。これにより、マルチプレクサ１１ａから出力される信号Ｓａの値は０に、マルチプレクサ１１ｂから出力される信号Ｓｂの値は１に、それぞれ固定される。このとき、送信ＩＣ１０から出力される信号Ｓｃは、２６６ＭＨｚクロックの周期でその値が、０，１，０，１・・・というように交番を繰り返す信号となる。このように、ステップＳ３Ａで生成される信号ＳｃはステップＳ３で生成される信号を反転したものとなる。

次に、判定部５１ａおよび判定部５１ｂにおける判定を開始するとともに、タイマー５４の計時を開始する（ステップＳ４Ａ）。ステップＳ５Ａではタイマーの計時時間が所定時間に到達したか否か判断し、到達したと判断されれば判定を終了し、判定結果をレジスタ５３に格納する（ステップＳ６Ａ）。所定時間に到達しないと判断されれば判定部５１ａおよび判定部５１ｂにおける判定を継続する。このように、ステップＳ５Ａ〜ステップＳ６Ａでは、タイマー５４を用いて所定時間判定を継続し、判定が終了した時点で判定結果をカウンタ４２の値と関連付けてレジスタ５３に記憶する。

判定部５１ａおよび判定部５１ｂにおける判定では、それぞれフリップフロップ２２ａおよびフリップフロップ２２ｂから出力される信号Ｓｄおよび信号Ｓｅが所定の値を保持しているか否かを判断する。上記のように、レジスタ５３には、上記所定時間にわたり信号Ｓｄおよび信号Ｓｅが所定の値を保持していた場合に限り、転送が正常であったことを示す判定結果が、そうでない場合には転送が正常でなかったことを示す判定結果が、それぞれ記憶される。

次に、ステップＳ７Ａではカウンタ４２の値がフルコードであるか否か判断し、判断が否定ささればカウンタ４２の値をカウントアップして（ステップＳ８Ａ）、ステップＳ４Ａへ戻り、ステップＳ４Ａ〜ステップＳ６Ａの動作を繰り返す。ステップＳ７Ａの判断が肯定された場合にはステップＳ１１へ進む。

ステップＳ１１では、レジスタ５３の判定結果を参照してプログマブルディレイライン４１の遅延時間を設定し、この遅延時間に対応する値をレジスタ４３に格納する。また、マルチプレクサ４４でレジスタ４３を選択することにより、プログマブルディレイライン４１の遅延時間をレジスタ４３の値に対応させる。ステップＳ１１では、確実にデータ転送が可能となる遅延時間を設定値として選択すればよく、例えば、正常なデータ転送が行われた遅延時間の中間値や平均値等を設定値とすればよい。

このように、本実施形態のデータ転送装置では、プログマブルディレイライン４１の遅延時間を切り替えつつ、所定のテスト信号を転送させ、そのときの判定結果に基づいて適切な遅延時間に設定している。このため、プログマブルディレイライン４１の遅延時間を、安定してデータを転送することができる値に設定することができるので、確実なデータ転送が可能となる。また、テスト信号として、送信ＩＣ１０から受信ＩＣ２０に転送される信号が２６６ＭＨｚの転送クロック信号に従ってその値が連続的に交互に切り替わるような信号Ｓｃを用いている。このように、信号Ｓｃは転送時にその値が高速で切り替わるため、転送条件として最も厳しい条件での転送の成否を判定することができる。このため、通常のデータを転送する際に確実な転送が可能となる遅延時間を、誤りなく把握することができる。なお、テスト信号は上記の信号に限定されず、どのようなテスト信号を用いてもよい。

本実施形態のデータ転送装置では、遅延時間を設定するための処理の一部をプログマブルディレイライン４１および判定部５１ａ，５１ｂ等のハードウェアを用いて実行しているので、ＣＰＵ３０等を機能させるためのソフトウェアの負担を軽減することができる。なお、遅延時間を設定するために必要なハードウェアは、通常動作時には動作させないため、消費電力の増大を招くことはない。

また、本実施形態のデータ転送装置では、プログマブルディレイライン４１および判定部５１ａ，５１ｂ等のハードウェアを受信ＩＣ２０内にまとめて設けているので、遅延時間を設定するための判断処理を受信ＩＣ２０内で実行することができる。このため、送信ＩＣ１０との間のやりとりが不要になるなどの利点がある。

（第２の実施形態）
以下、図３を参照して、本発明によるデータ転送装置の第２の実施形態について説明する。

図３は本実施形態のデータ転送装置の構成を示すブロック図である。図３では、第１の実施形態のデータ転送装置に対応する構成要素には同一符号を付し、その説明は省略する。以下、第１の実施形態のデータ転送装置との相違点を中心に説明する。

第２の実施形態のデータ転送装置では、送信ＩＣに与えるクロック信号を遅延させることで、送信ＩＣおよび受信ＩＣの動作タイミングを調整するようにしている。

図３に示すように、第２の実施形態のデータ転送装置では、１３３ＭＨｚの外部クロック信号を遅延するプログマブルディレイライン４１Ａが、送信ＩＣ１０Ａ内に設けられている。また、送信ＩＣ１０Ａ内において、プログマブルディレイライン４１Ａの遅延時間を設定するためのカウンタ４２Ａおよび設定レジスタ４３Ａがマルチプレクサ４４Ａを介してプログマブルディレイライン４１Ａに接続されている。図３に示すように、ＰＬＬ１５には、プログマブルディレイライン４１Ａにより遅延された１３３ＭＨｚの内部クロック信号が与えられる。このため、送信ＩＣ１０Ａの動作タイミングはプログマブルディレイライン４１Ａに設定される遅延時間に応じて調整可能となり、これにより送信ＩＣ１０Ａおよび受信ＩＣ２０Ａの動作タイミングが調整される。

第２の実施形態では、送信ＩＣ１０Ａに設けられた制御部６１Ａにより送信ＩＣ１０Ａの各部が制御される。また、受信ＩＣ２０Ａに設けられた制御部６２Ａにより受信ＩＣ２０Ａの各部が制御される。

プログマブルディレイライン４１Ａの遅延時間を設定する動作はＣＰＵ３０、制御部６１Ａおよび制御部６２Ａの制御に基づき実行されるが、その内容は図２のフローチャートで示した第１の実施形態の場合と同様であるため、説明は省略する。

（第３の実施形態）
以下、図４を参照して、本発明によるデータ転送装置の第３の実施形態について説明する。

図４は本実施形態のデータ転送装置の構成を示すブロック図である。図４では、第１の実施形態のデータ転送装置に対応する構成要素には同一符号を付し、その説明は省略する。以下、第１の実施形態のデータ転送装置との相違点を中心に説明する。

第３の実施形態のデータ転送装置では、プログマブルディレイラインをＩＣの外部に設けるとともに、プログマブルディレイラインの制御をＣＰＵ３０により行うようにしている。プログマブルディレイラインをＩＣチップ内に作り込むことが困難な場合等には、このような構成を取ることができる。

図４に示すように、第３の実施形態のデータ転送装置では、１３３ＭＨｚの外部クロック信号を遅延するプログマブルディレイライン４１Ｂが、受信ＩＣ２０Ｂの外部に設けられている。また、カウンタ４２、設定レジスタ４３およびマルチプレクサ４４（図１）に相当するハードウェアの機能をＣＰＵ３０が引き受ける構成を取っている。プログマブルディレイライン４１Ｂによって、受信ＩＣ２０Ｂの動作タイミングを調整する点は、第１の実施形態と同様である。

プログマブルディレイライン４１Ｂの遅延時間を設定する動作はＣＰＵ３０、送信ＩＣ１０Ｂの制御部６１Ｂ、および受信ＩＣ２０Ｂの制御部６２Ｂの制御に基づき実行されるが、その内容は図２のフローチャートで示した第１の実施形態の場合と同様であるため、説明は省略する。

（第４の実施形態）
以下、図５を参照して、本発明によるデータ転送装置の第４の実施形態について説明する。

図５は本実施形態のデータ転送装置の構成を示すブロック図である。図５では、第３の実施形態のデータ転送装置に対応する構成要素には同一符号を付し、その説明は省略する。

第４の実施形態のデータ転送装置では、第３の実施形態と同様、プログマブルディレイラインをＩＣの外部に設けているが、プログマブルディレイラインにより動作タイミングを調整する対象となっているのが受信ＩＣではなく、送信ＩＣである点が第３の実施形態と異なっている。

図５に示すように、第４の実施形態のデータ転送装置では、１３３ＭＨｚの外部クロック信号を遅延するプログマブルディレイライン４１Ｃが、送信ＩＣ１０Ｃおよび受信ＩＣ２０Ｃとは別に設けられている。第４の実施形態では、プログマブルディレイライン４１Ｃにより送信ＩＣ２０Ｃの動作タイミングを調整しているが、この点は第２の実施形態と同様である。

プログマブルディレイライン４１Ｃの遅延時間を設定する動作はＣＰＵ３０、送信ＩＣ１０Ｃの制御部６１Ｃ、および受信ＩＣ２０Ｃの制御部６２Ｃの制御に基づき実行されるが、その内容は図２のフローチャートで示した第１の実施形態の場合と同様であるため、説明は省略する。

本発明のデータ転送装置は、高速でのデータ転送を実行する場合にとくに有用であり、たとえば、ＬＳＩ検査装置におけるタイミング発生器のタイミングデータを受け渡すデータ転送装置等にとくに好適である。しかし、本発明のデータ転送装置は、シリアルデータを送受信するデータ転送装置に対し、広く適用することができる。

第１の実施形態のデータ転送装置の構成を示すブロック図。 遅延時間設定のための動作を示すフローチャート。 第２の実施形態のデータ転送装置の構成を示すブロック図。 第３の実施形態のデータ転送装置の構成を示すブロック図。 第４の実施形態のデータ転送装置の構成を示すブロック図。 パラレルデータを送受信する従来のデータ転送装置の構成を示すブロック図。 シリアルデータを送受信する従来のデータ転送装置の構成を示すブロック図。 シリアルデータとともにクロック信号を伝送するデータ転送装置の構成を示すブロック図。

符号の説明

１０、１０Ａ、１０Ｂ、１０Ｃ 送信ＩＣ（送信部）
２０、２０Ａ、２０Ｂ、２０Ｃ 受信ＩＣ（受信部）
３０ ＣＰＵ（制御手段）
４１、４１Ａ、４１Ｂ、４１Ｃ プログマブルディレイライン（タイミング調整手段、遅延回路）
５１ａ、５１ｂ 判定部（判定手段）
６１、６１Ａ、６１Ｂ、６１Ｃ 制御部（制御手段）
６２、６２Ａ、６２Ｂ、６２Ｃ 制御部（制御手段）

Claims (14)

1. シリアルデータを送信する送信部と、前記送信部から送信された前記シリアルデータを受信する受信部と、を備えるデータ転送装置において、
   前記送信部および前記受信部の間の動作タイミングを調整するタイミング調整手段と、
   テスト信号を前記送信部から前記受信部に転送したときのデータ転送の成否に基づき前記動作タイミングの適否を判定する判定手段と、
   を備えることを特徴とするデータ転送装置。
2. 前記動作タイミングを切り替えつつ前記テスト信号を転送させ、そのときの前記判定手段における判定結果に基づいて前記動作タイミングを適切なタイミングに設定する制御手段を備えることを特徴とする請求項１に記載のデータ転送装置。
3. 前記タイミング調整手段は、前記送信部にクロック信号を与えるタイミングを調整する遅延回路を具備することを特徴とする請求項１または２に記載のデータ転送装置。
4. 前記タイミング調整手段は、前記受信部にクロック信号を与えるタイミングを調整する遅延回路を具備することを特徴とする請求項１または２に記載のデータ転送装置。
5. 前記クロック信号を前記送信部に送信する第１の経路と、前記第１の経路とは独立して設けられ、前記クロック信号を前記受信部に送信する第２の経路と、を備え、
   前記遅延回路は前記第１の経路に設けられている
   ことを特徴とする請求項３に記載のデータ転送装置。
6. 前記クロック信号を前記送信部に送信する第１の経路と、前記第１の経路とは独立して設けられ、前記クロック信号を前記受信部に送信する第２の経路と、を備え、
   前記遅延回路は前記第２の経路に設けられている
   ことを特徴とする請求項４に記載のデータ転送装置。
7. 前記テスト信号として、前記送信部から前記受信部に転送される信号が転送クロック信号に従ってその値が連続的に切り替わるような信号を用いることを特徴とする請求項１〜６のいずれか１項に記載のデータ転送装置。
8. 前記判定手段における判定では、特定部位の信号が同じ値を維持する場合にデータ転送が正常に行われていると判定することを特徴とすることを特徴とする請求項１〜７のいずれか１項に記載のデータ転送装置。
9. シリアルデータを送信部から受信部に転送するデータ転送方法において、
   前記送信部および前記受信部の間の動作タイミングを調整するステップと、
   テスト信号を前記送信部から前記受信部に転送したときのデータ転送の成否に基づき前記動作タイミングの適否を判定するステップと、
   を備えることを特徴とするデータ転送方法。
10. 前記動作タイミングを切り替えつつ前記テスト信号を転送させ、そのときの前記判定手段における判定結果に基づいて前記動作タイミングを適切なタイミングに設定するステップを備えることを特徴とする請求項９に記載のデータ転送方法。
11. 前記動作タイミングを調整するステップでは、遅延回路を用いて、前記送信部にクロック信号を与えるタイミングを調整することを特徴とする請求項９または１０に記載のデータ転送方法。
12. 前記動作タイミングを調整するステップでは、遅延回路を用いて、前記受信部にクロック信号を与えるタイミングを調整することを特徴とする請求項９または１０に記載のデータ転送方法。
13. 前記クロック信号を第１の経路を介して前記送信部に送信するとともに、前記クロック信号を前記第１の経路とは独立して設けられた第２の経路を介して前記受信部に送信し、
    遅延回路は前記第１の経路に設けられている
    ことを特徴とする請求項１１に記載のデータ転送方法。
14. 前記クロック信号を第１の経路を介して前記送信部に送信するとともに、前記クロック信号を前記第１の経路とは独立して設けられた第２の経路を介して前記受信部に送信し、
    遅延回路は前記第２の経路に設けられている
    ことを特徴とする請求項１２に記載のデータ転送方法。
    

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