JP2006005227A

JP2006005227A - Semiconductor device and manufacturing method therefor

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Publication number: JP2006005227A
Application number: JP2004181164A
Authority: JP
Inventors: Osamu Sakado; 治坂戸
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-06-18
Filing date: 2004-06-18
Publication date: 2006-01-05

Abstract

<P>PROBLEM TO BE SOLVED: To make the electrical characteristic of a ferroelectric capacitor difficult to deteriorate by protecting the ferroelectric capacitor from hydrogen. <P>SOLUTION: The semiconductor device manufacturing method includes a process which forms the ferroelectric capacitor 10, where a lower electrode 10a, a ferroelectric film 10b, and an upper electrode 10c are laminated in this order on a ground film 8, a process which covers the upper and side surfaces of the ferroelectric capacitor 10 with a hydrogen barrier film 11, a process which forms a first interlayer insulating film 12 on the hydrogen barrier film 11 and ground film 8, a process which forms an upper SBT film 13 on the first interlayer insulating film 12, and a process which forms a second interlayer insulating film 14 on the upper SBT film 13. The method may additionally include a process which forms a lower SBT film on the ground film 8. In this case, the ferroelectric capacitor 10 is formed on the lower SBT film. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、強誘電体キャパシタを有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、強誘電体キャパシタを水素から保護することにより、強誘電体キャパシタの電気的特性を劣化しにくくした半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device having a ferroelectric capacitor and a semiconductor device. In particular, the present invention relates to a method of manufacturing a semiconductor device and a semiconductor device in which the electrical characteristics of the ferroelectric capacitor are hardly deteriorated by protecting the ferroelectric capacitor from hydrogen.

図４は、強誘電体キャパシタを有する半導体装置の、従来の製造方法を説明するための断面図である。まず、図４（Ａ）に示すように、シリコン基板１０１に、素子分離膜１０２を、例えばＬＯＣＯＳ法を用いて形成する。素子分離膜１０２は、素子領域上が開口している。次いで、シリコン基板１０１を熱酸化することにより、素子領域にゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１０３上にはゲート電極１０４が形成される。次いで、ゲート電極１０４及び素子分離膜１０２をマスクとして、シリコン基板１０１に不純物イオンを注入する。これにより、シリコン基板１０１には低濃度不純物領域１０６ａ，１０６ｂが形成される。 FIG. 4 is a cross-sectional view for explaining a conventional manufacturing method of a semiconductor device having a ferroelectric capacitor. First, as shown in FIG. 4A, an element isolation film 102 is formed on a silicon substrate 101 by using, for example, a LOCOS method. The element isolation film 102 has an opening on the element region. Next, the silicon substrate 101 is thermally oxidized to form a gate oxide film 103 in the element region. Next, a polysilicon film is formed on the entire surface including on the gate oxide film 103, and this polysilicon film is patterned. As a result, a gate electrode 104 is formed on the gate oxide film 103. Next, impurity ions are implanted into the silicon substrate 101 using the gate electrode 104 and the element isolation film 102 as a mask. Thereby, low concentration impurity regions 106 a and 106 b are formed in the silicon substrate 101.

次いで、ゲート酸化膜１０３上を含む全面上に、酸化シリコン膜を形成する。次いで、この酸化シリコン膜をエッチバックすることにより、ゲート電極１０４の側壁にサイドウォール１０５を形成する。次いで、ゲート電極１０４、サイドウォール１０５及び素子分離膜１０２をマスクとして、シリコン基板１０１に不純物イオンを注入する。これにより、シリコン基板１０１には、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂが形成される。このようにして素子領域にはトランジスタが形成される。 Next, a silicon oxide film is formed on the entire surface including the gate oxide film 103. Next, the silicon oxide film is etched back to form a sidewall 105 on the side wall of the gate electrode 104. Next, impurity ions are implanted into the silicon substrate 101 using the gate electrode 104, the sidewall 105, and the element isolation film 102 as a mask. As a result, impurity regions 107 a and 107 b to be a source and a drain are formed in the silicon substrate 101. In this way, a transistor is formed in the element region.

次いで、トランジスタ上を含む全面上に、層間絶縁膜１０８を、例えばＣＶＤ法を用いて形成する。次いで、層間絶縁膜１０８上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜１０８上にレジストパターンを形成する．次いで、このレジストパターンをマスクとして層間絶縁膜１０８をエッチングする。これにより、層間絶縁膜１０８には、不純物領域１０７ａ，１０７ｂそれぞれの上に位置するコンタクトホール１０８ａ，１０８ｂ、及びゲート電極１０４上に位置するコンタクトホール１０８ｃが形成される。 Next, an interlayer insulating film 108 is formed over the entire surface including the transistor by using, for example, a CVD method. Next, a photoresist film (not shown) is applied on the interlayer insulating film 108. Next, a resist pattern is formed on the interlayer insulating film 108 by exposing and developing the photoresist film. Next, the interlayer insulating film 108 is etched using this resist pattern as a mask. As a result, contact holes 108 a and 108 b located on the impurity regions 107 a and 107 b and contact holes 108 c located on the gate electrode 104 are formed in the interlayer insulating film 108.

その後、レジストパターンを除去する。次いで、コンタクトホール１０８ａ，１０８ｂ，１０８ｃそれぞれの中及び層間絶縁膜１０８上にタングステン（Ｗ）膜を堆積する。次いで、層間絶縁膜１０８上のタングステンをＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、コンタクトホール１０８ａ，１０８ｂ，１０８ｃそれぞれにはＷプラグ１０９ａ，１０９ｂ，１０９ｃが埋め込まれる。 Thereafter, the resist pattern is removed. Next, a tungsten (W) film is deposited in each of the contact holes 108 a, 108 b and 108 c and on the interlayer insulating film 108. Next, tungsten on the interlayer insulating film 108 is removed by a CMP (Chemical Mechanical Polishing) method or etch back. As a result, the W plugs 109a, 109b, and 109c are embedded in the contact holes 108a, 108b, and 108c, respectively.

次いで、Ｗプラグ１０９ｂ上及び層間絶縁膜１０８上に、下部電極となるＰｔ膜、強誘電体膜、及び上部電極となるＰｔ膜を、この順に積層する。次いで、上部電極となるＰｔ膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、上部電極となるＰｔ膜上にレジストパターンを形成する．次いで、このレジストパターンをマスクとしてＰｔ膜、強誘電体膜及びＰｔ膜をエッチングする。これにより、Ｗプラグ１０９ｂ上には、下部電極１１０ａ，強誘電体膜１１０ｂ，上部電極１１０ｃをこの順に積層した強誘電体キャパシタ１１０が形成される。
その後、レジストパターンを除去する。 Next, a Pt film serving as a lower electrode, a ferroelectric film, and a Pt film serving as an upper electrode are stacked in this order on the W plug 109b and the interlayer insulating film. Next, a photoresist film (not shown) is applied on the Pt film to be the upper electrode. Next, the photoresist film is exposed and developed to form a resist pattern on the Pt film to be the upper electrode. Next, the Pt film, the ferroelectric film, and the Pt film are etched using this resist pattern as a mask. As a result, a ferroelectric capacitor 110 is formed on the W plug 109b by laminating the lower electrode 110a, the ferroelectric film 110b, and the upper electrode 110c in this order.
Thereafter, the resist pattern is removed.

強誘電体膜１１０ｂは酸素を含んでいるため、水素、水又は水酸基が強誘電体膜１１０ｂに進入するとこの強誘電体膜１１０ｂは還元され、劣化する。これを防止するため、強誘電体キャパシタ１１０の上面上及び側面上に、水素バリア膜１１１を形成する。水素バリア膜１１１は、例えばＡｌ酸化物又はＡｌ窒化物から形成される。 Since the ferroelectric film 110b contains oxygen, when hydrogen, water, or a hydroxyl group enters the ferroelectric film 110b, the ferroelectric film 110b is reduced and deteriorates. In order to prevent this, a hydrogen barrier film 111 is formed on the upper surface and side surfaces of the ferroelectric capacitor 110. The hydrogen barrier film 111 is made of, for example, Al oxide or Al nitride.

次いで、図４（Ｂ）に示すように、水素バリア膜１１１上及び層間絶縁膜８上に、第２の層間絶縁膜１１２をＣＶＤ法により形成する。ここで原料ガスには、例えばＳｉＨ₄やＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）等水素原子を含むものが用いられる。 Next, as shown in FIG. 4B, a second interlayer insulating film 112 is formed on the hydrogen barrier film 111 and the interlayer insulating film 8 by a CVD method. Here, as the source gas, for example, a gas containing hydrogen atoms such as SiH ₄ or TEOS (Si (OC ₂ H ₅ ) ₄ ) is used.

次いで、第２の層間絶縁膜１１２上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、第２の層間絶縁膜１１２上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、第２の層間絶縁膜１１２及び水素バリア膜１１１をエッチングする。これにより、第２の層間絶縁膜１１２及び水素バリア膜１１１には、Ｗプラグ１０９ａ，１０９ｃそれぞれの上に位置するビアホール１１２ａ，１１２ｃ、及び強誘電体キャパシタ１１０上に位置するビアホール１１２ｂが形成される。 Next, a photoresist film (not shown) is applied on the second interlayer insulating film 112. Next, a resist pattern is formed on the second interlayer insulating film 112 by exposing and developing the photoresist film. Next, the second interlayer insulating film 112 and the hydrogen barrier film 111 are etched using this resist pattern as a mask. As a result, via holes 112 a and 112 c located above the W plugs 109 a and 109 c and a via hole 112 b located above the ferroelectric capacitor 110 are formed in the second interlayer insulating film 112 and the hydrogen barrier film 111. .

その後、レジストパターンを除去する。次いで、ビアホール１１２ａ〜１１２ｃそれぞれの中及び第２の層間絶縁膜１１２上に、タングステン膜を堆積する。次いで、第２の層間絶縁膜１１２上のタングステンを、ＣＭＰ法又はエッチバックにより除去する。これにより、ビアホール１１２ａ，１１２ｂ，１１２ｃそれぞれにはＷプラグ１１３ａ，１１３ｂ，１１３ｃが埋め込まれる。 Thereafter, the resist pattern is removed. Next, a tungsten film is deposited in each of the via holes 112 a to 112 c and on the second interlayer insulating film 112. Next, tungsten on the second interlayer insulating film 112 is removed by a CMP method or etch back. As a result, the W plugs 113a, 113b, 113c are buried in the via holes 112a, 112b, 112c, respectively.

次いで、第２の層間絶縁膜１１２上及びＷプラグ１１３ａ〜１１３ｃ上を含む全面上にＡｌ合金膜を形成し、このＡｌ合金膜をパターニングすることにより、Ａｌ合金配線１１４ａ，１１４ｂ，１１４ｃを形成する。Ａｌ合金配線１１４ａ，１１４ｂ，１１４ｃそれぞれはＷプラグ１１３ａ，１１３ｂ，１１３ｃに接続している。 Next, an Al alloy film is formed on the entire surface including the second interlayer insulating film 112 and the W plugs 113a to 113c, and the Al alloy film is patterned to form Al alloy wirings 114a, 114b, and 114c. . The Al alloy wirings 114a, 114b, and 114c are connected to the W plugs 113a, 113b, and 113c, respectively.

次いで、図４（Ｃ）に示すように、Ａｌ合金配線１１４ａ〜１１４ｃ上、及び第２の層間絶縁膜１１２上に、第３の層間絶縁膜１１５を、ＣＶＤ法を用いて形成する。ここで原料ガスには、例えばＳｉＨ₄やＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）等水素原子を含むものが用いられる。
このような製造方法に類似する技術が特許文献１に記載されている。
特開２００２−１７６１４９号公報（図２） Next, as shown in FIG. 4C, a third interlayer insulating film 115 is formed on the Al alloy wirings 114a to 114c and on the second interlayer insulating film 112 by a CVD method. Here, as the source gas, for example, a gas containing hydrogen atoms such as SiH ₄ or TEOS (Si (OC ₂ H ₅ ) ₄ ) is used.
A technique similar to such a manufacturing method is described in Patent Document 1.
JP 2002-176149 A (FIG. 2)

上記したように、強誘電体キャパシタの特性劣化を防止するためには、強誘電体キャパシタを水素から保護する必要がある。従来は、強誘電体キャパシタの上面上及び側面上に水素バリア膜を形成していた。しかし上記した第３の層間絶縁膜を形成する工程のように、水素が発生するプロセスは、強誘電体キャパシタを形成した後にも多々行われる。このため、さらに水素が強誘電体キャパシタに進入しにくいようにすることが望まれる。 As described above, in order to prevent the deterioration of the characteristics of the ferroelectric capacitor, it is necessary to protect the ferroelectric capacitor from hydrogen. Conventionally, a hydrogen barrier film has been formed on the top and side surfaces of a ferroelectric capacitor. However, the process of generating hydrogen, such as the step of forming the third interlayer insulating film, is often performed after the ferroelectric capacitor is formed. For this reason, it is desirable to further prevent hydrogen from entering the ferroelectric capacitor.

本発明は上記のような事情を考慮してなされたものであり、その目的は、強誘電体キャパシタを水素から保護することにより、強誘電体キャパシタの電気的特性を劣化しにくくした半導体装置の製造方法及び半導体装置を提供することにある。 The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to provide a semiconductor device in which the electrical characteristics of the ferroelectric capacitor are hardly deteriorated by protecting the ferroelectric capacitor from hydrogen. A manufacturing method and a semiconductor device are provided.

上記課題を解決するため、本発明に係る半導体装置の製造方法は、
下地膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下地膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第２の層間絶縁膜を形成する工程と
を具備する。 In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention includes:
Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film and an upper electrode are laminated in this order on a base film;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a first interlayer insulating film on the hydrogen barrier film and the base film;
Forming an upper SBT film on the first interlayer insulating film;
Forming a second interlayer insulating film on the upper SBT film.

この半導体装置の製造方法によれば、強誘電体キャパシタの上方に形成される層間絶縁膜には、還元性を有するＳＢＴからなる上部ＳＢＴ膜が挟まれる。このため、上部ＳＢＴ膜を形成した後に、水素、水又は水酸基（以下水素等と記載）が発生する工程が行われても、水素等は上部ＳＢＴ膜と反応し、下方に位置する強誘電体キャパシタまで達しない。このため、強誘電体キャパシタの電気的特性は劣化しにくくなる。 According to this method for manufacturing a semiconductor device, an upper SBT film made of SBT having reducibility is sandwiched between interlayer insulating films formed above a ferroelectric capacitor. Therefore, even if a process of generating hydrogen, water, or a hydroxyl group (hereinafter referred to as hydrogen or the like) is performed after the formation of the upper SBT film, the hydrogen or the like reacts with the upper SBT film and is located below the ferroelectric. It does not reach the capacitor. For this reason, the electrical characteristics of the ferroelectric capacitor are unlikely to deteriorate.

本発明に係る他の半導体装置の製造方法は、
下地膜上に下部ＳＢＴ膜を形成する工程と、
前記下部ＳＢＴ膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部ＳＢＴ膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第２の層間絶縁膜を形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a lower SBT film on the base film;
Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film and an upper electrode are laminated in this order on the lower SBT film;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a first interlayer insulating film on the hydrogen barrier film and the lower SBT film;
Forming an upper SBT film on the first interlayer insulating film;
Forming a second interlayer insulating film on the upper SBT film.

この半導体装置の製造方法によれば、上記した半導体装置の製造方法と同一の作用及び効果を得ることができる。また、強誘電体キャパシタと下地膜の間には、下部ＳＢＴ膜が形成されている。このため、強誘電体キャパシタを形成した後に、下地膜から水素等が脱ガスしても、これら水素等は下部ＳＢＴ膜と反応し、上方に位置する強誘電体キャパシタまで達しない。このため、強誘電体キャパシタの電気的特性は更に劣化しにくくなる。 According to this method for manufacturing a semiconductor device, the same operations and effects as the above-described method for manufacturing a semiconductor device can be obtained. A lower SBT film is formed between the ferroelectric capacitor and the base film. For this reason, even if hydrogen and the like are degassed from the base film after forming the ferroelectric capacitor, these hydrogen and the like react with the lower SBT film and do not reach the ferroelectric capacitor located above. For this reason, the electrical characteristics of the ferroelectric capacitor are further unlikely to deteriorate.

下地膜は、原料ガスに水素を含むＣＶＤ法を用いて形成されている場合、この半導体装置の製造方法は特に効果を発揮する。この場合、強誘電体キャパシタを形成する工程の後に、下地膜が加熱される工程を更に具備していてもよい。 When the base film is formed using a CVD method in which hydrogen is contained in the source gas, this semiconductor device manufacturing method is particularly effective. In this case, a step of heating the base film may be further provided after the step of forming the ferroelectric capacitor.

上記した各半導体装置の製造方法において、強誘電体膜はＳＢＴ膜であってもよい。この場合、上部ＳＢＴ膜と強誘電体膜とを同一の装置で形成することができるため、半導体装置の製造コストを低くすることができる。 In each of the semiconductor device manufacturing methods described above, the ferroelectric film may be an SBT film. In this case, since the upper SBT film and the ferroelectric film can be formed by the same device, the manufacturing cost of the semiconductor device can be reduced.

本発明に係る他の半導体装置の製造方法は、下地膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面に水素バリア膜を形成する工程と、
前記水素バリア膜上及び前記下地膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面を平坦化する工程と、
平坦化された前記第１の層間絶縁膜上に、還元性を有する材料を含む還元性膜を形成する工程と、
前記還元性膜上に第２の層間絶縁膜を形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention includes a step of forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film, and an upper electrode are stacked in this order on a base film,
Forming a hydrogen barrier film on top and side surfaces of the ferroelectric capacitor;
Forming a first interlayer insulating film on the hydrogen barrier film and the base film;
Planarizing the surface of the first interlayer insulating film;
Forming a reducing film containing a reducing material on the planarized first interlayer insulating film;
Forming a second interlayer insulating film on the reducing film.

この半導体装置の製造方法においても、上記した半導体装置の製造方法と同様の効果を得ることができる。また、第１の層間絶縁膜の表面を平坦化しているため、還元性膜の膜厚を均一にしやすい。このため、還元性膜が部分的に薄くなって水素バリア能力が低下することは、生じにくい。 Also in this method for manufacturing a semiconductor device, the same effects as those of the above-described method for manufacturing a semiconductor device can be obtained. Further, since the surface of the first interlayer insulating film is flattened, it is easy to make the thickness of the reducing film uniform. For this reason, it is unlikely that the reducing film is partially thinned and the hydrogen barrier ability is reduced.

還元性膜はＳＢＴ膜であってもよい。また第１の層間絶縁膜は、厚さが１０００ｎｍ以上に形成されるのが好ましい。
還元性膜を形成する工程は、還元性を有する材料を含む溶液を、スピンコート法を用いて第１の層間絶縁膜上に塗布し、塗布した溶液を加熱することにより還元性膜を形成する工程であってもよい。 The reducing film may be an SBT film. The first interlayer insulating film is preferably formed with a thickness of 1000 nm or more.
In the step of forming the reducing film, a solution containing a reducing material is applied onto the first interlayer insulating film using a spin coating method, and the applied solution is heated to form the reducing film. It may be a process.

本発明に係る他の半導体装置の製造方法は、
ゲート電極、ならびにソース及びドレインの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１の接続孔、ならびに前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに、第１乃至第３の導電体を埋め込む工程と、
前記第１の層間絶縁膜上かつ前記第２の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部バリア膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第３の層間絶縁膜を形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a transistor having a gate electrode and source and drain impurity regions;
Forming a first interlayer insulating film on the transistor;
Forming, in the first interlayer insulating film, a first connection hole located on the gate electrode, and second and third connection holes located on the impurity regions, respectively.
Embedding first to third conductors in each of the first to third connection holes;
Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film, and an upper electrode are stacked on the first interlayer insulating film and at a position overlapping the second conductor;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a second interlayer insulating film on the hydrogen barrier film and the lower barrier film;
Forming an upper SBT film on the second interlayer insulating film;
Forming a third interlayer insulating film on the upper SBT film.

この半導体装置の製造方法において、第３の層間絶縁膜、上部ＳＢＴ膜、及び第２の層間絶縁膜に、強誘電体キャパシタ上に位置する第４の接続孔、ならびに、第１及び第３の導電体それぞれ上に位置する第５及び第６の接続孔を形成する工程と、第４乃至第６の接続孔それぞれに、第４乃至第６の導電体を埋め込む工程と
を更に具備してもよい。 In this method of manufacturing a semiconductor device, the third interlayer insulating film, the upper SBT film, and the second interlayer insulating film are provided with a fourth connection hole located on the ferroelectric capacitor, and the first and third The method may further include a step of forming fifth and sixth connection holes located on each of the conductors, and a step of embedding the fourth to sixth conductors in each of the fourth to sixth connection holes. Good.

本発明に係る他の半導体装置の製造方法は、
ゲート電極、ならびにソース及びドレインの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１の接続孔、ならびに前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに、第１乃至第３の導電体を埋め込む工程と、
前記第１の層間絶縁膜上ならびに前記第１乃至第３の導電体上を含む全面上に、下部ＳＢＴ膜を形成する工程と、
前記下部ＳＢＴ膜に、前記第１乃至第３の導電体それぞれ上に位置する第４乃至第６の接続孔を形成する工程と、
前記第４乃至第６の接続孔に第４乃至第６の導電体を埋め込む工程と、
前記下部ＳＢＴ膜上かつ前記第５の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部バリア膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第３の層間絶縁膜を形成する工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a transistor having a gate electrode and source and drain impurity regions;
Forming a first interlayer insulating film on the transistor;
Forming, in the first interlayer insulating film, a first connection hole located on the gate electrode, and second and third connection holes located on the impurity regions, respectively.
Embedding first to third conductors in each of the first to third connection holes;
Forming a lower SBT film on the entire surface including the first interlayer insulating film and the first to third conductors;
Forming fourth to sixth connection holes located on the first to third conductors in the lower SBT film,
Burying fourth to sixth conductors in the fourth to sixth connection holes;
Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film, and an upper electrode are laminated on the lower SBT film and at a position overlapping the fifth conductor;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a second interlayer insulating film on the hydrogen barrier film and the lower barrier film;
Forming an upper SBT film on the second interlayer insulating film;
Forming a third interlayer insulating film on the upper SBT film.

本発明に係る半導体装置は、
下地膜と、
前記下地膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下地膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された上部ＳＢＴ膜と、
前記上部ＳＢＴ膜上に形成された第２の層間絶縁膜と
を具備する。 A semiconductor device according to the present invention includes:
A base film,
A ferroelectric capacitor formed on the base film and having a lower electrode, a ferroelectric layer and an upper electrode laminated;
A hydrogen barrier film covering an upper surface and a side surface of the ferroelectric capacitor;
A first interlayer insulating film formed on the hydrogen barrier film and the base film;
An upper SBT film formed on the first interlayer insulating film;
And a second interlayer insulating film formed on the upper SBT film.

本発明に係る他の半導体装置は、
下地膜と、
前記下地膜上に形成された下部ＳＢＴ膜と、
前記下部ＳＢＴ膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下部ＳＢＴ膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された上部ＳＢＴ膜と、
前記上部ＳＢＴ膜上に形成された第２の層間絶縁膜と
を具備する。 Other semiconductor devices according to the present invention are:
A base film,
A lower SBT film formed on the underlayer;
A ferroelectric capacitor formed on the lower SBT film and having a lower electrode, a ferroelectric layer and an upper electrode laminated;
A hydrogen barrier film covering an upper surface and a side surface of the ferroelectric capacitor;
A first interlayer insulating film formed on the hydrogen barrier film and the lower SBT film;
An upper SBT film formed on the first interlayer insulating film;
And a second interlayer insulating film formed on the upper SBT film.

本発明に係る他の半導体装置は、
下地膜と、
前記下地膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下地膜上に形成され、表面が平坦化された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、還元性を有する材料を含む還元性膜と、
前記還元性膜上に形成された第２の層間絶縁膜と
を具備する。 Other semiconductor devices according to the present invention are:
A base film,
A ferroelectric capacitor formed on the base film and having a lower electrode, a ferroelectric layer and an upper electrode laminated;
A hydrogen barrier film covering an upper surface and a side surface of the ferroelectric capacitor;
A first interlayer insulating film formed on the hydrogen barrier film and the base film and having a planarized surface;
A reducing film formed on the first interlayer insulating film and containing a reducing material;
And a second interlayer insulating film formed on the reducing film.

BEST MODE FOR CARRYING OUT THE INVENTION

以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。素子分離膜２は、例えばＬＯＣＯＳ法を用いて形成され、素子領域上が開口している。次いで、シリコン基板１を熱酸化することにより、素子領域にゲート酸化膜３を形成する。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 and 2 are cross-sectional views for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
First, as shown in FIG. 1A, an element isolation film 2 is formed on a silicon substrate 1. The element isolation film 2 is formed by using, for example, the LOCOS method, and has an opening on the element region. Next, the silicon substrate 1 is thermally oxidized to form a gate oxide film 3 in the element region. Next, a polysilicon film is formed on the entire surface including the gate oxide film 3, and this polysilicon film is patterned. Thereby, the gate electrode 4 is formed on the gate oxide film 3. Next, impurity ions are implanted into the silicon substrate 1 using the gate electrode 4 and the element isolation film 2 as a mask. Thereby, low-concentration impurity regions 6 a and 6 b are formed in the silicon substrate 1.

次いで、ゲート酸化膜３上を含む全面上に、酸化シリコン膜を形成する。次いで、この酸化シリコン膜をエッチバックすることにより、ゲート電極４の側壁にサイドウォール５を形成する。次いで、ゲート電極４、サイドウォール５及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソースとなる不純物領域７ａ、及びドレインとなる不純物領域７ｂが形成される。このようにして素子領域にトランジスタが形成される。 Next, a silicon oxide film is formed on the entire surface including the gate oxide film 3. Next, the silicon oxide film is etched back to form sidewalls 5 on the sidewalls of the gate electrode 4. Next, impurity ions are implanted into the silicon substrate 1 using the gate electrode 4, the sidewall 5 and the element isolation film 2 as a mask. As a result, an impurity region 7 a serving as a source and an impurity region 7 b serving as a drain are formed in the silicon substrate 1. Thus, a transistor is formed in the element region.

次いで、トランジスタ上を含む全面上に、層間絶縁膜８を、例えばＣＶＤ法を用いて形成する。層間絶縁膜８は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ₄やＴＥＯＳ等水素原子を含むものが用いられる。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布する。次いでこのフォトレジスト膜を露光及び現像することにより、層間絶縁膜８上にレジストパターンを形成する．次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール８ａ，８ｂ、及びゲート電極４上に位置するコンタクトホール８ｃが形成される。 Next, an interlayer insulating film 8 is formed on the entire surface including on the transistor by using, for example, a CVD method. The interlayer insulating film 8 contains silicon oxide as a main component, and a material gas containing a hydrogen atom such as SiH ₄ or TEOS is used as the source gas. Next, a photoresist film (not shown) is applied on the interlayer insulating film 8. Next, a resist pattern is formed on the interlayer insulating film 8 by exposing and developing the photoresist film. Next, the interlayer insulating film 8 is etched using this resist pattern as a mask. As a result, contact holes 8 a and 8 b located above the impurity regions 7 a and 7 b and contact holes 8 c located above the gate electrode 4 are formed in the interlayer insulating film 8.

その後、レジストパターンを除去する。次いで、コンタクトホール８ａ，８ｂ，８ｃそれぞれの中及び層間絶縁膜８上に、タングステン膜を堆積する。この堆積には、例えばＷＦ₆を原料ガスに含むＣＶＤ法が用いられる。次いで、層間絶縁膜８上のタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、コンタクトホール８ａ，８ｂ，８ｃそれぞれにはＷプラグ９ａ，９ｂ，９ｃが埋め込まれる。 Thereafter, the resist pattern is removed. Next, a tungsten film is deposited in each of the contact holes 8 a, 8 b, 8 c and on the interlayer insulating film 8. For this deposition, for example, a CVD method including WF ₆ in a source gas is used. Next, the tungsten film on the interlayer insulating film 8 is removed by CMP or etch back. As a result, W plugs 9a, 9b, 9c are buried in the contact holes 8a, 8b, 8c, respectively.

次いで図１（Ｂ）に示すように、Ｗプラグ９ｂ上及び層間絶縁膜８上に、Ｉｒ膜、ＩｒＯ_ｘ膜及びＰｔ膜をこの順に積層することにより、厚さ２００ｎｍの下部導電膜を形成する。次いで、下部導電膜上に、強誘電体を含む溶液を、スピンコート法を用いて塗布し、塗布した溶液を加熱処理する。これにより、下部導電膜上には、厚さ１５０ｎｍ〜２００ｎｍの強誘電体膜が形成される。強誘電体膜は、Ｓｒ，Ｂｉ，Ｔａなどを含有している膜（例えばＳＢＴ膜）であるが、Ｐｂ，Ｚｒ，Ｔｉ，Ｏなどを含有している膜（例えばＰＺＴ膜）であってもよい。次いで、強誘電体膜上にＰｔ膜、ＩｒＯ_ｘ膜及びＩｒ膜をこの順に積層することにより、厚さ２００ｎｍの上部導電膜を形成する。 Next, as shown in FIG. 1B, an Ir film, an IrO _x film, and a Pt film are stacked in this order on the W plug 9b and the interlayer insulating film 8, thereby forming a lower conductive film having a thickness of 200 nm. . Next, a solution containing a ferroelectric substance is applied onto the lower conductive film by using a spin coating method, and the applied solution is heat-treated. Thereby, a ferroelectric film having a thickness of 150 nm to 200 nm is formed on the lower conductive film. The ferroelectric film is a film (for example, SBT film) containing Sr, Bi, Ta or the like, but may be a film (for example, PZT film) containing Pb, Zr, Ti, O, or the like. Good. Next, an upper conductive film having a thickness of 200 nm is formed by laminating a Pt film, an IrO _x film, and an Ir film in this order on the ferroelectric film.

次いで、上部導電膜上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、上部導電膜上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、上部導電膜、強誘電体膜及び下部導電膜をエッチングする。これにより、層間絶縁膜８上かつＷプラグ９ｂと重なる位置には、下部電極１０ａ、強誘電体層１０ｂ及び上部電極１０ｃをこの順に積層した強誘電体キャパシタ１０が形成される。 Next, a photoresist film (not shown) is applied on the upper conductive film. Next, a resist pattern is formed on the upper conductive film by exposing and developing the photoresist film. Next, the upper conductive film, the ferroelectric film, and the lower conductive film are etched using this resist pattern as a mask. As a result, the ferroelectric capacitor 10 in which the lower electrode 10a, the ferroelectric layer 10b, and the upper electrode 10c are stacked in this order is formed on the interlayer insulating film 8 and at a position overlapping the W plug 9b.

その後、レジストパターンを除去する。次いで、強誘電体キャパシタ１０の上面及び側面、並びに層間絶縁膜８上に、水素バリア膜１１を形成する。水素バリア膜１１は、水素が発生しないプロセスで成膜される膜、例えば酸化アルミニウム膜である。水素バリア膜１１は、酸化アルミニウム膜である場合にはスパッタリング法またはＣＶＤ法により形成される。これにより、強誘電体キャパシタ１０には水素が入りにくくなる。 Thereafter, the resist pattern is removed. Next, a hydrogen barrier film 11 is formed on the upper and side surfaces of the ferroelectric capacitor 10 and the interlayer insulating film 8. The hydrogen barrier film 11 is a film formed by a process that does not generate hydrogen, for example, an aluminum oxide film. When the hydrogen barrier film 11 is an aluminum oxide film, it is formed by sputtering or CVD. This makes it difficult for hydrogen to enter the ferroelectric capacitor 10.

次いで、水素バリア膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光および現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして水素バリア膜１１をエッチングする。これにより、水素バリア膜１１は、強誘電体キャパシタ１０の上面及び側面、ならびに層間絶縁膜８上のうち強誘電体キャパシタ１０に隣接する部分を残して、除去される。その後、レジストパターンを除去する。 Next, a photoresist film (not shown) is applied on the hydrogen barrier film 11, and a resist pattern is formed by exposing and developing the photoresist film. Next, the hydrogen barrier film 11 is etched using this resist pattern as a mask. As a result, the hydrogen barrier film 11 is removed leaving the upper and side surfaces of the ferroelectric capacitor 10 and the portion of the interlayer insulating film 8 adjacent to the ferroelectric capacitor 10. Thereafter, the resist pattern is removed.

次いで、図１（Ｃ）に示すように、水素バリア膜１１上及び層間絶縁膜８上に、第２の層間絶縁膜１２を、ＣＶＤ法を用いて、厚さが１０００ｎｍ以上となるように形成する。第２の層間絶縁膜１２は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ₄やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素、水酸基および水（以下水素等と記載）が発生する。ただし、強誘電体キャパシタ１０は水素バリア膜１１によって上面及び側面が覆われているため、第２の層間絶縁膜１２を形成する際に、水素等は強誘電体キャパシタ１０に進入しにくい。 Next, as shown in FIG. 1C, a second interlayer insulating film 12 is formed on the hydrogen barrier film 11 and the interlayer insulating film 8 so as to have a thickness of 1000 nm or more by CVD. To do. The second interlayer insulating film 12 contains silicon oxide as a main component, and a material gas containing a hydrogen atom such as SiH ₄ or TEOS is used. For this reason, hydrogen, a hydroxyl group, and water (hereinafter referred to as hydrogen or the like) are generated during the film formation process. However, since the upper and side surfaces of the ferroelectric capacitor 10 are covered with the hydrogen barrier film 11, hydrogen or the like hardly enters the ferroelectric capacitor 10 when the second interlayer insulating film 12 is formed.

次いで、第２の層間絶縁膜１２の表面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することにより、第２の層間絶縁膜１２の表面を平坦化する。このとき、第２の層間絶縁膜１２は、厚さが１０００ｎｍ以上あるため、たとえ研磨量が部分的に多くなっても、第２の層間絶縁膜１２の下にある水素バリア膜１１等は露出しない。 Next, the surface of the second interlayer insulating film 12 is planarized by polishing the surface of the second interlayer insulating film 12 by a CMP (Chemical Mechanical Polishing) method. At this time, since the second interlayer insulating film 12 has a thickness of 1000 nm or more, the hydrogen barrier film 11 and the like under the second interlayer insulating film 12 are exposed even if the polishing amount is partially increased. do not do.

次いで、第２の層間絶縁膜１２上に、ＳＢＴ（SrBi₂Ta₂O₉）を含有する溶液を、スピンコート法により塗布する。次いで、塗布した溶液を加熱処理する。これにより、第２の層間絶縁膜１２上には上部ＳＢＴ膜１３が形成される。上部ＳＢＴ膜１３の膜厚は、水素バリア機能性を高めるために、６０ｎｍ以上であることが好ましい。また、後の工程で上部ＳＢＴ膜１３の加工が容易になるように、１１０ｎｍ以下であることが好ましい。なお、第２の層間絶縁膜１２の表面が平坦化されているため、スピンコート法を用いても上部ＳＢＴ膜１３をほぼ均一に形成することができる。 Next, a solution containing SBT (SrBi ₂ Ta ₂ O ₉ ) is applied onto the second interlayer insulating film 12 by spin coating. Next, the applied solution is heated. As a result, the upper SBT film 13 is formed on the second interlayer insulating film 12. The film thickness of the upper SBT film 13 is preferably 60 nm or more in order to enhance the hydrogen barrier functionality. Further, it is preferably 110 nm or less so that the upper SBT film 13 can be easily processed in a later step. Note that, since the surface of the second interlayer insulating film 12 is flattened, the upper SBT film 13 can be formed almost uniformly even if the spin coating method is used.

上部ＳＢＴ膜１３は還元性を有しているため、上部ＳＢＴ膜１３を形成した後に水素等が発生するプロセスが行われても、膜中に進入した水素等は上部ＳＢＴ膜１３と反応する。このため上部ＳＢＴ膜１３は水素バリア膜として機能し、下方に位置する強誘電体キャパシタ１０を水素等から保護する。
なお、強誘電体キャパシタ１０の強誘電体膜１０ｂがＳＢＴ膜である場合、強誘電体膜１０ｂと上部ＳＢＴ膜１３を同一の装置で処理することができるため、半導体装置の製造コストを低くすることができる。 Since the upper SBT film 13 has reducibility, even if a process for generating hydrogen or the like is performed after the upper SBT film 13 is formed, the hydrogen or the like that has entered the film reacts with the upper SBT film 13. Therefore, the upper SBT film 13 functions as a hydrogen barrier film, and protects the ferroelectric capacitor 10 located below from hydrogen or the like.
When the ferroelectric film 10b of the ferroelectric capacitor 10 is an SBT film, the ferroelectric film 10b and the upper SBT film 13 can be processed by the same device, thereby reducing the manufacturing cost of the semiconductor device. be able to.

上部ＳＢＴ膜１３は、スパッタリング法又はＣＶＤ法により形成されてもよい。また、上部ＳＢＴ膜１３の代わりに、還元性を有する材料（すなわち水素、水又は水酸基と反応する材料）を含む膜(例えばＰＺＴ膜)を用いてもよい。 The upper SBT film 13 may be formed by a sputtering method or a CVD method. Instead of the upper SBT film 13, a film (for example, a PZT film) containing a reducing material (that is, a material that reacts with hydrogen, water, or a hydroxyl group) may be used.

次いで、図２（Ａ）に示すように、上部ＳＢＴ膜１３上に、第３の層間絶縁膜１４を、ＣＶＤ法を用いて厚さ１００ｎｍ前後に形成する。第３の層間絶縁膜１４は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ₄やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素等が発生するが、これら水素等は上部ＳＢＴ膜１３と反応し、上部ＳＢＴ膜１３の下方に位置する強誘電体キャパシタ１０には侵入しない。 Next, as shown in FIG. 2A, a third interlayer insulating film 14 is formed on the upper SBT film 13 to have a thickness of about 100 nm using a CVD method. The third interlayer insulating film 14 contains silicon oxide as a main component, and a material gas containing a hydrogen atom such as SiH ₄ or TEOS is used. For this reason, hydrogen and the like are generated during the film formation process, but these hydrogen and the like react with the upper SBT film 13 and do not enter the ferroelectric capacitor 10 located below the upper SBT film 13.

次いで、図２（Ｂ）に示すように、第３の層間絶縁膜１４上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光および現像することにより、第３の層間絶縁膜１４上にフォトレジスト膜を形成する。次いで、このフォトレジスト膜をマスクとして第３の層間絶縁膜１４、上部ＳＢＴ膜１３、第２の層間絶縁膜１２、及び水素バリア膜１１をこの順にエッチングする。これにより、第３の層間絶縁膜１４、上部ＳＢＴ膜１３、第２の層間絶縁膜１２、及び水素バリア膜１１には、強誘電体キャパシタ１０の上部電極１０ｃ上に位置するビアホール１２ｂが形成される。また、第３の層間絶縁膜１４、上部ＳＢＴ膜１３、及び第２の層間絶縁膜１２には、Ｗプラグ９ａ，９ｃそれぞれの上に位置するビアホール１２ａ，１２ｃが形成される。 Next, as shown in FIG. 2B, a photoresist film (not shown) is applied over the third interlayer insulating film 14. Next, the photoresist film is exposed and developed to form a photoresist film on the third interlayer insulating film 14. Next, the third interlayer insulating film 14, the upper SBT film 13, the second interlayer insulating film 12, and the hydrogen barrier film 11 are etched in this order using this photoresist film as a mask. As a result, via holes 12b located on the upper electrode 10c of the ferroelectric capacitor 10 are formed in the third interlayer insulating film 14, the upper SBT film 13, the second interlayer insulating film 12, and the hydrogen barrier film 11. The In the third interlayer insulating film 14, the upper SBT film 13, and the second interlayer insulating film 12, via holes 12a and 12c located on the W plugs 9a and 9c, respectively, are formed.

次いで、ビアホール１２ａ，１２ｂ，１２ｃそれぞれの中及び第３の層間絶縁膜１４上に、タングステン膜を形成する。この堆積には、例えばＷＦ₆を原料ガスに含むＣＶＤ法が用いられる。次いで、タングステン膜を、第３の層間絶縁膜１４上からＣＭＰまたはエッチバックを用いて除去する。これにより、ビアホール１２ｂには、強誘電体キャパシタ１０の上部電極１０ｃに接続するＷプラグ１５ｂが埋め込まれ、ビアホール１２ａ，１２ｃそれぞれには、Ｗプラグ９ａ，９ｃに接続するＷプラグ１５ａ，１５ｃが埋め込まれる。 Next, a tungsten film is formed in each of the via holes 12 a, 12 b, and 12 c and on the third interlayer insulating film 14. For this deposition, for example, a CVD method including WF ₆ in a source gas is used. Next, the tungsten film is removed from the third interlayer insulating film 14 using CMP or etch back. As a result, W plugs 15b connected to the upper electrode 10c of the ferroelectric capacitor 10 are embedded in the via holes 12b, and W plugs 15a and 15c connected to the W plugs 9a and 9c are embedded in the via holes 12a and 12c, respectively. It is.

次いで、図２（Ｃ）に示すように、第３の層間絶縁膜１４上及びＷプラグ１５ａ，１５ｂ，１５ｃそれぞれ上に、Ａｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ｗプラグ１５ａ，１５ｂ，１５ｃそれぞれの上を通るＡｌ合金配線１６ａ，１６ｂ，１６ｃが形成される。Ａｌ合金配線１６ａは、Ｗプラグ１５ａ，９ａを介してトランジスタのソースとなる不純物領域７ａに接続し、Ａｌ合金配線１６ｃは、Ｗプラグ１５ｃ，９ｃを介してトランジスタのゲート電極４に接続する。また、Ａｌ合金配線１６ｂは、Ｗプラグ１５ｂを介して強誘電体キャパシタ１０の上部電極１０ｃに接続する。なお、強誘電体キャパシタ１０の下部電極１０ａは、Ｗプラグ９ｂを介してトランジスタのドレインとなる不純物層７ｂに接続している。 Next, as shown in FIG. 2C, an Al alloy film is formed on the third interlayer insulating film 14 and the W plugs 15a, 15b, and 15c. Next, a photoresist film (not shown) is applied on the Al alloy film, and the photoresist film is exposed and developed. Thereby, a resist pattern is formed on the Al alloy film. Next, the Al alloy film is etched using this resist pattern as a mask. As a result, the Al alloy film is patterned, and Al alloy wirings 16a, 16b, and 16c passing over the W plugs 15a, 15b, and 15c are formed. The Al alloy wiring 16a is connected to the impurity region 7a serving as the source of the transistor via the W plugs 15a and 9a, and the Al alloy wiring 16c is connected to the gate electrode 4 of the transistor via the W plugs 15c and 9c. The Al alloy wiring 16b is connected to the upper electrode 10c of the ferroelectric capacitor 10 through the W plug 15b. The lower electrode 10a of the ferroelectric capacitor 10 is connected to the impurity layer 7b serving as the drain of the transistor through the W plug 9b.

その後、レジストパターンを除去する。次いで、第３の層間絶縁膜１４上及びＡｌ合金配線１６ａ〜１６ｃ上に、第４の層間絶縁膜１７を、ＣＶＤ法を用いて形成する。第４の層間絶縁膜１７は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ₄やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素等が発生するが、これら水素等は、第３の層間絶縁膜１４中に侵入しても、上部ＳＢＴ膜１３と反応し、上部ＳＢＴ膜１３の下方に位置する強誘電体キャパシタ１０には侵入しない。 Thereafter, the resist pattern is removed. Next, a fourth interlayer insulating film 17 is formed on the third interlayer insulating film 14 and the Al alloy wirings 16a to 16c by using the CVD method. The fourth interlayer insulating film 17 contains silicon oxide as a main component, and a material gas containing a hydrogen atom such as SiH ₄ or TEOS is used as the source gas. For this reason, hydrogen and the like are generated during the film formation process. Even if hydrogen or the like penetrates into the third interlayer insulating film 14, it reacts with the upper SBT film 13 and is located below the upper SBT film 13. It does not enter the ferroelectric capacitor 10.

このように本実施形態によれば、強誘電体キャパシタ１０の上方に形成される層間絶縁膜を、２つの層間絶縁膜１２，１４に分け、これら層間絶縁膜１２，１４の間に、還元性を有する物質であるＳＢＴからなる上部ＳＢＴ膜１３を形成している。このため、上部ＳＢＴ膜１３の上方に、水素等が発生する工程(例えば第４の層間絶縁膜１７を形成する工程)を行っても、膜中に進入した水素等は上部ＳＢＴ膜１３と反応し、上部ＳＢＴ膜の下方に位置する強誘電体キャパシタ１０には進入しない。
従って強誘電体キャパシタ１０の電気的特性は劣化しにくくなる。 As described above, according to the present embodiment, the interlayer insulating film formed above the ferroelectric capacitor 10 is divided into two interlayer insulating films 12 and 14, and a reducing property is provided between these interlayer insulating films 12 and 14. An upper SBT film 13 made of SBT, which is a substance having the above, is formed. For this reason, even if a process for generating hydrogen or the like is performed above the upper SBT film 13 (for example, a process for forming the fourth interlayer insulating film 17), the hydrogen or the like that has entered the film reacts with the upper SBT film 13. However, it does not enter the ferroelectric capacitor 10 located below the upper SBT film.
Therefore, the electrical characteristics of the ferroelectric capacitor 10 are unlikely to deteriorate.

図３の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず、図３（Ａ）に示すように、シリコン基板１に素子分離膜２及びゲート酸化膜３を形成し、さらにゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、不純物領域７ａ，７ｂ、層間絶縁膜８を形成する。次いで、層間絶縁膜８を平坦化した後に、コンタクトホール８ａ，８ｂ，８ｃ、及びＷプラグ９ａ，９ｂ，９ｃを形成する。これらの形成方法は、第１の実施形態と同一である。 Each drawing in FIG. 3 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
First, as shown in FIG. 3A, an element isolation film 2 and a gate oxide film 3 are formed on a silicon substrate 1, and further, a gate electrode 4, sidewalls 5, low-concentration impurity regions 6a and 6b, impurity regions 7a, 7b, an interlayer insulating film 8 is formed. Next, after planarizing the interlayer insulating film 8, contact holes 8a, 8b, 8c and W plugs 9a, 9b, 9c are formed. These forming methods are the same as those in the first embodiment.

次いで、図３（Ｂ）に示すように、層間絶縁膜８上に、ＳＢＴを含む溶液を、スピンコート法により塗布し、塗布した溶液に加熱処理を加える。これにより層間絶縁膜８上には下部ＳＢＴ膜１８が形成される。下部ＳＢＴ膜１８の厚さは、水素バリア機能性を高めるために、６０ｎｍ以上であることが好ましい。また、次の工程で下部ＳＢＴ膜１８の加工を容易にするために、１１０ｎｍ以下であることが好ましい。 Next, as shown in FIG. 3B, a solution containing SBT is applied to the interlayer insulating film 8 by a spin coating method, and the applied solution is subjected to heat treatment. As a result, a lower SBT film 18 is formed on the interlayer insulating film 8. The thickness of the lower SBT film 18 is preferably 60 nm or more in order to enhance the hydrogen barrier functionality. In order to facilitate the processing of the lower SBT film 18 in the next step, the thickness is preferably 110 nm or less.

次いで、下部ＳＢＴ膜１８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、下部ＳＢＴ膜１８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして下部ＳＢＴ膜１８をエッチングする。これにより、下部ＳＢＴ膜１８には、Ｗプラグ９ａ，９ｂ，９ｃそれぞれの上に位置するビアホール１８ａ，１８ｂ，１８ｃが形成される。 Next, a photoresist film (not shown) is applied on the lower SBT film 18, and this photoresist film is exposed and developed. Thereby, a resist pattern is formed on the lower SBT film 18. Next, the lower SBT film 18 is etched using this resist pattern as a mask. As a result, via holes 18a, 18b, and 18c located on the W plugs 9a, 9b, and 9c are formed in the lower SBT film 18.

その後、レジストパターンを除去する。次いで、ビアホール１８ａ，１８ｂ，１８ｃそれぞれの中、及び下部ＳＢＴ膜１８上にタングステン膜を堆積する。次いで、下部ＳＢＴ膜１８上のタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、ビアホール１８ａ，１８ｂ，１８ｃそれぞれには、Ｗプラグ１９ａ，１９ｂ，１９ｃが埋め込まれる。 Thereafter, the resist pattern is removed. Next, a tungsten film is deposited in each of the via holes 18 a, 18 b and 18 c and on the lower SBT film 18. Next, the tungsten film on the lower SBT film 18 is removed by CMP or etch back. As a result, the W plugs 19a, 19b, and 19c are embedded in the via holes 18a, 18b, and 18c, respectively.

次いで、図３（Ｃ）に示すように、下部ＳＢＴ膜１８上かつＷプラグ１９ｂと重なる位置に、下部電極１０ａ，強誘電体膜１０ｂ，上部電極１０ｃをこの順に積層した強誘電体キャパシタ１０を形成する。次いで水素バリア膜１１、第２の層間絶縁膜１２、上部ＳＢＴ膜１３、第３の層間絶縁膜１４を形成する。これらの形成方法は第１の実施形態と同一である。 Next, as shown in FIG. 3C, the ferroelectric capacitor 10 in which the lower electrode 10a, the ferroelectric film 10b, and the upper electrode 10c are stacked in this order on the lower SBT film 18 and at the position overlapping the W plug 19b. Form. Next, a hydrogen barrier film 11, a second interlayer insulating film 12, an upper SBT film 13, and a third interlayer insulating film 14 are formed. These forming methods are the same as those in the first embodiment.

次いで、図３（Ｄ）に示すように、ビアホール１２ａ，１２ｂ，１２ｃを形成する。次いでＷプラグ１５ａ，１５ｂ，１５ｃ、Ａｌ合金配線１６ａ，１６ｂ，１６ｃ、及び第４の層間絶縁膜１７を形成する。これらの形成方法は第１の実施形態と同一である。なおビアホール１２ａ，１２ｃは、それぞれＷプラグ１９ａ，１９ｃ上に位置する。 Next, as shown in FIG. 3D, via holes 12a, 12b, and 12c are formed. Next, W plugs 15a, 15b, 15c, Al alloy wirings 16a, 16b, 16c, and a fourth interlayer insulating film 17 are formed. These forming methods are the same as those in the first embodiment. The via holes 12a and 12c are located on the W plugs 19a and 19c, respectively.

Ａｌ合金配線１６ａは、Ｗプラグ１５ａ，１９ａ，９ａを介して、トランジスタのソースとなる不純物領域７ａに接続する。Ａｌ合金配線１６ｂは、Ｗプラグ１５ａを介して、強誘電体キャパシタ１０の上部電極１０ｃに接続する。Ａｌ合金配線１６ｃは、Ｗプラグ１５ｃ，１９ｃ，９ｃを介して、トランジスタのゲート電極４に接続する。なお強誘電体キャパシタ１０の下部電極１０ａは、Ｗプラグ１９ｂ，９ｂを介してトランジスタのドレインとなる不純物領域７ｂに接続する。 The Al alloy wiring 16a is connected to the impurity region 7a serving as the source of the transistor through the W plugs 15a, 19a, and 9a. The Al alloy wiring 16b is connected to the upper electrode 10c of the ferroelectric capacitor 10 through the W plug 15a. The Al alloy wiring 16c is connected to the gate electrode 4 of the transistor through the W plugs 15c, 19c, and 9c. The lower electrode 10a of the ferroelectric capacitor 10 is connected to the impurity region 7b serving as the drain of the transistor through the W plugs 19b and 9b.

この後の処理（例えばランプアニール工程）において、半導体装置に熱が加わる。このとき、強誘電体キャパシタ１０の下方に位置する層間絶縁膜８から、水素等が脱ガスすることがあるが、強誘電体キャパシタ１０と層間絶縁膜８の間には、下部ＳＢＴ膜１８が形成されているため、脱ガスした水素等は下部ＳＢＴ膜１８と反応し、下部ＳＢＴ膜１８の上に位置する強誘電体キャパシタ１０には侵入しない。 In the subsequent processing (for example, lamp annealing step), heat is applied to the semiconductor device. At this time, hydrogen or the like may be degassed from the interlayer insulating film 8 located below the ferroelectric capacitor 10, but the lower SBT film 18 is interposed between the ferroelectric capacitor 10 and the interlayer insulating film 8. Therefore, the degassed hydrogen or the like reacts with the lower SBT film 18 and does not enter the ferroelectric capacitor 10 located on the lower SBT film 18.

上記した第２の実施形態によれば、第１の実施形態と同一の作用及び効果を得ることができる。
また、１層目の層間絶縁膜８と強誘電体キャパシタ１０の間に、下部ＳＢＴ膜１８を形成しているため、層間絶縁膜８から水素等が脱ガスしても、脱ガスした水素等は下部ＳＢＴ膜１８と反応し、下部ＳＢＴ膜１８の上に位置する強誘電体キャパシタ１０に侵入しない。従って、強誘電体キャパシタ１０の電気的特性はさらに劣化しにくくなる。 According to the second embodiment described above, the same operations and effects as in the first embodiment can be obtained.
Further, since the lower SBT film 18 is formed between the first interlayer insulating film 8 and the ferroelectric capacitor 10, even if hydrogen is degassed from the interlayer insulating film 8, the degassed hydrogen, etc. Reacts with the lower SBT film 18 and does not enter the ferroelectric capacitor 10 located on the lower SBT film 18. Therefore, the electrical characteristics of the ferroelectric capacitor 10 are further unlikely to deteriorate.

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 1st Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of. （Ａ）は図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is a cross-sectional view for explaining the next step of FIG. 1 (C), (B) is a cross-sectional view for explaining the next step of (A), and (C) is the next step of (B). Sectional drawing for demonstrating a process. （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 2nd Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of (C), (D) is sectional drawing for demonstrating the next process of (C). （Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the conventional semiconductor device, (B) is sectional drawing for demonstrating the next process of (A), (C) is the next process of (B). Sectional drawing for demonstrating.

Explanation of symbols

１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ、１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，１０８ａ，１０８ｂ…コンタクトホール、９ａ，９ｂ，９ｃ，１５ａ，１５ｂ，１５ｃ，１０９ａ，１０９ｂ，１０９ｃ，１１３ａ，１１３ｂ，１１３ｃ…Ｗプラグ、１０，１１０…強誘電体キャパシタ、１０ａ，１１０ａ…下部電極、１０ｂ，１１０ｂ…強誘電体膜、１０ｃ，１１０ｃ…上部電極、１１，１１１…水素バリア膜、１２，１１２…第２の層間絶縁膜、１２ａ，１２ｂ，１２ｃ，１８ａ，１８ｂ，１８ｃ，１１２ａ，１１２ｂ，１１２ｃ…ビアホール、１３…上部ＳＢＴ膜、１４，１１５…第３の層間絶縁膜、１６ａ，１６ｂ，１６ｃ，１１４ａ，１１４ｂ，１１４ｃ…Ａｌ合金配線、１７…第４の層間絶縁膜、１８…下部ＳＢＴ膜 DESCRIPTION OF SYMBOLS 1,101 ... Silicon substrate, 2,102 ... Element isolation film, 3,103 ... Gate oxide film, 4,104 ... Gate electrode, 5,105 ... Side wall, 6a, 6b, 106a, 106b ... Low concentration impurity region, 7a, 7b, 107a, 107b ... impurity region, 8,108 ... interlayer insulating film, 8a, 8b, 108a, 108b ... contact hole, 9a, 9b, 9c, 15a, 15b, 15c, 109a, 109b, 109c, 113a, 113b, 113c ... W plug, 10,110 ... ferroelectric capacitor, 10a, 110a ... lower electrode, 10b, 110b ... ferroelectric film, 10c, 110c ... upper electrode, 11,111 ... hydrogen barrier film, 12,112 ... second interlayer insulating film, 12a, 12b, 12c, 18a, 18b, 18c, 112a, 112b, 112c ... Via hole, 13 ... upper SBT film, 14,115 ... third interlayer insulating film, 16a, 16b, 16c, 114a, 114b, 114c ... Al alloy wiring, 17 ... fourth interlayer insulating film, 18 ... lower SBT film

Claims

Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film and an upper electrode are laminated in this order on a base film;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a first interlayer insulating film on the hydrogen barrier film and the base film;
Forming an upper SBT film on the first interlayer insulating film;
Forming a second interlayer insulating film on the upper SBT film.

Forming a lower SBT film on the base film;
Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film and an upper electrode are laminated in this order on the lower SBT film;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a first interlayer insulating film on the hydrogen barrier film and the lower SBT film;
Forming an upper SBT film on the first interlayer insulating film;
Forming a second interlayer insulating film on the upper SBT film.

The method of manufacturing a semiconductor device according to claim 2, wherein the base film is formed using a CVD method in which hydrogen is contained in a source gas.

4. The method for manufacturing a semiconductor device according to claim 2, further comprising a step of heating the base film after the step of forming the ferroelectric capacitor.

The method of manufacturing a semiconductor device according to claim 1, wherein the ferroelectric film is an SBT film.

Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film and an upper electrode are laminated in this order on a base film;
Forming a hydrogen barrier film on top and side surfaces of the ferroelectric capacitor;
Forming a first interlayer insulating film on the hydrogen barrier film and the base film;
Planarizing the surface of the first interlayer insulating film;
Forming a reducing film containing a reducing material on the planarized first interlayer insulating film;
Forming a second interlayer insulating film on the reducing film.

The method of manufacturing a semiconductor device according to claim 6, wherein the reducing film is an SBT film.

The method of manufacturing a semiconductor device according to claim 6, wherein the first interlayer insulating film is formed with a thickness of 1000 nm or more.

The step of forming the reducing film includes applying a solution containing the reducing material on the first interlayer insulating film by using a spin coating method, and heating the applied solution to reduce the reducing film. The method for manufacturing a semiconductor device according to claim 6, wherein the method is a step of forming a conductive film.

Forming a transistor having a gate electrode and source and drain impurity regions;
Forming a first interlayer insulating film on the transistor;
Forming, in the first interlayer insulating film, a first connection hole located on the gate electrode, and second and third connection holes located on the impurity regions, respectively.
Embedding first to third conductors in each of the first to third connection holes;
Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film, and an upper electrode are stacked on the first interlayer insulating film and at a position overlapping the second conductor;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a second interlayer insulating film on the hydrogen barrier film and the lower barrier film;
Forming an upper SBT film on the second interlayer insulating film;
Forming a third interlayer insulating film on the upper SBT film.

In the third interlayer insulating film, the upper SBT film, and the second interlayer insulating film, a fourth connection hole located on the ferroelectric capacitor, and the first and third conductors, respectively. Forming the fifth and sixth connection holes located above;
The method of manufacturing a semiconductor device according to claim 10, further comprising a step of burying fourth to sixth conductors in each of the fourth to sixth connection holes.

Forming a transistor having a gate electrode and source and drain impurity regions;
Forming a first interlayer insulating film on the transistor;
Forming, in the first interlayer insulating film, a first connection hole located on the gate electrode, and second and third connection holes located on the impurity regions, respectively.
Embedding first to third conductors in each of the first to third connection holes;
Forming a lower SBT film on the entire surface including the first interlayer insulating film and the first to third conductors;
Forming fourth to sixth connection holes located on the first to third conductors in the lower SBT film,
Burying fourth to sixth conductors in the fourth to sixth connection holes;
Forming a ferroelectric capacitor in which a lower electrode, a ferroelectric film, and an upper electrode are laminated on the lower SBT film and at a position overlapping the fifth conductor;
Covering the upper and side surfaces of the ferroelectric capacitor with a hydrogen barrier film;
Forming a second interlayer insulating film on the hydrogen barrier film and the lower barrier film;
Forming an upper SBT film on the second interlayer insulating film;
Forming a third interlayer insulating film on the upper SBT film.

A base film,
A ferroelectric capacitor formed on the base film and having a lower electrode, a ferroelectric layer and an upper electrode laminated;
A hydrogen barrier film covering an upper surface and a side surface of the ferroelectric capacitor;
A first interlayer insulating film formed on the hydrogen barrier film and the base film;
An upper SBT film formed on the first interlayer insulating film;
A semiconductor device comprising: a second interlayer insulating film formed on the upper SBT film;

A base film,
A lower SBT film formed on the underlayer;
A ferroelectric capacitor formed on the lower SBT film and having a lower electrode, a ferroelectric layer and an upper electrode laminated;
A hydrogen barrier film covering an upper surface and a side surface of the ferroelectric capacitor;
A first interlayer insulating film formed on the hydrogen barrier film and the lower SBT film;
An upper SBT film formed on the first interlayer insulating film;
A semiconductor device comprising: a second interlayer insulating film formed on the upper SBT film;

A base film,
A ferroelectric capacitor formed on the base film and having a lower electrode, a ferroelectric layer and an upper electrode laminated;
A hydrogen barrier film covering an upper surface and a side surface of the ferroelectric capacitor;
A first interlayer insulating film formed on the hydrogen barrier film and the base film and having a planarized surface;
A reducing film formed on the first interlayer insulating film and containing a reducing material;
A semiconductor device comprising: a second interlayer insulating film formed on the reducing film.