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JP2006059841A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】リーク電流を低減することができる半導体装置及びその製造方法を提供すること
【解決手段】半導体装置１ａは、素子分離領域ＲＸによって囲まれた素子領域ＲＹを有する基板１０と、その素子領域ＲＹ中に形成されたソース／ドレイン６１、６２と、そのソース／ドレイン６１、６２間の領域の上にゲート絶縁膜３０を介して形成された第１ゲート電極４１と、素子領域ＲＹと素子分離領域ＲＸの境界Ｂの少なくとも一部を覆うように、ゲート絶縁膜３０上に形成された第２ゲート電極４２とを備える。第１ゲート電極４１と第２ゲート電極４２は分離している。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、ダミーゲート電極を有する半導体装置、及びその半導体装置を製造する方法に関する。
半導体装置において、空乏層中や接合の周辺部に存在する結晶欠陥は、リーク電流の原因となる。この結晶欠陥は、素子分離領域を形成するプロセスにおいて発生しやすく、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法においては、結晶欠陥はフィールド酸化時の応力に起因する。また、ＳＴＩ（Shallow Trench Isolation）法においては、シリコン基板と埋設酸化膜の熱膨張係数の相違から生じる応力によって、トレンチ端部のシリコン基板に結晶欠陥が発生しやすい。リーク電流により回路が誤動作するといった不具合を解消し、半導体装置の信頼性を向上させることが望まれている。
特許文献１に開示された技術は、高耐圧を維持した状態でリーク電流を低減することができる電界効果型の半導体装置を提供することを目的とする。この半導体装置は、半導体基板と、この半導体基板に形成された素子分離絶縁膜と、この素子分離絶縁膜の直下に形成された高不純物層と、その素子分離絶縁膜に囲まれた半導体基板の素子領域表面に形成された薄いゲート絶縁膜と、その素子分離絶縁膜とゲート絶縁膜との境界に沿ってゲート絶縁膜のそばに所定幅で設けられた不純物非注入領域と、この不純物非注入領域で囲まれた領域に互いに離間して形成されたソース／ドレイン領域と、このソース領域とドレイン領域とに挟まれた領域から上記不純物非注入領域に渡りゲート絶縁膜を介して形成されたゲート金属層とを備えている。
また、一般的に半導体装置の信頼性を向上させることを目的とした技術として、例えば、以下のものが知られている。
特許文献２に開示された半導体装置は、半導体基板に設けられた分離用の絶縁膜に囲まれた活性領域上に形成された第１のゲート電極と、その絶縁膜の一部より活性領域上にわたり形成された第２のゲート電極と、それら第１及び第２のゲート電極の間における半導体基板に形成されたドレイン領域と、上記絶縁膜の下に形成されたチャネルストッパとを有する。上記ドレイン領域とチャネルストッパとは、離間して形成されている。ここで、第１のゲート電極と第２のゲート電極は電気的に接続されている。
特許文献３に開示された半導体集積回路装置は、素子分離領域を形成するフィールド絶縁膜に囲まれた素子形成領域内にＭＩＳ型の半導体素子を有する。このＭＩＳ型半導体素子のゲート電極には、それら素子分離領域と素子形成領域との境界領域上に沿って延在するパターン部が形成されている。このパターン部には、ゲート電極と同じ電位が印加される。
特開昭６０−２２５４６８号公報 特開平３−２３９３６８号公報 特開平４−２５４３８１号公報
本発明の目的は、リーク電流を低減することができる半導体装置及びその製造方法を提供することにある。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明に係る半導体装置（１ａ、１ｂ）は、素子分離領域（ＲＸ）によって囲まれた素子領域（ＲＹ）を有する基板（１０）と、その素子領域（ＲＹ）中に形成されたソース／ドレイン（６１、６２）と、そのソース／ドレイン（６１、６２）間の領域の上にゲート絶縁膜（３０）を介して形成された第１ゲート電極（４１、５１）と、素子領域（ＲＹ）と素子分離領域（ＲＸ）の境界（Ｂ）の少なくとも一部を覆うように、ゲート絶縁膜（３０）上に形成された第２ゲート電極（４２、５２）とを備える。第１ゲート電極（４１、５１）と第２ゲート電極（４２、５２）は分離している。
第１ゲート電極（５１）は、素子領域（ＲＹ）上において、開口部（５５）を有するように形成されてもよい。例えば、第１ゲート電極（５１）は、素子領域（ＲＹ）上において、環状に形成されてもよい。
本発明において、第１ゲート電極（４１、５１）と第２ゲート電極（４２、５２）は、物理的に分離し、電気的に非接続である。つまり、第１ゲート電極（４１、５１）と第２ゲート電極（４２、５２）には、異なる電位が印加される。ここで、第２ゲート電極（４２、５２）には、基板電位が印加される。具体的には、ソース／ドレイン（６１、６２）の導電型がＮ型の場合、第２ゲート電極（４２、５２）にはグランド電位が印加される。また、ソース／ドレイン（６１、６２）の導電型がＰ型の場合、第２ゲート電極（４２、５２）には電源電位が印加される。これにより、リーク電流が防止される。更に、本発明において、ソース／ドレイン（６１、６２）は、素子分離領域（ＲＸ）から離れて形成される。従って、ソース／ドレイン（６１、６２）が、素子分離領域（ＲＸ）の端部における結晶欠陥と接触する確率が大幅に低減される。よって、結晶欠陥に起因するリーク電流が低減される。
本発明に係る半導体装置（１ａ、１ｂ）は、素子分離領域（ＲＸ）間にソース領域（６１）及びドレイン領域（６２）を有し、それらソース領域（６１）とドレイン領域（６２）との間のチャネル領域の上層に第１ゲート電極（４１、５１）を有し、ソース領域（６１）またはドレイン領域（６２）から素子分離領域（ＲＸ）へのリーク電流を減少せしめる第２ゲート電極（４２、５２）を有する。第１ゲート電極（４１、５１）と第２ゲート電極（４２、５２）は独立に制御される。この第２ゲート電極（４２、５２）は、素子分離領域（ＲＸ）の上層と素子分離領域（ＲＸ）以外の領域（ＲＹ）の上層とに跨って配置される。
本発明に係る半導体装置（１ａ、１ｂ）の製造方法は、（Ａ）素子領域（ＲＹ）を囲む素子分離領域（ＲＸ）を基板（１０）に形成する工程と、（Ｂ）基板（１０）上にゲート絶縁膜（３０）を形成する工程と、（Ｃ）ゲート絶縁膜（３０）上にポリシリコン（３１）を堆積する工程と、（Ｄ）所定のマスクを用いポリシリコン（３１）をエッチングすることによって、素子領域（ＲＹ）上の第１ゲート電極（４１、５１）と、素子領域（ＲＹ）と素子分離領域（ＲＸ）の境界（Ｂ）の少なくとも一部を覆う第２ゲート電極（４２、５２）を形成する工程と、（Ｅ）第１ゲート電極（４１、５１）及び第２ゲート電極（４２、５２）をマスクとして、基板（１０）の素子領域（ＲＹ）中に、拡散領域（６１、６２）を自己整合的に形成する工程とを備える。上記（Ｄ）工程において、第１ゲート電極（４１、５１）と第２ゲート電極（４２、５２）は、互いに分離するように形成される。また、上記（Ｄ）工程において、第１ゲート電極（５１）は、素子領域（ＲＹ）上において、環状に形成されてもよい。
本発明に係る半導体装置及びその製造方法によれば、リーク電流が低減される。
本発明に係る半導体装置及びその製造方法によれば、信頼性が向上する。
添付図面を参照して、本発明による半導体装置及びその製造方法を説明する。
（第１の実施の形態）
構造：
図１は、本発明の第１の実施の形態に係る半導体装置１ａの構造を示す平面図である。また、図２は、図１中の線ＩＩ−ＩＩ’に沿った半導体装置１ａの構造を示す断面図である。
この半導体装置１ａの基板１０は、素子を分離する素子分離領域ＲＸと、素子が形成される素子領域ＲＹとを有している。この素子領域ＲＹは、素子分離領域ＲＸによって囲まれており、素子分離領域ＲＸと素子領域ＲＹの基板１０表面における境界には、参照符号Ｂが付されている。図１に例示されるように、この境界Ｂが基板１０表面において長方形状になるように、素子分離領域ＲＸは形成されている。
素子分離領域（素子分離構造）ＲＸとしては、例えばＳＴＩ（Shallow Trench Isolation）構造が例示される。つまり、図２に示されるように、基板１０に形成されたトレンチ内部にトレンチ絶縁膜２１が埋め込まれている。また、基板１０の素子領域ＲＹの中には、拡散領域としてソース６１及びドレイン６２が形成されている。ここで、図２において、これらソース６１及びドレイン６２は、トレンチ絶縁膜２１に接触しないように形成されている。すなわち、ソース６１とドレイン６２は、素子分離領域ＲＸから離れて形成されている。
図２に示されるように、このような基板１０の上にゲート絶縁膜３０が形成されている。そして、ソース６１及びドレイン６２の間のチャネル領域の上には、ゲート絶縁膜３０を介してゲート電極４１が形成されている。また、ゲート絶縁膜３０及びゲート電極４１の上には層間絶縁膜７０が形成されている。この層間絶縁膜７０とゲート絶縁膜３０を貫通するように形成されたコンタクト７１、７２が、それぞれソース６１及びドレイン６２に接続している。
また、本実施の形態において、ゲート電極４１と異なるゲート電極が、ゲート絶縁膜３０上に形成されている。そのゲート電極は、以下「ダミーゲート電極」と参照される。図１及び図２に示されるように、ダミーゲート電極４２ａ、４２ｂは、素子分離領域ＲＸと素子領域ＲＹの境界Ｂの少なくとも一部を覆うように形成されている。具体的には、図１に示されるように、境界Ｂは基板１０表面において長方形状であり、これらダミーゲート電極４２ａ、４２ｂは、その長方形の辺に沿うように形成されている。また、図２に示されるように、これらダミーゲート４２ａ、４２ｂは、素子分離領域ＲＸと素子領域ＲＹにまたがるように形成されている。ここで、ダミーゲート４２ａの端部とソース６１の端部はほぼ一致しており、ダミーゲート４２ｂの端部とドレイン６２の端部はほぼ一致している。
このように、本実施の形態に係る半導体装置１ａは、ゲート電極４１とダミーゲート電極４２ａ、４２ｂを備えている。これらゲート電極４１、ダミーゲート電極４２ａ、４２ｂには、図１に示されるように、ゲートコンタクト７３が接続されている。ここで、本実施の形態において、ゲート電極４１とダミーゲート電極４２ａ、４２ｂは、物理的に分離しており、電気的に非接続である。つまり、ダミーゲート電極４２ａ、４２ｂにゲートコンタクト７３を介して印加される電位は、ゲート電極４１にゲートコンタクト７３を介して印加される電位と異なり得る。
動作：
本発明の第１の実施の形態によれば、ゲート電極４１の電位とダミーゲート電極４２ａ、４２ｂの電位は、独立して制御される。具体的には、ダミーゲート電極４２ａ、４２ｂには基板電位が印加される。例えば、ソース６１及びドレイン６２の導電型がＮ型の場合、つまり、Ｎチャネルトランジスタが構成されている場合、Ｎチャネルトランジスタがオン状態ではゲート電極４１には正の電位が印加され、ダミーゲート電極４２ａ、４２ｂにはグランド電位ＧＮＤが印加される。また、ソース６１及びドレイン６２の導電型がＰ型の場合、つまり、Ｐチャネルトランジスタが構成されている場合、Ｐチャネルトランジスタがオン状態ではゲート電極４１にはグランド電位が印加され、ダミーゲート電極４２ａ、４２ｂには電源電位ＶＤＤが印加される。
以上に説明された構成・動作を有する本実施の形態に係る半導体装置１ａによる効果は、次の通りである。
もし、ゲート電極４１とダミーゲート電極４２（４２ａ、４２ｂ）が電気的に接続しているならば、ゲート電極４１とダミーゲート電極４２の電位は同一となる。この場合、チャネルは、ゲート電極４１の直下だけでなく、ダミーゲート電極４２の直下にも形成される。そのようなチャネルが、素子分離領域ＲＸ（トレンチ絶縁膜２１）の端部に到達し、結晶欠陥等に接触すると、リーク電流が発生する可能性がある。しかしながら、本発明によれば、ゲート電極４１とダミーゲート電極４２は分離されており、それらの電位は独立して制御される。具体的には、Ｎチャネルトランジスタの場合は、ダミーゲート電極４２にグランド電位ＧＮＤが印加され、Ｐチャネルトランジスタの場合は、ダミーゲート電極４２に電源電位ＶＤＤが印加される。従って、ダミーゲート電極４２直下に形成されるチャネルに起因するリーク電流が防止される。また、ゲート電極４１とダミーゲート電極４２が分離されているため、容量の増加によるトランジスタのスイッチング動作の遅延が抑制される。
また、図２において、ソース６１とドレイン６２は、素子分離領域ＲＸ（トレンチ絶縁膜２１）から離れて形成されている。このような構造は、図１に示されるように、素子分離領域ＲＸと素子領域ＲＹの境界Ｂのほぼ全てに渡って形成されている。従って、拡散領域（６１、６２）が、素子分離領域ＲＸの端部における結晶欠陥と接触する確率が大幅に低減される。すなわち、拡散領域と結晶欠陥の接触に起因するリーク電流が低減される。
製造方法：
図３Ａ〜図３Ｅは、本発明の第１の実施の形態に係る半導体装置１ａを製造する工程を示す断面図である。この断面図は、図１における線ＩＩ−ＩＩ’に沿った断面を示している。
まず、図３Ａに示されるように、素子領域ＲＹに対応する基板１０上の位置に、窒化シリコン膜等のマスク１１が形成される。続いて、このマスク１１を用いて基板１０がエッチングされ、トレンチ２０が形成される。つまり、このトレンチ２０は、素子分離領域ＲＸに対応する位置に形成される。
次に、ＣＶＤ法などにより全面に絶縁膜が堆積される。その後、ＣＭＰ（Chemical Mechanical Polishing）などの工程を経て、余剰な絶縁膜や上記マスク１１が除去される。これにより、図３Ｂに示されるように、トレンチ２０内にトレンチ絶縁膜２１が埋め込まれたＳＴＩ構造が得られる。このようにして、素子領域ＲＹを囲む素子分離領域（素子分離構造）ＲＸが基板１０に形成される。
次に、図３Ｃに示されるように、基板１０上にゲート絶縁膜３０が形成され、そのゲート絶縁膜３０上に、ゲート電極の材料であるゲートポリシリコン３１が形成される。
次に、図１に示されたようなゲート電極４１及びダミーゲート電極４２ａ、４２ｂのパターンを有するレジストが、ゲートポリシリコン３１上に形成される。そのレジストをマスクとしてゲートポリシコン３１をエッチングすることにより、ゲート電極４１とダミーゲート電極４２ａ、４２ｂが形成される。つまり、ゲート電極４１は、素子領域ＲＹ上に形成される。また、ダミーゲート電極４２ａ、４２ｂは、素子分離領域ＲＸと素子領域ＲＹの境界Ｂの少なくとも一部を覆うように形成される。また、ゲート電極４１とダミーゲート電極４２ａ、４２ｂは、互いに分離するように形成される。その後、レジストが除去され、図３Ｄに示される構造が得られる。
次に、形成されたゲート電極４１とダミーゲート電極４２ａ、４２ｂをマスクとして、基板１０中に不純物イオンの注入が行われる。これにより、図３Ｅに示されるように、基板１０の素子領域ＲＹの中に、拡散領域（ソース６１及びドレイン６２）が自己整合的に形成される。つまり、ゲート電極４１の両側には、ソース６１とドレイン６２が形成される。また、ダミーゲート電極４２ａの端部とソース６１の端部はほぼ一致し、ダミーゲート電極４２ｂの端部とドレイン６２の端部はほぼ一致する。上述の通り、ダミーゲート電極４２ａ、４２ｂは境界Ｂを覆うように形成されているので、ソース６１及びドレイン６２は、トレンチ絶縁膜２１と接触しないように形成される。これにより、結晶欠陥に起因するリーク電流が低減される。
次に、図３Ｆに示されるように、全面に層間絶縁膜７０が形成される。続いて、層間絶縁膜７０とゲート絶縁膜３０を貫通し、ソース６１及びドレイン６２にそれぞれ接続するコンタクト７１、７２が形成される。このようにして、本実施の形態に係る半導体装置１ａが形成される。
以上に説明されたように、本発明の第１の実施の形態に係る半導体装置及びその製造方法によれば、リーク電流が低減される。よって、半導体装置の信頼性が向上する。
（第２の実施の形態）
構造：
図４は、本発明の第２の実施の形態に係る半導体装置１ｂの構造を示す平面図である。また、図５は、図４中の線Ｖ−Ｖ’に沿った半導体装置１ｂの構造を示す断面図である。図４及び図５において、第１の実施の形態と同様の構造には同一の符号が付され、その説明は適宜省略される。
本実施の形態において、ゲート電極５１は、素子領域ＲＹ上において開口部５５を有するように形成されている。例えば、図４に示されるように、ゲート電極５１は、素子領域ＲＹ上において、環状になるように形成されている。このような環状のゲート電極５１（リングゲート）によれば、図１に示された通常のゲート電極４１の場合に比べ、拡散層の端部と電極が重なる領域が少なくなる。その重なりによる不具合が抑制される点で、環状のゲート電極５１は優れている。また、通常の直線型ゲートによれば、チャネル幅はＳＴＩ（素子分離領域ＲＸ）寸法のばらつきに依存するが、リングゲートによれば、チャネル幅は、そのリングゲートの周囲長に一致し、ＳＴＩ寸法のばらつきに依存しない。トランジスタのオン電流はチャネル幅に比例するので、リングゲートの場合の方が直線型ゲートの場合よりオン電流のばらつきが小さくなるという利点がある。
このように開口部５５を有するゲート電極５１の場合、その開口部５５に対応する基板１０中の領域に、例えばドレイン６２が形成される。一方、ゲート電極５１の外側に対応する基板１０中の領域に、ソース６１が形成される。また、開口部５５に対応する領域にソース６１が形成され、ゲート電極５１の外側に対応する領域にドレイン６２が形成されてもよい。いずれの場合においても、ゲート電極５１は、ソース６１及びドレイン６２の間のチャネル領域の上に、ゲート絶縁膜３０を介して形成されている。
図５に示されるように、ゲート電極５１ａ、５１ｂ間に対応する素子領域ＲＹ中にドレイン６２が形成されている。また、ソース６１ａ、６１ｂは、トレンチ絶縁膜２１に接触しないように形成されている。すなわち、ソース６１ａ、６１ｂは、素子分離領域ＲＸから離れて形成されている。これらソース６１ａ、６１ｂのそれぞれには、層間絶縁膜７０とゲート絶縁膜３０を貫通するように形成されたコンタクト７１ａ、７１ｂが接続されている。また、ドレイン６２には、層間絶縁膜７０とゲート絶縁膜３０を貫通するように形成されたコンタクト７２が接続されている。
また、本実施の形態において、ゲート電極５１と異なるダミーゲート電極５２がゲート絶縁膜３０上に形成されている。図４及び図５に示されるように、ダミーゲート電極５２（５２ａ、５２ｂ）は、素子分離領域ＲＸと素子領域ＲＹの境界Ｂの少なくとも一部を覆うように形成されている。具体的には、図４に示されるように、ダミーゲート電極５２は、環状のゲート電極５１の周囲に境界Ｂに沿って形成されている。また、図５に示されるように、これらダミーゲート５２ａ、５２ｂは、素子分離領域ＲＸと素子領域ＲＹにまたがるように形成されている。ここで、ダミーゲート５２ａの端部とソース６１ａの端部はほぼ一致しており、ダミーゲート５２ｂの端部とソース６１ｂの端部はほぼ一致している。
このように、本実施の形態に係る半導体装置１ｂは、ゲート電極５１とダミーゲート電極５２を備えている。これらゲート電極５１、ダミーゲート電極５２には、図４に示されるように、ゲートコンタクト７３が接続されている。ここで、本実施の形態において、ゲート電極５１とダミーゲート電極５２は、物理的に分離しており、電気的に非接続である。つまり、ダミーゲート電極５２にゲートコンタクト７３を介して印加される電位は、ゲート電極５１にゲートコンタクト７３を介して印加される電位と異なり得る。
動作：
本発明の第２の実施の形態によれば、ゲート電極５１の電位とダミーゲート電極５２の電位は、独立して制御される。具体的には、ダミーゲート電極５２には基板電位が印加される。例えば、ソース６１及びドレイン６２の導電型がＮ型の場合、つまり、Ｎチャネルトランジスタが構成されている場合、Ｎチャネルトランジスタがオン状態ではゲート電極５１には正の電位が印加され、ダミーゲート電極５２にはグランド電位ＧＮＤが印加される。また、ソース６１及びドレイン６２の導電型がＰ型の場合、つまり、Ｐチャネルトランジスタが構成されている場合、Ｐチャネルトランジスタがオン状態ではゲート電極５１にはグランド電位が印加され、ダミーゲート電極５２には電源電位ＶＤＤが印加される。
以上に説明された構成・動作を有する本実施の形態に係る半導体装置１ｂによる効果は、次の通りである。
もし、ゲート電極５１とダミーゲート電極５２が電気的に接続しているならば、ゲート電極５１とダミーゲート電極５２の電位は同一となる。この場合、チャネルは、ゲート電極５１の直下だけでなく、ダミーゲート電極５２の直下にも形成される。そのようなチャネルが、素子分離領域ＲＸ（トレンチ絶縁膜２１）の端部に到達し、結晶欠陥等に接触すると、リーク電流が発生する可能性がある。しかしながら、本発明によれば、ゲート電極５１とダミーゲート電極５２は分離されており、それらの電位は独立して制御される。具体的には、Ｎチャネルトランジスタの場合は、ダミーゲート電極５２にグランド電位ＧＮＤが印加され、Ｐチャネルトランジスタの場合は、ダミーゲート電極５２に電源電位ＶＤＤが印加される。従って、ダミーゲート電極５２直下に形成されるチャネルに起因するリーク電流が防止される。また、ゲート電極５１とダミーゲート電極５２が分離されているため、容量の増加によるトランジスタのスイッチング動作の遅延が抑制される。
また、図５において、ソース６１ａ、６１ｂとドレイン６２は、素子分離領域ＲＸ（トレンチ絶縁膜２１）から離れて形成されている。このような構造は、図４に示されるように、素子分離領域ＲＸと素子領域ＲＹの境界Ｂのほぼ全てに渡って形成されている。特に、本実施の形態によればゲート電極５１が環状に形成されており、第１の実施の形態に比べ、ゲート電極５１と境界Ｂが交差するポイントが減少し得る。つまり、ダミーゲート電極５２によって覆われる境界Ｂの長さが増加し得る。従って、拡散領域（６１、６２）が、素子分離領域ＲＸの端部における結晶欠陥と接触する確率が、更に低減される。すなわち、拡散領域と結晶欠陥の接触に起因するリーク電流が更に低減される。
製造方法：
図６Ａ〜図６Ｃは、本発明の第２の実施の形態に係る半導体装置１ｂを製造する工程を示す断面図である。この断面図は、図４における線Ｖ−Ｖ’に沿った断面を示している。
まず、図３Ａ〜図３Ｃに示された第１の実施の形態における工程と同様の工程が実行される。
次に、図４に示されたようなゲート電極５１及びダミーゲート電極５２のパターンを有するレジストが、ゲートポリシリコン３１上に形成される。そのレジストをマスクとしてゲートポリシコン３１をエッチングすることにより、ゲート電極５１ａ、５１ｂとダミーゲート電極５２ａ、５２ｂが形成される。つまり、ゲート電極５１ａ、５１ｂは、素子領域ＲＹ上において開口部５５を有するように環状に形成される。また、ダミーゲート電極５２ａ、５２ｂは、素子分離領域ＲＸと素子領域ＲＹの境界Ｂの少なくとも一部を覆うように形成される。また、ゲート電極５１とダミーゲート電極５２は、互いに分離するように形成される。その後、レジストが除去され、図６Ａに示される構造が得られる。
次に、形成されたゲート電極５１とダミーゲート電極５２をマスクとして、基板１０中に不純物イオンの注入が行われる。これにより、図６Ｂに示されるように、基板１０の素子領域ＲＹの中に、拡散領域（ソース６１ａ、６１ｂ及びドレイン６２）が自己整合的に形成される。つまり、ゲート電極５１ａとゲート電極５１ｂの間の基板１０中に、ドレイン６２が形成される。また、ゲート電極５１ａとダミーゲート電極５２ａの間の基板１０中に、ソース６１ａが形成され、ゲート電極５１ｂとダミーゲート電極５２ｂの間の基板１０中に、ソース６１ｂが形成されるる。上述の通り、ダミーゲート電極５２ａ、５２ｂは境界Ｂを覆うように形成されているので、ソース６１ａ及びソース６１ｂは、トレンチ絶縁膜２１と接触しないように形成される。これにより、結晶欠陥に起因するリーク電流が低減される。
次に、図６Ｃに示されるように、全面に層間絶縁膜７０が形成される。続いて、層間絶縁膜７０とゲート絶縁膜３０を貫通し、ソース６１ａ、６１ｂ及びドレイン６２にそれぞれ接続するコンタクト７１ａ、７１ｂ、７２が形成される。このようにして、本実施の形態に係る半導体装置１ｂが形成される。
以上に説明されたように、本発明の第２の実施の形態に係る半導体装置及びその製造方法によれば、リーク電流が低減される。よって、半導体装置の信頼性が向上する。
尚、本発明は、上述のように素子分離領域ＲＸがＳＴＩによって形成されている場合に限られず、素子分離領域ＲＸがＬＯＣＯＳ等によって形成されている場合にも適用され得る。
図１は、本発明の第１の実施の形態に係る半導体装置の構造を示す平面図である。 図２は、本発明の第１の実施の形態に係る半導体装置の構造を示す断面図である。 図３Ａは、本発明の第１の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図３Ｂは、本発明の第１の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図３Ｃは、本発明の第１の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図３Ｄは、本発明の第１の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図３Ｅは、本発明の第１の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図３Ｆは、本発明の第１の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図４は、本発明の第２の実施の形態に係る半導体装置の構造を示す平面図である。 図５は、本発明の第２の実施の形態に係る半導体装置の構造を示す断面図である。 図６Ａは、本発明の第２の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図６Ｂは、本発明の第２の実施の形態に係る半導体装置を製造する工程を示す断面図である。 図６Ｃは、本発明の第２の実施の形態に係る半導体装置を製造する工程を示す断面図である。
符号の説明
１ａ、１ｂ 半導体装置
１０ 基板
１１ マスク
２０ トレンチ
２１ トレンチ絶縁膜
３０ ゲート絶縁膜
３１ ゲートポリシリコン
４１ ゲート電極
４２ ダミーゲート電極
５１ ゲート電極
５２ ダミーゲート電極
５５ 開口部
６１ ソース
６２ ドレイン
７０ 層間絶縁膜
７１ コンタクト
７２ コンタクト
７３ ゲートコンタクト
ＲＸ 素子分離領域
ＲＹ 素子領域
Ｂ 境界

Claims (10)

  1. 素子分離領域によって囲まれた素子領域を有する基板と、
    前記素子領域中に形成されたソース／ドレインと、
    前記ソース／ドレイン間の領域の上にゲート絶縁膜を介して形成された第１ゲート電極と、
    前記素子領域と前記素子分離領域の境界の少なくとも一部を覆うように、前記ゲート絶縁膜上に形成された第２ゲート電極と
    を具備し、
    前記第１ゲート電極と前記第２ゲート電極は分離している
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記ソース／ドレインは、前記素子分離領域から離れて形成された
    半導体装置。
  3. 請求項１又は２に記載の半導体装置であって、
    前記第１ゲート電極は、前記素子領域上において、開口部を有するように形成された
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記第１ゲート電極は、前記素子領域上において、環状に形成された
    半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置であって、
    前記第２ゲート電極には基板電位が印加される
    半導体装置。
  6. 素子分離領域間にソース領域及びドレイン領域を有し、
    前記ソース領域と前記ドレイン領域との間のチャネル領域の上層に第１ゲート電極を有し、
    前記ソース領域または前記ドレイン領域から前記素子分離領域へのリーク電流を減少せしめる第２ゲート電極を有する
    ことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記第１ゲート電極と前記第２ゲート電極は独立に制御される
    ことを特徴とする半導体装置。
  8. 請求項６又は７に記載の半導体装置であって、
    前記第２ゲート電極は、前記素子分離領域の上層と前記素子分離領域以外の領域の上層とに跨って配置される
    ことを特徴とする半導体装置。
  9. （Ａ）素子領域を囲む素子分離領域を基板に形成する工程と、
    （Ｂ）前記基板上にゲート絶縁膜を形成する工程と、
    （Ｃ）前記ゲート絶縁膜上にポリシリコンを堆積する工程と、
    （Ｄ）所定のマスクを用い前記ポリシリコンをエッチングすることによって、前記素子領域上の第１ゲート電極と、前記素子領域と前記素子分離領域の境界の少なくとも一部を覆う第２ゲート電極を形成する工程と、
    （Ｅ）前記第１ゲート電極及び前記第２ゲート電極をマスクとして、前記基板の前記素子領域中に、拡散領域を自己整合的に形成する工程と
    を具備し、
    前記（Ｄ）工程において、前記第１ゲート電極と前記第２ゲート電極は、互いに分離するように形成される
    半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法であって、
    前記（Ｄ）工程において、
    前記第１ゲート電極は、前記素子領域上において、環状に形成される
    半導体装置の製造方法。
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