JP2005236094A - 半導体装置の製造方法、不良解析方法および不良解析システム - Google Patents

Abstract

【課題】 複数の処理工程からなる製造ラインにおいて、検査ウエハの数が少ない場合であっても、不良発生原因となっている処理工程等を早期に発見することができる技術を提供する。
【解決手段】 ウエハ処理工程において各処理工程後に異物外観検査装置１１により外観検査を行い、その結果として異物マップ（異物欠陥座標、処理工程、処理装置、異物欠陥分類などの情報を含む）をデータベース１３に蓄積し、その異物マップから欠陥の特徴を抽出し、また、ウエハ処理工程後にテスタ１２によりプローブ検査を行い、その結果としてプローブ検査マップをデータベース１４に蓄積し、そのプローブ検査マップから不良面内分布を抽出し、コンピュータ１５により抽出された欠陥の特徴と不良面内分布とを比較し、一致または類似するパターン（特徴）を抽出し、不良発生原因となっている処理工程または処理装置を特定する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法、不良解析方法および不良解析システムに関し、特に複数の処理装置による複数の処理工程からなる製造ラインで不良発生原因となっている処理工程等を特定する技術に適用して有効な技術に関するものである。

近年、半導体装置等の製造ラインでは、処理工程の複雑化、加工サイズの微細化が進み、歩留まり向上および短納期化のためには、不良発生原因となっている処理工程等を早期に発見して対策をとることが重要となってきている。

例えば、本発明者が検討した技術として、不良発生原因となっている処理工程等を特定する方法については、以下の技術が考えられる。

半導体装置の製造ラインに、異物検査装置、外観欠陥検査装置、異物検査装置または外観欠陥検査装置による検査直後にプローブ検査を行う簡易プローブ検査装置などからなる検査装置群管理システムを構築し、各検査終了後に結果をデータ収集系に転送し、異物検査装置の不良分布マップと簡易プローブ検査装置の不良分布マップとの相関を求める方法（例えば、特許文献１参照）。

ウエハの層形成ごとに異物検査を行い、各検査ごとに異物が一度も検出されなかったチップ、すなわち異物無チップのみからなるウエハを想定し、すべての層形成工程を経たウエハについて電気検査を行い、良品チップと不良品チップとに区分けする良／不良判定を行い、各異物検査ごとの仮想ウエハについて異物無チップのみが存在するものとして良／不良判定結果から歩留まりを算出し、算出した歩留まりを用いて仮想ウエハごとの、すなわち層形成の製造工程ごとの歩留まり影響度を定量化する方法（例えば、特許文献２参照）。

同じウエハを工程進行に伴い複数工程で欠陥検査を行い、それらの検出結果を重ね合わせて累積欠陥マップを作成し、すべての層形成工程を経たウエハに電気機能検査を行い、良品チップと不良品チップとに区分けする良／不良判定を行い、欠陥無チップの歩留まり算出を行い、ウエハで測定した回路寸法、膜厚寸法、層間位置合わせ寸法、電気特性などの測定値を測定項目ごとに求め、その結果と欠陥無チップの歩留まりを比較する方法（例えば、特許文献３参照）。
特開平１０−２２９１１０号公報 特開２０００−２２３３８５号公報 特開２００１−１１０８６７号公報

ところで、前記のような不良発生原因となっている処理工程等を特定する技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、前記特許文献１〜３の方法では同一ウエハで検査を行い、その検査結果を比較する必要があるが、抜き取り検査など検査ウエハの数が少ない場合、検査していないウエハとの比較ができないため、検査していないウエハに問題があった場合、不良発生原因となっている処理工程等を発見することができない場合がある。

そこで、本発明の目的は、複数の処理工程からなる製造ラインにおいて、検査ウエハの数が少ない場合であっても、不良発生原因となっている処理工程等を早期に発見することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置の製造方法および不良解析方法は、ウエハ処理工程における各処理工程後の外観検査（異物検査、外観欠陥検査など）の結果として欠陥マップ（異物欠陥座標、処理工程、処理装置、異物欠陥分類などの情報を含む）を蓄積し、その欠陥マップから欠陥の特徴を抽出し、また、ウエハ処理工程後のプローブ検査におけるプローブ検査マップを蓄積し、そのプローブ検査マップから不良の特徴を抽出し、抽出された欠陥の特徴と不良の特徴とを比較し、一致または類似する特徴を抽出し、不良発生原因となっている処理工程または処理装置を特定するものである。

また、本発明による不良解析システムは、ウエハ処理工程における各処理工程後の外観検査の結果として欠陥マップを蓄積する第１手段と、その欠陥マップから欠陥の特徴を抽出する第２手段と、ウエハ処理工程後のプローブ検査におけるプローブ検査マップを蓄積する第３手段と、そのプローブ検査マップから不良の特徴を抽出する第４手段と、第２手段で抽出された欠陥の特徴と第４手段で抽出された不良の特徴とを比較し、一致または類似する特徴を抽出する第５手段とを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）検査結果の比較が一対一対応ではないので、検査ウエハの数が少ない場合であっても、不良発生原因となっている処理工程等を早期に発見することができる。

（２）不良発生原因となっている処理工程等を早期に発見し対策をとることができるため、製品歩留まりが向上する。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による不良解析システムの構成を示すブロック図、図２（ａ）〜（ｃ）は本発明の一実施の形態による半導体装置の製造方法および不良解析方法において、Ｐ検マップの一例を示す図、図２（ｄ）〜（ｇ）は本発明の一実施の形態による半導体装置の製造方法および不良解析方法において、異物マップの一例を示す図、図３（ａ）、（ｂ）は本発明の一実施の形態による半導体装置の製造方法および不良解析方法において、不良解析手順を示すフロー図である。

まず、図１により、本実施の形態による不良解析システムの構成の一例を説明する。本実施の形態の不良解析システムは、例えば、不良発生原因となっている処理工程または処理装置を特定する不良解析システムとされ、異物外観検査装置１１、テスタ１２、異物マップ等（欠陥マップ）が蓄積されるデータベース（第１手段）１３、Ｐ検（プローブ検査）マップが蓄積されるデータベース（第３手段）１４、コンピュータ（第２手段、第４手段、第５手段）１５などからなり、異物外観検査装置１１はデータベース１３に回線接続され、テスタ１２はデータベース１４に回線接続され、データベース１３およびデータベース１４はコンピュータ１５に回線接続されている。

異物外観検査装置１１は、ウエハ上に付着した異物を検出する異物検査装置、または、ウエハ上に発生した傷やパターン欠陥を検出する外観欠陥検査装置などである。

テスタ１２は、ウエハ処理工程終了後にウエハ内の各チップについて電気的特性の検査を行うプローブテスタ（プローブ検査装置）である。

データベース１３は、異物外観検査装置１１による異物検査または外観欠陥検査等の検査結果である異物マップを蓄積するデータベースである。異物マップは、異物や傷などの欠陥のウエハ内分布を示す。データベース１３には、各検査ウエハの異物座標、処理工程、処理装置、ＡＤＣ（Ａｕｔｏ Ｄｅｆｅｃｔ Ｃｌａｓｓｉｆｉｃａｔｉｏｎ）結果（検出した欠陥の分類）などの情報が蓄積される。ＡＤＣは、自動で欠陥を分類するものである。

データベース１４は、テスタ１２によるプローブ検査結果であるＰ検マップを蓄積するデータベースである。Ｐ検マップは、プローブ検査による各チップの良／不良判定のウエハ内分布を示す。

コンピュータ１５は、データベース１３およびデータベース１４に蓄積された異物マップ、Ｐ検マップ等の情報を元に不良解析を行うものであり、データベース１３の異物マップから欠陥の特徴点を抽出し、また、データベース１４のＰ検マップから不良面内分布の特徴点を抽出し、これらの特徴点を比較し、一致または類似するパターン（特徴）を抽出するものである。

次に、本実施の形態の不良解析システムを利用した半導体装置の製造方法および不良解析方法を説明する。

本実施の形態による半導体装置は、例えば、成膜・レジスト塗布・露光・現像・エッチング・レジスト除去などのパターン形成工程や不純物導入工程、拡散工程などの複数の処理工程およびこれらの処理工程に付随する検査工程などからなるウエハ処理工程を経て製造される。異物外観検査装置１１による異物検査または外観欠陥検査は、それぞれの処理工程後に実施される。プローブ検査は、ウエハ処理工程終了後に実施される。

半導体装置の製造ラインにおいて、ウエハ処理工程を流れるロットからウエハを抜き取り、異物外観検査装置１１で異物検査または外観欠陥検査を行う。そして、その検査結果である異物座標、処理工程、処理装置およびＡＤＣ結果などの異物マップ情報をデータベース１３に蓄積する（第１工程）。検査対象ウエハは、製品ウエハに限らず、評価用のダミーウエハであってもよい。

また、ウエハ処理工程終了後すべての製品ウエハについて、テスタ１２でプローブ検査を行い、その結果であるＰ検マップをデータベース１４に蓄積する（第３工程）。以上のようにして、抜き取った各ウエハの異常マップ、すべての製品ウエハのＰ検マップをデータベースに蓄積しておく。

不良解析時に、コンピュータ１５において、データベース１３の異物マップから、異物・傷・パターン欠陥などの欠陥の特徴を抽出し（ステップＳ１６、第２工程）、データベース１４のＰ検マップから不良面内分布（不良の特徴）を抽出し（ステップＳ１７、第４工程）、抽出された欠陥の特徴と不良面内分布の特徴とを比較して一致または類似するパターンを抽出する（ステップＳ１８）。そして、抽出された一致または類似パターンから、不良発生原因となっている処理工程を特定する（ステップＳ１９、第５工程）。また、一致または類似パターンから、共通する処理装置・処理室等を割り出し、不良発生原因となっている処理装置等を特定することも可能である。

図２（ａ）〜（ｃ）に、Ｐ検マップによるウエハ２２内の不良面内分布の一例を示す。図２（ａ）〜（ｃ）において、格子状の各桝目はチップ２１であり、黒い部分は不良チップ、白い部分は良品チップを示す。図２（ａ）、（ｂ）では左下部分に不良が偏在しており、図２（ｂ）では中央部分に線状の不良箇所がある。また、図２（ｃ）では中央部分に不良が偏在している。

図２（ｄ）〜（ｇ）には、異物マップによるウエハ２２内の欠陥分布の一例を示す。図２（ｄ）では線状の傷のような欠陥２０があり、図２（ｅ）ではウエハ２２の左下部分に欠陥２０が偏在しており、図２（ｆ）、（ｇ）ではウエハ２２の中央部分に欠陥２０が偏在しており、図２（ｇ）ではその欠陥２０が円状になっている。

図２（ａ）〜（ｃ）のＰ検マップの特徴と図２（ｄ）〜（ｇ）の異物マップの特徴を抽出して、それぞれ比較すると、図２（ａ）、（ｂ）と図２（ｅ）は不良・欠陥がウエハ２２の左下部分に偏在する点で共通する。また、図２（ｂ）と図２（ｄ）は不良・欠陥の位置こそ違うが、線状の傷のような不良・欠陥がある点で共通する。

次に、図３により、本実施の形態による半導体装置の製造方法および不良解析方法における不良解析手順を説明する。本実施の形態における不良解析は、異物マップからＰ検マップを抽出する工程（図３（ａ））と、Ｐ検マップから異物マップを抽出する工程（図３（ｂ））とに分けられる。

異物マップからＰ検マップを抽出する工程では、図３（ａ）に示すように、解析対象の異物マップをデータベース１３から選択し（ステップＳ２１）、該当ウエハの異物・傷・パターン欠陥などの特徴を定量化し（ステップＳ２２）、Ｐ検不良マップを予想し（ステップＳ２３）、予想Ｐ検マップと一致または類似のＰ検不良面内分布を抽出する（ステップＳ２４）。

また、Ｐ検マップから異物マップを抽出する工程では、図３（ｂ）に示すように、解析対象のＰ検マップをデータベース１４から選択し（ステップＳ２５）、面内分布の特徴を定量化し（ステップＳ２６）、データベース１３の異物マップから予想された予想Ｐ検マップの面内分布の特徴を定量化し（ステップＳ２７）、解析対象の面内分布の特徴と予想Ｐ検マップの特徴が一致または類似したものを抽出し（ステップＳ２８）、該当の異物マップ、処理工程および処理装置を出力する（ステップＳ２９）。

図４は、図３におけるステップＳ２２の該当ウエハの異物特徴を定量化する例を示す図である。異物特徴を定量化する一例として、欠陥の形状に着目し、欠陥の長さで分類する（例えば、５ｍｍ以上のもの、１ｃｍ以上、５ｃｍ以上で分類）。また、欠陥の場所で分類したり、ウエハ２２を領域に分け、発生頻度の高い工程を分類したりする。例えば、図４に示すように、傷４１の場合は線成分の中心座標、傷４１の長さ、線の方向などで定量化する。また、異物４２の場合は、欠陥密集箇所４３を抽出することにより定量化する。すなわち、欠陥の面内分布を調べることにより、発生原因別に欠陥を分類する。

図５は、図３におけるステップＳ２３のＰ検不良マップを予想する例を示す図である。図５により、チップサイズの異なる製品Ａと製品Ｂを一例にして、Ｐ検不良マップを予想した例を説明する。製品Ａのチップサイズは製品Ｂのチップサイズより大きいとする。この場合、図４に示したような傷４１が異物マップに存在したとき、製品Ａでは、その傷がかかる４個のチップ２１に不良が発生することが予想される（斜線部分）。また、製品Ｂでは、その傷がかかる５個のチップ２１に不良が発生することが予想される（斜線部分）。同様にして異物４２の場合、図４に示したような欠陥密集箇所４３がウエハ２２の左下部分に存在したとき、製品Ａでは、その欠陥密集箇所４３がかかる４個のチップ２１に不良が発生することが予想される（斜線部分）。また、製品Ｂでは、その傷がかかる６個のチップ２１に不良が発生することが予想される（斜線部分）。以上のようにして、Ｐ検予想マップを作成する。

図６は、図３におけるステップＳ２４の予想Ｐ検マップと類似のＰ検不良面内分布を抽出する例を示す図である。図６において、左側の図はステップＳ２３で予想した製品Ｂについての予想Ｐ検マップ、右側の図は実際の製品のプローブテスト結果についてのＰ検マップである。図６に示すように、ウエハ２２を複数の領域に分割して、各領域の不良率を算出する。そして、予想Ｐ検マップと実施のＰ検マップの不良率をを比較して、予想Ｐ検マップと類似のＰ検不良面内分布を抽出する。この抽出は、各製品ごとに行う。また、自動抽出を実現するため、面内分布の特徴をモデル化する。

例えば、図６では、異物マップから予想された予想Ｐ検マップにおいて、左下部分の６個のチップ２１が不良と予想される（斜線部分）。また、実測のＰ検マップでは、左下部分の５個のチップ２１が不良であったとする（斜線部分）。この場合、ウエハ２２をＡ〜Ｉの９個の領域に分割すると、不良の発生箇所はＣ，Ｇ，Ｈとなる。それぞれの領域について不良率を算出し、例えば、Ｃ領域は２０％、Ｇ領域は５％、Ｈ領域は１５％の不良率となる。このようにして、特徴を定量化して、予想Ｐ検マップと類似のＰ検不良面内分布を抽出する。

図７は、図３におけるステップＳ２４の予想Ｐ検マップと類似のＰ検不良面内分布を抽出する他の例を示す図である。図７において、左側の図はステップＳ２３で予想した製品Ｂについての予想Ｐ検マップ、右側の図は実際の製品のプローブテスト結果についてのＰ検マップである。ウエハ内の不良チップの箇所は、図６に示した例と同じである。まず、異物４２、傷などの欠陥分布から不良チップを決定する。図７では、左下部分の６個のチップ２１が不良と予想される。次に、任意の領域（図７では、領域Ａ〜Ｉ）を仮定し、それぞれの領域の不良率を算出し、実際のウエハ２２の不良率と比較する。そして、同一カテゴリをリストアップし表示する。同一カテゴリの見つけ方としては、例えば、以下のようにする。

（１）不良分布の隣接チップ２１を不良として最大領域７０を規定する。

（２）不良チップ２１の最外周を良品として、最小領域７１を規定する。

（３）領域（Ａ〜Ｉ）内の不良率を算出し、最大領域７０の不良率を最大値、最小領域７１の不良率を最小値と定義する。

（４）実際のウエハ２２の不良率で前記（３）の最大値と最小値の範囲内にあるものを同一カテゴリとみなす。

また、同一カテゴリの他の見つけ方としては、例えば、以下のようにする。

（１）全体の不良率の平均と各領域の不良率の差を検出する。例えば、図７では、Ｇ，Ｃ，Ｈで不良率が他の領域よりも高い。

（２）実際のウエハの不良率で、Ｇ，Ｃ，Ｈともに、あるいは少なくとも２つの領域の不良率が平均より高い場合、同一カテゴリとみなす。

図８は、図３におけるステップＳ２４の予想Ｐ検マップと類似のＰ検不良面内分布を抽出する他の例を示す図である。図８において、左側の図はステップＳ２３で予想した予想Ｐ検マップ、右側の図は実際の製品のプローブテスト結果についてのＰ検マップである。図８の例では、一つの欠陥で不良となるチップの不良率で分類する。例えば、１０％以上、２０％以上、３０％以上などで分類する。そして、実際のＰ検不良の同一カテゴリで不良率の高いものとマップを比較する。例えば、図７の右側のＰ検マップは、左側の予想Ｐ検マップの不良率と近いのでヒットする。

また、前記不良解析手順を実現する手段として、以下のような方法も考えられる。

（１）Ｐ検マップを見る。このとき、プローブテスタ１２から測定データを取り込み、マップとして表示する。

（２）特徴的な不良を選ぶ。

（３）この選ばれたウエハ２２に共通する処理装置を表示する。

（４）選ばれた処理装置の欠陥のアドレスを処理装置ごとに表示する。

（５）Ｐ検マップと同一画面に表示する。

（６）パターンの近い処理装置を抽出し、ハイライトする。

（７）別の機能として、自動的に欠陥パターンとＰ検不良との比較を行い、近いものをＰ検マップと同一画面上に表示する。

したがって、以上述べてきたように、本実施の形態による半導体装置の製造方法、不良解析方法および不良解析システムによれば、外観解析をしなくても、同一パターンから、不良発生原因となっている処理工程および処理装置を早期に発見することができる。また、パターンの特徴の一致をみるものであり、一対一対応ではないので、検査していないウエハに現れた欠陥のパターンも検出できる。別の製品間においても検出が可能である。例えば、Ａ製品のウエハ処理工程の検査で検出された欠陥パターンとＢ製品のプローブ検査結果との照合が可能であり、製品Ａの欠陥データから製品Ｂの不良工程を検出することができる。

Ｐ検不良をいくつかの種類に分類し、各不良毎、あるいはいくつかの種類の不良の和を取った分布と外観解析の結果を比較することもできる。

また、逆にいくつかの外観解析の和を取って、不良の分布を抽出することもできる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、ウエハ処理工程における検査として異物検査、外観欠陥検査について説明したが、これに限定されるものではなく、ライフタイム検査、エッチング装置の温度分布、プラズマ密度分布など面内分布が得られるものについても適用可能である。

以上の説明では、主として本発明者によってなされた発明をその属する技術分野である半導体装置の製造分野に適用した場合について説明したが、これに限定されるものではなく、例えば液晶パネルやマスクなど、他の工業製品の製造分野に適用することも可能である。

以上に述べたように、本願において開示される発明は、半導体装置などの工業製品の製造ラインについて適用可能であり、特に、ＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍａｐ）解析の難しい製品、少量多品種の製品などに対しては効果が大きい。

本発明の一実施の形態による不良解析システムの構成を示すブロック図である。 （ａ）〜（ｃ）は本発明の一実施の形態による半導体装置の製造方法および不良解析方法において、Ｐ検マップの一例を示す図、（ｄ）〜（ｇ）は本発明の一実施の形態による半導体装置の製造方法および不良解析方法において、異物マップの一例を示す図である。 （ａ）、（ｂ）は本発明の一実施の形態による半導体装置の製造方法および不良解析方法において、不良解析手順を示すフロー図である。 図３におけるステップＳ２２の該当ウエハの異物特徴を定量化する例を示す図である。 図３におけるステップＳ２３のＰ検不良マップを予想する例を示す図である。 図３におけるステップＳ２４の予想Ｐ検マップと類似のＰ検不良面内分布を抽出する例を示す図である。 図３におけるステップＳ２４の予想Ｐ検マップと類似のＰ検不良面内分布を抽出する他の例を示す図である。 図３におけるステップＳ２４の予想Ｐ検マップと類似のＰ検不良面内分布を抽出する他の例を示す図である。

符号の説明

１１ 異物外観検査装置
１２ テスタ
１３，１４ データベース（第１手段、第３手段）
１５ コンピュータ（第２手段、第４手段、第５手段）
２０ 欠陥
２１ チップ
２２ ウエハ
４１ 傷
４２ 異物
４３ 欠陥密集箇所
７０ 最大領域
７１ 最小領域

Claims (15)

1. ウエハ処理工程における各処理工程後の外観検査の結果として欠陥マップを蓄積する第１工程と、
   前記欠陥マップから欠陥の特徴を抽出する第２工程と、
   前記ウエハ処理工程後のプローブ検査におけるプローブ検査マップを蓄積する第３工程と、
   前記プローブ検査マップから不良の特徴を抽出する第４工程と、
   前記第２工程で抽出された前記欠陥の特徴と前記第４工程で抽出された前記不良の特徴とを比較し、一致または類似する特徴を抽出し、不良発生原因となっている処理工程または処理装置を特定する第５工程とを有することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記外観検査は、異物検査または外観欠陥検査であることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記欠陥マップは、異物欠陥座標、前記処理工程、前記処理装置、異物欠陥分類の情報を含むことを特徴とする半導体装置の製造方法。
4. ウエハ処理工程における各処理工程後の外観検査の結果として欠陥マップを蓄積する第１工程と、
   前記欠陥マップから欠陥の特徴を抽出する第２工程と、
   前記ウエハ処理工程後のプローブ検査におけるプローブ検査マップを蓄積する第３工程と、
   前記プローブ検査マップから不良の特徴を抽出する第４工程と、
   前記第２工程で抽出された前記欠陥の特徴と前記第４工程で抽出された前記不良の特徴とを比較し、一致または類似する特徴を抽出し、不良発生原因となっている処理工程または処理装置を特定する第５工程とを有することを特徴とする不良解析方法。
5. 請求項４記載の不良解析方法において、
   前記外観検査は、異物検査または外観欠陥検査であることを特徴とする不良解析方法。
6. 請求項４記載の不良解析方法において、
   前記欠陥マップは、異物欠陥座標、前記処理工程、前記処理装置、異物欠陥分類の情報を含むことを特徴とする不良解析方法。
7. ウエハ処理工程における各処理工程後の外観検査の結果として欠陥マップを蓄積する第１手段と、
   前記欠陥マップから欠陥の特徴を抽出する第２手段と、
   前記ウエハ処理工程後のプローブ検査におけるプローブ検査マップを蓄積する第３手段と、
   前記プローブ検査マップから不良の特徴を抽出する第４手段と、
   前記第２手段で抽出された前記欠陥の特徴と前記第４手段で抽出された前記不良の特徴とを比較し、一致または類似する特徴を抽出する第５手段とを有することを特徴とする不良解析システム。
8. 請求項７記載の不良解析システムにおいて、
   前記外観検査は、異物検査または外観欠陥検査であることを特徴とする不良解析システム。
9. 請求項７記載の不良解析システムにおいて、
   前記欠陥マップは、異物欠陥座標、前記処理工程、処理装置、異物欠陥分類の情報を含むことを特徴とする不良解析システム。
10. ウエハ処理工程における各処理工程後の外観検査の結果として欠陥マップを蓄積する第１手段と、
    前記欠陥マップから欠陥の特徴を抽出する第２手段と、
    前記ウエハ処理工程後のプローブ検査におけるプローブ検査マップを蓄積する第３手段と、
    前記プローブ検査マップから不良の特徴を抽出する第４手段と、
    前記第２手段で抽出された前記欠陥の特徴と前記第４手段で抽出された前記不良の特徴とを比較し、一致または類似する特徴を抽出し、コンピュータの同一画面上または同一紙面上に表示する第６手段とを有することを特徴とする不良解析システム。
11. 請求項１０記載の不良解析システムにおいて、
    前記外観検査は、異物検査または外観欠陥検査であることを特徴とする不良解析システム。
12. 請求項１０記載の不良解析システムにおいて、
    前記欠陥マップは、異物欠陥座標、前記処理工程、処理装置、異物欠陥分類の情報を含むことを特徴とする不良解析システム。
13. ウエハ処理工程における各処理工程後の外観検査の結果として欠陥マップを蓄積する第１工程と、
    前記欠陥マップから欠陥の特徴を抽出する第２工程と、
    前記ウエハ処理工程後のプローブ検査におけるプローブ検査マップを蓄積する第３工程と、
    前記プローブ検査マップから不良の特徴を抽出する第４工程と、
    前記第２工程で抽出された前記欠陥の特徴と前記第４工程で抽出された前記不良の特徴とを比較し、一致または類似する特徴を抽出し、不良発生原因となっている処理工程または処理装置を特定する第５工程と、
    前記第５工程で特定された一致または類似する特徴を有するウエハに共通する処理工程、処理装置および／または処理室を抽出する第７工程とを有することを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記外観検査は、異物検査または外観欠陥検査であることを特徴とする半導体装置の製造方法。
15. 請求項１３記載の半導体装置の製造方法において、
    前記欠陥マップは、異物欠陥座標、前記処理工程、前記処理装置、異物欠陥分類の情報を含むことを特徴とする半導体装置の製造方法。