JP2005257710A

JP2005257710A - 表示装置

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Publication number: JP2005257710A
Application number: JP2004065054A
Authority: JP
Inventors: Kazuki Goto; 和貴後藤; Hiroaki Asuma; 宏明阿須間; Atsushi Hasegawa; 長谷川　　篤
Original assignee: Hitachi Displays Ltd
Current assignee: Japan Display Inc
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2005-09-22
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Abstract

【課題】時分割駆動を用いる表示装置において、表示領域がより高精細化された場合であっても、各サブピクセルに対する階調電圧の書き込み時間を十分に確保する。
【解決手段】複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、ｍを２以上の整数とするとき、ｍ個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、ｍ個のサブピクセルに階調電圧を書き込む書込期間内に、前記映像線駆動回路から出力されるｍ個の時系列の信号を時分割して、前記複数の映像線の中のｍ個の映像線に順次供給する第１から第ｍまでのｍ個のスイッチとを備え、最後にオンになるスイッチが前記第ｍのスイッチであり、前記各スイッチがスイッチがオンとなる期間を、それぞれＴ１，．．，Ｔ（ｍ−１），Ｔｍとするとき、Ｔ１，．．，Ｔ（ｍ−１）＜Ｔｍを満足する。
【選択図】図２

Description

本発明は、表示装置に係り、特に、時分割駆動を用いる表示装置に適用して有効な技術に関する。

ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の携帯機器の表示装置として広く使用されている。特に、小型の液晶表示パネルを備える液晶表示モジュールは、例えば、携帯電話機などの常時携帯される携帯機器の表示装置として使用される。
一方、液晶表示パネルを駆動するドレインドライバ（映像線駆動回路とも呼ばれる）の出力と液晶表示パネルの映像線（または、ドレイン線とも呼ばれる）とは、通常、１対１の対応関係にある。すなわち、ドレインドライバの各出力はそのまま対応する映像線に与えられる。
これに対して、ドレインドライバの小型化を図るために、ドレインドライバの出力ピン（出力端子）の数の削減を可能とする液晶表示パネルの駆動方法として、いわゆる時分割駆動法が知られている（下記、特許文献１参照）。
この時分割駆動法は、複数本の映像線を１単位（ブロック）とし、この１分割ブロック内の複数本の映像線に与える信号を時系列でドレインドライバから出力する一方、液晶表示パネルには複数本の映像線を１単位として時分割スイッチを設け、これら時分割スイッチにてドレインドライバから出力される時系列の信号を時分割して複数本の映像線に順次与える駆動方法である。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開平１１−３２７５１８号公報

液晶表示モジュールとして、薄膜トランジスタ（ＴＦＴ）の半導体層にポリシリコンを用いたもの（以下、ポリシリコン型の液晶表示モジュールという）が知られている。
ポリシリコン型の液晶表示モジュールでは、薄膜トランジスタ（ＴＦＴ）の半導体層にアモルファスシリコンを用いたものに比して、液晶表示パネルを高精細化できるという特徴がある。
この高精細化を行うにあたり、当然ながらサブピクセルピッチが狭くなり、各サブピクセルへの階調電圧を供給する映像線の本数も増大し、配線引き回しが困難となる。
それを解決するため、図７に示す表示装置では、液晶表示パネル内のスイッチング素子（ＳＷ１〜ＳＷ３）により、ドレインドライバから出力される階調電圧を、液晶表示パネル内で３本の映像線（Ｒ、Ｇ、Ｂの各映像線）に分配し時分割駆動している。
なお、図７において、２０は、ΦＲの映像線選択パルスが供給される信号線、２１は、ΦＧの映像線選択パルスが供給される信号線、２２は、ΦＢの映像線選択パルスが供給される信号線、３０は、ドレインドライバ１００からの階調電圧が供給される信号線、３１Ｒ、３１Ｇ、３１Ｂは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像線である。
ここで、スイッチング素子（ＳＷ１〜ＳＷ３）は、半導体層にポリシリコンを用いた薄膜トランジスタで構成される。

しかしながら、この時分割駆動方法では、通常、サブピクセルに階調電圧を書き込む書込期間（Ｔ）を３等分割しているため、液晶表示パネルがより高精細化されると、映像線からサブピクセルに対する階調電圧の書き込み時間が不足するという問題点があることに本出願の発明者は気がついた。
この時分割駆動方法では、書き込み期間（Ｔ）が開始してからそれぞれの映像線３１Ｒ、３１Ｇ、３１Ｂに階調電圧の書き込みが開始されるタイミングが異なる。例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順に時分割で映像線３１Ｒ、３１Ｇ、３１Ｂに階調電圧を供給する場合を考えると、最後に階調電圧が書き込まれる映像線３１Ｂに接続されたサブピクセルは、映像線３１Ｂからサブピクセルに階調電圧を書き込むための時間が他の映像線３１Ｒ、３１Ｇに接続されたサブピクセルよりも短い。
そして、通常の時分割駆動方法では、サブピクセルに階調電圧を書き込む書込期間（Ｔ）を３等分割しているため、サブピクセルへの階調電圧の書き込みのための期間は赤（Ｒ）はＴの期間、緑（Ｇ）は２Ｔ／３の期間だけ確保できるのに対し、青はＴ／３の期間しか書き込みのための期間を確保できない。
そして、画素が高精細化されて、１フレーム期間内に表示すべき行数が増えると、１水平走査期間がそれに反比例して短くなるので、前述した書込期間（Ｔ）も短くなる。その結果、時分割によって最後に階調電圧が書き込まれる映像線に接続されたサブピクセルは、階調電圧の書き込み時間が不足する場合が生じる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、時分割駆動を用いる表示装置において、表示領域がより高精細化された場合であっても、各サブピクセルに対する階調電圧の書き込み時間を十分に確保することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明の表示装置は、複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、ｍを２以上の整数とするとき、ｍ個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、ｍ個のサブピクセルに階調電圧を書き込む書込期間内に、前記映像線駆動回路から出力されるｍ個の時系列の信号を時分割して、前記複数の映像線の中のｍ個の映像線に順次供給する第１から第ｍまでのｍ個のスイッチとを備え、最後にオンになるスイッチが前記第ｍのスイッチであり、前記各スイッチがオンとなる期間を、それぞれＴ１，．．，Ｔ（ｍ−１），Ｔｍとするとき、Ｔ１，．．，Ｔ（ｍ−１）＜Ｔｍを満足することを特徴とする。
また、前述の目的を達成するために、本発明の表示装置は、複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、ｍを２以上の整数とするとき、ｍ個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、ｍ個のサブピクセルに階調電圧を書き込む書込期間をＴとしたとき、前記書込期間Ｔ内に、前記映像線駆動回路から出力されるｍ個の時系列の信号を時分割して、前記複数の映像線の中のｍ個の映像線に順次供給する第１から第ｍまでのｍ個のスイッチとを備え、最後にオンになるスイッチが前記第ｍのスイッチであり、前記書込期間Ｔの開始から前記第１から第ｍまでのスイッチがオンされるまでの期間を、それぞれＴｓ１，．．，Ｔｓ（ｍ−１），Ｔｓｍとするとき、Ｔ−Ｔｓｍ＞Ｔ／ｍを満足することを特徴とする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、時分割駆動を用いる表示装置において、表示領域がより高精細化された場合であっても、各サブピクセルに対する階調電圧の書き込み時間を十分に確保することが可能となる。

以下、本発明を液晶表示モジュールに適用した実施例を図面を用いて詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、薄膜トランジスタ（ＴＦＴ）の半導体層にポリシリコンを用いたポリシリコン型の液晶表示モジュールである。
本実施例の液晶表示モジュールは、ドレインドライバ（映像線駆動回路）１００と、電源回路２００と、ゲート走査回路３００と、ドレイン線選択スイッチング回路４００と、表示部５００とを有する。
ドレイン線選択スイッチング回路４００は、図７に示す回路を複数個有する。
表示部５００は、マトリクス状に配置される複数（例えば、２４０×３２０×３）個のサブピクセル、各サブピクセルに映像信号電圧を供給する映像線（ドレイン線ともいう）Ｄと、各サブピクセルに走査信号電圧を供給する走査線（ゲート線ともいう）Ｇとを有する。
各サブピクセルは、薄膜トランジスタで構成される画素トランジスタ（ＧＴＦＴ）を備え、画素トランジスタ（ＧＴＦＴ）は、映像線（Ｄ）と画素電極（ＩＴＯ１）との間に接続され、かつ、ゲートは走査線（Ｇ）に接続される。
画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶が封入されるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、画素容量（ＬＣ）が等価的に接続される。また、画素電極（ＩＴＯ１）とストレージ電極（ＩＴＯ３）との間には、蓄積容量（Ｃｓｔ）も接続される。
なお、図７に示すように、コモン電極（ＩＴＯ２）には、Ｖｃｏｍの共通電圧が、ストレージ電極（ＩＴＯ３）には、Ｖｃｓｔの電圧が印加される。

図１において、６００は、ＣＰＵや表示コントローラ等を有する本体側の配線基板と接続するためのフレキシブル配線基板である。
ドレインドライバ１００と、電源回路２００とは、それぞれ半導体チップで構成されている。この半導体チップは、表示部５００が形成される絶縁基板上に、例えば、ＣＯＧ（chip on glass）方式で実装される。
但し、これに限らず、半導体チップの少なくとも一方を、フレキシブル配線基板６００上に実装してもよい。また、ドレインドライバ１００と電源回路２００を１つの半導体チップにまとめてもよい。
ゲート走査回路３００と、ドレイン線選択スイッチング回路４００とは、半導体層にポリシリコンを用いた薄膜トランジスタで構成され、各サブピクセルの画素トランジスタ（ＧＴＦＴ）とともに、同じ基板上に一体に形成される。
本実施例では、ドレインドライバ１００に、外部から表示データ、表示制御信号等が入力され、ドレインドライバ１００は、液晶表示モジュールを駆動するための階調電圧１１０、タイミングパルスを生成する。
このタイミングパルスの中のゲート駆動パルス３１０、ドレイン線選択パルス４１０は、電源回路２００で電圧レベルが変換され、それぞれゲート走査回路３００、および、ドレイン線選択スイッチング回路４００に入力される。
ゲート走査回路３００は、ゲート駆動パルス３１０に基づき、順次走査線（Ｇ）にゲート選択信号を出力する。
ドレイン線選択スイッチング回路４００は、ドレイン線選択パルス４１０に基づき、順次走査線（Ｇ）にゲート選択信号が印加されている期間内に、ドレインドライバ１００から出力される階調電圧を、時分割で、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像線（Ｄ）に分配する。

以下、本実施例の液晶表示モジュールの駆動方法について説明する。
ゲート走査回路３００から順次走査線（Ｇ）にゲート選択信号が出力され、画素トランジスタ（ＧＴＦＴ）のゲートに印加されることにより、１表示ライン分の画素トランジスタ（ＧＴＦＴ）が順次オンとなる。
画素トランジスタ（ＧＴＦＴ）がオン状態の時に、ドレインドライバ１００から階調電圧がドレイン線選択スイッチング回路４００を介して映像線（Ｄ）に印加されると、画素トランジスタ（ＧＴＦＴ）を通して画素電極（ＩＴＯ１）に階調電圧が印加され、画素容量（ＬＣ）および蓄積容量（Ｃｓｔ）に階調電圧が書き込まれる。
このようにして、画素容量（ＬＣ）および蓄積容量（Ｃｓｔ）に書きこまれた階調電圧に応じて表示が実現される。
本実施例では、この液晶層に交流電圧を印加する駆動方法として、コモン反転法を採用している。
コモン反転法とは、コモン電極（ＩＴＯ２）に印加されるコモン電圧（Ｖｃｏｍ）を、所定の期間ごとに高電位側のコモン電圧（ＶｃｏｍＨ）と低電位側のコモン電圧（ＶｃｏｍＬ）の２種類の間で切替え、そして、コモン電極（ＩＴＯ２）に低電位側のコモン電圧（ＶｃｏｍＬ）が印加されている場合には、それよりも高電位の階調電圧を画素電極（ＩＴＯ１）に印加し、また、コモン電極（ＩＴＯ２）に高電位側のコモン電圧（ＶｃｏｍＨ）が印加されている場合には、それよりも低電位の階調電圧を画素電極（ＩＴＯ１）に印加する駆動方法である。
但し、本発明は、コモン反転法に限らず、ライン反転法やカラム反転法やドット反転法など、他の駆動方法を適用してもかまわない。

図８は、従来の時分割駆動方法を説明するための図である。
この図８、および後述する図２、図３において、ＶＧは、ゲート走査回路３００から順次走査線（Ｇ）に出力される電圧を示す。この図８において、Ｈｉｇｈレベル（以下、単に、Ｈレベルという）となっている期間（Ｔ）がゲート選択信号を示し、サブピクセルに階調電圧を書き込む書込期間（以下、ゲート選択期間という）を表している。
また、ΦＲ、ΦＧ、ΦＢは、それぞれ図７に示すスイッチング素子（ＳＷ１〜ＳＷ３）のゲート電極に印加される映像線選択パルスを示し、Ｔ１，Ｔ２，Ｔ３は、それぞれΦＲ、ΦＧ、ΦＢの映像線選択パルスがＨレベルとなる期間を表している。
また、ＶｄＲ、ＶｄＧ、ＶｄＢは、それぞれ図７に示すスイッチング素子（ＳＷ１〜ＳＷ３）がオンとなったときの各映像線（Ｄ）の電圧変化を示す。また、ＴｄＲ、ＴｄＧ、ＴｄＢは、各映像線（Ｄ）に階調電圧が書き込まれる映像線書込期間を示す。なお、ＶｄＲ、ＶｄＧ、ＶｄＢは、階調電圧が正電圧側に変化する場合を図示している。
さらに、ＶｐｉｘＲ、ＶｐｉｘＧ、ＶｐｉｘＢは、それぞれ図７に示すスイッチング素子（ＳＷ１〜ＳＷ３）がオンとなったときの、各サブピクセルの電圧変化を示す。また、ＴｐｉｘＲ、ＴｐｉｘＧ、ＴｐｉｘＢは、各サブピクセルに階調電圧が書き込まれるサブピクセル書込期間を示す。

図８に示すように、従来の時分割駆動方法では、Ｔ１，Ｔ２，Ｔ３の期間は、ゲート選択期間（Ｔ）をほぼ３等分割した期間（Ｔ１＝Ｔ２＝Ｔ３≒Ｔ／３）とされる。
ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなると、図８に示すように、ＶｄＲ、ＶｄＧ、ＶｄＢの電圧は、それぞれ同じ時間で立ち上がるが、このＶｄＲ、ＶｄＧ、ＶｄＢの電圧は、画素トランジスタ（ＧＴＦＴ）のオン抵抗を介して、サブピクセルの画素容量（ＬＣ）および蓄積容量（Ｃｓｔ）に書き込まれる。
そして、画素トランジスタ（ＧＴＦＴ）のオン抵抗が大きい場合には、ＶｄＲ、ＶｄＧ、ＶｄＢを、サブピクセルの画素容量（ＬＣ）および蓄積容量（Ｃｓｔ）に書き込むために長い時間が必要となる。
しかしながら、図８に示すように、青（Ｂ）のサブピクセルは、階調電圧を書き込むためのサブピクセル書込期間（ＴｐｉｘＢ）が、赤（Ｒ）、緑（Ｇ）のサブピクセルに階調電圧を書き込むためのサブピクセル書込期間（ＴｐｉｘＲ，ＴｐｉｘＧ）よりも短い。
そのため、場合によっては、ＶｄＢを、サブピクセルに階調電圧として書き込むための期間が不足し、例えば、図８のＡに示すように、階調電圧の書込不足が生じ、液晶表示パネルに表示される画像の表示品質が損なわれる。
この現象は、液晶表示パネルがより高精細化されると顕著になる。

図２は、本実施例の時分割駆動方法を説明するための図である。
図２に示すように、本実施例では、ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなる期間を均一ではなく、不均一にしたものである。別の見方をすれば、時分割の開始タイミングを等分割ではなく、不等分割としたものである。
この図２では、Ｔ１＝Ｔ２＜Ｔ３となっており、Ｔ１、Ｔ２、Ｔ３、Ｔの期間の関係は、Ｔ１＝Ｔ２＝０．１１１×Ｔ、Ｔ３＝０．６３９×Ｔとなっている。即ち、最後にオンとなるスイッチにおいて、Ｔ３の期間は、Ｔ／３よりも長くされる。Ｔ３の期間は、Ｔ／２以上であることが望ましい。
ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなると、図２に示すように、ＶｄＲ、ＶｄＧ、ＶｄＢの電圧は、それぞれ同じ時間で立ち上がり、ＶｄＲ、ＶｄＧ、ＶｄＢの電圧は、画素トランジスタ（ＧＴＦＴ）のオン抵抗を介して、サブピクセルの画素容量（ＬＣ）および蓄積容量（Ｃｓｔ）に書き込まれる。
このとき、３個のサブピクセルに階調電圧を書き込む書込期間（ゲート選択期間Ｔ）の開始からスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３がオンされるまでの期間をそれぞれＴｓ１、Ｔｓ２、Ｔｓ３としたとき、最後にオンになるスイッチング素子ＳＷ３では、図２に示す場合の方が、図８に示す場合よりもＴｓ３が小さい。即ち、従来に比べ、本実施例の方がスイッチング素子ＳＷ３がオンとされるタイミングが早い。これによって、ＶｄＢの電圧を、青（Ｂ）のサブピクセルに書き込むためのサブピクセル書込期間（ＴｐｉｘＢ）が、図８に示す場合よりも長くなるので、サブピクセルに対する階調電圧の書込時間を十分に確保することができる。
そのため、本実施例では、液晶表示パネルがより高精細化されても、液晶表示パネルに表示される画像の表示品質を保つことができる。
尚、書込時間ＴｐｉｘＢ＝Ｔ−Ｔｓ３＞Ｔ／３の関係を満たすようにすればよい。図２に示すように、ＴｐｉｘＢ＝Ｔ−Ｔｓ３≧Ｔ／２であればさらに望ましい。
また、前述の説明では、Ｔ１＝Ｔ２＜Ｔ３の場合について説明したが、Ｔ１、Ｔ２、Ｔ３の関係は、Ｔ１＜Ｔ２＜Ｔ３であってもよい。また、Ｔ２＜Ｔ１＜Ｔ３であってもよい。
本実施例では時分割数が３の場合で説明したが、本発明は、時分割数がｍ（ｍは２以上の整数）の場合にも拡張できる。
ｍ個のサブピクセルに階調電圧を書き込む書込期間（ゲート選択期間Ｔ）内に、映像線駆動回路から出力されるｍ個の時系列の信号を時分割して、複数の映像線の中のｍ個の映像線に順次供給する第１から第ｍまでのｍ個のスイッチを備え、最後にオンになるスイッチが第ｍのスイッチであると仮定する。この場合、各スイッチがオンとなる期間を、それぞれＴ１，．．，Ｔ（ｍ−１），Ｔｍとするとき、Ｔ１，．．，Ｔ（ｍ−１）＜Ｔｍを満足すればよい。この場合、Ｔｍ＞Ｔ／ｍであることが望ましい。また、Ｔｍ≧Ｔ／２であることがさらに望ましい。
別の観点でとらえると、次のようになる。ｍ個のサブピクセルに階調電圧を書き込む書込期間（ゲート選択期間）をＴとしたとき、書込期間Ｔ内に、映像線駆動回路から出力されるｍ個の時系列の信号を時分割して、複数の映像線の中のｍ個の映像線に順次供給する第１から第ｍまでのｍ個のスイッチを備え、最後にオンになるスイッチが第ｍのスイッチであると仮定する。この場合、書込期間Ｔの開始から前記第１から第ｍまでのスイッチがオンされるまでの期間を、それぞれＴｓ１，．．，Ｔｓ（ｍ−１），Ｔｓｍとするとき、Ｔ−Ｔｓｍ＞Ｔ／ｍを満足すればよい。この場合、Ｔ−Ｔｓｍ＞Ｔ／ｍであることが望ましい。また、Ｔ−Ｔｓｍ≧Ｔ／２であることがさらに望ましい。

［実施例２］
前述の実施例１では、ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなる期間を均一ではなく、不均一にしている。具体的には、Ｔ１＝Ｔ２＜Ｔ３としている。
そのため、場合によっては、ＳＷ１、ＳＷ２のスイッチング素子がオンとなったときに、各映像線（Ｄ）に階調電圧が書き込まれる映像線書込期間（ＴｄＲ，ＴｄＧ）が不足する場合が想定される。
本実施例は、このような場合に対処するための実施例である。
図３は、本実施例の時分割駆動方法を説明するための図である。
図３に示すように、本実施例では、ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなる期間を均一ではなく、不均一にした上で、ΦＲ、ΦＧの映像線選択パルスがオンとなるときの電圧値（ＶＧ１，ＶＧ２）を、ΦＢの映像線選択パルスがオンとなるときの電圧値（ＶＧ３）よりも高くして、スイッチング素子（ＳＷ１，ＳＷ２）を構成する薄膜トランジスタのオン抵抗を低くしたものである。
即ち、ＶＧ１＝ＶＧ２＞ＶＧ３としたものである。ここで、図３では、ＶＧ１＝ＶＧ２＝１２Ｖ、ＶＧ３＝１０Ｖとなっている。

ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなると、ＶｄＲ、ＶｄＧ、ＶｄＢの電圧はそれぞれ立ち上がるが、本実施例では、ＳＷ１、ＳＷ２のスイッチング素子を構成する薄膜トランジスタのオン抵抗が、ＳＷ３のスイッチング素子を構成する薄膜トランジスタのオン抵抗よりも低くされているので、図３のＢに示すように、ＶｄＲ、ＶｄＧの電圧は、ＶｄＢの電圧に比して速やかに立ち上がる。
これにより、映像線書込期間（ＴｄＲ，ＴｄＧ）が不足するのを防止することができる。
なお、前述の説明では、ＳＷ１〜ＳＷ３のスイッチング素子が、ｎ型の薄膜トランジスタであるため、ΦＲ、ΦＧの映像線選択パルスがオンとなるときの電圧値（ＶＧ１，ＶＧ２）を、ΦＢの映像線選択パルスがオンとなるときの電圧値（ＶＧ３）よりも高くしたが、ＳＷ１〜ＳＷ３のスイッチング素子が、ｐ型の薄膜トランジスタの場合は、ΦＲ、ΦＧの映像線選択パルスがオンとなるときの電圧値（ＶＧ１，ＶＧ２）を、ΦＢの映像線選択パルスがオンとなるときの電圧値（ＶＧ３）よりも低くする必要がある（０Ｖでオフと仮定した場合）。
このことを考慮すると、本実施例においては、ＳＷ１〜ＳＷ３のスイッチング素子をオフさせるときにゲート電極に印加する制御電圧と、ＳＷ１〜ＳＷ３のスイッチング素子をオンさせるときにゲート電極に印加する制御電圧との間の電位差をＶＧ１、ＶＧ２、ＶＧ３とし、ＶＧ１、ＶＧ２、ＶＧ３の絶対値を、それぞれ、｜ＶＧ１｜、｜ＶＧ２｜、｜ＶＧ３｜とすると、｜ＶＧ１｜＝｜ＶＧ２｜＞｜ＶＧ３｜を満足すればよい。
さらに、Ｔ１、Ｔ２、Ｔ３の関係が、Ｔ１＜Ｔ２＜Ｔ３の場合には、｜ＶＧ１｜、｜ＶＧ２｜、｜ＶＧ３｜の関係は、｜ＶＧ１｜＞｜ＶＧ２｜＞｜ＶＧ３｜としてもよい。
なお、これをｍ分割に拡張すると、｜ＶＧ１｜，．．，｜ＶＧ（ｍ−１）｜＞｜ＶＧｍ｜となる。

［実施例３］
本実施例も、前述の実施例２と同様、ＳＷ１、ＳＷ２のスイッチング素子がオンとなったときに、各映像線（Ｄ）に階調電圧が書き込まれる映像線書込期間（ＴｄＲ，ＴｄＧ）が不足する場合に対処するための実施例である。
本実施例では、ＳＷ１、ＳＷ２のスイッチング素子を構成する薄膜トランジスタのオン電流値を、ＳＷ３のスイッチング素子を構成する薄膜トランジスタのオン電流値よりも大きくなるようにしたものである。
ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなると、ＶｄＲ、ＶｄＧ、ＶｄＢの電圧はそれぞれ立ち上がるが、本実施例では、ＳＷ１、ＳＷ２のスイッチング素子を構成する薄膜トランジスタのオン電流値が、ＳＷ３のスイッチング素子を構成する薄膜トランジスタのオン電流値よりも大きくされているので、図３のＢと同様、ＶｄＲ、ＶｄＧの電圧は、ＶｄＢの電圧に比して速やかに立ち上がる。
これにより、映像線書込期間（ＴｄＲ，ＴｄＧ）が不足するのを防止することができる。
ＳＷ１、ＳＷ２のスイッチング素子を構成する薄膜トランジスタのオン電流値を、ＳＷ３のスイッチング素子を構成する薄膜トランジスタのオン電流値よりも大きくするためには、以下の方法がある。
（１）ＳＷ１、ＳＷ２のスイッチング素子を構成する薄膜トランジスタのゲート幅（Ｗ１，Ｗ２）を、ＳＷ３のスイッチング素子を構成する薄膜トランジスタのゲート幅（Ｗ３）よりも広くする。即ち、Ｗ１＝Ｗ２＞Ｗ３、あるいは、Ｗ１＞Ｗ２＞Ｗ３とする。あるいは、Ｗ２＞Ｗ１＞Ｗ３であってもよい。
（２）ＳＷ１、ＳＷ２のスイッチング素子を構成する薄膜トランジスタのゲート長（Ｌ１，Ｌ２）を、ＳＷ３のスイッチング素子（ＳＷ３）を構成する薄膜トランジスタのゲート長（Ｌ３）よりも短くする。即ち、Ｌ１＝Ｌ２＜Ｌ３、あるいは、Ｌ１＜Ｌ２＜Ｌ３とする。あるいは、Ｌ２＜Ｌ１＜Ｌ３であってもよい。
なお、（１）、（２）をｍ分割に拡張すると、Ｗ１，．．，Ｗ（ｍ−１）＞Ｗｍ、あるいは、Ｌ１，．．，Ｌ（ｍ−１）＜Ｌｍとなる。

図４は、本実施例のスイッチング素子（ＳＷ１〜ＳＷ３）を構成する薄膜トランジスタのゲート幅（Ｗ１〜Ｗ３）、およびゲート長（Ｗ１〜Ｗ３）の一例を示す図である。
この図４では、ＳＷ１のスイッチング素子を構成する薄膜トランジスタのゲート幅（Ｗ１）とゲート長（Ｌ１）の比（Ｗ１／Ｌ１）が２５０／３、ＳＷ２のスイッチング素子を構成する薄膜トランジスタのゲート幅（Ｗ２）とゲート長（Ｌ２）の比（Ｗ２／Ｌ２）が２００／４、ＳＷ３のスイッチング素子を構成する薄膜トランジスタのゲート幅（Ｗ３）とゲート長（Ｌ３）の比（Ｗ３／Ｌ３）が１８５／４とされている。
図５に、スイッチング素子（ＳＷ１〜ＳＷ３）を構成する薄膜トランジスタのゲート幅（Ｗ１〜Ｗ３）を、Ｗ１＞Ｗ２＞Ｗ３としたときの、レイアウト例を示す。
図４、図５において、１０は、ＳＷ１のスイッチング素子を構成する薄膜トランジスタ、１１は、ＳＷ２のスイッチング素子を構成する薄膜トランジスタ、１２は、ＳＷ３のスイッチング素子を構成する薄膜トランジスタ、２０は、ΦＲの映像線選択パルスが供給される信号線、２１は、ΦＧの映像線選択パルスが供給される信号線、２２は、ΦＢの映像線選択パルスが供給される信号線、３０は、ドレインドライバ１００からの階調電圧が供給される信号線、３１Ｒ、３１Ｇ、３１Ｂは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各映像線である。

［実施例４］
本実施例も、前述の実施例２と同様、ＳＷ１、ＳＷ２のスイッチング素子がオンとなったときに、各映像線（Ｄ）に階調電圧が書き込まれる映像線書込期間（ＴｄＲ，ＴｄＧ）が不足する場合に対処するための実施例である。
本実施例では、ＳＷ１、ＳＷ２のスイッチング素子から見た映像線（Ｄ）のインピーダンス（Ｚ１，Ｚ２）（あるいは、負荷容量）を、ＳＷ３のスイッチング素子から見た映像線（Ｄ）のインピーダンス（Ｚ３）よりも小さくしたものである。
なお、これをｍ分割に拡張すると、Ｚ１，．．，Ｚ（ｍ−１）＜Ｚｍとなる。
ΦＲ、ΦＧ、ΦＢの映像線選択パルスがオンとなると、ＶｄＲ、ＶｄＧ、ＶｄＢの電圧はそれぞれ立ち上がるが、本実施例では、ＳＷ１、ＳＷ２のスイッチング素子から見た映像線（Ｄ）のインピーダンス（Ｚ１，Ｚ２）が、ＳＷ３のスイッチング素子から見た映像線（Ｄ）のインピーダンス（Ｚ３）よりも小さくされているので、図３のＢと同様、ＶｄＲ、ＶｄＧの電圧は、ＶｄＢの電圧に比して速やかに立ち上がる。
これにより、映像線書込期間（ＴｄＲ，ＴｄＧ）が不足するのを防止することができる。
ＳＷ１、ＳＷ２のスイッチング素子から見た映像線（Ｄ）のインピーダンス（Ｚ１，Ｚ２）を、ＳＷ１、ＳＷ２のスイッチング素子から見た映像線（Ｄ）のインピーダンス（Ｚ３）よりも小さくするためには、以下の方法がある。
（１）ＳＷ１、ＳＷ２のスイッチング素子に接続される映像線（Ｄ）の抵抗値を、ＳＷ３のスイッチング素子に接続される映像線（Ｄ）の抵抗値よりも小さくする。

図６は、本実施例のスイッチング素子（ＳＷ１〜ＳＷ３）に接続される映像線（Ｄ）の一例を示す図である。
図６では、ＳＷ１、ＳＷ２のスイッチング素子に接続される映像線（３１Ｒ，３１Ｇ）の断面積を、ＳＷ３のスイッチング素子に接続される映像線（３１Ｂ）の断面積よりも大きくして、ＳＷ１、ＳＷ２のスイッチング素子に接続される映像線（３１Ｒ，３１Ｇ）の抵抗値を、ＳＷ３のスイッチング素子に接続される映像線（３１Ｂ）の抵抗値よりも小さくしている。
なお、本実施例は、前述の実施例２、３に適用することもでき、この場合には、映像線書込期間（ＴｄＲ，ＴｄＧ）が不足するのをより効果的に防止することが可能となる。
また、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子を用いるＥＬ表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図である。本発明の実施例１の時分割駆動方法を説明するための図である。本発明の実施例２の時分割駆動方法を説明するための図である。本発明の実施例のスイッチング素子を構成する薄膜トランジスタのゲート幅、およびゲート長の一例を示す図である。本発明の実施例３のスイッチング素子を構成する薄膜トランジスタのゲート幅（Ｗ１〜Ｗ３）を、Ｗ１＞Ｗ２＞Ｗ３としたときの、レイアウト例を示す図である。本発明の実施例４のスイッチング素子に接続される映像線の一例を示す図である。時分割駆動方法を実施するための回路構成を示す図である。従来の時分割駆動方法を説明するための図である。

符号の説明

１０，１１，１２薄膜トランジスタ
２０，２１，２２，３０信号線
３１Ｒ，３１Ｇ，３１Ｂ，Ｄ映像線（または、ドレイン線）
１００ドレインドライバ（映像線駆動回路）
２００電源回路
３００ゲート走査回路
４００ドレイン線選択スイッチング回路
５００表示部
Ｇ走査線（または、ゲート線）
ＧＴＦＴ画素トランジスタ
ＩＴＯ１画素電極
ＩＴＯ２コモン電極
ＩＴＯ３ストレージ電極
ＬＣ画素容量
Ｃｓｔ蓄積容量
ＳＷ１，ＳＷ２，ＳＷ３スイッチング素子

Claims

複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、
ｍを２以上の整数とするとき、ｍ個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、
ｍ個のサブピクセルに階調電圧を書き込む書込期間内に、前記映像線駆動回路から出力されるｍ個の時系列の信号を時分割して、前記複数の映像線の中のｍ個の映像線に順次供給する第１から第ｍまでのｍ個のスイッチとを備え、
最後にオンになるスイッチが前記第ｍのスイッチであり、
前記各スイッチがオンとなる期間を、それぞれＴ１，．．，Ｔ（ｍ−１），Ｔｍとするとき、Ｔ１，．．，Ｔ（ｍ−１）＜Ｔｍを満足することを特徴とする表示装置。
前記書込期間をＴとするとき、Ｔｍ≧Ｔ／２を満足することを特徴とする請求項１に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子をオフさせるときに印加する制御電圧とオンさせるときに印加する制御電圧との間の電位差を、それぞれＶＧ１，．．，ＶＧ（ｍ−１），ＶＧｍとするとき、｜ＶＧ１｜，．．，｜ＶＧ（ｍ−１）｜＞｜ＶＧｍ｜を満足することを特徴とする請求項１または請求項２に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子の制御電極の電極幅を、それぞれＷ１，．．，Ｗ（ｍ−１），Ｗｍとするとき、Ｗ１，．．，Ｗ（ｍ−１）＞Ｗｍを満足することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子の制御電極の電極長を、それぞれＬ１，．．，Ｌ（ｍ−１），Ｌｍとするとき、Ｌ１，．．，Ｌ（ｍ−１）＜Ｌｍを満足することを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
前記各スイッチに接続される映像線の、前期各スイッチから見たインピーダンスを、それぞれＺ１，．．，Ｚ（ｍ−１），Ｚｍとするとき、Ｚ１，．．，Ｚ（ｍ−１）＜Ｚｍを満足することを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子は、前記表示部が形成される基板上に、薄膜トランジスタを用いて一体に形成されることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
前記映像線駆動回路は、半導体チップで構成されることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
前記映像線駆動回路は、前記各スイッチがオンとなる期間に合わせて、前記時系列の階調電圧を出力することを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
ｍ＝３であり、
前記ｍ個のスイッチに接続される映像線は、Ｒ（赤），Ｇ（緑），Ｂ（青）のサブピクセルに階調電圧を供給する映像線であることを特徴とする請求項１ないし請求項９のいずれか１項に記載の表示装置。
複数個のサブピクセルと、前記各サブピクセルに階調電圧を供給する複数の映像線とを有する表示部と、
ｍを２以上の整数とするとき、ｍ個の時分割数に対応した時系列の階調電圧を出力する映像線駆動回路と、
ｍ個のサブピクセルに階調電圧を書き込む書込期間をＴとしたとき、前記書込期間Ｔ内に、前記映像線駆動回路から出力されるｍ個の時系列の信号を時分割して、前記複数の映像線の中のｍ個の映像線に順次供給する第１から第ｍまでのｍ個のスイッチとを備え、
最後にオンになるスイッチが前記第ｍのスイッチであり、
前記書込期間Ｔの開始から前記第１から第ｍまでのスイッチがオンされるまでの期間を、それぞれＴｓ１，．．，Ｔｓ（ｍ−１），Ｔｓｍとするとき、Ｔ−Ｔｓｍ＞Ｔ／ｍを満足することを特徴とする表示装置。
Ｔ−Ｔｓｍ≧Ｔ／２を満足することを特徴とする請求項１１に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子をオフさせるときに印加する制御電圧とオンさせるときに印加する制御電圧との間の電位差を、それぞれＶＧ１，．．，ＶＧ（ｍ−１），ＶＧｍとするとき、｜ＶＧ１｜，．．，｜ＶＧ（ｍ−１）｜＞｜ＶＧｍ｜を満足することを特徴とする請求項１１または請求項１２に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子の制御電極の電極幅を、それぞれＷ１，．．，Ｗ（ｍ−１），Ｗｍとするとき、Ｗ１，．．，Ｗ（ｍ−１）＞Ｗｍを満足することを特徴とする請求項１１ないし請求項１３のいずれか１項に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子の制御電極の電極長を、それぞれＬ１，．．，Ｌ（ｍ−１），Ｌｍとするとき、Ｌ１，．．，Ｌ（ｍ−１）＜Ｌｍを満足することを特徴とする請求項１１ないし請求項１４のいずれか１項に記載の表示装置。
前記各スイッチに接続される映像線の、前期各スイッチから見たインピーダンスを、それぞれＺ１，．．，Ｚ（ｍ−１），Ｚｍとするとき、Ｚ１，．．，Ｚ（ｍ−１）＜Ｚｍを満足することを特徴とする請求項１１ないし請求項１５のいずれか１項に記載の表示装置。
前記ｍ個のスイッチは、トランジスタを用いたスイッチング素子であり、
前記各スイッチング素子は、前記表示部が形成される基板上に、薄膜トランジスタを用いて一体に形成されることを特徴とする請求項１１ないし請求項１６のいずれか１項に記載の表示装置。
前記映像線駆動回路は、半導体チップで構成されることを特徴とする請求項１１ないし請求項１７のいずれか１項に記載の表示装置。
前記映像線駆動回路は、前記各スイッチがオンとなる期間に合わせて、前記時系列の階調電圧を出力することを特徴とする請求項１１ないし請求項１８のいずれか１項に記載の表示装置。
ｍ＝３であり、
前記ｍ個のスイッチに接続される映像線は、Ｒ（赤），Ｇ（緑），Ｂ（青）のサブピクセルに階調電圧を供給する映像線であることを特徴とする請求項１１ないし請求項１９のいずれか１項に記載の表示装置。