JP2005134838A - 画素回路 - Google Patents
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Abstract
【課題】駆動TFTのしきい値変動の悪影響を減少し、全体を効率的な配置とする。
【解決手段】データラインを基準電圧に保持した状態で、スイッチングTFT20がオンし、リセットTFT30をオン、電流制御TFT26をオフすることで、駆動TFT24のゲートにしきい値電圧をセットする。次に、リセットTFT30をオフ、電流制御TFT26をオンし、データラインにビデオデータを供給することで、しきい値電圧からビデオデータの電圧だけ高い電圧を駆動TFT24のゲートに印加し、これに対応する電流を有機EL素子28に供給する。
【選択図】図1
【解決手段】データラインを基準電圧に保持した状態で、スイッチングTFT20がオンし、リセットTFT30をオン、電流制御TFT26をオフすることで、駆動TFT24のゲートにしきい値電圧をセットする。次に、リセットTFT30をオフ、電流制御TFT26をオンし、データラインにビデオデータを供給することで、しきい値電圧からビデオデータの電圧だけ高い電圧を駆動TFT24のゲートに印加し、これに対応する電流を有機EL素子28に供給する。
【選択図】図1
Description
本発明は、有機EL素子などの発光素子を含む画素回路に関する。
従来より、発光素子として有機EL素子を用いた有機ELパネルが知られており、その開発が進んでいる。この有機ELパネルにおいては、有機EL素子をマトリクス状に配置し、この有機EL素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ELパネルでは、画素毎に表示制御用のTFTを有し、このTFTの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。
図4に、アクティブマトリクスタイプの有機ELパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインは、ゲートがゲートラインGLに接続されたnチャンネルのスイッチングTFT10を介し、駆動TFT12のゲートに接続されている。また、駆動TFT12のゲートには、他端がEL電源ラインPLに接続された保持容量14の一端が接続され、駆動TFT12のゲート電圧を保持する。
駆動TFT12のソースは、EL電源ラインPLに接続され、ドレインは有機EL素子16のアノードに接続され、有機EL素子16のカソードがカソード電源CVに接続されている。
このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインGLがH(ハイ:High)となり、その行のスイッチングTFT10がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量14に供給保持され、ゲートラインGLがL(ロウ:Low)となってもその時の電圧を保持する。
そして、この保持容量14に保持された電圧に応じて、駆動TFT12が動作して対応する駆動電流がEL電源から有機EL素子16を介し、カソード電源CVに流れ、有機EL素子16がデータ電圧に応じて発光する。
そして、ゲートラインGLを順次Hとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機EL素子16がデータ電圧に応じて発光し、ビデオ信号に対応した表示が行われる。
しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動TFTのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するTFTについて、その特性を同一にすることは難しく、そのオンオフのしきい値電圧がばらつくことを防止することは難しい。
そこで、駆動TFTにおけるしきい値電圧のバラツキの表示に対する影響を防止することが望まれる。
ここで、TFTのしきい値電圧の変動への影響を防止するための回路については、従来より各種の提案がある(例えば、上記特許文献1)。
しかし、この提案では、しきい値電圧変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。
本発明は、簡単な変更で、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。
本発明は、一端がデータラインに接続され、ゲートがゲートラインに接続された選択トランジスタと、この選択トランジスタの他端に接続された容量と、この容量の他端がゲートに接続され、一端が電源ラインに接続された駆動トランジスタと、この駆動トランジスタに流れる電流によって発光する発光素子と、前記駆動トランジスタの他端と、発光素子との間に挿入配置された電流制御トランジスタと、前記駆動トランジスタのゲートに一端が接続され、他端が前記駆動トランジスタと、前記電流制御トランジスタの間に接続されたリセットトランジスタと、を有し、前記電流制御トランジスタと、前記リセットトランジスタとは逆極性のトランジスタであって、両トランジスタのゲートはリセットラインに共通接続されており、データラインを一定の基準電圧にセットした状態で、選択トランジスタをオンし、その状態でリセットラインの電圧設定によって、リセットトランジスタをオン、電流制御トランジスタをオフすることで、前記駆動トランジスタのゲートに駆動トランジスタのしきい値電圧に対応した電圧をセットし、その後、リセットラインの電圧設定を変更することでリセットトランジスタをオフ、電流制御トランジスタをオンし、かつデータラインにデータ電圧をセットすることで、駆動トランジスタのゲート電圧をデータ電圧応じてシフトさせ、データ電圧に応じた電流を駆動トランジスタおよび電流制御トランジスタを介し、発光素子に供給することを特徴とする。
また、前記リセットラインは、水平方向に伸び、このリセットラインから垂直方向にゲート電極が伸び、この垂直方向に伸びる単一のゲート電極が前記電流制御トランジスタと、リセットトランジスタのチャネル領域に重畳されていることが好適である。
また、前記駆動トランジスタを形成する半導体層は、そのまま垂直方向に伸び、その延長部分からリセットラインに平行に伸びる2本の分岐部が形成され、この2本の分岐部が前記電流制御トランジスタと、リセットトランジスタを構成することが好適である。
このように、本発明では、データラインを一定の基準電圧にセットした状態で、選択トランジスタをオンし、その状態でリセットラインの電圧設定によって、リセットトランジスタをオン、電流制御トランジスタをオフすることで、前記駆動トランジスタのゲートに駆動トランジスタのしきい値電圧に対応した電圧をセットし、その後、リセットラインの電圧設定を変更することでリセットトランジスタをオフ、電流制御トランジスタをオンし、かつデータラインにデータ電圧をセットすることで、駆動トランジスタのゲート電圧をデータ電圧に応じてシフトさせ、データ電圧に応じた電流を駆動トランジスタおよび電流制御トランジスタを介し、発光素子に供給する。従って、駆動トランジスタのしきい値電圧に画素毎のバラツキがあっても、そのバラツキを補償してデータ電圧に基づく表示が行える。
また、このリセットラインから垂直方向にゲート電極が伸び、この垂直方向に伸びる単一のゲート電極が前記電流制御トランジスタと、リセットトランジスタのチャネル領域に重畳されるように、平面的配置をおこなうことで、トランジスタの配置およびゲート配線の効率化を図ることができ、発光領域を大きく確保できる。
また、前記駆動トランジスタを形成する半導体層は、そのまま垂直方向に伸び、その延長部分からリセットラインに平行に伸びる2本の分岐部が形成され、この2本の分岐部が前記電流制御トランジスタと、リセットトランジスタを構成することで、トランジスタの配置およびゲート配線の効率化を図ることができ、発光領域を大きく確保できる。
以下、本発明の実施形態について、図面に基づいて説明する。
図1は、実施形態に係る1画素の画素回路の構成を示す図である。垂直方向に伸びるデータラインには、pチャンネルのスイッチングTFT20のドレインが接続されている。このスイッチングTFT20のゲートは水平方向に伸びるゲートラインGLに接続され、ソースは、コンデンサ22を介しpチャンネルの駆動TFT24のゲートに接続されている。なお、このスイッチングTFT20は、nチャンネルTFTでもよく、その場合には、ゲートラインGLの極性を反転し、pチャネルの場合と同様のタイミングでオンオフできるようにすればよい。
駆動TFT24のソースは、垂直方向に伸びる電源ラインPLに接続され、ドレインは、nチャネルの電流制御TFT26のドレインに接続されている。電流制御TFT26のソースは、有機EL素子28のアノードに接続され、この有機EL素子28のカソードがカソード電源CVに接続されている。また、駆動TFT24のゲートには、pチャネルのリセットTFT30のソースが接続され、このリセットTFT30のドレインは、駆動TFT24のソースに接続されている。そして、電流制御TFT26およびリセットTFT30のゲートは水平方向に伸びるリセットラインRLに共通接続されている。
1画素分の画素回路はこのように構成されており、これがマトリクス状に配置され、それぞれゲートラインGL、電源ラインPL、リセットラインRLに接続されている。
ここで、本実施形態の回路の動作について、図2に基づいて説明する。ビデオデータは、外部から供給され、これが水平ドライバによって、各データラインに順次供給される。ビデオデータは、各画素の輝度についての電圧値であり、各水平期間において当該水平ラインの各画素毎の輝度値を順次供給する。図において、D1が最初の列である1列目の画素のビデオデータであり、Dnが最終列n列目のデータであり、Dnと、D1の出力の間が水平帰線期間である。なお、通常はカラー表示であり、ビデオデータはRGB毎に別々に供給され、これらが別々にデータラインに供給される。
STHは、水平期間毎の表示開始を示す信号であり、ビデオデータD1が供給される前にSTHがHレベルになる。CK1、CK2は、相補的な信号であり、ビデオ信号の画素毎のデータと同期している画素クロックに対応している。そして、水平ドライバは、この画素クロックを用いてビデオ信号をデータラインに供給するスイッチを制御する。本実施形態では、STHがHレベルの状態でのCKH1の立ち下がりで、1列目のスイッチがオンして、その後CKH1の立ち下がり毎に、ビデオデータがデータラインに順次供給される。
ここで、1水平ラインの帰線期間において、ゲートラインGLがL(アクティブ)にならないようにイネーブルENBをL(非アクティブ)にし、その後イネーブルがLの状態で、プリセットPREをL(アクティブ)にする。これによって、データラインにプリセット電圧が供給される。そして、イネーブルENBがHに戻った段階で、リセットラインRLをL(アクティブ)にする。
このリセットラインRLがLの期間は、データラインがプリセット電圧に設定されており、かつゲートラインGLがLにセットされてスイッチングTFT20がオンしている。従って、コンデンサ22の一端側がプリセット電圧にセットされる。一方、リセットラインRLがLであることによって、電流制御TFT26はオフ、リセットTFT30がオンになっている。そこで、駆動TFT24のゲートにそのしきい値電圧(Vt−Vgd)に対応する電圧がセットされる。
次に、リセットラインRLがHに戻り、リセットTFT30がオフ、電流制御TFT26がオンする。この状態で、ゲートラインGLはLのままで、ビデオ信号に同期して、CK1が立ち下がることで、D1が1列目の画素におけるコンデンサ22の一端に印加される。これによって、駆動TFT24のゲート電圧がビデオデータ分だけシフトし、ビデオデータに応じた電流が有機EL素子28に流れ、ビデオデータに応じた発光が生起される。そして、ビデオデータが順次各列のデータラインを介し、コンデンサ22の一端に印加され、同様にして、ビデオデータに応じた有機EL素子28の発光を起こさせることができ、マトリクス状の全画素において、ビデオデータに応じた表示が行われる。
本回路を正常に動作させるには、図1におけるリセットTFT30と電流制御TFT26を同時にオンさせ、駆動TFT24のゲート電位を一旦下げる必要がある。これは、駆動TFT24のゲート電位をリセット時に電源ラインPLより閾値(Vgd)だけ低い値に設定するために、予め、駆動TFT24のゲート電位を電源ラインPLより閾値(Vgd)だけ低い値よりさらに低い値に設定しておかないと、正常にリセットが行われないためである。
これを実現するために、本発明では、
立ち下がり時間(Tr)>立ち上がり時間(Tf)
とし、立ち下がりには十分時間をかけ、立ち上がりは設定電位(電源ラインPLより閾値だけ低い値)を逃さないために早く行うようにしている。すなわち、リセットラインRLの立ち下がり時間(Tr)を十分長い時間にすることで、リセットTFT30と電流制御TFT26の両方がオンし、これによって、駆動TFT24のゲート電位が、設定した電圧(PVDD−Vgd)より、低い電圧になる。リセットラインRLの立ち上がり時は、立ち上がり時間を短くすることで、駆動TFT24のゲート電圧の変化がないようにしている。
立ち下がり時間(Tr)>立ち上がり時間(Tf)
とし、立ち下がりには十分時間をかけ、立ち上がりは設定電位(電源ラインPLより閾値だけ低い値)を逃さないために早く行うようにしている。すなわち、リセットラインRLの立ち下がり時間(Tr)を十分長い時間にすることで、リセットTFT30と電流制御TFT26の両方がオンし、これによって、駆動TFT24のゲート電位が、設定した電圧(PVDD−Vgd)より、低い電圧になる。リセットラインRLの立ち上がり時は、立ち上がり時間を短くすることで、駆動TFT24のゲート電圧の変化がないようにしている。
特に、本実施形態においては、1水平ラインの最初に駆動TFT24のゲートドレイン間を短絡し、すなわち、駆動TFT24は、リセットTFT30によって、ゲートドレイン間が短絡する。これによって、ソースが電源ラインPL(電圧PVDD)に接続されており、ゲート電圧が電源ラインPLより1Vgd分だけ下がった電圧、すなわちゲートに駆動TFT24のしきい値電圧に対応する電圧にセットされる。そして、データラインの電圧をビデオデータに応じて変更することで、駆動TFT24のしきい値電圧の値によらず、ビデオデータ分の電圧が駆動TFT24のゲートに印加される。従って、駆動TFT24のしきい値電圧が変化しても、この変化によらず、全画素においてビデオデータに応じた有機EL素子28の発光が行える。
次に、このような画素回路を備える画素のレイアウトについて、図3に基づいて説明する。なお、この図においては、半導体層を破線、ゲートラインGLの層を二点鎖線で示している。また、コンタクトについては、実線で示してある。
1つの画素は、垂直方向に伸びる電源ラインPL(図における左)およびデータラインDL(図における右)、垂直方向に伸びるゲートラインGL(図における上)およびリセットラインRL(図における下)によって囲まれたほぼ四角形の領域で形成されている。
データラインDLには、コンタクトを介し厚み方向下方の半導体層が接続されており、この半導体層はpチャネルトランジスタであるスイッチングTFT20のソース20sとなっている。半導体層は、ゲートラインGLに沿って図における左側に伸びており、ソース領域20sに隣接する領域は不純物ドープのないチャネル領域20cになっている。このチャネル領域20cの厚み方向上方には、ゲートラインGLからゲート電極20gが伸びている。半導体層のチャネル領域の図における左側には、ドレイン領域20dが形成され、これによってスイッチングTFT20が形成されている。半導体層は電源ラインPLの厚み方向下側の部分で直角に図における下方向に曲がり、電源ラインPLの厚み方向下方を図における下方に向けて画素の半分くらいまで伸びて終端する。この電源ラインPLの厚み方向下方においては、半導体層の厚み方向上方には、ゲートラインGLと一緒に形成された容量電極が絶縁膜を介し形成され、この部分がコンデンサ22となっている。なお、コンデンサ22は、ゲートラインGLに沿った半導体層についても形成してもよい。
このコンデンサ22を形成する半導体層の終端部から若干離れた部分から、別の半導体層が図における下方に向けて形成されている。この半導体層の上端部は、図における右方向に伸び、ここが駆動TFT24のソース領域24sとなっている。そして、このソース領域24sは、コンタクトを介し厚み方向上方の電源ラインPLに接続されている。なお、電源ラインPLは、その一部が右側に突出して、そこにコンタクトが設けられてソース領域24sと接続されている。この半導体層の厚み方向上方には、コンデンサ22の容量電極がそのまま伸び、駆動TFT24のゲート電極24gとなっている。そして、このゲート電極24gは、図における下方の終端位置から右方向に直角に曲がっており、この終端位置の図における下方の半導体層がドレイン領域24dとなっている。このようにして、駆動TFT24が電源ラインPLに沿って形成されている。
半導体層は、そのまま図における下方に伸び、逆コ字型となっている。すなわち、2本の分岐が図における右側に伸びている。そして、半導体層は、1本目の分岐がリセットTFT30を構成する。
電源ラインPLの厚み方向下方の部分がソース領域30sになり、その右側がチャネル領域30c、その右側がドレイン領域30dとなっている。そして、リセットTFT30のドレイン領域30dが駆動TFT24のドレイン領域とそれぞれのコンタクトを介し、接続されている。
さらに、半導体層の2本目の分岐が電流制御TFT26を構成する。すなわち、左側の部分がドレイン領域26dになり、その右側がチャネル領域26c、その右側がソース領域26sとなっている。そして、電流制御TFT26のソース領域26sが有機EL素子28の陽極にコンタクトを介し接続されている。24のドレイン領域とそれぞれのコンタクトを介し、接続されている。
また、リセットラインRLから、図における上方に伸びる突起部分が、リセットTFT30のチャネル領域30cと、電流制御TFT26のチャネル領域26cの厚み方向上方に伸び、両者のゲート電極30g、26gになっている。このように、図における下方の半導体層は、駆動TFT24、リセットTFT30、および電流制御TFT26を構成しており、それぞれを接続する役割も担っている。
このように、本実施形態の構成では、スイッチングTFT20がゲートラインGLに沿って水平方向に形成され、コンデンサ22、駆動TFT24が、電源ラインPLに沿って形成され、かつリセットTFT30、電流制御TFT26は、チャネルの方向は水平方向ではあるが、電源ラインPLに沿って、並んで形成される。従って、コンデンサおよびTFTをまとめて配置できるとともに、ゲートラインGLおよびリセットラインRLからのゲート電極も直接突出させることで形成することができる。従って、コンデンサ、TFTの形成および配線の領域をコンパクトにまとめることができ、有機EL素子28の形成領域を大きくとることができ、画素領域中の発光領域の割合(開口率)を大きくとることができる。
20 スイッチングTFT、22 コンデンサ、24 駆動TFT、26 電流制御TFT、28 有機EL素子、30 リセットTFT。
Claims (3)
- 一端がデータラインに接続され、ゲートがゲートラインに接続された選択トランジスタと、
この選択トランジスタの他端に接続された容量と、
この容量の他端がゲートに接続され、一端が電源ラインに接続された駆動トランジスタと、
この駆動トランジスタに流れる電流によって発光する発光素子と、
前記駆動トランジスタの他端と、発光素子との間に挿入配置された電流制御トランジスタと、
前記駆動トランジスタのゲートに一端が接続され、他端が前記駆動トランジスタと、前記電流制御トランジスタの間に接続されたリセットトランジスタと、
を有し、
前記電流制御トランジスタと、前記リセットトランジスタとは逆極性のトランジスタであって、両トランジスタのゲートはリセットラインに共通接続されており、
データラインを一定の基準電圧にセットした状態で、選択トランジスタをオンし、その状態でリセットラインの電圧設定によって、リセットトランジスタをオン、電流制御トランジスタをオフすることで、前記駆動トランジスタのゲートに駆動トランジスタのしきい値電圧に対応した電圧をセットし、
その後、リセットラインの電圧設定を変更することでリセットトランジスタをオフ、電流制御トランジスタをオンし、かつデータラインにデータ電圧をセットすることで、駆動トランジスタのゲート電圧をデータ電圧応じてシフトさせ、データ電圧に応じた電流を駆動トランジスタおよび電流制御トランジスタを介し、発光素子に供給することを特徴とする画素回路。 - 請求項1に記載の画素回路において、
前記リセットラインは、水平方向に伸び、
このリセットラインから垂直方向にゲート電極が伸び、この垂直方向に伸びる単一のゲート電極が前記電流制御トランジスタと、リセットトランジスタのチャネル領域に重畳されていることを特徴とする画素回路。 - 請求項2に記載の画素回路において、
前記駆動トランジスタを形成する半導体層は、そのまま垂直方向に伸び、その延長部分からリセットラインに平行に伸びる2本の分岐部が形成され、
この2本の分岐部が前記電流制御トランジスタと、リセットトランジスタを構成することを特徴とする画素回路。
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