JP2005127750A - Semiconductor sensor and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体センサおよびその製造方法に関するものである。 The present invention relates to a semiconductor sensor and a manufacturing method thereof.
従来より、検出対象である加速度や角速度などの力学的物理量の大きさを電気信号に変換して出力する物理量センサとして、シリコン基板のような半導体基板をマイクロマシンニング技術により3次元加工することによって形成した半導体センサチップを備えた半導体センサが知られている。 Conventionally, as a physical quantity sensor that converts the magnitude of a mechanical physical quantity such as acceleration or angular velocity, which is a detection target, into an electrical signal and outputs it, it is formed by three-dimensionally processing a semiconductor substrate such as a silicon substrate by micromachining technology. A semiconductor sensor including the semiconductor sensor chip is known.
この種の半導体センサとしては、例えば、図7に示すように、半導体センサチップ1および半導体センサチップ1の出力信号を信号処理する信号処理用ICチップ2を、直方体状のセラミックパッケージ8に収納したものや、図示しないキャンパッケージに収納したものなどが提供されている。なお、信号処理用ICチップ2には、半導体センサチップ1の出力信号を増幅する増幅回路、センサの感度やオフセット電圧およびそれらの温度特性を補正する温度補償回路、ノイズを除去するノイズ除去回路などが集積化されているので、検出対象である力学的物理量を高精度に検知することができる。また、セラミックパッケージ8は、半導体センサチップ1および信号処理用ICチップ2を収納する凹所81aが一面に形成されたセラミック基板81と、セラミック基板81の一面側に覆着されるセラミックキャップ82とで構成されている。
As this type of semiconductor sensor, for example, as shown in FIG. 7, a
図7に示した構成の半導体センサは、半導体センサチップ1と信号処理用ICチップ2とが同一平面上に実装されており、半導体センサチップ1の出力用のパッド(図示せず)と信号処理用ICチップ2の入力用のパッド(図示せず)とが金属細線(例えば、Au細線、Al細線など)からなるボンディングワイヤW2を介して電気的に接続されている。また、上述の半導体センサでは、半導体センサチップ1の入力用のパッド(図示せず)および信号処理用ICチップ2の出力用パッド(図示せず)がセラミックパッケージ8に一体に設けられた外部接続用のリード83にそれぞれボンディングワイヤW1,W3を介して電気的に接続されており、外部制御できるようになっている。
In the semiconductor sensor having the configuration shown in FIG. 7, the
また、従来から、セラミック基板の一面上に実装した信号処理用ICチップ上に半導体センサチップを搭載するとともに、半導体センサチップと信号処理用ICチップとをボンディングワイヤを介して電気的に接続し、各チップを覆うセラミックキャップをセラミック基板の一面側に覆着した構成の半導体センサも提案されている(例えば、特許文献1参照)。
ところで、図7に示した構成の半導体センサは、セラミック基板81に形成された凹所81aの内底面に半導体センサチップ1および信号処理用ICチップ2を実装したものであって、半導体センサチップ1と信号処理用ICチップ2とを2次元的に配置することができるので、半導体センサチップ1および信号処理用ICチップ2それぞれのレイアウトの自由度が高い反面、センサ全体の体積が大きくなってしまい、センサ全体の小型化が難しかった。また、図7に示した構成の半導体センサは、製造時に、半導体センサチップ1および信号処理用ICチップ2それぞれをセラミック基板81に実装してワイヤボンディングを行った後、セラミック基板81にセラミックキャップ82を覆着する必要があるので、製造コストが比較的高くなっていた。
By the way, the semiconductor sensor having the configuration shown in FIG. 7 is obtained by mounting the
また、上記特許文献1に開示された半導体センサのようにセラミック基板の一面上に実装した信号処理用ICチップ上に半導体センサチップを搭載するとともに、半導体センサチップと信号処理用ICチップとをボンディングワイヤを介して電気的に接続し、各チップを覆うセラミックキャップをセラミック基板の一面側に覆着した構成のものでは、センサ全体の厚み寸法が大きくなってしまう。また、上記特許文献1に開示された半導体センサにおいても、製造時に信号処理用ICチップをセラミック基板へ実装した後、信号処理用ICチップ上へ半導体センサチップを搭載し、ワイヤボンディングを行ってから、セラミック基板へセラミックキャップを覆着する必要があるので、製造コストが比較的高くなってしまう。
In addition, a semiconductor sensor chip is mounted on a signal processing IC chip mounted on one surface of a ceramic substrate as in the semiconductor sensor disclosed in
本発明は上記事由に鑑みて為されたものであり、その目的は、従来に比べて小型化が可能な半導体センサおよびその製造方法を提供することにある。 The present invention has been made in view of the above reasons, and an object of the present invention is to provide a semiconductor sensor that can be miniaturized as compared with the prior art and a method for manufacturing the same.
請求項1の発明は、力学的物理量を検出する半導体センサチップと、半導体センサチップの出力信号を信号処理する信号処理用ICチップと、板状であって厚み方向の一面に半導体センサチップを収納する凹所が形成されたパッケージチップとを備え、信号処理用ICチップのチップサイズが凹所の開口面よりも大きく、信号処理用ICチップが当該信号処理用ICチップのパッドの形成された主表面をパッケージチップの前記一面に対向させた形でパッケージチップに実装されるとともに、半導体センサチップが当該半導体センサチップのパッドが形成された主表面を信号処理用ICチップの主表面に対向させた形で信号処理用ICチップに実装されてなることを特徴とする。 According to a first aspect of the present invention, there is provided a semiconductor sensor chip for detecting a mechanical physical quantity, a signal processing IC chip for signal processing of an output signal of the semiconductor sensor chip, and a semiconductor sensor chip accommodated in a plate-like surface in the thickness direction. A signal processing IC chip having a chip size larger than the opening of the recess, and the signal processing IC chip is formed with pads of the signal processing IC chip. The semiconductor sensor chip is mounted on the package chip so that the surface faces the one surface of the package chip, and the main surface on which the pads of the semiconductor sensor chip are formed is opposed to the main surface of the signal processing IC chip. It is mounted on a signal processing IC chip in a form.
この発明によれば、従来に比べてセンサ全体の厚み寸法を小さくすることができ、しかも、信号処理用ICチップの厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ICチップのチップサイズレベルとすることが可能となるので、従来に比べてセンサ全体の小型化を図ることができる。 According to the present invention, the thickness of the entire sensor can be reduced as compared with the conventional case, and the size of the entire sensor in the plane orthogonal to the thickness direction of the signal processing IC chip is reduced to the chip of the signal processing IC chip. Since it becomes possible to make it a size level, the whole sensor can be reduced in size compared with the past.
請求項2の発明は、請求項1の発明において、前記パッケージチップは、前記厚み方向の他面に外部接続用電極が形成され、前記信号処理用ICチップの前記パッドと電気的に接続された電極端子と外部接続用電極とを電気的に接続する配線が前記厚み方向に貫設されてなることを特徴とする。 According to a second aspect of the present invention, in the first aspect of the invention, the package chip has an external connection electrode formed on the other surface in the thickness direction, and is electrically connected to the pad of the signal processing IC chip. A wiring for electrically connecting the electrode terminal and the external connection electrode is provided so as to penetrate in the thickness direction.
この発明によれば、前記パッケージチップの厚み方向に直交する面内におけるセンサ全体のサイズを前記信号処理用ICチップのチップサイズと合わせることが可能となる。 According to this invention, it is possible to match the size of the entire sensor in the plane orthogonal to the thickness direction of the package chip with the chip size of the signal processing IC chip.
請求項3の発明は、請求項1の発明において、前記信号処理用ICチップは、裏面側に外部接続用電極が形成され、前記信号処理用ICチップの前記パッドと外部接続用電極とを電気的に接続する配線が厚み方向に貫設されてなることを特徴とする。 According to a third aspect of the present invention, in the signal processing IC chip according to the first aspect of the present invention, an external connection electrode is formed on the back side of the signal processing IC chip, and the pad and the external connection electrode of the signal processing IC chip are electrically connected. The wiring to be connected is formed through the thickness direction.
この発明によれば、前記パッケージチップの厚み方向に直交する面内におけるセンサ全体のサイズを前記信号処理用ICチップのチップサイズと合わせることが可能となる。 According to this invention, it is possible to match the size of the entire sensor in the plane orthogonal to the thickness direction of the package chip with the chip size of the signal processing IC chip.
請求項4の発明は、請求項1ないし請求項3の発明において、前記信号処理用ICチップのチップサイズを前記パッケージチップのチップサイズに合わせてなることを特徴とする。 According to a fourth aspect of the present invention, in the first to third aspects of the present invention, the chip size of the signal processing IC chip is matched to the chip size of the package chip.
この発明によれば、前記パッケージチップの厚み方向に直交する面内におけるセンサ全体のサイズを前記信号処理用ICチップのチップサイズにより規定することができる。 According to this invention, the size of the entire sensor in a plane orthogonal to the thickness direction of the package chip can be defined by the chip size of the signal processing IC chip.
請求項5の発明は、請求項4記載の半導体センサの製造方法であって、多数の信号処理用ICチップを形成する第1のウェハにおける信号処理用ICチップの配列ピッチと多数のパッケージチップを形成する第2のウェハにおけるパッケージチップの配列ピッチとを同一ピッチとし、多数の信号処理用ICチップを形成した第1のウェハにおける各信号処理用ICチップそれぞれに対して個々の半導体センサチップを実装する実装工程と、実装工程の後で第1のウェハと第2のウェハとを貼り合わた貼り合わせウェハを形成する貼り合わせ工程と、貼り合わせウェハをそれぞれ半導体センサとなる個々のチップに分割する分割工程とを備えることを特徴とする。 According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor sensor according to the fourth aspect of the present invention, wherein an array pitch of signal processing IC chips and a plurality of package chips on a first wafer on which a large number of signal processing IC chips are formed The arrangement pitch of the package chips in the second wafer to be formed is the same pitch, and individual semiconductor sensor chips are mounted on each of the signal processing IC chips in the first wafer on which a large number of signal processing IC chips are formed. Mounting process, bonding process for forming a bonded wafer in which the first wafer and the second wafer are bonded after the mounting process, and the bonded wafer are each divided into individual chips to be semiconductor sensors. And a dividing step.
この発明によれば、多数の信号処理用ICチップを形成した第1のウェハにおける各信号処理用ICチップそれぞれに対して個々の半導体センサチップを実装する実装工程を採用していることにより、個々に分割した信号処理用ICチップそれぞれに対して半導体センサチップを実装する場合に比べて信号処理用ICチップへの半導体センサチップの実装工程が容易になり、しかも、第1のウェハと第2のウェハとを貼り合わせた貼り合わせウェハを形成する貼り合わせ工程を採用していることにより、多数のパッケージチップそれぞれへの信号処理用ICチップの実装がウェハレベルで一括して行われることになるから、製造コストを低減することができ、従来に比べて小型で安価な半導体センサを提供することができる。 According to the present invention, by adopting the mounting process of mounting individual semiconductor sensor chips on each signal processing IC chip in the first wafer on which a large number of signal processing IC chips are formed, As compared with the case where the semiconductor sensor chip is mounted on each of the divided signal processing IC chips, the mounting process of the semiconductor sensor chip onto the signal processing IC chip is facilitated, and the first wafer and the second wafer are mounted. By adopting a bonding process to form a bonded wafer that is bonded to the wafer, signal processing IC chips are mounted on each of a large number of package chips at the same time at the wafer level. The manufacturing cost can be reduced, and a semiconductor sensor that is smaller and less expensive than the conventional one can be provided.
請求項1ないし請求項4の発明では、従来に比べてセンサ全体の厚み寸法を小さくすることができ、しかも、信号処理用ICチップの厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ICチップのチップサイズレベルとすることが可能となるので、従来に比べてセンサ全体の小型化を図ることができるという効果がある。 According to the first to fourth aspects of the present invention, the overall thickness of the sensor can be reduced as compared with the prior art, and the size of the entire sensor in the plane perpendicular to the thickness direction of the signal processing IC chip is signal processed. Therefore, it is possible to reduce the size of the entire sensor as compared with the prior art.
請求項5の発明では、多数の信号処理用ICチップを形成した第1のウェハにおける各信号処理用ICチップそれぞれに対して個々の半導体センサチップを実装する実装工程を採用していることにより、個々に分割した信号処理用ICチップそれぞれに対して半導体センサチップを実装する場合に比べて信号処理用ICチップへの半導体センサチップの実装工程が容易になり、しかも、第1のウェハと第2のウェハとを貼り合わせた貼り合わせウェハを形成する貼り合わせ工程を採用していることにより、多数のパッケージチップそれぞれへの信号処理用ICチップの実装がウェハレベルで一括して行われることになるから、製造コストを低減することができ、従来に比べて小型で安価な半導体センサを提供することができるという効果がある。
In the invention of
(実施形態1)
本実施形態では半導体センサの一例として、図1および図2に示す構成の半導体加速度センサAを例示する。本実施形態の半導体加速度センサAは、シリコン基板をマイクロマシンニング技術により3次元加工することにより形成され力学的物理量(本実施形態では、加速度)を検出する半導体センサチップ1と、半導体センサチップ1の出力信号を信号処理する信号処理用ICチップ2と、絶縁性を有するアルカリ系ガラス基板からなるパッケージ用のパッケージチップ3とを備えている。
(Embodiment 1)
In the present embodiment, a semiconductor acceleration sensor A having the configuration shown in FIGS. 1 and 2 is illustrated as an example of the semiconductor sensor. The semiconductor acceleration sensor A according to the present embodiment includes a
半導体センサチップ1は、矩形枠状のフレーム部11を備え、フレーム部11の内側に配置された重り部12がフレーム部11よりも薄肉である4つの撓み部13を介してフレーム部11に連続一体に連結された構造を有している。重り部12は、上述の4つの撓み部13を介してフレーム部11に支持された直方体状の主重り部12aと、半導体センサチップ1の主表面(図2(a)における上面)側から見て主重り部12aの四隅それぞれに連続一体に連結された直方体状の4つの付加重り部12bとを有している。ここに、半導体センサチップ1は、各付加重り部12bそれぞれの周囲に主重り部12aとの連結部位を除いてスリット14が形成されており、4つの撓み部13が主重り部12aを中心として十字状に配置されている。また、半導体センサチップ1は、3方向の加速度を検出する3軸加速度センサチップであって、重り部12の変位により撓み部13に生じる歪みによって抵抗率の変化する抵抗体としてのピエゾ抵抗(図示せず)が各撓み部13の適宜位置に形成されており、これら複数のピエゾ抵抗が3つのブリッジ回路を有するように図示しない拡散層配線、金属配線などによって接続されている。また、半導体センサチップ1は、フレーム部11の主表面に8個のパッド15を備えており、上述の各ブリッジ回路それぞれの出力端子となるパッド15は各ブリッジ回路ごとに設けてあるが、各ブリッジ回路の入力端子となるパッド15は3つのブリッジ回路で共通化されている。
The
なお、半導体センサチップ1は、上述のようにシリコン基板を用いて形成してあるが、シリコン基板に限らず、例えば、厚み方向の中間部にシリコン酸化膜からなる埋込酸化膜を有する所謂SOI(Silicon on Insulator)基板を用いて形成してもよい。また、半導体センサチップ1における重り部12や撓み部13の形状および数は特に限定するものではない。
The
パッケージチップ3は、板状(本実施形態では、矩形板状)であって、厚み方向の一面(図2(a)における上面)の中央部に半導体センサチップ1を収納する凹所3aが形成されている。また、パッケージチップ3は、厚み方向の両面にパッド31,32が形成されるとともに、厚み方向において重なるパッド31,32同士を電気的に接続する導電性材料(例えば、金属材料など)からなる配線(貫通配線)33が貫設されており、厚み方向の他面(図2(a)における下面)のパッド32上(図2(a)における下側)には金属材料からなるバンプ34が形成されている。ここにおいて、配線33は、パッケージチップ3に形成した貫通孔に導電性材料を埋め込むことにより形成されたものであり、信号処理用ICチップ2を厚み方向の他面に形成されたパッド32と電気的に接続するために設けてある。なお、本実施形態では、パッケージチップ3の一面に形成された複数のパッド31がそれぞれ電極端子を構成し、パッケージチップ3の他面に形成された複数のパッド32がそれぞれ外部接続用電極を構成しているが、パッケージチップ3が絶縁性を有するアルカリ系ガラス基板により形成されているので、特別な構造を設けることなく外部接続用電極間を電気的に絶縁することができ、信頼性を高めることができる。
The
信号処理用ICチップ2は、シリコン基板を用いて形成してあり、従来同様、半導体センサチップ1の出力信号を増幅する増幅回路、センサの感度やオフセット電圧およびそれらの温度特性を補正する温度補償回路、ノイズを除去するノイズ除去回路などが集積化されているが、これらの回路の回路構成および動作は周知なので図示および説明を省略する。なお、信号処理用ICチップ2は、矩形板状に形成されている。
The signal
ところで、本実施形態では、信号処理用ICチップ2のチップサイズをパッケージチップ3における凹所3aの開口面よりも大きく設定してある。また、本実施形態では、信号処理用ICチップ2がパッド21の形成された主表面(図2(a)における下面)をパッケージチップ3の上記一面に対向させた形でパッケージチップ3に実装されており(フリップチップ実装されており)、信号処理用ICチップ2のパッド21とパッケージチップ3の上記一面のパッド31とが電気的に接続されている。ここにおいて、信号処理用ICチップ2とパッケージチップ3とは、陽極接合により気密的に接合されており、半導体センサチップ1が外気に曝されないようになっている。また、本実施形態では、半導体センサチップ1がパッド15の形成された主表面(図2(a)における上面)を信号処理用ICチップ2の主表面に対向させた形で信号処理用ICチップ2に実装されており(フリップチップ実装されており)、半導体センサチップ1のパッド15と信号処理用ICチップ2のパッド21とが電気的に接続されている。なお、パッケージチップ3の凹所3aの深さ寸法は、重り部12の裏面と凹所3aの内底面との間にパッケージチップ3の厚み方向への重り部12の変位を可能とする隙間が形成されるように設定されている。
By the way, in this embodiment, the chip size of the signal
しかして、本実施形態の半導体加速度センサAでは、信号処理用ICチップ2のチップサイズがパッケージチップ3の凹所3aの開口面よりも大きく、信号処理用ICチップ2がパッド21の形成された主表面をパッケージチップ3の上記一面に対向させた形でパッケージチップ3に実装されるとともに、半導体センサチップ1がパッド15の形成された主表面を信号処理用ICチップ2の主表面に対向させた形で信号処理用ICチップ2に実装されているので、センサ全体の厚み寸法をパッケージチップ3の厚み寸法と信号処理用ICチップ2の厚み寸法との合計寸法によって規定することができて従来に比べてセンサ全体の厚み寸法を小さくすることができ、しかも、パッケージチップ3の厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ICチップ2のチップサイズレベルとすることが可能となるので、従来に比べてセンサ全体の小型化を図ることができる。また、パッケージチップ3は、厚み方向の他面に外部接続用電極たるパッド32が形成されるとともに、信号処理用ICチップ2とパッド32とを電気的に接続する配線33が厚み方向に貫設されているので、厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ICチップ2のチップサイズと合わせることが可能となる。
Thus, in the semiconductor acceleration sensor A of the present embodiment, the chip size of the signal
以下、本実施形態の半導体加速度センサAの製造方法について図3を参照しながら説明する。 Hereinafter, a method for manufacturing the semiconductor acceleration sensor A of the present embodiment will be described with reference to FIG.
まず、シリコンウェハ10にマイクロマシンニング技術を利用して多数の半導体センサチップ1を形成するセンサ前工程(S1)、シリコンウェハ20にシリコンプロセスを利用して多数の信号処理用ICチップ2を形成するIC前工程(S2)、アルカリ系ガラスからなるガラスウェハ30に多数のパッケージチップ3を形成するパッケージ前工程(S3)を行う。ここにおいて、多数の信号処理用ICチップ2を形成するシリコンウェハ20における信号処理用ICチップ2の配列ピッチと多数のパッケージチップ3を形成するガラスウェハ30におけるパッケージチップ3の配列ピッチとを同一ピッチとしてある。なお、本実施形態では、シリコンウェハ20が第1のウェハを構成し、ガラスウェハ30が第2のウェハを構成している。
First, a sensor pre-process (S1) for forming a large number of
上述の各前工程の時系列的な関係は特に限定しないが、センサ前工程(S1)が終了したシリコンウェハ10については、ダイシングソー4により個々の半導体センサチップ1に分割する第1のダイシング工程(S4)を行う。
The time series relationship of each of the preceding processes is not particularly limited, but the first dicing process in which the silicon wafer 10 after the sensor pre-process (S1) is divided into individual
そして、第1のダイシング工程(S4)が終了した後、シリコンウェハ20における各信号処理用ICチップ2それぞれに対して個々の半導体センサチップ1を複数のパッド21の一部がパッド15と対向する形で実装する実装工程(S5)を行ってから、シリコンウェハ20とガラスウェハ30とを信号処理用ICチップ2とパッケージチップ3とが重なるように他のパッド21とパッド31とを対向させた形で貼り合わた貼り合わせウェハ40を形成する貼り合わせ工程(S6)を行い、続いて、貼り合わせウェハ40をダイシングソー4により半導体加速度センサAとなる個々のチップに分割する分割工程(S7)を行うことにより、図1および図2に示した半導体加速度センサAが得られる。なお、貼り合わせ工程では、シリコンウェハ20とガラスウェハ30とを陽極接合により接合している。
Then, after the first dicing step (S4) is completed, each of the
以上説明した製造方法では、多数の信号処理用ICチップ2を形成するシリコンウェハ20における信号処理用ICチップ2の配列ピッチと多数のパッケージチップ3を形成するガラスウェハ30におけるパッケージチップ3の配列ピッチとを同一ピッチとし、多数の信号処理用ICチップ2を形成したシリコンウェハ20における各信号処理用ICチップ2それぞれに対して個々の半導体センサチップ1を実装する実装工程と、実装工程の後でシリコンウェハ20とガラスウェハ30とを貼り合わた貼り合わせウェハ40を形成する貼り合わせ工程と、貼り合わせウェハ40をそれぞれ半導体加速度センサAとなる個々のチップに分割する分割工程とを備えているので、多数の信号処理用ICチップ2を形成したシリコンウェハ20における各信号処理用ICチップ2それぞれに対して個々の半導体センサチップ1を実装する実装工程を採用していることにより、個々に分割した信号処理用ICチップ2それぞれに対して半導体センサチップ1を実装する場合に比べて信号処理用ICチップ2への半導体センサチップ1の実装工程が容易になり、しかも、シリコンウェハ20とガラスウェハ30とを貼り合わせた貼り合わせウェハ40を形成する貼り合わせ工程を採用していることにより、多数のパッケージチップ3それぞれへの信号処理用ICチップ2の実装がウェハレベルで一括して行われることになるから、組立工程の時間を大幅に短縮することができて、製造コストを低減することができ、従来に比べて小型で安価な半導体加速度センサAを提供することができる。
In the manufacturing method described above, the arrangement pitch of the signal
ところで、本実施形態では、パッケージチップ3が絶縁性を有するアルカリ系ガラス基板を用いて形成されているので、特別な構造を設けることなくパッド32間および配線33間を電気的に絶縁することができるが、信号処理用ICチップ2および半導体センサチップ1はシリコン基板を用いて形成されているので、アルカリ系ガラスとシリコンとの熱膨張係数差に起因した熱応力が半導体センサチップ1に発生し、上記ブリッジ回路の出力電圧のオフセット電圧が大きくなってしまうことがある。
By the way, in the present embodiment, since the
このオフセット電圧を小さくするには、パッケージチップ3をシリコン基板により形成するようにすればよく、パッケージチップ3をシリコン基板により形成することによって半導体センサチップ1に熱応力が発生するのを防止することができる。ただし、パッケージチップ3をシリコン基板により形成する場合には、図4に示すように、パッケージチップ3の厚み方向の両面および貫通孔の内周面に絶縁膜(例えば、シリコン酸化膜など)35を形成して、パッド32間および配線33間の絶縁を確保する必要がある。
In order to reduce the offset voltage, the
ここにおいて、パッケージチップ3をシリコン基板により形成する場合には、上述のパッケージ前工程としてシリコンウェハに多数のパッケージチップ3を形成すればよい。
Here, when the
(実施形態2)
本実施形態では、半導体センサとして図5および図6に示す構成の半導体加速度センサAを例示する。本実施形態の半導体加速度センサAの基本構成は実施形態1と略同じであり、パッケージチップ3にパッド31,32や配線33を設ける代わりに、図5および図6に示すように、信号処理用ICチップ2の裏面(図6(a)の下面)側に外部接続用電極としてのパッド22を形成するとともに、主表面側に形成されたパッド21と裏面側に形成されたパッド22とを電気的に接続する導電性材料(例えば、金属材料など)からなる配線(貫通配線)23を厚み方向に貫設している点などが相違する。また、パッド22上(図6(a)の下側)には金属材料からなるバンプ25が形成されている。ここにおいて、信号処理用ICチップ2は、厚み方向の両面および貫通孔の内周面に絶縁膜(例えば、シリコン酸化膜など)24を形成して、配線23間およびパッド22間を電気的に絶縁してある。また、パッケージチップ3と信号処理用ICチップ2とは、陽極接合法により接合されているが、陽極接合法に限らず、例えば、接着剤を用いて接合してもよいし、表面活性化接合法により接合するようにしてもよい。なお、実施形態1と同様の構成要素には同一の符号を付して説明を省略する。
(Embodiment 2)
In the present embodiment, a semiconductor acceleration sensor A having the configuration shown in FIGS. 5 and 6 is illustrated as a semiconductor sensor. The basic configuration of the semiconductor acceleration sensor A of the present embodiment is substantially the same as that of the first embodiment. Instead of providing the
しかして、本実施形態の半導体加速度センサAにおいても、実施形態1と同様、信号処理用ICチップ2のチップサイズがパッケージチップ3の凹所3aの開口面よりも大きく、信号処理用ICチップ2がパッド21の形成された主表面をパッケージチップ3の上記一面に対向させた形でパッケージチップ3に実装されるとともに、半導体センサチップ1がパッド15の形成された主表面を信号処理用ICチップ2の主表面に対向させた形で信号処理用ICチップ2に実装されているので、センサ全体の厚み寸法をパッケージチップ3の厚み寸法と信号処理用ICチップ2の厚み寸法との合計寸法によって規定することができて従来に比べてセンサ全体の厚み寸法を小さくすることができ、しかも、パッケージチップ3の厚み方向に直交する面内におけるセンサ全体のサイズを信号処理用ICチップ2のチップサイズレベルとすることが可能となるので、従来に比べてセンサ全体の小型化を図ることができる。また、本実施形態の半導体加速度センサAでは、パッケージチップ3にパッド31,32や配線33を設ける必要がなく、チップ間の電気的な接続箇所を少なくすることができ、しかも、パッケージチップ3を電気信号伝達の媒体として利用しないので、パッケージチップ3の材料の制約が少なくなってパッケージチップ3の材料コストを低減することが可能となり、結果的に半導体加速度センサAの低コスト化を図ることが可能となる。
Thus, also in the semiconductor acceleration sensor A of the present embodiment, the chip size of the signal
本実施形態の半導体加速度センサAの製造方法は、基本的には実施形態1にて説明した製造方法と略同じであってシリコンウェハ20に多数の信号処理用ICチップ2を形成するIC前工程およびガラスウェハ30に多数のパッケージチップ3を形成するパッケージ前工程が相違するだけである。
The manufacturing method of the semiconductor acceleration sensor A of the present embodiment is basically the same as the manufacturing method described in the first embodiment, and an IC pre-process for forming a large number of signal
なお、上記各実施形態では、半導体センサチップ1の構造が両持ち梁式の構造体となっているが、いわゆる片持ち梁式の構造体としてもよい。また、上記各実施形態の半導体加速度センサAは、検出方式がピエゾ抵抗式となっているが、静電容量式の半導体加速度センサとしてもよく、静電容量式の半導体加速度センサとする場合には、半導体センサチップ1における重り部12に可動電極を備えるようにし、半導体センサチップ1の厚み方向において可動電極と対向する固定電極を信号処理用ICチップ2あるいはパッケージチップ3に設ければよい。また、上記各実施形態では、半導体センサとして半導体加速度センサAについて例示したが、半導体角速度センサの場合には半導体センサチップ1の形状などを適宜変更すればよい。
In each of the above embodiments, the structure of the
A 半導体加速度センサ
1 半導体センサチップ
2 信号処理用ICチップ
3 パッケージチップ
3a 凹所
15 パッド
21 パッド
33 配線
A
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