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JP2005189877A - Lateral electric field-type liquid crystal display device suitable for improving aperture ratio - Google Patents

Lateral electric field-type liquid crystal display device suitable for improving aperture ratio Download PDF

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JP2005189877A
JP2005189877A JP2005034480A JP2005034480A JP2005189877A JP 2005189877 A JP2005189877 A JP 2005189877A JP 2005034480 A JP2005034480 A JP 2005034480A JP 2005034480 A JP2005034480 A JP 2005034480A JP 2005189877 A JP2005189877 A JP 2005189877A
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Japan
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liquid crystal
electrode
signal line
film
counter
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Application number
JP2005034480A
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Japanese (ja)
Inventor
Masuyuki Ota
益幸 太田
Kazuhiro Ogawa
和宏 小川
Keiichiro Ashizawa
啓一郎 芦沢
Kazuhiko Yanagawa
和彦 柳川
Masahiro Yanai
雅弘 箭内
Nobutake Konishi
信武 小西
Nobuyuki Suzuki
伸之 鈴木
Masahiro Ishii
正宏 石井
Shin Yonetani
慎 米谷
Yoshikazu Aratani
介和 荒谷
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To realize a bright and low power-consumption lateral electric field-type active matrix liquid crystal display device. <P>SOLUTION: A pixel is arranged in an intersection area of a scanning signal line GL, a counter voltage signal line CL and two adjacent image signal lines DL. Each pixel includes a thin film transistor TFT, a storage capacitor Cstg, a pixel electrode PX and a counter electrode CT. The scanning signal lines GL and the counter voltage signal lines CL are extended in the left and right directions in the figure and a plurality of them are disposed in the vertical direction. The image signal lines DL are extended in the vertical direction and a plurality of them are disposed in the left and right directions. The pixel electrode PX is connected to the thin film transistor TFT via a source electrode SD1 and the counter electrode CT and the counter voltage signal line CL are integrated with each other. Two pixels adjacent to each other in the vertical direction along the image signal line DL are configured in such a way that, when the substrate is folded at a line A in the figure, their plane structures are superimposed on each other. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、アクティブマトリクス方式の液晶表示装置に係り、特に、開口率向上に適する広視角特性を有する横電界方式液晶表示装置に関する。   The present invention relates to an active matrix liquid crystal display device, and more particularly to a horizontal electric field liquid crystal display device having wide viewing angle characteristics suitable for improving an aperture ratio.

薄膜トランジスタ(TFT)に代表されるアクティブ素子を用いたアクティブマトリクス型液晶表示装置は薄い、軽量という特徴とブラウン管に匹敵する高画質という点から、OA機器等の表示端末として広く普及し始めている。この液晶表示装置の表示方式には、大別して、次の2通りがある。   Active matrix liquid crystal display devices using active elements typified by thin film transistors (TFTs) are becoming widespread as display terminals for OA devices and the like because of their thin and lightweight characteristics and high image quality comparable to that of a cathode ray tube. The display methods of this liquid crystal display device are roughly classified into the following two types.

1つは、透明電極が構成された2つの基板により液晶を挾み込み、透明電極に印加された電圧で動作させ、透明電極を透過し液晶に入射した光を変調して表示する方式であり、現在、普及している製品が全てこの方式を採用している。   One is a method in which a liquid crystal is squeezed by two substrates on which transparent electrodes are formed, operated with a voltage applied to the transparent electrode, and light transmitted through the transparent electrode and incident on the liquid crystal is modulated and displayed. All currently popular products adopt this method.

また、もう1つは、同一基板上に構成した2つの電極の間の基板面にほぼ平行な電界により液晶を動作させ、2つの電極の隙間から液晶に入射した光を変調して表示する方式であり、視野角が著しく広いという特徴を持ち、アクティブマトリクス型液晶表示装置に関して有望な技術で横電界方式、あるいは、イン−プレーン−スイッチング方式と称する。後者の方式の特徴に関しては、特許文献1、特許文献2、特許文献3に記載されている。
特許出願公表平5−505247号公報 特公昭63−21907号公報 特開平6−160878号公報 Richard A.Soref(リチャード エー ソーレフ)、Proceedings of the IEEE(プロシーディング オブ ジ アイトリプルイー)、12月号1974年、頁1710−1711 岡野 光治、小林 駿介共編 液晶・基礎編p216〜220(培風館、1985年)
The other is a method in which the liquid crystal is operated by an electric field substantially parallel to the substrate surface between two electrodes formed on the same substrate, and the light incident on the liquid crystal from the gap between the two electrodes is modulated and displayed. It has a feature that the viewing angle is remarkably wide, and it is called a lateral electric field method or an in-plane switching method as a promising technique for an active matrix liquid crystal display device. The features of the latter method are described in Patent Document 1, Patent Document 2, and Patent Document 3.
Japanese Patent Application Publication No. 5-505247 Japanese Examined Patent Publication No. 63-21907 JP-A-6-160878 Richard A. Soref (Richard A Solef), Proceedings of the IEEE (Proceeding of the Eye Triple E), December issue 1974, pp. 1710-1711 Mitsuji Okano and Keisuke Kobayashi, Liquid Crystals and Fundamentals, p216-220 (Baifukan, 1985)

しかし、前記後者の従来方式では、不透明な金属電極を櫛歯状に構成しているため、光を透過する開口領域の割合(開口率)が著しく低く、後者の従来方式のアクティブマトリクス型液晶表示装置は、表示画面が暗い、または、表示画面を明るくするために消費電力の大きい明るいバックライトを用いなければならないため、装置の消費電力が増大するという問題があった。   However, in the latter conventional method, since the opaque metal electrode is formed in a comb-teeth shape, the ratio of the opening area that transmits light (aperture ratio) is extremely low, and the active matrix type liquid crystal display of the latter conventional method. The apparatus has a problem that the power consumption of the apparatus increases because the display screen is dark or a bright backlight with high power consumption must be used to brighten the display screen.

また、別の課題として、後者の従来方式では、金属電極を用いているため、電極での反射率が高く、電極での反射で画面に顔等が写り込み、見づらいという問題もある。   Another problem is that the latter conventional method uses a metal electrode, so that the reflectance at the electrode is high, and the face is reflected on the screen due to the reflection at the electrode, making it difficult to see.

本発明は上記の課題を解決するもので、本発明の目的は、ブラウン管並の視野角を実現できる前記後者の表示方式を用いたアクティブマトリクス型液晶表示装置において、高開口率で明るく、低消費電力で、かつ、低反射で見易いアクティブマトリクス型液晶表示装置を提供することにある。   SUMMARY OF THE INVENTION The present invention solves the above-described problems, and an object of the present invention is to provide an active matrix liquid crystal display device using the latter display method capable of realizing a viewing angle similar to that of a cathode ray tube. It is an object of the present invention to provide an active matrix liquid crystal display device that is easy to see with low power and low power.

前記目的を達成するために、本発明では、第1の構成として、少なくとも画素電極あるいは対向電極の一方が透明電極であり、電界無印加時に暗表示をするノーマリブラックモードにし、電界無印加時の前記ツイスト可能な液晶層の初期配向状態がホモジニアス配向状態であり、電界印加時の前記電極間及び電極上の液晶分子が基板面に略平行に支配的に回転し、液晶表示パネルの光透過率の最大値が4.0%以上であり、コントラスト比10対1以上の視野角範囲が、表示面に対して垂直方向から40度以上傾斜した全方位の範囲内であることを特徴とする。   In order to achieve the above object, according to the present invention, as a first configuration, at least one of the pixel electrode and the counter electrode is a transparent electrode, and is in a normally black mode in which dark display is performed when no electric field is applied. The initial alignment state of the twistable liquid crystal layer is a homogeneous alignment state, and the liquid crystal molecules between the electrodes and on the electrodes when an electric field is applied rotate predominantly parallel to the substrate surface, and the light transmission of the liquid crystal display panel The maximum value of the ratio is 4.0% or more, and the viewing angle range with a contrast ratio of 10 to 1 or more is within the range of all directions inclined by 40 degrees or more from the vertical direction with respect to the display surface. .

第2の構成として、少なくとも画素電極あるいは対向電極の一方が透明電極であり、電界無印加時に暗表示をするノーマリブラックモードにし、かつ、電界無印加時のツイスト可能な液晶層の初期配向状態がホモジニアス配向状態であり、ツイスト弾性定数が10×10-12N(ニュートン)以下であることを特徴とする。 As a second configuration, at least one of the pixel electrode or the counter electrode is a transparent electrode, is in a normally black mode in which dark display is performed when no electric field is applied, and the initial alignment state of the twistable liquid crystal layer when no electric field is applied Is a homogeneous alignment state, and the twist elastic constant is 10 × 10 −12 N (Newton) or less.

第3の構成として、少なくとも画素電極あるいは対向電極の一方が透明電極であり、電界無印加時に暗表示をするノーマリブラックモードにし、かつ、電界無印加時のツイスト可能な液晶層の初期配向状態がホモジニアス配向状態であり、液晶層の上下界面の液晶分子の初期プレチルト角が10度以下で、液晶層内の液晶分子の初期チルト状態がスプレイ状態であることを特徴とする。   As a third configuration, at least one of the pixel electrode or the counter electrode is a transparent electrode, is in a normally black mode in which dark display is performed when no electric field is applied, and the initial alignment state of the twistable liquid crystal layer when no electric field is applied Is a homogeneous alignment state, the initial pretilt angle of the liquid crystal molecules at the upper and lower interfaces of the liquid crystal layer is 10 degrees or less, and the initial tilt state of the liquid crystal molecules in the liquid crystal layer is a splay state.

第4の構成として、少なくとも画素電極あるいは対向電極の一方が透明電極であり、電界無印加時に暗表示をするノーマリブラックモードにし、かつ、電界無印加時のツイスト可能な液晶層の初期配向状態がホモジニアス配向状態であり、透明電極上の液晶層の液晶分子の平均のチルト角が、電界印加時でも45度未満であることを特徴とする。   As a fourth configuration, at least one of the pixel electrode or the counter electrode is a transparent electrode, is in a normally black mode in which dark display is performed when no electric field is applied, and the initial alignment state of the twistable liquid crystal layer when no electric field is applied Is in a homogeneous alignment state, and the average tilt angle of the liquid crystal molecules in the liquid crystal layer on the transparent electrode is less than 45 degrees even when an electric field is applied.

第5の構成として、第1ないし第4のいずれかの構成において、少なくとも、画素電極あるいは対向電極に透明電極と不透明金属電極の2重構造を用いる。   As a fifth configuration, in any of the first to fourth configurations, at least a double structure of a transparent electrode and an opaque metal electrode is used for the pixel electrode or the counter electrode.

第6の構成として、第1ないし第4のいずれかの構成において、隣接する対向電圧信号線が画素内の対向電極によってスルーホールを介して接続される構造を用いる。   As a sixth configuration, in any of the first to fourth configurations, a structure in which adjacent counter voltage signal lines are connected to each other by a counter electrode in a pixel through a through hole is used.

第7の構成として、第1ないし第4のいずれかの構成において、更に、アクティブマトリクス素子を被覆する保護膜を有し、少なくとも前記画素電極あるいは前記対向電極の一方は、前記保護膜の上に形成され、前記保護膜に形成されたスルーホールを介して、アクティブマトリクス素子あるいは対向電圧信号線と電気的に接続されることを特徴とする。   As a seventh configuration, in any one of the first to fourth configurations, a protective film that covers the active matrix element is further provided, and at least one of the pixel electrode or the counter electrode is formed on the protective film. It is formed and electrically connected to an active matrix element or a counter voltage signal line through a through hole formed in the protective film.

第8の構成として、第1ないし第4のいずれかの構成において、対向電極が透明電極からなり、更に、遮光パターンを対向電極と映像信号線間に有する構造を用いる。   As an eighth configuration, in any one of the first to fourth configurations, a structure in which the counter electrode is made of a transparent electrode and further has a light shielding pattern between the counter electrode and the video signal line is used.

第9の構成として、第1、2、3、4、ないし5のいずれかの構成において、対向電極間を電気的に接続する対向電圧信号線は金属である。   As a ninth configuration, in any of the first, second, third, fourth, and fifth configurations, the counter voltage signal line that electrically connects the counter electrodes is a metal.

第10の構成として、第1ないし第4のいずれかの構成において、3本以上の対向電極が形成され、その内2本の対向電極が映像信号線に隣接して形成され、映像信号線に隣接して形成された対向電極は不透明である。   As a tenth configuration, in any of the first to fourth configurations, three or more counter electrodes are formed, and two of the counter electrodes are formed adjacent to the video signal line, The counter electrode formed adjacently is opaque.

第11の構成として、第1ないし第4のいずれかの構成において、透明電極に用いる透明導電膜は、インジウム−チン−オキサイド(ITO)である。   As an eleventh configuration, in any of the first to fourth configurations, the transparent conductive film used for the transparent electrode is indium-tin-oxide (ITO).

第12の構成として、第9の構成において、対向電圧信号線は、Cr、Ta、Ti、Mo、W、Alまたはそれらの合金、もしくは、それらを積層したクラッド構造である。   As a twelfth configuration, in the ninth configuration, the counter voltage signal line is Cr, Ta, Ti, Mo, W, Al, or an alloy thereof, or a clad structure in which they are laminated.

第13の構成として、第9の構成において、対向電圧信号線は、Cr、Ta、Ti、Mo、W、Alまたはそれらの合金の上にインジウム−チン−オキサイド(ITO)等透明導電膜を積層したクラッド構造である。   As a thirteenth configuration, in the ninth configuration, the counter voltage signal line is formed by laminating a transparent conductive film such as indium-tin-oxide (ITO) on Cr, Ta, Ti, Mo, W, Al or an alloy thereof. This is a clad structure.

第14の構成として、第1ないし第4のいずれかの構成において、前記液晶層の初期ツイツト角がほぼ零で、初期配向角は、液晶材料の誘電率異方性Δεが正であれば、45度以上90度未満、誘電率異方性Δεが負であれば、0度を超え45度以下であることを特徴とする。   As a fourteenth configuration, in any one of the first to fourth configurations, if the initial twist angle of the liquid crystal layer is substantially zero and the initial alignment angle is a positive dielectric anisotropy Δε of the liquid crystal material, If it is 45 degrees or more and less than 90 degrees and the dielectric anisotropy Δε is negative, it is more than 0 degree and 45 degrees or less.

第1の製造方法として、少なくとも走査信号線端子部、映像信号線端子部、あるいは対向電極端子部の最上層の導電層のいずれかと、少なくとも画素電極あるいは対向電極の一方とを透明な導電層で形成し、更に、同一工程で形成することを特徴とする。   As a first manufacturing method, at least one of the scanning signal line terminal portion, the video signal line terminal portion, or the uppermost conductive layer of the counter electrode terminal portion and at least one of the pixel electrode and the counter electrode is formed of a transparent conductive layer. It is characterized in that it is formed in the same process.

本発明の作用を以下に示す。   The effect | action of this invention is shown below.

まず、第1の構成の作用として、少なくとも画素電極あるいは対向電極の一方を透明にすることにより、その部分の透過光により、明(白)表示を行う時の最大透過率が向上するため、電極が不透明な場合よりも、より明るい表示を行うことができ、液晶表示パネルの光透過率が、後者の従来方式の不透明電極採用の場合の3.0〜3.8%から本発明では、最大透過率値が4.0%以上を達成できる。つまり、バックライト入射光の輝度を3000cd/m2とすると、明表示輝度の最大輝度値は、120cd/m2以上を達成できる。 First, as an operation of the first configuration, since at least one of the pixel electrode and the counter electrode is made transparent, the maximum transmittance at the time of performing bright (white) display is improved by the transmitted light of the portion. Display can be brighter than when it is opaque, and the light transmittance of the liquid crystal display panel is 3.0 to 3.8% in the case of employing the latter opaque electrode of the conventional method. A transmittance value of 4.0% or more can be achieved. That is, when the luminance of the backlight incident light is 3000 cd / m 2 , the maximum luminance value of the bright display luminance can be 120 cd / m 2 or more.

更に、電圧無印加時には、液晶分子は初期のホモジニアス配向状態を保っているので、その状態で暗(黒)表示をするように偏光板の配置を構成する(ノーマリブラックモードにする)と、電極を透明にしても、その部分の光を透過することがないので、良質な暗表示をすることができ、コントラストが向上する。   Furthermore, when no voltage is applied, since the liquid crystal molecules maintain the initial homogeneous alignment state, the arrangement of the polarizing plate is configured so as to display dark (black) in that state (to make a normally black mode), Even if the electrode is transparent, the light of that portion is not transmitted, so that a good dark display can be performed and the contrast is improved.

一方、ノーマリホワイトモードにすると、電圧印加時に暗表示しなければならず、電圧印加時には、電極上部分は光を完全に遮断できないので、その部分の透過光が、暗表示の透過率を押し上げ、良質な暗表示ができない。そのため、十分なコントラスト比を達成することができない。   On the other hand, in the normally white mode, a dark display must be performed when a voltage is applied, and the light on the electrode cannot completely block light when a voltage is applied. High quality dark display is not possible. Therefore, a sufficient contrast ratio cannot be achieved.

更に、電界印加時の前記電極間及び電極上の液晶分子が基板面に平行に支配的に回転するため、広い視野角特性が得られる。   Further, since the liquid crystal molecules between and on the electrodes when an electric field is applied rotate predominantly parallel to the substrate surface, a wide viewing angle characteristic can be obtained.

したがって、コントラスト比10対1以上の視野角範囲が、表示面に対して垂直方向から40度以上傾斜した全方位の範囲内と広視野角特性が得られる。   Therefore, a viewing angle range with a contrast ratio of 10 to 1 or more is obtained in an omnidirectional range tilted by 40 degrees or more from the vertical direction with respect to the display surface and a wide viewing angle characteristic.

また、第2の構成の作用として、画素電極と対向電極間に電圧を印加する時は、ツイスト可能な液晶層のツイスト弾性定数が10×10-12N(ニュートン)以下であるため、透明導電膜の電極上では、初期配向方向から回転する角度αが増加し、電極上の透過率が、電極間の透過率と相補的に作用して、実質的に開口率を向上させる。このツイスト弾性定数K2は、小さい方が好ましい。 As a function of the second configuration, when a voltage is applied between the pixel electrode and the counter electrode, the twist elastic constant of the twistable liquid crystal layer is 10 × 10 −12 N (Newton) or less. On the film electrodes, the angle α rotating from the initial alignment direction increases, and the transmittance on the electrodes acts in a complementary manner to the transmittance between the electrodes, substantially improving the aperture ratio. The twist elastic constant K2 is preferably smaller.

また、第3の構成の作用として、液晶層の上下界面の液晶分子の初期プレチルト角が10度以下で、液晶層内の液晶分子の初期チルト状態がスプレイ状態であるため、液晶層の中央部の液晶分子のチルト角はほぼ零度となり、表示に寄与する液晶層の平均チルト角を低くできるため、電圧印加時でも、電極間および透明電極上での液晶分子のチルト角を低く設定でき、開口率向上と広い視野角を実現できる。   In addition, as an effect of the third configuration, since the initial pretilt angle of the liquid crystal molecules at the upper and lower interfaces of the liquid crystal layer is 10 degrees or less and the initial tilt state of the liquid crystal molecules in the liquid crystal layer is the splay state, The tilt angle of the liquid crystal molecules is almost zero, and the average tilt angle of the liquid crystal layer that contributes to the display can be lowered. Therefore, even when a voltage is applied, the tilt angle of the liquid crystal molecules between the electrodes and on the transparent electrode can be set low. Improve rate and wide viewing angle.

また、第4の構成の作用として、透明電極上の液晶層の液晶分子の平均のチルト角が、電界印加時でも45度未満であるため、開口率向上と広い視野角を実現できる。   Further, as an effect of the fourth configuration, since the average tilt angle of the liquid crystal molecules in the liquid crystal layer on the transparent electrode is less than 45 degrees even when an electric field is applied, an improvement in aperture ratio and a wide viewing angle can be realized.

更に、第5の構成の作用として、画素電極あるいは対向電極に透明電極と不透明金属電極の2重構造を用いることで、この電極の断線不良を大幅に防止でき、大画面化に有利である。   Further, as a function of the fifth configuration, by using a double structure of a transparent electrode and an opaque metal electrode for the pixel electrode or the counter electrode, a disconnection failure of this electrode can be largely prevented, which is advantageous for increasing the screen.

更に、第6の構成の作用として、隣接する対向電圧信号線が画素内の対向電極によってスルーホールを介して接続される構造を用いることで、各対向電圧信号線が網目状に電気接続されるため、対向電圧信号線の抵抗を低減でき、断線不良が生じても重大欠陥とならない。   Further, as an effect of the sixth configuration, by using a structure in which adjacent counter voltage signal lines are connected through a through hole by a counter electrode in a pixel, each counter voltage signal line is electrically connected in a mesh shape. Therefore, the resistance of the counter voltage signal line can be reduced, and even if a disconnection failure occurs, it does not become a serious defect.

更に、第7の構成の作用として、液晶分子に作用する電界が保護膜により低減されることが抑制され、駆動電圧を低減することができる。   Furthermore, as an effect of the seventh configuration, the electric field acting on the liquid crystal molecules is suppressed from being reduced by the protective film, and the driving voltage can be reduced.

更に、第8の構成の作用として、対向電極が透明電極からなり、遮光パターンを対向電極と映像信号線間に有する構造を用いることで、開口率が向上する。   Furthermore, as an action of the eighth configuration, the aperture ratio is improved by using a structure in which the counter electrode is made of a transparent electrode and has a light shielding pattern between the counter electrode and the video signal line.

更に、第9の構成の作用として、対向電圧信号線の抵抗を低減することにより、対向電極間の電圧の伝わりを円滑にし、電圧の歪みを低減することにより、水平方向のクロストークを抑制できる。   Further, as a function of the ninth configuration, by reducing the resistance of the counter voltage signal line, it is possible to smoothly transmit the voltage between the counter electrodes, and it is possible to suppress horizontal crosstalk by reducing voltage distortion. .

更に、第10の構成の作用として、映像信号線に隣接した対向電極を不透明にすることにより、映像信号に伴うクロストークを抑制する。以下にその理由を示す。   Further, as an effect of the tenth configuration, crosstalk accompanying the video signal is suppressed by making the counter electrode adjacent to the video signal line opaque. The reason is shown below.

透明対向電極を映像信号線に隣接して形成することにより、映像信号線からの電界(電気力線)は、対向電極に吸収され、映像信号線からの電界が画素電極と対向電極の間の電界に影響を及ぼすことがないので、映像信号に伴うクロストーク、特に基板の上下方向のクロストークの発生が著しく抑制される。しかし、映像信号線に隣接した対向電極上の液晶分子の挙動は、映像信号の変動により、不安定であり、映像信号線に隣接した対向電極を透明にすると、その電極部分の透過光により、クロストークが観測される。したがって、映像信号線に隣接した対向電極を不透明にすることにより、映像信号に伴うクロストークを抑制できる。   By forming the transparent counter electrode adjacent to the video signal line, the electric field (electric force line) from the video signal line is absorbed by the counter electrode, and the electric field from the video signal line is between the pixel electrode and the counter electrode. Since the electric field is not affected, the occurrence of crosstalk accompanying the video signal, particularly the crosstalk in the vertical direction of the substrate, is remarkably suppressed. However, the behavior of the liquid crystal molecules on the counter electrode adjacent to the video signal line is unstable due to fluctuations in the video signal. When the counter electrode adjacent to the video signal line is made transparent, the transmitted light of the electrode part Crosstalk is observed. Therefore, by making the counter electrode adjacent to the video signal line opaque, crosstalk associated with the video signal can be suppressed.

更に、第11の構成の作用として、透明導電膜はインジウム−チン−オキサイド(ITO)であり、透過率の向上に適する。   Furthermore, as an action of the eleventh configuration, the transparent conductive film is indium-tin-oxide (ITO), which is suitable for improving the transmittance.

更に、第12、13の構成の作用として、対向電圧信号線は、積層したクラッド構造であるため、抵抗値が減少し、断線不良の低減ができる。   Furthermore, as an effect of the twelfth and thirteenth configurations, since the counter voltage signal line has a laminated clad structure, the resistance value is reduced, and disconnection failure can be reduced.

更に、第14の構成の作用として、液晶層の初期ツイツト角がほぼ零で,初期配向角は,液晶材料の誘電率異方性Δεが正であれば,45℃以上90℃未満、誘電率異方性Δεが負であれば、0゜を超え45゜以下でなあるため、ドメインの抑制や最大印加電圧の範囲を最適化しコントラストを向上でき、また、応答速度の最適化も行える。   Further, as an effect of the fourteenth configuration, if the initial twist angle of the liquid crystal layer is substantially zero and the initial alignment angle is 45 ° C. or higher and lower than 90 ° C. if the dielectric anisotropy Δε of the liquid crystal material is positive, the dielectric constant If the anisotropy Δε is negative, it is greater than 0 ° and less than or equal to 45 °. Therefore, the suppression of the domain and the range of the maximum applied voltage can be optimized to improve the contrast, and the response speed can be optimized.

また、第1の製造方法の作用として、走査信号線端子部、映像信号線端子部、あるいは対向電極端子部の最上層の透明導電層と画素電極あるいは対向電極の透明導電膜を同時形成することにより、工程を増加させることなく、画素電極と対向電極を透明導電膜で形成することができる。   Further, as an effect of the first manufacturing method, the transparent conductive layer as the uppermost layer of the scanning signal line terminal portion, the video signal line terminal portion, or the counter electrode terminal portion and the transparent conductive film of the pixel electrode or the counter electrode are formed simultaneously. Thus, the pixel electrode and the counter electrode can be formed of a transparent conductive film without increasing the number of steps.

なお、本発明の液晶表示装置は、画素電極と対向電極のうち少なくともいずれかが透明導電膜で構成されているが、例えば、非特許文献1に記載がある液晶表示素子の構成とは以下の点で異なる。   In the liquid crystal display device of the present invention, at least one of the pixel electrode and the counter electrode is formed of a transparent conductive film. For example, the configuration of the liquid crystal display element described in Non-Patent Document 1 is as follows. It is different in point.

非特許文献1では、画素電極と対向電極とに対応する櫛歯電極が透明導電膜で構成されている。   In Non-Patent Document 1, comb electrodes corresponding to the pixel electrode and the counter electrode are formed of a transparent conductive film.

しかし、液晶分子の初期配向状態を形成する際、SiO(シリコンモノオキサイド)を約85度で斜方蒸着し、各電極と液晶層との界面では、液晶分子にかなり高いプレチルト角を故意に形成させている。このため、非特許文献1のFig.1(b)に示すように、初期配向状態で90度ツイストしたホモジニアス配向から、櫛歯電極間に電圧を印加することで、再配向状態として、電極間は基板面に略平行なホモジニアス配向状態と、電極上は基板面に垂直なホメオトロピック配向状態とを形成させる。   However, when forming the initial alignment state of liquid crystal molecules, SiO (silicon monooxide) is obliquely deposited at about 85 degrees, and a fairly high pretilt angle is intentionally formed in the liquid crystal molecules at the interface between each electrode and the liquid crystal layer. I am letting. For this reason, FIG. As shown in FIG. 1 (b), by applying a voltage between the comb-shaped electrodes from the homogeneous alignment twisted 90 degrees in the initial alignment state, a realignment state is established, and the homogeneous alignment state between the electrodes is substantially parallel to the substrate surface. Then, a homeotropic alignment state perpendicular to the substrate surface is formed on the electrode.

しかし、この構成では、電界を増加するにつれ2種類の液晶分子の再配向状態が相補的に作用し、より明るい表示が可能となるが、液晶分子のチルト角を平均的に高くする必要があるため、視野角特性が狭くなるという欠点があった。   However, in this configuration, as the electric field is increased, the realignment states of the two types of liquid crystal molecules act complementarily and a brighter display is possible, but it is necessary to increase the tilt angle of the liquid crystal molecules on the average. Therefore, there is a drawback that the viewing angle characteristic becomes narrow.

一方、本発明の横電界方式の液晶表示装置では、広視野角特性と良好な開口率とを得るため、画素電極と対向電極との間に電圧を印加した場合でも、表示像に寄与する液晶分子の再配向する部分は、できる限り基板面に平行なホモジニアス配向状態を保持させ、透明導電膜の電極上では、初期配向方向から回転する角度αに対応して、電極上の透過率が、電極間の透過率と相補的に作用して、実質的に開口率を向上させる構成とする。   On the other hand, in the horizontal electric field type liquid crystal display device of the present invention, in order to obtain a wide viewing angle characteristic and a good aperture ratio, the liquid crystal that contributes to the display image even when a voltage is applied between the pixel electrode and the counter electrode. The reorientation part of the molecule keeps the homogeneous orientation state parallel to the substrate surface as much as possible, and on the transparent conductive film electrode, the transmittance on the electrode corresponds to the angle α rotating from the initial orientation direction, A structure that works complementarily with the transmittance between the electrodes to substantially improve the aperture ratio.

なお、本明細書では、ホモジニアス配向状態とは、液晶層内の液晶分子が、できる限り基板面あるいは液晶層の界面に平行なチルト(起き上がり)角を有する状態で、より具体的には、基板面あるいは液晶層の界面からのチルト角が45度未満の配向状態とする。したがって、ホメオトロピック配向状態とは、基板面あるいは液晶層の界面からのチルト角が45度を越える場合とする。   In the present specification, the homogeneous alignment state is a state in which the liquid crystal molecules in the liquid crystal layer have a tilt (rise) angle parallel to the substrate surface or the interface of the liquid crystal layer as much as possible. The alignment state is such that the tilt angle from the surface or the interface of the liquid crystal layer is less than 45 degrees. Therefore, the homeotropic alignment state means a case where the tilt angle from the substrate surface or the interface of the liquid crystal layer exceeds 45 degrees.

図41A(Fig.41A、以下同様)に、基板面に略平行方向の電界を発生させる電極構成における液晶層内の電位分布の例を示す。   41A (FIG. 41A, the same applies hereinafter) shows an example of the potential distribution in the liquid crystal layer in an electrode configuration that generates an electric field in a direction substantially parallel to the substrate surface.

図中の実線は、等電位線であり、電界ベクトルは等電位線に垂直な方向に与えられる。電界ベクトルEは、電極の中心上では基板面に垂直方向の成分Eyしか発生しないが、中心部以外は基板面に水平方向の成分Exも発生する。この水平成分、すなわち横電界成分Exが発生している領域では、図41B及び41Cに示すように、電極間の液晶分子は、初期配向方向RDRから横電界Ex方向に回転角αだけ回転する。   A solid line in the figure is an equipotential line, and an electric field vector is given in a direction perpendicular to the equipotential line. The electric field vector E generates only a component Ey in the direction perpendicular to the substrate surface on the center of the electrode, but also generates a component Ex in the horizontal direction on the substrate surface except for the central portion. In the region where the horizontal component, that is, the horizontal electric field component Ex is generated, the liquid crystal molecules between the electrodes rotate by the rotation angle α from the initial alignment direction RDR in the horizontal electric field Ex direction, as shown in FIGS. 41B and 41C.

一方、電極上の液晶分子は、液晶中の弾性場により、電極間の液晶分子の回転につられて回転する。したがって、電極上の中心の液晶分子は横電界は印加されていないが、弾性場により、まわりの液晶分子と同方向に回転する。つまり、回転角αは、電極間では大きく、電極上では減少し、電極中央部上で最小となる。   On the other hand, the liquid crystal molecules on the electrodes are rotated by the rotation of the liquid crystal molecules between the electrodes due to the elastic field in the liquid crystal. Therefore, although the transverse electric field is not applied to the central liquid crystal molecule on the electrode, the liquid crystal molecule rotates in the same direction as the surrounding liquid crystal molecules due to the elastic field. That is, the rotation angle α is large between the electrodes, decreases on the electrodes, and becomes the minimum on the center portion of the electrodes.

この様子をシミュレーションした結果を図42A〜Cに示す。   The result of simulating this situation is shown in FIGS.

なお、本例のシミュレーションは、液晶分子の初期ホモジニアス配向状態として、液晶層の初期ツイスト角がほぼ零で、初期配向方向RDRと印加電界Exとのなす初期配向角φLC=75度とし、液晶層の上下界面付近の液晶分子の初期プレチルト角を零度に設定し、更に、偏光板の一方の透過軸を前記初期配向方向RDRと一致させ、他方の偏光板の透過軸を直交させるクロスニコル配置し、複屈折モードで表示をする構成例で行った。   In the simulation of this example, the initial homogeneous orientation state of the liquid crystal molecules is such that the initial twist angle of the liquid crystal layer is almost zero, the initial orientation angle φLC = 75 degrees formed by the initial orientation direction RDR and the applied electric field Ex, and the liquid crystal layer The initial pretilt angle of liquid crystal molecules in the vicinity of the upper and lower interfaces of the polarizing plate is set to zero degree, and further, a crossed Nicol arrangement in which one transmission axis of the polarizing plate coincides with the initial alignment direction RDR and the transmission axis of the other polarizing plate is orthogonal to each other. In the configuration example, the display is performed in the birefringence mode.

この時の光透過率T/T0は、次式で表される。 The light transmittance T / T 0 at this time is expressed by the following equation.

T/T0=sin2(2αeff)・sin2(πdeff・Δn/λ)…(1)
ここで、αeffは、液晶層の実効的な光軸と偏光透過軸とのなす角で、本例では、液晶分子の回転角αの液晶層厚み方向の実効値であり、一様な回転を想定した場合の平均値として扱える見かけの値である。
T / T 0 = sin 2 (2αeff) · sin 2 (πdeff · Δn / λ) (1)
Here, αeff is an angle formed by the effective optical axis of the liquid crystal layer and the polarization transmission axis. In this example, αeff is an effective value of the rotation angle α of the liquid crystal molecules in the thickness direction of the liquid crystal layer. It is an apparent value that can be treated as an average value when assumed.

また、deffは、複屈折性を有する実効的な液晶層の厚み、Δnは、屈折率異方性、λは、光の波長を示す。   Further, deff is the effective thickness of the liquid crystal layer having birefringence, Δn is the refractive index anisotropy, and λ is the wavelength of light.

(1)式において、印加電界Ex時には、その強度に応じてαeffの値が増大し、45度の時最大になる。   In the equation (1), when the applied electric field Ex is set, the value of αeff increases according to the intensity, and becomes maximum when the electric field is 45 degrees.

更に、本例のシミュレーションでは、液晶層のリタデーションΔn・deffを光の波長λの2分の1に選定し複屈折零次モードを実現し、誘電率異方性Δεは正に設定している。   Furthermore, in the simulation of this example, the retardation Δn · deff of the liquid crystal layer is selected to be half of the wavelength λ of the light to realize the birefringence zero-order mode, and the dielectric anisotropy Δε is set to be positive. .

図42Aは、最大付近の明表示がえられる電圧を透明なITO電極に印加した場合の等電位線の状態を示す特性図で、縦軸に液晶層の厚み(厚み4.0μm)を、横軸に電極の相対的位置関係を示す。なお、図中の数値は、規格化された電位強度を示す。   FIG. 42A is a characteristic diagram showing the state of equipotential lines when a voltage that gives a bright display near the maximum is applied to a transparent ITO electrode. The vertical axis indicates the thickness of the liquid crystal layer (thickness: 4.0 μm), The relative positional relationship of the electrodes is shown on the axis. In addition, the numerical value in a figure shows the normalized electric potential strength.

また、図42Bおよび図42Cは、この等電位線の状態から形成される横電界成分Exを印加した時の液晶層内の液晶分子の回転角αおよびチルト(起き上がり)角を示す。   42B and 42C show the rotation angle α and tilt (rise) angle of the liquid crystal molecules in the liquid crystal layer when the lateral electric field component Ex formed from the equipotential line state is applied.

図42Cに示すように、電圧印加時でも、電極上液晶分子はほとんど起き上がることなく、本例では、液晶層の厚み方向全てにおいて、チルト角は8°以下であり、更に、図42Bに示すように、電極上の液晶分子も、液晶層の中央付近では、約15〜35゜回転している。   As shown in FIG. 42C, even when a voltage is applied, the liquid crystal molecules on the electrode hardly rise, and in this example, the tilt angle is 8 ° or less in all the thickness directions of the liquid crystal layer. Further, as shown in FIG. In addition, the liquid crystal molecules on the electrode are also rotated about 15 to 35 ° near the center of the liquid crystal layer.

なお、図42Cに示すチルト角の符号は、便宜上、図面において、右上がりの起き上がりを正に、左上がりの起き上がりを負としている。したがって、本発明の方式では,電極上でも液晶分子の回転角αが変化し透過率を変化させることができるのである。   For convenience, the sign of the tilt angle shown in FIG. 42C is positive for rising right and negative for rising left in the drawing. Therefore, according to the method of the present invention, the rotation angle α of the liquid crystal molecules can be changed on the electrode to change the transmittance.

この動作と最も関係があるのが、液晶のツイスト弾性定数K2であり、このツイスト弾性定数K2は、小さいほうが好ましく、小さいほど電極上の液晶分子は、電極間の液晶分子の影響を受け、電極間の液晶分子の回転角αに近づくように回転する。   The most related to this operation is the twist elastic constant K2 of the liquid crystal, and the twist elastic constant K2 is preferably as small as possible. The smaller the twist elastic constant K2, the more the liquid crystal molecules on the electrodes are affected by the liquid crystal molecules between the electrodes. It rotates so as to approach the rotation angle α of the liquid crystal molecules in between.

図41Dに、ツイスト弾性定数K2を約10×10-12N(ニュートン)とする場合の電極上および電極間の透過率の分布を摸式的に示す。 FIG. 41D schematically shows the transmittance distribution on and between the electrodes when the twist elastic constant K2 is about 10 × 10 −12 N (Newton).

電極が透明である場合は、前述した電極上の液晶分子の再配向動作により、電極間のA部分の透過率の平均透過率の5〜30%が、電極上でのB部分の透過率の平均値透過率となる。   When the electrode is transparent, the re-orientation operation of the liquid crystal molecules on the electrode described above causes 5 to 30% of the average transmittance of the A portion between the electrodes to be the transmittance of the B portion on the electrode. Average transmittance is obtained.

また、後述するように、ツイスト弾性定数K2を2.0×10-12N(ニュートン)以下にすれば、電極間のA部分の透過率の平均透過率の50%以上が、電極上でのB部分の透過率の平均値透過率となることが分かった。したがって、全体部分の平均透過率は、A+B部分の透過率の平均値透過率となり、引き上げられる。 As will be described later, when the twist elastic constant K2 is set to 2.0 × 10 −12 N (Newton) or less, 50% or more of the average transmittance of the transmittance of the A portion between the electrodes is increased on the electrodes. It turned out that it becomes the average value transmittance | permeability of the transmittance | permeability of B part. Therefore, the average transmittance of the entire portion becomes the average transmittance of the transmittance of the A + B portion, and is raised.

つまり、従来全く光を透過させない金属層で構成されたものと比べて各画素当りの開口率を実質的に向上させることができるようになる。   In other words, the aperture ratio per pixel can be substantially improved as compared with a conventional metal layer that does not transmit light.

本例のシミュレーションでは、初期プレチルト角を零度に設定して計算しているが、実際は、液晶層の配向膜との界面付近の初期プレチルト角が約10度以下、好ましくは6度以下にラビング処理にて設定することが必要である。また、後述する実施例では、約5度に設定している。   In the simulation of this example, the calculation is performed with the initial pretilt angle set to zero degree. However, in actuality, the initial pretilt angle near the interface of the liquid crystal layer with the alignment film is about 10 degrees or less, preferably 6 degrees or less. It is necessary to set in. In the embodiment described later, it is set to about 5 degrees.

このような範囲に初期プレチルト角を設定することで、液晶層界面の液晶分子を基板面内方向に規制することができ、電界印加時でも電極上の液晶層の平均チルト角は、45度未満を維持できることになる。つまり、電界印加時でも、電極上の液晶が、いわゆるホメオトロピック配向となることを防止できる。   By setting the initial pretilt angle in such a range, the liquid crystal molecules at the liquid crystal layer interface can be regulated in the in-plane direction of the substrate, and the average tilt angle of the liquid crystal layer on the electrode is less than 45 degrees even when an electric field is applied. Can be maintained. That is, even when an electric field is applied, the liquid crystal on the electrode can be prevented from becoming so-called homeotropic alignment.

図44は、横電界方式の液晶表示装置において、液晶層内の液晶分子のチルト角と、全方位でコントラスト比が10以上となる視野角範囲を示すシミュレーション結果の特性図の一例である。   FIG. 44 is an example of a characteristic diagram of a simulation result showing a tilt angle of liquid crystal molecules in a liquid crystal layer and a viewing angle range in which the contrast ratio is 10 or more in all directions in a horizontal electric field type liquid crystal display device.

すなわち、チルト角が、30度程度であれば、表示面に対して垂直方向から約40度傾斜した視野角範囲内の全方位でコントラスト比が10以上となり、ほぼ、従来の縦電界方式の液晶表示装置と同等の特性が得られる。更に、チルト角を小さくするにつれ、視野角範囲は拡大し、10度程度であれば、約80度傾斜した視野角範囲内まで、5度以下であれば、ほぼ全域まで広がり、広視野角特性が得られる。   That is, if the tilt angle is about 30 degrees, the contrast ratio becomes 10 or more in all directions within the viewing angle range tilted by about 40 degrees from the vertical direction with respect to the display surface. The same characteristics as the display device can be obtained. Further, as the tilt angle is reduced, the viewing angle range is expanded. If the tilt angle is about 10 degrees, the viewing angle range is tilted to about 80 degrees. Is obtained.

本実施例では、電界無印加時および電界印加時の電極間および透明電極上の液晶層内の液晶分子の平均チルト角を常に低減するため、後述する配向膜ORI1、ORI2のラビング方向は、2枚の基板SUB1、SUB2側の液晶層の界面の液晶分子の初期プレチルト角がスプレイ状態となる様に初期配向状態を設定し、液晶層の中央部付近の液晶分子ができるかぎり界面と平行になるようにする。   In this embodiment, in order to always reduce the average tilt angle of the liquid crystal molecules between the electrodes when no electric field is applied and when an electric field is applied and in the liquid crystal layer on the transparent electrode, the rubbing direction of the alignment films ORI1 and ORI2 described later is 2 The initial alignment state is set so that the initial pretilt angle of the liquid crystal molecules at the interface between the liquid crystal layers on the side of the substrates SUB1 and SUB2 is in the splay state, and the liquid crystal molecules near the center of the liquid crystal layer are as parallel as possible to the interface. Like that.

本発明、本発明の更に他の目的及び本発明の更に他の特徴は図面を参照した以下の説明から明らかとなるであろう。   The present invention, other objects of the present invention, and other features of the present invention will be apparent from the following description with reference to the drawings.

《アクティブマトリクス液晶表示装置》
以下、アクティブマトリクス方式のカラー液晶表示装置に本発明を適用した実施例を説明する。なお、以下説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《マトリクス部(画素部)の平面構成》
図1は本発明のアクティブマトリクス方式カラー液晶表示装置の一画素とその周辺を示す平面図である。(図の斜線部分は透明導電膜g2を示す。)
図1に示すように、各画素は走査信号線(ゲート信号線または水平信号線)GLと、対向電圧信号線(対向電極配線)CLと、隣接する2本の映像信号線(ドレイン信号線または垂直信号線)DLとの交差領域内(4本の信号線で囲まれた領域内)に配置されている。各画素は薄膜トランジスタTFT、蓄積容量Cstg、画素電極PXおよび対向電極CTを含む。走査信号線GL、対向電圧信号線CLは図では左右方向に延在し、上下方向に複数本配置されている。映像信号線DLは上下方向に延在し、左右方向に複数本配置されている。画素電極PXはソース電極SD1を介して薄膜トランジスタTFTと接続され、対向電極CTは対向電圧信号線CLと一体になっている。
<Active matrix liquid crystal display device>
Hereinafter, embodiments in which the present invention is applied to an active matrix color liquid crystal display device will be described. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
<< Planar structure of matrix part (pixel part) >>
FIG. 1 is a plan view showing one pixel of an active matrix color liquid crystal display device of the present invention and its periphery. (The hatched portion in the figure indicates the transparent conductive film g2.)
As shown in FIG. 1, each pixel includes a scanning signal line (gate signal line or horizontal signal line) GL, a counter voltage signal line (counter electrode line) CL, and two adjacent video signal lines (drain signal line or line). The vertical signal line (DL) is arranged in a region intersecting with DL (in a region surrounded by four signal lines). Each pixel includes a thin film transistor TFT, a storage capacitor Cstg, a pixel electrode PX, and a counter electrode CT. The scanning signal lines GL and the counter voltage signal lines CL extend in the left-right direction in the figure, and a plurality of scanning signal lines GL and counter-voltage signal lines CL are arranged in the up-down direction. The video signal lines DL extend in the vertical direction, and a plurality of video signal lines DL are arranged in the horizontal direction. The pixel electrode PX is connected to the thin film transistor TFT via the source electrode SD1, and the counter electrode CT is integrated with the counter voltage signal line CL.

映像信号線DLに沿って上下に隣接する2画素では、図1のA線で折曲げたとき、平面構成が重なり合う構成となっている。これは、対向電圧信号線CLを映像信号線DLに沿って上下に隣接する2画素で共通化し、対向電圧信号線CLの電極幅を拡大することにより、対向電圧信号線CLの抵抗を低減するためである。これにより、外部回路から左右方向の各画素の対向電極CTへ対向電圧を十分に供給するためことが容易になる。   Two pixels that are vertically adjacent to each other along the video signal line DL have a configuration in which the planar configurations overlap when bent along the A line in FIG. This is to reduce the resistance of the counter voltage signal line CL by making the counter voltage signal line CL common to two pixels vertically adjacent along the video signal line DL and expanding the electrode width of the counter voltage signal line CL. Because. Accordingly, it becomes easy to sufficiently supply the counter voltage from the external circuit to the counter electrode CT of each pixel in the left-right direction.

画素電極PXと対向電極CTは互いに対向し、各画素電極PXと対向電極CTとの間の電界により液晶LCの光学的な状態を制御し、表示を制御する。画素電極PXと対向電極CTは櫛歯状に構成され、それぞれ、図の上下方向に長細い電極となっている。   The pixel electrode PX and the counter electrode CT face each other, and the optical state of the liquid crystal LC is controlled by the electric field between each pixel electrode PX and the counter electrode CT, thereby controlling display. The pixel electrode PX and the counter electrode CT are formed in a comb-teeth shape, and are each an elongated electrode in the vertical direction of the figure.

1画素内の対向電極CTの本数O(櫛歯の本数)は、画素電極PXの本数(櫛歯の本数)PとO=P+1の関係を必ず持つように構成する(本実施例では、O=3、P=2)。これは、対向電極CTと画素電極PXを交互に配置し、かつ、対向電極CTを映像信号線DLに必ず隣接させるためである。これにより、対向電極CTと画素電極PXの間の電界が、映像信号線DLから発生する電界から影響を受けないように、対向電極CTで映像信号線DLからの電気力線をシールドすることができる。対向電極CTは、後述の対向電圧信号線CLにより常に外部から電位を供給されているため、電位は安定している。そのため、映像信号線DLに隣接しても、電位が変動がほとんどない。また、これにより、画素電極PXの映像信号線DLからの幾何学的な位置が遠くなるので、画素電極PXと映像信号線DLの間の寄生容量が大幅に減少し、画素電極電位Vsの映像信号電圧による変動も抑制できる。これらにより、上下方向に発生するクロストーク(縦スミアと呼ばれる画質不良)を抑制することができる。   The number O (number of comb teeth) of the counter electrode CT in one pixel is configured to have a relation of the number of pixel electrodes PX (number of comb teeth) P and O = P + 1 (in this embodiment, O). = 3, P = 2). This is because the counter electrodes CT and the pixel electrodes PX are alternately arranged, and the counter electrodes CT are necessarily adjacent to the video signal lines DL. Thus, the electric field lines from the video signal line DL can be shielded by the counter electrode CT so that the electric field between the counter electrode CT and the pixel electrode PX is not affected by the electric field generated from the video signal line DL. it can. Since the counter electrode CT is always supplied with a potential from the outside by a counter voltage signal line CL, which will be described later, the potential is stable. Therefore, there is almost no fluctuation in potential even when adjacent to the video signal line DL. In addition, since the geometric position of the pixel electrode PX from the video signal line DL becomes far away, the parasitic capacitance between the pixel electrode PX and the video signal line DL is greatly reduced, and the video of the pixel electrode potential Vs. Variations due to signal voltage can also be suppressed. As a result, crosstalk (image quality failure called vertical smear) that occurs in the vertical direction can be suppressed.

画素電極PXと対向電極CTの電極幅はそれぞれ6μmとする。これは、液晶層の厚み方向に対して、液晶層全体に十分な電界を印加するために、後述の液晶層の厚み3.9μmよりも十分大きく設定し、かつ開口率を大きくするためにできるだけ細くする。また、映像信号線DLの電極幅は断線を防止するために、画素電極PXと対向電極CTに比較して若干広く8μmとする。ここで、映像信号線DLの電極幅が、隣接する対向電極CTの電極幅の2倍以下になるように設定する。または、映像信号線DLの電極幅が歩留りの生産性から決まっている場合には、映像信号線DLに隣接する対向電極CTの電極幅を映像信号線DLの電極幅の1/2以上にする。これは、映像信号線DLから発生する電気力線をそれぞれ両脇の対向電極CTで吸収するためであり、ある電極幅から発生する電気力線を吸収するには、それと同一幅以上の電極幅を持つ電極が必要である。したがって、映像信号線DLの電極の半分(4μmずつ)から発生する電気力線をそれぞれ両脇の対向電極CTが吸収しればよいため、映像信号線DLに隣接する対向電極CTの電極幅が1/2以上とする。これにより、映像信号の影響により、クロストークが発生する、特に上下方向(縦方向のクロストーク)を防止する。   The electrode width of the pixel electrode PX and the counter electrode CT is 6 μm. In order to apply a sufficient electric field to the entire liquid crystal layer with respect to the thickness direction of the liquid crystal layer, the thickness is set to be sufficiently larger than a thickness of 3.9 μm of the liquid crystal layer described later and as much as possible to increase the aperture ratio. Make it thinner. Further, the electrode width of the video signal line DL is set to 8 μm that is slightly wider than the pixel electrode PX and the counter electrode CT in order to prevent disconnection. Here, the electrode width of the video signal line DL is set to be not more than twice the electrode width of the adjacent counter electrode CT. Alternatively, when the electrode width of the video signal line DL is determined from the productivity of the yield, the electrode width of the counter electrode CT adjacent to the video signal line DL is set to ½ or more of the electrode width of the video signal line DL. . This is because the electric lines of force generated from the video signal line DL are absorbed by the counter electrodes CT on both sides, and in order to absorb the electric lines of force generated from a certain electrode width, an electrode width equal to or larger than that is used. An electrode with is required. Therefore, the counter electrode CT on both sides only needs to absorb the electric lines of force generated from half of the electrodes of the video signal line DL (4 μm each), so that the electrode width of the counter electrode CT adjacent to the video signal line DL is 1. / 2 or more. This prevents crosstalk, particularly in the vertical direction (vertical crosstalk), due to the influence of the video signal.

走査信号線GLは末端側の画素(後述の走査電極端子GTMの反対側)のゲート電極GTに十分に走査電圧が印加するだけの抵抗値を満足するように電極幅を設定する。また、対向電圧信号線CLも末端側の画素(後述の共通バスラインCBの反対側)の対向電極CTに十分に対向電圧が印加できるだけの抵抗値を満足するように電極幅を設定する。   The scanning signal line GL sets the electrode width so as to satisfy a resistance value sufficient to apply a scanning voltage to the gate electrode GT of the pixel on the terminal side (opposite side of a scanning electrode terminal GTM described later). In addition, the counter voltage signal line CL also sets the electrode width so as to satisfy a resistance value sufficient to apply the counter voltage to the counter electrode CT of the pixel on the terminal side (opposite side of the common bus line CB described later).

一方、画素電極PXと対向電極CTの間の電極間隔は、用いる液晶材料によって変える。これは、液晶材料によって最大透過率を達成する電界強度が異なるため、電極間隔を液晶材料に応じて設定し、用いる映像信号駆動回路(信号側ドライバ)の耐圧で設定される信号電圧の最大振幅の範囲で、最大透過率が得られるようにするためである。後述の液晶材料を用いると電極間隔は、16μmとなる。
《マトリクス部(画素部)の断面構成》
図2は図1の3−3切断線における断面を示す図、図3は図1の4−4切断線における薄膜トランジスタTFTの断面図、図4は図1の5−5切断線における蓄積容量Cstgの断面を示す図である。図2〜図4に示すように、液晶層LCを基準にして下部透明ガラス基板SUB1側には薄膜トランジスタTFT、蓄積容量Cstgおよび電極群が形成され、上部透明ガラス基板SUB2側にはカラーフィルタFIL、遮光用ブラックマトリクスパターンBMが形成されている。
On the other hand, the electrode interval between the pixel electrode PX and the counter electrode CT varies depending on the liquid crystal material used. This is because the electric field strength that achieves the maximum transmittance differs depending on the liquid crystal material, so the electrode spacing is set according to the liquid crystal material, and the maximum amplitude of the signal voltage set by the withstand voltage of the video signal drive circuit (signal side driver) to be used This is because the maximum transmittance can be obtained within the above range. When a liquid crystal material described later is used, the electrode interval is 16 μm.
<< Cross-sectional structure of matrix part (pixel part) >>
2 is a cross-sectional view taken along the line 3-3 in FIG. 1, FIG. 3 is a cross-sectional view of the thin film transistor TFT taken along the line 4-4 in FIG. 1, and FIG. FIG. As shown in FIGS. 2 to 4, a thin film transistor TFT, a storage capacitor Cstg and an electrode group are formed on the lower transparent glass substrate SUB1 side with respect to the liquid crystal layer LC, and a color filter FIL on the upper transparent glass substrate SUB2 side. A light blocking black matrix pattern BM is formed.

また、透明ガラス基板SUB1、SUB2のそれぞれの内側(液晶LC側)の表面には、液晶の初期配向を制御する配向膜ORI1、ORI2が設けられており、透明ガラス基板SUB1、SUB2のそれぞれの外側の表面には、偏光軸が直交して配置された(クロスニコル配置)偏光板が設けられている。
《TFT基板》
まず、下側透明ガラス基板SUB1側(TFT基板)の構成を詳しく説明する。
《薄膜トランジスタTFT》
薄膜トランジスタTFTは、ゲート電極GTに正のバイアスを印加すると、ソース−ドレイン間のチャネル抵抗が小さくなり、バイアスを零にすると、チャネル抵抗は大きくなるように動作する。
In addition, alignment films ORI1 and ORI2 for controlling the initial alignment of the liquid crystal are provided on the inner surfaces (liquid crystal LC side) of the transparent glass substrates SUB1 and SUB2, and the outer sides of the transparent glass substrates SUB1 and SUB2. Is provided with a polarizing plate in which the polarization axes are arranged orthogonally (crossed Nicols arrangement).
<< TFT substrate >>
First, the configuration of the lower transparent glass substrate SUB1 side (TFT substrate) will be described in detail.
<< Thin Film Transistor TFT >>
The thin film transistor TFT operates such that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and the drain decreases, and when the bias is set to zero, the channel resistance increases.

薄膜トランジスタTFTは、図3に示すように、ゲート電極GT、ゲート絶縁膜GL、i型(真性、intrinsic、導電型決定不純物がドープされていない)非晶質シリコン(Si)からなるi型半導体層AS、一対のソース電極SD1、ドレイン電極SD2を有す。なお、ソース、ドレインは本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路ではその極性は動作中反転するので、ソース、ドレインは動作中入れ替わると理解されたい。しかし、以下の説明では、便宜上一方をソース、他方をドレインと固定して表現する。
《ゲート電極GT》
ゲート電極GTは走査信号線GLと連続して形成されており、走査信号線GLの一部の領域がゲート電極GTとなるように構成されている。ゲート電極GTは薄膜トランジスタTFTの能動領域を超える部分であり、i型半導体層ASを完全に覆うよう(下方からみて)それより大き目に形成されている。これにより、ゲート電極GTの役割のほかに、i型半導体層ASに外光やバックライト光が当たらないように工夫されている。本例では、ゲート電極GTは、単層の導電膜g1で形成されている。導電膜g1としては例えばスパッタで形成されたアルミニウム(Al)膜が用いられ、その上にはAlの陽極酸化膜AOFが設けられている。
《走査信号線GL》
走査信号線GLは導電膜g1で構成されている。この走査信号線GLの導電膜g1はゲート電極GTの導電膜g1と同一製造工程で形成され、かつ一体に構成されている。この走査信号線GLにより、外部回路からゲート電圧Vgをゲート電極GTに供給する。また、走査信号線GL上にもAlの陽極酸化膜AOFが設けられている。なお、映像信号線DLと交差する部分は映像信号線DLとの短絡の確率を小さくするため細くし、また、短絡しても、レーザートリミングで切り離すことができるように二股にしている。
《対向電極CT》
対向電極CTはゲート電極GTおよび走査信号線GLと同層の導電膜g1で構成されている。また、対向電極CT上にもAlの陽極酸化膜AOFが設けられている。対向電極CTには対向電圧Vcomが印加されるように構成されている。本実施例では、対向電圧Vcomは映像信号線DLに印加される最小レベルの駆動電圧Vdminと最大レベルの駆動電圧Vdmaxとの中間直流電位から、薄膜トランジスタ素子TFTをオフ状態にするときに発生するフィードスルー電圧ΔVs分だけ低い電位に設定されるが、映像信号駆動回路で使用される集積回路の電源電圧を約半分に低減したい場合は、交流電圧を印加すれば良い。
《対向電圧信号線CL》
対向電圧信号線CLは導電膜g1で構成されている。この対向電圧信号線CLの導電膜g1はゲート電極GT、走査信号線GLおよび対向電極CTの導電膜g1と同一製造工程で形成され、かつ対向電極CTと一体に構成されている。この対向電圧信号線CLにより、外部回路から対向電圧Vcomを対向電極CTに供給する。また、対向電圧信号線CL上にもAlの陽極酸化膜AOFが設けられている。なお、映像信号線DLと交差する部分は、走査信号線GLと同様に映像信号線DLとの短絡の確率を小さくするため細くし、また、短絡しても、レーザートリミングで切り離すことができるように二股にしている。
《絶縁膜GI》
絶縁膜GIは、薄膜トランジスタTFTにおいて、ゲート電極GTと共に半導体層ASに電界を与えるためのゲート絶縁膜として使用される。絶縁膜GIはゲート電極GTおよび走査信号線GLの上層に形成されている。絶縁膜GIとしては例えばプラズマCVDで形成された窒化シリコン膜が選ばれ、1200〜2700Åの厚さに(本実施例では、2400Å程度)形成される。ゲート絶縁膜GIは、マトリクス部ARの全体を囲むように形成され、周辺部は外部接続端子DTM、GTMを露出するよう除去されている。絶縁膜GIは走査信号線GLおよび対向電圧信号線CLと映像信号線DLの電気的絶縁にも寄与している。
《i型半導体層AS》
i型半導体層ASは、非晶質シリコンで、200〜2200Åの厚さに(本実施例では、2000Å程度の膜厚)で形成される。層d0はオーミックコンタクト用のリン(P)をドープしたN(+)型非晶質シリコン半導体層であり、下側にi型半導体層ASが存在し、上側に導電層d1(d2)が存在するところのみに残されている。
As shown in FIG. 3, the thin film transistor TFT includes an i-type semiconductor layer made of a gate electrode GT, a gate insulating film GL, i-type (intrinsic, intrinsic, conductivity type-determining impurity is not doped) amorphous silicon (Si). It has AS, a pair of source electrode SD1, and drain electrode SD2. It should be understood that the source and drain are originally determined by the bias polarity between them, and the polarity is inverted during operation in the circuit of this liquid crystal display device, so that the source and drain are interchanged during operation. However, in the following description, for convenience, one is fixed as a source and the other is fixed as a drain.
<< Gate electrode GT >>
The gate electrode GT is formed continuously with the scanning signal line GL, and a part of the scanning signal line GL is configured to be the gate electrode GT. The gate electrode GT is a portion that exceeds the active region of the thin film transistor TFT, and is formed larger than the i-type semiconductor layer AS (as viewed from below). Thus, in addition to the role of the gate electrode GT, the i-type semiconductor layer AS is devised so that external light and backlight light do not strike. In this example, the gate electrode GT is formed of a single-layer conductive film g1. As the conductive film g1, for example, an aluminum (Al) film formed by sputtering is used, and an Al anodic oxide film AOF is provided thereon.
<< Scanning signal line GL >>
The scanning signal line GL is composed of a conductive film g1. The conductive film g1 of the scanning signal line GL is formed in the same manufacturing process as that of the conductive film g1 of the gate electrode GT and is integrally formed. Through this scanning signal line GL, a gate voltage Vg is supplied from an external circuit to the gate electrode GT. An Al anodic oxide film AOF is also provided on the scanning signal line GL. Note that a portion that intersects with the video signal line DL is thinned to reduce the probability of short circuit with the video signal line DL, and is also bifurcated so that it can be separated by laser trimming even if short-circuited.
<< Counter electrode CT >>
The counter electrode CT is composed of a conductive film g1 in the same layer as the gate electrode GT and the scanning signal line GL. An Al anodic oxide film AOF is also provided on the counter electrode CT. A counter voltage Vcom is applied to the counter electrode CT. In this embodiment, the counter voltage Vcom is a feed generated when the thin film transistor element TFT is turned off from an intermediate DC potential between the minimum level drive voltage Vdmin and the maximum level drive voltage Vdmax applied to the video signal line DL. Although the potential is set lower by the through voltage ΔVs, if it is desired to reduce the power supply voltage of the integrated circuit used in the video signal driving circuit to about half, an AC voltage may be applied.
<< Counter voltage signal line CL >>
The counter voltage signal line CL is composed of a conductive film g1. The conductive film g1 of the counter voltage signal line CL is formed in the same manufacturing process as the conductive film g1 of the gate electrode GT, the scanning signal line GL, and the counter electrode CT, and is configured integrally with the counter electrode CT. The counter voltage signal line CL supplies the counter voltage Vcom from the external circuit to the counter electrode CT. An Al anodic oxide film AOF is also provided on the counter voltage signal line CL. It should be noted that the portion that intersects with the video signal line DL is made thin in order to reduce the probability of short circuit with the video signal line DL in the same manner as the scanning signal line GL, and can be separated by laser trimming even if short-circuited. You are bifurcated.
<Insulating film GI>
The insulating film GI is used as a gate insulating film for applying an electric field to the semiconductor layer AS together with the gate electrode GT in the thin film transistor TFT. The insulating film GI is formed above the gate electrode GT and the scanning signal line GL. For example, a silicon nitride film formed by plasma CVD is selected as the insulating film GI, and is formed to a thickness of 1200 to 2700 mm (in this embodiment, about 2400 mm). The gate insulating film GI is formed so as to surround the entire matrix portion AR, and the peripheral portion is removed so as to expose the external connection terminals DTM and GTM. The insulating film GI also contributes to electrical insulation between the scanning signal line GL and the counter voltage signal line CL and the video signal line DL.
<< i-type semiconductor layer AS >>
The i-type semiconductor layer AS is made of amorphous silicon and has a thickness of 200 to 2200 mm (in this embodiment, a film thickness of about 2000 mm). Layer d0 is an N (+) type amorphous silicon semiconductor layer doped with phosphorus (P) for ohmic contact, i-type semiconductor layer AS is present on the lower side, and conductive layer d1 (d2) is present on the upper side. It is left only in place.

i型半導体層ASは走査信号線GLおよび対向電圧信号線CLと映像信号線DLとの交差部(クロスオーバ部)の両者間にも設けられている。この交差部のi型半導体層ASは交差部における走査信号線GLおよび対向電圧信号線CLと映像信号線DLとの短絡を低減する。
《ソース電極SD1、ドレイン電極SD2》
ソース電極SD1、ドレイン電極SD2のそれぞれは、N(+)型半導体層d0に接触する導電膜d1とその上に形成された導電膜d2とから構成されている。
The i-type semiconductor layer AS is also provided between both the scanning signal line GL and the intersection (crossover portion) of the counter voltage signal line CL and the video signal line DL. This crossing portion i-type semiconductor layer AS reduces a short circuit between the scanning signal line GL and the counter voltage signal line CL and the video signal line DL at the crossing portion.
<< Source electrode SD1, drain electrode SD2 >>
Each of the source electrode SD1 and the drain electrode SD2 includes a conductive film d1 in contact with the N (+) type semiconductor layer d0 and a conductive film d2 formed thereon.

導電膜d1はスパッタで形成したクロム(Cr)膜を用い、500〜1000Åの厚さに(本実施例では、600Å程度)で形成される。Cr膜は膜厚を厚く形成するとストレスが大きくなるので、2000Å程度の膜厚を越えない範囲で形成する。Cr膜はN(+)型半導体層d0との接着性を良好にし、導電膜d2のAlがN(+)型半導体層d0に拡散することを防止する(いわゆるバリア層の)目的で使用される。導電膜d1として、Cr膜の他に高融点金属(Mo、Ti、Ta、W)膜、高融点金属シリサイド(MoSi2、TiSi2、TaSi2、WSi2)膜を用いてもよい。 The conductive film d1 uses a chromium (Cr) film formed by sputtering, and is formed to a thickness of 500 to 1000 mm (in this embodiment, about 600 mm). The Cr film is formed in a range that does not exceed a thickness of about 2000 mm because stress increases as the film thickness increases. The Cr film is used for the purpose of improving the adhesion with the N (+) type semiconductor layer d0 and preventing Al of the conductive film d2 from diffusing into the N (+) type semiconductor layer d0 (so-called barrier layer). The As the conductive film d1, a refractory metal (Mo, Ti, Ta, W) film or a refractory metal silicide (MoSi 2 , TiSi 2 , TaSi 2 , WSi 2 ) film may be used in addition to the Cr film.

導電膜d2はAlのスパッタリングで3000〜5000Åの厚さに(本実施例では、4000Å程度)形成される。Al膜はCr膜に比べてストレスが小さく、厚い膜厚に形成することが可能で、ソース電極SD1、ドレイン電極SD2および映像信号線DLの抵抗値を低減したり、ゲート電極GTやi型半導体層ASに起因する段差乗り越えを確実にする(ステップカバーレッジを良くする)働きがある。   The conductive film d2 is formed to a thickness of 3000 to 5000 mm (in this embodiment, about 4000 mm) by sputtering of Al. The Al film has less stress than the Cr film and can be formed to have a thick film thickness. The resistance value of the source electrode SD1, the drain electrode SD2 and the video signal line DL can be reduced, and the gate electrode GT or i-type semiconductor can be formed. There is a function to ensure overcoming of the level difference due to the layer AS (to improve step coverage).

導電膜d1、導電膜d2を同じマスクパターンでパターニングした後、同じマスクを用いて、あるいは導電膜d1、導電膜d2をマスクとして、N(+)型半導体層d0が除去される。つまり、i型半導体層AS上に残っていたN(+)型半導体層d0は導電膜d1、導電膜d2以外の部分がセルフアラインで除去される。このとき、N(+)型半導体層d0はその厚さ分は全て除去されるようエッチングされるので、i型半導体層ASも若干その表面部分がエッチングされるが、その程度はエッチング時間で制御すればよい。
《映像信号線DL》
映像信号線DLはソース電極SD1、ドレイン電極SD2と同層の第2導電膜d2、第3導電膜d3で構成されている。また、映像信号線DLはドレイン電極SD2と一体に形成されている。
《画素電極PX》
画素電極PXは、透明導電層g2で形成されている。この透明導電膜g2はスパッタリングで形成された透明導電膜(Indium-Tin−Oxide・・ITO:ネサ膜)からなり、100〜2000Åの厚さに(本実施例では、1400Å程度の膜厚)形成される。
After patterning the conductive film d1 and the conductive film d2 with the same mask pattern, the N (+) type semiconductor layer d0 is removed using the same mask or using the conductive film d1 and the conductive film d2 as a mask. That is, the N (+) type semiconductor layer d0 remaining on the i type semiconductor layer AS is removed by self-alignment except for the conductive film d1 and the conductive film d2. At this time, since the N (+) type semiconductor layer d0 is etched so that the entire thickness thereof is removed, the surface portion of the i type semiconductor layer AS is also slightly etched, but the degree is controlled by the etching time. do it.
<< Video signal line DL >>
The video signal line DL includes a second conductive film d2 and a third conductive film d3 that are the same layer as the source electrode SD1 and the drain electrode SD2. The video signal line DL is formed integrally with the drain electrode SD2.
<< Pixel electrode PX >>
The pixel electrode PX is formed of a transparent conductive layer g2. This transparent conductive film g2 is made of a transparent conductive film (Indium-Tin-Oxide .. ITO: Nesa film) formed by sputtering, and is formed to a thickness of 100 to 2000 mm (in this embodiment, a film thickness of about 1400 mm). Is done.

画素電極が本実施例のように透明になることにより、その部分の透過光により、白表示を行う時の最大透過率が向上するため、画素電極が不透明な場合よりも、より明るい表示を行うことができる。この時、後述するように、電圧無印加時には、液晶分子は初期の配向状態を保ち、その状態で黒表示をするように偏光板の配置を構成する(ノーマリブラックモードにする)にしているので、画素電極を透明にしても、その部分の光を透過することがなく、良質な黒を表示することができる。これにより、最大透過率が向上させ、かつ十分なコントラスト比を達成することができる。
《蓄積容量Cstg》
画素電極PXは、薄膜トランジスタTFTと接続される端部と反対側の端部において、対向電圧信号線CLと重なるように形成されている。この重ね合わせは、図4からも明らかなように、画素電極PXを一方の電極PL2とし、対向電圧信号CLを他方の電極PL1とする蓄積容量(静電容量素子)Cstgを構成する。この蓄積容量Cstgの誘電体膜は、薄膜トランジスタTFTのゲート絶縁膜として使用される絶縁膜GIおよび陽極酸化膜AOFで構成されている。
Since the pixel electrode becomes transparent as in this embodiment, the maximum transmittance at the time of white display is improved by the transmitted light of the portion, so that a brighter display is performed than when the pixel electrode is opaque. be able to. At this time, as will be described later, when no voltage is applied, the liquid crystal molecules maintain the initial alignment state, and the arrangement of the polarizing plates is configured so as to display black in that state (a normally black mode is set). Therefore, even if the pixel electrode is transparent, light of that portion is not transmitted, and high-quality black can be displayed. Thereby, the maximum transmittance can be improved and a sufficient contrast ratio can be achieved.
<< Storage capacity Cstg >>
The pixel electrode PX is formed so as to overlap the counter voltage signal line CL at the end opposite to the end connected to the thin film transistor TFT. As is apparent from FIG. 4, this superposition constitutes a storage capacitor (capacitance element) Cstg having the pixel electrode PX as one electrode PL2 and the counter voltage signal CL as the other electrode PL1. The dielectric film of the storage capacitor Cstg is composed of an insulating film GI used as a gate insulating film of the thin film transistor TFT and an anodic oxide film AOF.

図1に示すように平面的には蓄積容量Cstgは対向電圧信号線CLの導電膜g1の幅を広げた部分に形成されている。
《保護膜PSV1》
薄膜トランジスタTFT上には保護膜PSV1が設けられている。保護膜PSV1は主に薄膜トランジスタTFTを湿気等から保護するために形成されており、透明性が高くしかも耐湿性の良いものを使用する。保護膜PSV1はたとえばプラズマCVD装置で形成した酸化シリコン膜や窒化シリコン膜で形成されており、1μm程度の膜厚で形成する。
As shown in FIG. 1, in a plan view, the storage capacitor Cstg is formed in a portion where the width of the conductive film g1 of the counter voltage signal line CL is increased.
<< Protective film PSV1 >>
A protective film PSV1 is provided on the thin film transistor TFT. The protective film PSV1 is formed mainly to protect the thin film transistor TFT from moisture and the like, and a film having high transparency and good moisture resistance is used. The protective film PSV1 is formed of, for example, a silicon oxide film or a silicon nitride film formed by a plasma CVD apparatus, and is formed with a film thickness of about 1 μm.

保護膜PSV1は、マトリクス部ARの全体を囲むように形成され、周辺部は外部接続端子DTM、GTMを露出するよう除去されている。保護膜PSV1とゲート絶縁膜GIの厚さ関係に関しては、前者は保護効果を考え厚くされ、後者はトランジスタの相互コンダクタンスgmを薄くされる。従って、保護効果の高い保護膜PSV1は周辺部もできるだけ広い範囲に亘って保護するようゲート絶縁膜GIよりも大きく形
成されている。
《カラーフィルタ基板》
次に、図1、図2に戻り、上側透明ガラス基板SUB2側(カラーフィルタ基板)の構成を詳しく説明する。
《遮光膜BM》
上部透明ガラス基板SUB2側には、不要な間隙部(画素電極PXと対向電極CTの間以外の隙間)からの透過光が表示面側に出射して、コントラスト比等を低下させないように遮光膜BM(いわゆるブラックマトリクス)を形成している。遮光膜BMは、外部光またはバックライト光がi型半導体層ASに入射しないようにする役割も果たしている。すなわち、薄膜トランジスタTFTのi型半導体層ASは上下にある遮光膜BMおよび大き目のゲート電極GTによってサンドイッチにされ、外部の自然光やバックライト光が当たらなくなる。
The protective film PSV1 is formed so as to surround the entire matrix part AR, and the peripheral part is removed so as to expose the external connection terminals DTM and GTM. Regarding the thickness relationship between the protective film PSV1 and the gate insulating film GI, the former is increased in consideration of the protective effect, and the latter is decreased in the mutual conductance gm of the transistor. Therefore, the protective film PSV1 having a high protective effect is formed larger than the gate insulating film GI so as to protect the peripheral portion over as wide a range as possible.
<Color filter substrate>
Next, returning to FIGS. 1 and 2, the configuration of the upper transparent glass substrate SUB2 side (color filter substrate) will be described in detail.
<< Light shielding film BM >>
A light shielding film is provided on the upper transparent glass substrate SUB2 side so that transmitted light from an unnecessary gap (gap other than between the pixel electrode PX and the counter electrode CT) is emitted to the display surface side and the contrast ratio or the like is not lowered. A BM (so-called black matrix) is formed. The light shielding film BM also serves to prevent external light or backlight light from entering the i-type semiconductor layer AS. That is, the i-type semiconductor layer AS of the thin film transistor TFT is sandwiched by the upper and lower light shielding films BM and the large gate electrode GT, and is not exposed to external natural light or backlight light.

図1に示す遮光膜BMの閉じた多角形の輪郭線は、その内側が遮光膜BMが形成されない開口を示している。この輪郭線のパターンは1例であり、より開口部分を大きくする場合には、図1の点線の遮光膜BM1の様にすることもできる。図1中の拡大された領域は電界方向が乱れるが、その部分の表示は、画素内の映像情報に1対1で対応し、かつ、黒の場合には黒、白の場合には白になるため、表示の一部として利用することが可能である。また、図の上下方向の境界線は上下基板の合わせ精度によって決まり、合わせ精度が映像信号線DLに隣接する対向電極CTの電極幅よりも良い場合には、対向電極の幅の間に設定れば、より開口部を拡大することができる。   A closed polygonal outline of the light shielding film BM shown in FIG. 1 indicates an opening inside which the light shielding film BM is not formed. This contour line pattern is an example, and when the opening is made larger, the dotted light shielding film BM1 in FIG. 1 may be used. In the enlarged region in FIG. 1, the electric field direction is disturbed, but the display of the portion corresponds to the video information in the pixel on a one-to-one basis, and in the case of black, the display is black, and in the case of white, the display is white. Therefore, it can be used as a part of the display. In addition, the vertical boundary line in the figure is determined by the alignment accuracy of the upper and lower substrates, and is set between the widths of the counter electrodes when the alignment accuracy is better than the electrode width of the counter electrode CT adjacent to the video signal line DL. Thus, the opening can be further enlarged.

遮光膜BMは光に対する遮蔽性を有し、かつ、画素電極PXと対向電極CTの間の電界に影響を与えないように絶縁性の高い膜で形成されており、本実施例では黒色の顔料をレジスト材に混入し、1.2μm程度の厚さで形成している。   The light shielding film BM has a light shielding property and is formed of a highly insulating film so as not to affect the electric field between the pixel electrode PX and the counter electrode CT. Is mixed with a resist material to form a thickness of about 1.2 μm.

遮光膜BMは各画素の周囲に格子状に形成され、この格子で1画素の有効表示領域が仕切られている。従って、各画素の輸郭が遮光膜BMによってはっきりとする。つまり、遮光膜BMは、ブラックマトリクスとi型半導体層ASに対する遮光との2つの機能をもつ。   The light shielding film BM is formed in a grid around each pixel, and an effective display area of one pixel is partitioned by this grid. Therefore, the contour of each pixel is clearly defined by the light shielding film BM. That is, the light shielding film BM has two functions of black matrix and light shielding for the i-type semiconductor layer AS.

遮光膜BMは周辺部にも額縁状に形成され、そのパターンはドット状に複数の開口を設けた図1に示すマトリクス部のパターンと連続して形成されている。周辺部の遮光膜BMは、シール部SLの外側に延長され、パソコン等の実装機に起因する反射光等の漏れ光がマトリクス部に入り込むのを防いでいる。他方、この遮光膜BMは基板SUB2の縁よりも約0.3〜1.0mm程内側に留められ、基板SUB2の切断領域を避けて形成されている。
《カラーフィルタFIL》
カラーフィルタFILは画素に対向する位置に赤、緑、青の繰り返しでストライプ状に形成される。カラーフィルタFILは遮光膜BMのエッジ部分と重なるように形成されている。
The light shielding film BM is also formed in a frame shape in the peripheral portion, and the pattern is formed continuously with the pattern of the matrix portion shown in FIG. The light shielding film BM at the peripheral portion extends outside the seal portion SL, and prevents leakage light such as reflected light caused by a mounting machine such as a personal computer from entering the matrix portion. On the other hand, the light-shielding film BM is retained about 0.3 to 1.0 mm from the edge of the substrate SUB2, and is formed so as to avoid the cutting region of the substrate SUB2.
<Color filter FIL>
The color filter FIL is formed in stripes by repeating red, green, and blue at positions facing the pixels. The color filter FIL is formed so as to overlap the edge portion of the light shielding film BM.

カラーフィルタFILは次のように形成することができる。まず、上部透明ガラス基板SUB2の表面にアクリル系樹脂等の染色基材を形成し、フォトリソグラフィ技術で赤色フィルタ形成領域以外の染色基材を除去する。この後、染色基材を赤色染料で染め、固着処理を施し、赤色フィルタRを形成する。つぎに、同様な工程を施すことによって、緑色フィルタG、青色フィルタBを順次形成する。
《オーバーコート膜OC》
オーバーコート膜OCはカラーフィルタFILの染料の液晶LCへの漏洩の防止、および、カラーフィルタFIL、遮光膜BMによる段差の平坦化のために設けられている。オーバーコート膜OCはたとえばアクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成されている。
《液晶層および偏向板》
次に、液晶層、配向膜、偏光板等について説明する。
《液晶層》
液晶材料LCとしては、誘電率異方性Δεが正でその値が13.2、屈折率異方性Δnが0.081(589nm、20℃)のネマティック液晶を用いる。液晶層の厚み(ギャップ)は、3.9μmとし、リタデーションΔn・dは0.316とする。このリタデーションΔn・dの値により、後述の配向膜と偏光板と組み合わせ、液晶分子がラビング方向から電界方向に45゜回転したとき最大透過率を得ることができ、可視光の範囲ないで波長依存性がほとんどない透過光を得ることができる。なお、液晶層の厚み(ギャップ)は、ポリマビーズで制御している。
The color filter FIL can be formed as follows. First, a dyeing base material such as an acrylic resin is formed on the surface of the upper transparent glass substrate SUB2, and the dyeing base material other than the red filter forming region is removed by a photolithography technique. Thereafter, the dyeing substrate is dyed with a red dye, and a fixing process is performed to form a red filter R. Next, a green filter G and a blue filter B are sequentially formed by performing the same process.
<< Overcoat film OC >>
The overcoat film OC is provided for preventing leakage of the dye of the color filter FIL to the liquid crystal LC, and for flattening a step by the color filter FIL and the light shielding film BM. The overcoat film OC is formed of a transparent resin material such as an acrylic resin or an epoxy resin.
<Liquid crystal layer and deflection plate>
Next, a liquid crystal layer, an alignment film, a polarizing plate, etc. are demonstrated.
<Liquid crystal layer>
As the liquid crystal material LC, nematic liquid crystal having a positive dielectric anisotropy Δε, a value of 13.2, and a refractive index anisotropy Δn of 0.081 (589 nm, 20 ° C.) is used. The thickness (gap) of the liquid crystal layer is 3.9 μm, and the retardation Δn · d is 0.316. With this retardation Δn · d value, the maximum transmittance can be obtained when the liquid crystal molecules are rotated 45 ° from the rubbing direction to the electric field direction in combination with an alignment film and a polarizing plate, which will be described later. Transmitted light with almost no property can be obtained. The thickness (gap) of the liquid crystal layer is controlled by polymer beads.

なお、液晶材料LCは、特に限定したものではなく、誘電率異方性Δεは負でもよい。また、誘電率異方性Δεは、その値が大きいほうが、駆動電圧が低減できる。また、屈折率異方性Δnは小さいほうが、液晶層の厚み(ギャップ)を厚くでき、液晶の封入時間が短縮され、かつギャップばらつきを少なくすることができる。   The liquid crystal material LC is not particularly limited, and the dielectric anisotropy Δε may be negative. Further, as the dielectric anisotropy Δε is larger, the driving voltage can be reduced. Further, when the refractive index anisotropy Δn is small, the thickness (gap) of the liquid crystal layer can be increased, the liquid crystal sealing time can be shortened, and the gap variation can be reduced.

また、液晶材料の材料物性と透明導電膜の対向電極部分あるいは画素電極部分での透過光強度の関係を調べると、液晶材料のツイスト弾性定数K2に大きく依存することが分かった。これは電極間の開口部において光透過をもたらす横電界による面内ツイスト変形の、透明導電膜の電極上部での減衰が、上記の液晶材料のツイスト弾性定数K2に応じた固有の曲率で生じるためである。したがって、透明導電膜の電極部分での光透過をより大きくして、この透明導電膜の電極を含んだ開口部全体の輝度を向上させるには、ツイスト弾性定数K2の小さな液晶材料を用いて、上記の減衰曲率を小さくすればよい。ツイスト弾性定数K2の効果については、実施例11で更に記載する。   Further, when the relationship between the material properties of the liquid crystal material and the transmitted light intensity at the counter electrode portion or the pixel electrode portion of the transparent conductive film was examined, it was found that it greatly depends on the twist elastic constant K2 of the liquid crystal material. This is because the in-plane twist deformation due to the transverse electric field that causes light transmission in the opening between the electrodes is attenuated at the upper part of the electrode of the transparent conductive film with a specific curvature corresponding to the twist elastic constant K2 of the liquid crystal material. It is. Therefore, in order to increase the light transmission in the electrode portion of the transparent conductive film and improve the brightness of the entire opening including the electrode of the transparent conductive film, a liquid crystal material having a small twist elastic constant K2 is used. What is necessary is just to make said attenuation curvature small. The effect of the twist elastic constant K2 will be further described in Example 11.

本実施例1では、ツイスト弾性定数K2として、室温で、5.1×1O-12N(ニュートン)を使用している。 In Example 1, 5.1 × 1O -12 N (Newton) is used as the twist elastic constant K2 at room temperature.

なお、ツイスト弾性定数K2の測定方法は、例えば、非特許文献2に記載があり、ツイストした液晶セルのしきい値電圧測定から求めることができる。
《配向膜》
配向膜ORIとしては、ポリイミドを用いる。ラビング方向は上下基板で互いに平行にし、初期配向方向RDRと印加電界方向EDR(Ex)とのなす初期配向角φLCは75°とする。図19にその関係を示す。
In addition, the measuring method of the twist elastic constant K2 is described in Non-Patent Document 2, for example, and can be obtained from the threshold voltage measurement of the twisted liquid crystal cell.
《Alignment film》
As the alignment film ORI, polyimide is used. The rubbing directions are parallel to each other between the upper and lower substrates, and the initial alignment angle φLC formed by the initial alignment direction RDR and the applied electric field direction EDR (Ex) is 75 °. FIG. 19 shows the relationship.

なお、初期配向方向RDRと印加電界方向EDRとのなす初期配向角φLCは、液晶材料の誘電率異方性Δεが正であれば、45℃以上90℃未満、誘電率異方性Δεが負であれば、00を超え45°以下でなければならない。   The initial alignment angle φLC formed by the initial alignment direction RDR and the applied electric field direction EDR is 45 ° C. or more and less than 90 ° C. and the dielectric anisotropy Δε is negative if the dielectric anisotropy Δε of the liquid crystal material is positive. If it is, it must be over 00 and 45 degrees or less.

さらに、本実施例では、ラビング方向を配向膜ORI1、ORI2で互いに平行することで、電極間及び電極上の表示に寄与する液晶層の上下界面の液晶分子の初期プレチルト角が、スプレイ状態となり、液晶分子が互いに光学特性を補償する効果を出し、広い視野角特性が得られる。   Furthermore, in this embodiment, the rubbing directions are parallel to each other by the alignment films ORI1 and ORI2, so that the initial pretilt angles of the liquid crystal molecules at the upper and lower interfaces of the liquid crystal layer that contribute to the display between the electrodes and on the electrodes are in the splay state. The liquid crystal molecules have the effect of compensating the optical characteristics of each other, and a wide viewing angle characteristic can be obtained.

また、ラビング方向を配向膜ORI1、ORI2で互いに反平行することで、液晶層の上下界面の液晶分子のプレチルト角がパラレル状態となり、平均の液晶層内のチルト角は、より増加するが、10度以下にプレチルト角を設定することで、本発明の同様な効果が得られる。
《偏光板》
偏光板POLとしては、日東電工社製G1220DUを用い、下側の偏光板POL1の偏光透過軸MAX1をラビング方向RDRと一致させ、上側の偏向板POL2の偏光透過軸MAX2を、それに直交させる。図19にその関係を示す。これにより、本発明の画素に印加される電圧(画素電極PXと対向電極CTの間の電圧)を増加させるに伴い、透過率が上昇するノーマリクローズ特性を得ることができ、また、電圧無印加時には、良質な黒表示ができる。
Further, by making the rubbing directions antiparallel to each other by the alignment films ORI1 and ORI2, the pretilt angles of the liquid crystal molecules at the upper and lower interfaces of the liquid crystal layer are in a parallel state, and the tilt angle in the average liquid crystal layer is further increased. By setting the pretilt angle to a degree or less, the same effect of the present invention can be obtained.
"Polarizer"
As the polarizing plate POL, G1220DU manufactured by Nitto Denko Corporation is used, the polarizing transmission axis MAX1 of the lower polarizing plate POL1 is made to coincide with the rubbing direction RDR, and the polarizing transmission axis MAX2 of the upper deflecting plate POL2 is made orthogonal thereto. FIG. 19 shows the relationship. As a result, a normally closed characteristic in which the transmittance increases as the voltage applied to the pixel of the present invention (the voltage between the pixel electrode PX and the counter electrode CT) increases can be obtained. When it is added, a good quality black display can be achieved.

また、偏光板POL2自体には、外部からの静電気の影響を防止するため、その比抵抗値を低減する目的で、透明導電膜が一面に形成されている。この透明導電膜は、上基板SUB2と上偏光板POL2との間に形成しても良い。
《マトリクス周辺の構成》
図5は上下のガラス基板SUB1、SUB2を含む表示パネルPNLのマトリクス(AR)周辺の要部平面を示す図である。また、図6は、左側に走査回路が接続されるべき外部接続端子GTM付近の断面を、右側に外部接続端子が無いところのシール部付近の断面を示す図である。
In addition, a transparent conductive film is formed over the entire surface of the polarizing plate POL2 for the purpose of reducing the specific resistance value in order to prevent the influence of external static electricity. This transparent conductive film may be formed between the upper substrate SUB2 and the upper polarizing plate POL2.
<Configuration around the matrix>
FIG. 5 is a view showing a principal plane around the matrix (AR) of the display panel PNL including the upper and lower glass substrates SUB1 and SUB2. FIG. 6 is a diagram showing a cross section near the external connection terminal GTM to which the scanning circuit is to be connected on the left side, and a cross section near the seal portion where there is no external connection terminal on the right side.

このパネルの製造では、小さいサイズであればスループット向上のため1枚のガラス基板で複数個分のデバイスを同時に加工してから分割し、大きいサイズであれば製造設備の共用のためどの品種でも標準化された大きさのガラス基板を加工してから各品種に合ったサイズに小さくし、いずれの場合も一通りの工程を経てからガラスを切断する。図5、図6は後者の例を示すもので、図5、図6の両図とも上下基板SUB1、SUB2の切断後を表しており、LNは両基板の切断前の縁を示す。いずれの場合も、完成状態では外部接続端子群Tg、Tdおよび端子COT(添字略)が存在する(図で上辺と左辺の)部分はそれらを露出するように上側基板SUB2の大きさが下側基板SUB1よりも内側に制限されている。端子群Tg、Tdはそれぞれ後述する走査回路接続用端子GTM、映像信号回路接続用端子DTMとそれらの引出配線部を集積回路チップCHIが搭載されたテープキャリアパッケージTCP(図16、図17)の単位に複数本まとめて名付けたものである。各群のマトリクス部から外部接続端子部に至るまでの引出配線は、両端に近づくにつれ傾斜している。これは、パッケージTCPの配列ピッチ及び各パッケージTCPにおける接続端子ピッチに表示パネルPNLの端子DTM、GTMを合わせるためである。また、対向電極端子CTMは、対向電極CTに対向電圧を外部回路から与えるための端子である。マトリクス部の対向電圧信号線CLは、走査回路用端子GTMの反対側(図では右側)に引き出し、各対向電圧信号線を共通バスラインCBで一纏めにして、対向電極端子CTMに接続している。   In the manufacture of this panel, if small size divided from simultaneously processing a plurality fraction of the device in one glass substrate for improving throughput, standardized any breed for shared manufacturing facilities if large size After processing the glass substrate of the size, the glass substrate is reduced to a size suitable for each type, and in any case, the glass is cut after going through a single process. FIG. 5 and FIG. 6 show the latter example. Both of FIG. 5 and FIG. 6 show the upper and lower substrates SUB1 and SUB2 after cutting, and LN indicates the edge before cutting of both substrates. In any case, the size of the upper substrate SUB2 is lower so that the external connection terminal groups Tg, Td and the terminal COT (subscript omitted) are present in the completed state (the upper side and the left side in the drawing) are exposed. It is limited to the inner side than the substrate SUB1. The terminal groups Tg and Td are respectively a scanning circuit connection terminal GTM and a video signal circuit connection terminal DTM, which will be described later, and a lead carrier portion of a tape carrier package TCP (FIGS. 16 and 17) on which an integrated circuit chip CHI is mounted. Multiple units are named collectively. The lead-out wiring from the matrix portion of each group to the external connection terminal portion is inclined as it approaches both ends. This is because the terminals DTM and GTM of the display panel PNL are matched with the arrangement pitch of the package TCP and the connection terminal pitch in each package TCP. The counter electrode terminal CTM is a terminal for applying a counter voltage to the counter electrode CT from an external circuit. The counter voltage signal line CL of the matrix portion is drawn to the opposite side (right side in the figure) of the scanning circuit terminal GTM, and the counter voltage signal lines are grouped together by a common bus line CB and connected to the counter electrode terminal CTM. .

透明ガラス基板SUB1、LSUB2の間にはその縁に沿って、液晶封入口INJを除き、液晶LCを封止するようにシールパターンSLが形成される。シール材は例えばエポキシ樹脂から成る。   A seal pattern SL is formed between the transparent glass substrates SUB1 and LSUB2 so as to seal the liquid crystal LC along the edge except for the liquid crystal sealing inlet INJ. The sealing material is made of, for example, an epoxy resin.

配向膜ORI1、ORI2の層は、シールパターンSLの内側に形成される。偏光板POL1、POL2はそれぞれ下部透明ガラス基板SUB1、上部透明ガラス基板SUB2の外側の表面に構成されている。液晶LCは液晶分子の向きを設定する下部配向膜ORI1と上部配向膜ORI2との間でシールパターンSLで仕切られた領域に封入されている。下部配向膜ORI1は下部透明ガラス基板SUB1側の保護膜PSV1の上部に形成される。   The layers of the alignment films ORI1 and ORI2 are formed inside the seal pattern SL. The polarizing plates POL1 and POL2 are formed on the outer surfaces of the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2, respectively. The liquid crystal LC is sealed in a region partitioned by a seal pattern SL between the lower alignment film ORI1 and the upper alignment film ORI2 that set the direction of liquid crystal molecules. The lower alignment film ORI1 is formed on the protective film PSV1 on the lower transparent glass substrate SUB1 side.

この液晶表示装置は、下部透明ガラス基板SUB1側、上部透明ガラス基板SUB2側で別個に種々の層を積み重ね、シールパターンSLを基板SUB2側に形成し、下部透明ガラス基板SUB1と上部透明ガラス基板SUB2とを重ね合わせ、シール材SLの開口部INJから液晶LCを注入し、注入口INJをエポキシ樹脂などで封止し、上下基板を切断することによって組み立てられる。
《ゲート端子部》
図7Aは表示マトリクスの走査信号線GLからその外部接続端子GTMまでの接続構造を示す平面図であり、図7Bは、図7AのB−B切断線における断面を示している。なお、同図は図5右中央付近に対応し、斜め配線の部分は便宜状一直線状で表した。
In this liquid crystal display device, various layers are separately stacked on the lower transparent glass substrate SUB1 side and the upper transparent glass substrate SUB2 side, and a seal pattern SL is formed on the substrate SUB2 side, so that the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2 are formed. And the liquid crystal LC is injected from the opening INJ of the sealing material SL, the injection port INJ is sealed with an epoxy resin or the like, and the upper and lower substrates are cut.
<Gate terminal section>
FIG. 7A is a plan view showing a connection structure from the scanning signal line GL of the display matrix to its external connection terminal GTM, and FIG. 7B shows a cross section taken along the line BB of FIG. 7A. The figure corresponds to the vicinity of the right center of FIG. 5, and the diagonal wiring portion is represented by a straight line for convenience.

AOはホトレジスト直接描画の境界線、言い換えれば選択的陽極酸化のホトレジストパターンである。従って、このホトレジストは陽極酸化後除去され、図に示すパターンAOは完成品としては残らないが、ゲート配線GLには断面図に示すように酸化膜AOFが選択的に形成されるのでその軌跡が残る。平面図において、ホトレジストの境界線AOを基準にして左側はレジストで覆い陽極酸化をしない領域、右側はレジストから露出され陽極酸化される領域である。陽極酸化されたAl層g1は表面にその酸化物Al23膜AOFが形成され下方の導電部は体積が減少する。勿論、陽極酸化はその導電部が残るように適切な時間、電圧などを設定して行われる。 AO is a boundary line of direct photoresist writing, in other words, a selective anodizing photoresist pattern. Therefore, the photoresist is removed after anodic oxidation, and the pattern AO shown in the figure does not remain as a finished product. However, since the oxide film AOF is selectively formed on the gate wiring GL as shown in the cross-sectional view, the locus thereof is changed. Remain. In the plan view, on the basis of the boundary line AO of the photoresist, the left side is a region covered with resist and not anodized, and the right side is a region exposed from the resist and anodized. The anodized Al layer g1 is formed with the oxide Al 2 O 3 film AOF on the surface, and the volume of the lower conductive portion is reduced. Of course, the anodic oxidation is performed by setting an appropriate time and voltage so that the conductive portion remains.

図中Al層g1は、判り易くするためハッチを施してあるが、陽極化成されない領域は櫛状にパターニングされている。これは、Al層の幅が広いと表面にホイスカが発生するので、1本1本の幅は狭くし、それらを複数本並列に束ねた構成とすることにより、ホイスカの発生を防ぎつつ、断線の確率や導電率の犠牲を最低限に押さえる狙いである。   In the figure, the Al layer g1 is hatched for easy understanding, but the region that is not anodized is patterned in a comb shape. This is because whisker is generated on the surface when the width of the Al layer is wide, so that the width of each one is narrowed, and a configuration in which a plurality of them are bundled in parallel prevents disconnection of whiskers. The aim is to minimize the sacrifice of the probability and conductivity.

ゲート端子GTMはAl層g1と、更にその表面を保護し、かつ、TCP(Tape Carrier Packege)との接続の信頼性を向上させるための透明導電層g2とで構成されている。この透明導電膜g2は画素電極PXと同一工程で形成された透明導電膜ITOを用いている。またAl層g1上及びその側面部に形成された導電層d1及びd2は、Al層と透明導電層g2との接続不良を補うために、Al層と透明導電層g2の両方に接続性の良いCr層d1を接続し、接続抵抗の低減を図るためのものであり、導電層d2は導電層d1と同一マスク形成しているために残っているものである。   The gate terminal GTM is composed of an Al layer g1 and a transparent conductive layer g2 for protecting the surface of the Al layer g1 and improving the reliability of connection with TCP (Tape Carrier Package). This transparent conductive film g2 uses a transparent conductive film ITO formed in the same process as the pixel electrode PX. In addition, the conductive layers d1 and d2 formed on the Al layer g1 and on the side surfaces thereof have good connectivity to both the Al layer and the transparent conductive layer g2 in order to compensate for poor connection between the Al layer and the transparent conductive layer g2. The Cr layer d1 is connected to reduce the connection resistance, and the conductive layer d2 remains because the same mask is formed as the conductive layer d1.

平面図において、ゲート絶縁膜GIはその境界線よりも右側に、保護膜PSV1もその境界線よりも右側に形成されており、左端に位置する端子部GTMはそれらから露出し外部回路との電気的接触ができるようになっている。図では、ゲート線GLとゲート端子の一つの対のみが示されているが、実際はこのような対が図7A、Bに示すように上下に複数本並べられ端子群Tg(図5)が構成され、ゲート端子の左端は、製造過程では、基板の切断領域を越えて延長され配線SHg(図示せず)によって短絡される。製造過程におけるこのような短絡線SHgは陽極化成時の給電と、配向膜ORI1のラビング時等の静電破壊防止に役立つ。
《ドレイン端子DTM》
図8Aは映像信号線DLからその外部接続端子DTMまでの接続を示す平面図を示し、図8Bは、図8AのB−B切断線における断面を示す。なお、同図は図5右上付近に対応し、図面の向きは便宜上変えてあるが右端方向が基板SUB1の上端部に該当する。
In the plan view, the gate insulating film GI is formed on the right side of the boundary line, and the protective film PSV1 is formed on the right side of the boundary line. The terminal portion GTM located at the left end is exposed from them and is electrically connected to the external circuit. Contact is made. In the figure, only one pair of the gate line GL and the gate terminal is shown, but actually, a plurality of such pairs are arranged vertically as shown in FIGS. 7A and 7B to form a terminal group Tg (FIG. 5). In the manufacturing process, the left end of the gate terminal extends beyond the cutting area of the substrate and is short-circuited by the wiring SHg (not shown). Such a short-circuit line SHg in the manufacturing process is useful for feeding power during anodization and preventing electrostatic breakdown during rubbing of the alignment film ORI1.
<< Drain terminal DTM >>
FIG. 8A is a plan view showing the connection from the video signal line DL to the external connection terminal DTM, and FIG. 8B shows a cross section taken along the line BB of FIG. 8A. This figure corresponds to the vicinity of the upper right of FIG. 5 and the direction of the drawing is changed for convenience, but the right end corresponds to the upper end of the substrate SUB1.

TSTdは検査端子でありここには外部回路は接続されないが、プローブ針等を接触できるよう配線部より幅が広げられている。同様に、ドレイン端子DTMも外部回路との接続ができるよう配線部より幅が広げられている。外部接続ドレイン端子DTMは上下方向に配列され、ドレイン端子DTMは、図5に示すように端子群Td(添字省略)を構成し基板SUB1の切断線を越えて更に延長され、製造過程中は静電破壊防止のためその全てが互いに配線SHd(図示せず)によって短絡される。検査端子TSTdは図8Aに示すように一本置きの映像信号線DLに形成される。   TSTd is an inspection terminal, to which no external circuit is connected, but is wider than the wiring portion so that a probe needle or the like can be contacted. Similarly, the drain terminal DTM is also wider than the wiring portion so that it can be connected to an external circuit. The external connection drain terminals DTM are arranged in the vertical direction, and the drain terminals DTM constitute a terminal group Td (subscript omitted) as shown in FIG. 5 and are further extended beyond the cutting line of the substrate SUB1. All of them are short-circuited to each other by wiring SHd (not shown) in order to prevent electric breakdown. The inspection terminals TSTd are formed on every other video signal line DL as shown in FIG. 8A.

ドレイン接続端子DTMは透明導電層g2単層で形成されており、ゲート絶縁膜GIを除去した部分で映像信号線DLと接続されている。この透明導電膜g2はゲート端子GTMの時と同様に画素電極PXと同一工程で形成された透明導電膜ITOを用いている。ゲート絶縁膜GIの端部上に形成された半導体層ASはゲート絶縁膜GIの縁をテーパ状にエッチングするためのものである。ドレイン端子DTM上では外部回路との接続を行うため保護膜PSV1は勿論のこと取り除かれている。   The drain connection terminal DTM is formed of a single layer of the transparent conductive layer g2, and is connected to the video signal line DL at a portion where the gate insulating film GI is removed. The transparent conductive film g2 is made of the transparent conductive film ITO formed in the same process as the pixel electrode PX as in the case of the gate terminal GTM. The semiconductor layer AS formed on the end portion of the gate insulating film GI is for etching the edge of the gate insulating film GI in a tapered shape. Needless to say, the protective film PSV1 is removed on the drain terminal DTM in order to connect to an external circuit.

マトリクス部からドレイン端子部DTMまでの引出配線は、映像信号線DLと同じレベルの層d1、d2が保護膜PSV1の途中まで構成されており、保護膜PSV1の中で透明導電膜g2と接続されている。これは、電触し易いAl層d2を保護膜PSV1やシールパターンSLでできるだけ保護する狙いである。
《対向電極端子CTM》
図9Aは対向電圧信号線CLからその外部接続端子CTMまでの接続を示す平面図を示し、図9Bは、図9AのB−B切断線における断面を示す。なお、同図は図5左上付近に対応する。
In the lead-out wiring from the matrix portion to the drain terminal portion DTM, the layers d1 and d2 at the same level as the video signal line DL are formed partway through the protective film PSV1, and are connected to the transparent conductive film g2 in the protective film PSV1. ing. This is intended to protect the Al layer d2 that is easily contacted as much as possible with the protective film PSV1 and the seal pattern SL.
<< Counter electrode terminal CTM >>
FIG. 9A shows a plan view showing the connection from the counter voltage signal line CL to its external connection terminal CTM, and FIG. 9B shows a cross section taken along the line BB of FIG. 9A. This figure corresponds to the vicinity of the upper left of FIG.

各対向電圧信号線CLは共通バスラインCBで一纏めして対向電極端子CTMに引き出されている。共通バスラインCBは導電層g1の上に導電層d1、導電層d2を積層した構造となっている。これは、共通バスラインCBの抵抗を低減し、対向電圧が外部回路から各対向電圧信号線CLに十分に供給されるようにするためである。本構造では、特に新たに導電層を負荷することなく、共通バスラインの抵抗を下げられるのが特徴である。共通バスラインCBの導電層g1は導電層d1、導電層d2と電気的に接続されるように、陽極化成はされていない。また、ゲート絶縁膜GIからも露出している。   Each counter voltage signal line CL is brought together by a common bus line CB and drawn to the counter electrode terminal CTM. The common bus line CB has a structure in which a conductive layer d1 and a conductive layer d2 are stacked on the conductive layer g1. This is to reduce the resistance of the common bus line CB so that the counter voltage is sufficiently supplied from the external circuit to each counter voltage signal line CL. This structure is characterized in that the resistance of the common bus line can be lowered without particularly loading a conductive layer. The conductive layer g1 of the common bus line CB is not anodized so as to be electrically connected to the conductive layer d1 and the conductive layer d2. The gate insulating film GI is also exposed.

対向電極端子CTMは、導電層g1の上に透明導電層g2が積層された構造になっている。この透明導電膜g2は他の端子の時と同様に画素電極PXと同一工程で形成された透明導電膜ITOを用いている。透明導電層g2により、その表面を保護し、電食等を防ぐために耐久性のよい透明導電層g2で、導電層g1を覆っている。
《表示装置全体等価回路》
表示マトリクス部の等価回路とその周辺回路の結線図を図10に示す。同図は回路図ではあるが、実際の幾何学的配置に対応して描かれている。ARは複数の画素を二次元状に配列したマトリクス・アレイである。
The counter electrode terminal CTM has a structure in which a transparent conductive layer g2 is laminated on a conductive layer g1. This transparent conductive film g2 uses the transparent conductive film ITO formed in the same process as the pixel electrode PX as in the case of the other terminals. The transparent conductive layer g2 covers the conductive layer g1 with a transparent conductive layer g2 having good durability in order to protect the surface and prevent electrolytic corrosion and the like.
<< Equivalent circuit for the entire display device >>
FIG. 10 shows a connection diagram of an equivalent circuit of the display matrix portion and its peripheral circuits. Although this figure is a circuit diagram, it is drawn corresponding to the actual geometric arrangement. AR is a matrix array in which a plurality of pixels are arranged two-dimensionally.

図中、Xは映像信号線DLを意味し、添字G、BおよびRがそれぞれ緑、青および赤画素に対応して付加されている。Yは走査信号線GLを意味し、添字1、2、3、…、endは走査タイミングの順序に従って付加されている。   In the figure, X means a video signal line DL, and subscripts G, B, and R are added corresponding to green, blue, and red pixels, respectively. Y means the scanning signal line GL, and subscripts 1, 2, 3,..., End are added according to the order of scanning timing.

走査信号線Y(添字省略)は垂直走査回路Vに接続されており、映像信号線X(添字省略)は映像信号駆動回路Hに接続されている。   The scanning signal line Y (subscript omitted) is connected to the vertical scanning circuit V, and the video signal line X (subscript omitted) is connected to the video signal driving circuit H.

SUPは1つの電圧源から複数の分圧した安定化された電圧源を得るための電源回路やホスト(上位演算処理装置)からのCRT(陰極線管)用の情報をTFT液晶表示装置用の情報に交換する回路を含む回路である。
《駆動方法》
図11に本発明の液晶表示装置の駆動波形を示す。
SUP uses CRT (cathode ray tube) information from a power supply circuit or host (high-order processing unit) to obtain a plurality of stabilized voltage sources divided from one voltage source, and information for TFT liquid crystal display devices. This is a circuit including a circuit to be replaced.
<Driving method>
FIG. 11 shows a driving waveform of the liquid crystal display device of the present invention.

実施例1では、対向電圧信号線CLが、アルミニウムという低抵抗金属の導電膜g1から形成されているため、負荷インピーダンスが少なく、対向電圧の波形変形が少なくなる。このため、対向電圧を交流化でき、信号線電圧を低減できる利点がある。   In the first embodiment, since the counter voltage signal line CL is formed from the conductive film g1 made of low resistance metal such as aluminum, the load impedance is small and the waveform deformation of the counter voltage is small. For this reason, there is an advantage that the counter voltage can be changed to AC and the signal line voltage can be reduced.

すなわち、対向電圧をVchとVclの2値の交流矩型波にし、それに同期させて走査信号Vg(i−1)、Vg(i)の非選択電圧を1走査期間ごとに、VglhとVgllの2値で変化させる。対向電圧の振幅値と非選択電圧の振幅値は同一にする。映像信号電圧は、液晶層に印加したい電圧から、対向電圧の振幅の1/2を差し引いた電圧である。   That is, the counter voltage is changed to a binary AC rectangular wave of Vch and Vcl, and the non-selection voltages of the scanning signals Vg (i-1) and Vg (i) are set to Vgl and Vgll for each scanning period in synchronization therewith. Change in binary. The amplitude value of the counter voltage and the amplitude value of the non-selection voltage are the same. The video signal voltage is a voltage obtained by subtracting 1/2 of the amplitude of the counter voltage from the voltage to be applied to the liquid crystal layer.

対向電圧は直流でもよいが、交流化することで映像信号電圧の最大振幅を低減でき、映像信号駆動回路(信号側ドライバ)に耐圧の低いものを用いることが可能になる。後述する実施例2、3では、対向電圧信号線CLが、透明導電膜g2から形成されているため、比較的抵抗が高くなり、対向電圧は直流方式が好ましい。
《蓄積容量Cstgの働き》
蓄積容量Cstgは、画素に書き込まれた(薄膜トランジスタTFTがオフした後の)映像情報を、長く蓄積するために設ける。本発明で用いている電界を基板面と平行に印加する方式では、電界を基板面に垂直に印加する方式と異なり、画素電極と対向電極で構成される容量(いわゆる液晶容量)がほとんど無いため、蓄積容量Cstgが映像情報を画素に蓄積することができない。したがって、電界を基板面と平行に印加する方式では、蓄積容量Cstgは必須の構成要素である。
The counter voltage may be a direct current, but by making it an alternating current, the maximum amplitude of the video signal voltage can be reduced, and a video signal drive circuit (signal side driver) having a low withstand voltage can be used. In Examples 2 and 3 to be described later, since the counter voltage signal line CL is formed of the transparent conductive film g2, the resistance is relatively high, and the counter voltage is preferably a direct current system.
<Function of storage capacity Cstg>
The storage capacitor Cstg is provided to store video information written in the pixel (after the thin film transistor TFT is turned off) for a long time. The method of applying the electric field used in the present invention in parallel to the substrate surface differs from the method of applying the electric field perpendicular to the substrate surface because there is almost no capacitance (so-called liquid crystal capacitance) composed of the pixel electrode and the counter electrode. The storage capacitor Cstg cannot store the video information in the pixel. Therefore, the storage capacitor Cstg is an indispensable component in the method in which the electric field is applied parallel to the substrate surface.

また、蓄積容量Cstgは、薄膜トランジスタTFTがスイッチングするとき、画素電極電位Vsに対するゲート電位変化ΔVgの影響を低減するようにも働く。この様子を式で表すと、次のようになる。   The storage capacitor Cstg also works to reduce the influence of the gate potential change ΔVg on the pixel electrode potential Vs when the thin film transistor TFT is switched. This situation can be expressed as follows.

ΔVs=[Cgs/(Cgs+Cstg+Cpix)]×ΔVg
ここで、Cgsは薄膜トランジスタTFTのゲート電極GTとソース電極SD1との間に形成される寄生容量、Cpixは画素電極PXと対向電極CTとの間に形成される容量、ΔVsはΔVgによる画素電極電位の変化分いわゆるフィードスルー電圧を表わす。この変化分ΔVsは液晶LCに加わる直流成分の原因となるが、保持容量Cstgを大きくすればする程、その値を小さくすることができる。液晶LCに印加される直流成分の低減は、液晶LCの寿命を向上し、液晶表示画面の切り替え時に前の画像が残るいわゆる焼き付きを低減することができる。
ΔVs = [Cgs / (Cgs + Cstg + Cpix)] × ΔVg
Here, Cgs is a parasitic capacitance formed between the gate electrode GT and the source electrode SD1 of the thin film transistor TFT, Cpix is a capacitance formed between the pixel electrode PX and the counter electrode CT, and ΔVs is a pixel electrode potential by ΔVg. This represents a so-called feedthrough voltage. This change ΔVs causes a direct current component applied to the liquid crystal LC, but the value can be reduced as the storage capacitor Cstg is increased. Reduction of the direct current component applied to the liquid crystal LC can improve the life of the liquid crystal LC and reduce the so-called burn-in in which the previous image remains when the liquid crystal display screen is switched.

前述したように、ゲート電極GTはi型半導体層ASを完全に覆うよう大きくされている分、ソース電極SD1、ドレイン電極SD2とのオーバラップ面積が増え、従って寄生容量Cgsが大きくなり、画素電極電位Vsはゲート(走査)信号Vgの影響を受け易くなるという逆効果が生じる。しかし、蓄積容量Cstgを設けることによりこのデメリットも解消することができる。
《製造方法》
つぎに、上述した液晶表示装置の基板SUB1側の製造方法について図12〜図14を参照して説明する。なお同図において、中央の文字は工程名の略称であり、左側は図3に示す薄膜トランジスタTFT部分、右側は図7に示すゲート端子付近の断面形状でみた加工の流れを示す。工程B、工程Dを除き工程A〜工程Iは各写真処理に対応して区分けしたもので、各工程のいずれの断面図も写真処理後の加工が終わりホトレジストを除去した段階を示している。なお、写真処理とは本説明ではホトレジストの塗布からマスクを使用した選択露光を経てそれを現像するまでの一連の作業を示すものとし、繰返しの説明は避ける。以下区分けした工程に従って説明する。
As described above, since the gate electrode GT is enlarged so as to completely cover the i-type semiconductor layer AS, an overlap area with the source electrode SD1 and the drain electrode SD2 is increased, and accordingly, the parasitic capacitance Cgs is increased. The potential Vs has the adverse effect of being easily affected by the gate (scanning) signal Vg. However, this disadvantage can be eliminated by providing the storage capacitor Cstg.
"Production method"
Next, a manufacturing method on the substrate SUB1 side of the liquid crystal display device described above will be described with reference to FIGS. In the figure, the central letter is an abbreviation of the process name, the left side shows the thin film transistor TFT portion shown in FIG. 3, and the right side shows the processing flow as seen in the cross-sectional shape near the gate terminal shown in FIG. Processes A to I, excluding process B and process D, are divided corresponding to each photographic process, and any cross-sectional view of each process shows a stage where the processing after the photographic process is finished and the photoresist is removed. In this description, photographic processing refers to a series of operations from photoresist application to selective exposure using a mask and development, and repeated description is avoided. The following explanation is based on the divided steps.

工程A、図12
AN635ガラス(商品名)からなる下部透明ガラス基板SUB1上に膜厚が3000ÅのAl−Pd、Al−Si、A1−Ta、Al−Ti−Ta等からなる導電膜g1をスパッタリングにより設ける。写真処理後、リン酸と硝酸と氷酢酸との混酸液で導電膜g1を選択的にエッチングする。それによって、ゲート電極GT、走査信号線GL、対向電極CT、対向電圧信号線CL、電極PL1、ゲート端子GTM、共通バスラインCBの第1導電層、対向電極端子CTMの第1導電層、ゲート端子GTMを接続する陽極酸化バスラインSHg(図示せず)および陽極酸化バスラインSHgに接続された陽極酸化パッド(図示せず)を形成する。
Process A, FIG.
On a lower transparent glass substrate SUB1 made of AN635 glass (trade name), a conductive film g1 made of Al—Pd, Al—Si, A1-Ta, Al—Ti—Ta or the like having a thickness of 3000 μm is provided by sputtering. After the photographic processing, the conductive film g1 is selectively etched with a mixed acid solution of phosphoric acid, nitric acid, and glacial acetic acid. Thereby, the gate electrode GT, the scanning signal line GL, the counter electrode CT, the counter voltage signal line CL, the electrode PL1, the gate terminal GTM, the first conductive layer of the common bus line CB, the first conductive layer of the counter electrode terminal CTM, the gate An anodized bus line SHg (not shown) for connecting the terminal GTM and an anodized pad (not shown) connected to the anodized bus line SHg are formed.

工程B、図12
直接描画による陽極酸化マスクAOの形成後、3%酒石酸をアンモニアによりPH6.25±0.05に調整した溶液をエチレングリコール液で1:9に稀釈した液からなる陽極酸化液中に基板SUB1を浸漬し、化成電流密度が0.5mA/cm2になるように調整する(定電流化成)。次に所定のAl23膜厚が得られるのに必要な化成電圧125Vに達するまで陽極酸化を行う。その後この状態で数10分保持することが望ましい(定電圧化成)。これは均一なAl23膜を得る上で大事なことである。それによって、導電膜g1を陽極酸化され、ゲート電極GT、走査信号線GL、対向電極CT、対向電圧信号線CLおよび電極PL1上に膜厚が1800Åの陽極酸化膜AOFが形成される。
Process B, FIG.
After the formation of the anodic oxidation mask AO by direct drawing, the substrate SUB1 was placed in an anodic oxidation solution consisting of a solution prepared by diluting 3% tartaric acid to pH 6.25 ± 0.05 with ammonia in an ethylene glycol solution 1: 9. It is immersed and adjusted so that the formation current density is 0.5 mA / cm 2 (constant current formation). Next, anodic oxidation is performed until the formation voltage of 125 V necessary for obtaining a predetermined Al 2 O 3 film thickness is reached. Thereafter, it is desirable to maintain this state for several tens of minutes (constant voltage formation). This is important for obtaining a uniform Al 2 O 3 film. Thereby, the conductive film g1 is anodized, and an anodic oxide film AOF having a thickness of 1800 mm is formed on the gate electrode GT, the scanning signal line GL, the counter electrode CT, the counter voltage signal line CL, and the electrode PL1.

工程C、図12
プラズマCVD装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が2200Åの窒化Si膜を設け、プラズマCVD装置にシランガス、水素ガスを導入して、膜厚が2000Åのi型非晶質Si膜を設けたのち、プラズマCVD装置に水素ガス、ホスフィンガスを導入して、膜厚が300ÅのN(+)型非晶質Si膜を設ける。
Process C, FIG.
Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to provide a Si nitride film having a thickness of 2200 mm, and silane gas and hydrogen gas are introduced into the plasma CVD apparatus to form an i-type amorphous film with a thickness of 2000 mm. After providing the Si film, hydrogen gas and phosphine gas are introduced into the plasma CVD apparatus to provide an N (+) type amorphous Si film having a thickness of 300 mm.

工程D、図13
写真処理後、ドライエッチングガスとしてSF6、CCl4を使用してN(+)型非晶質Si膜、i型非晶質Si膜を選択的にエッチングすることにより、i型半導体層ASの島を形成する。
Process D, FIG. 13
After the photographic processing, the N (+) type amorphous Si film and the i type amorphous Si film are selectively etched using SF 6 and CCl 4 as dry etching gases, thereby forming the i type semiconductor layer AS. Form an island.

工程E、図13
写真処理後、ドライエッチングガスとしてSF6を使用して、窒化Si膜を選択的にエッチングする。
Process E, FIG. 13
After the photographic processing, the Si nitride film is selectively etched using SF 6 as a dry etching gas.

工程F、図13
膜厚が1400ÅのITO膜からなる透明導電膜g2をスパッタリングにより設ける。写真処理後、エッチング液として塩酸と硝酸との混酸液で透明導電膜g2を選択的にエッチングすることにより、ゲート端子GTMの最上層、ドレイン端子DTMおよび対向電極端子CTMの第2導電層を形成する。
Process F, FIG. 13
A transparent conductive film g2 made of an ITO film having a thickness of 1400 mm is provided by sputtering. After the photo processing, the transparent conductive film g2 is selectively etched with a mixed acid solution of hydrochloric acid and nitric acid as an etching solution, thereby forming the uppermost layer of the gate terminal GTM, the drain terminal DTM, and the second conductive layer of the counter electrode terminal CTM. To do.

工程G、図14
膜厚が600ÅのCrからなる導電膜d1をスパッタリングにより設け、さらに膜厚が4000ÅのAl−Pd、Al−Si、Al−Ta、Al−Ti−Ta等からなる導電膜d2をスパッタリングにより設ける。写真処理後、導電膜d2を工程Bと同様な液でエッチングし、導電膜d1を工程Aと同様な液でエッチングし、映像信号線DL、ソース電極SD1、ドレイン電極SD2、画素電極PX、電極PL2、共通バスラインCBの第2導電層、第3導電層およびドレイン端子DTMを短絡するバスラインSHd(図示せず)を形成する。つぎに、ドライエッチング装置にCCl4、SF6を導入して、N(+)型非晶質Si膜をエッチングすることにより、ソースとドレイン間のN(+)型半導体層d0を選択的に除去する。
Process G, FIG.
A conductive film d1 made of Cr having a thickness of 600 に よ り is provided by sputtering, and a conductive film d2 made of Al-Pd, Al-Si, Al-Ta, Al-Ti-Ta, etc. having a thickness of 4000 に よ り is provided by sputtering. After the photographic processing, the conductive film d2 is etched with the same liquid as in the process B, the conductive film d1 is etched with the same liquid as in the process A, and the video signal line DL, the source electrode SD1, the drain electrode SD2, the pixel electrode PX, the electrode A bus line SHd (not shown) that short-circuits PL2, the second conductive layer of the common bus line CB, the third conductive layer, and the drain terminal DTM is formed. Next, by introducing CCl 4 and SF 6 into a dry etching apparatus and etching the N (+) type amorphous Si film, the N (+) type semiconductor layer d0 between the source and the drain is selectively formed. Remove.

工程H、図14
プラズマCVD装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が1μmの窒化Si膜を設ける。写真処理後、ドライエッチングガスとしてSF6を使用した写真蝕刻技術で窒化Si膜を選択的にエッチングすることによって、保護膜PSV1を形成する。
《表示パネルPNLと駆動回路基板PCB1》
図15は、図5等に示した表示パネルPNLに映像信号駆動回路Hと垂直走査回路Vを接続した状態を示す上面図である。
Process H, FIG. 14
Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to provide a 1 μm-thick Si nitride film. After the photographic processing, the protective film PSV1 is formed by selectively etching the Si nitride film by a photolithography technique using SF 6 as a dry etching gas.
<< Display Panel PNL and Drive Circuit Board PCB1 >>
FIG. 15 is a top view showing a state in which the video signal driving circuit H and the vertical scanning circuit V are connected to the display panel PNL shown in FIG.

CHIは表示パネルPNLを駆動させる駆動ICチップ(下側の5個は垂直走査回路側の駆動ICチップ、左の10個ずつは映像信号駆動回路側の駆動ICチップ)である。TCPは図16、図17で後述するように駆動用ICチップCHIがテープ・オートメイティド・ボンディング法(TAB)により実装されたテープキャリアパッケージ、PCB1は上記TCPやコンデンサ等が実装された駆動回路基板で、映像信号駆動回路用と走査信号駆動回路用の2つに分割されている。FGPはフレームグランドパッドであり、シールドケースSHDに切り込んで設けられたバネ状の破片が半田付けされる。FCは下側の駆動回路基板PCB1と左側の駆動回路基板PCB1を電気的に接続するフラットケーブルである。フラットケーブルFCとしては図に示すように、複数のリード線(りん青銅の素材にSn鍍金を施したもの)をストライプ状のポリエチレン層とポリビニルアルコール層とでサンドイッチして支持したものを使用する。
《TCPの接続構造》
図16は走査信号駆動回路Vや映像信号駆動回路Hを構成する、集積回路チップCHIがフレキシブル配線基板に搭載されたテープキャリアパッケージTCPの断面構造を示す図であり、図17はそれを液晶表示パネルの、本例では走査信号回路用端子GTMに接続した状態を示す要部断面図である。
CHI is a driving IC chip for driving the display panel PNL (the lower five are driving IC chips on the vertical scanning circuit side, and the left ten are driving IC chips on the video signal driving circuit side). As will be described later with reference to FIGS. 16 and 17, TCP is a tape carrier package in which a driving IC chip CHI is mounted by a tape automated bonding method (TAB), and PCB1 is a driving circuit in which the above TCP, capacitor, and the like are mounted. The substrate is divided into two for a video signal driving circuit and for a scanning signal driving circuit. FGP is a frame ground pad, and a spring-shaped piece cut into the shield case SHD is soldered. FC is a flat cable that electrically connects the lower drive circuit board PCB1 and the left drive circuit board PCB1. As shown in the figure, a flat cable FC is used in which a plurality of lead wires (phosphor bronze material Sn plated) are sandwiched and supported by a striped polyethylene layer and a polyvinyl alcohol layer.
<< TCP connection structure >>
FIG. 16 is a diagram showing a cross-sectional structure of a tape carrier package TCP that constitutes the scanning signal driving circuit V and the video signal driving circuit H and in which an integrated circuit chip CHI is mounted on a flexible wiring board. FIG. It is principal part sectional drawing which shows the state connected to the terminal GTM for scanning signal circuits in this example of the panel.

同図において、TTBは集積回路CHIの入力端子・配線部であり、TTMは集積回路CHIの出力端子・配線部であり、例えばCuから成り、それぞれの内側の先端部(通称インナーリード)には集積回路CHIのボンディングパッドPADがいわゆるフェースダウンボンディング法により接続される。端子TTB、TTMの外側の先端部(通称アウターリード)はそれぞれ半導体集積回路チッブCHIの入力及び出力に対応し、半田付け等によりCRT/TFT変換回路・電源回路SUPに、異方性導電膜ACFによって液晶表示パネルPNLに接続される。パッケージTCPは、その先端部がパネルPNL側の接続端子GTMを露出した保護膜PSV1を覆うようにパネルに接続されており、従って、外部接続端子GTM(DTM)は保護膜PSV1かパッケージTCPの少なくとも一方で覆われるので電触に対して強くなる。   In the figure, TTB is an input terminal / wiring part of the integrated circuit CHI, and TTM is an output terminal / wiring part of the integrated circuit CHI, which is made of, for example, Cu, and each inner tip (commonly called inner lead) Bonding pads PAD of the integrated circuit CHI are connected by a so-called face-down bonding method. The outer tips (commonly referred to as outer leads) of the terminals TTB and TTM correspond to the input and output of the semiconductor integrated circuit chip CHI, respectively, and the anisotropic conductive film ACF is connected to the CRT / TFT conversion circuit / power supply circuit SUP by soldering or the like. Is connected to the liquid crystal display panel PNL. The package TCP is connected to the panel so that the tip thereof covers the protective film PSV1 exposing the connection terminal GTM on the panel PNL side. Therefore, the external connection terminal GTM (DTM) is at least the protective film PSV1 or the package TCP. On the other hand, since it is covered, it is strong against electric contact.

BF1はポリイミド等からなるベースフィルムであり、SRSは半田付けの際半田が余計なところへつかないようにマスクするためのソルダレジスト膜である。シールパターンSLの外側の上下ガラス基板の隙間は洗浄後エポキシ樹脂EPX等により保護され、パッケージTCPと上側基板SUB2の間には更にシリコーン樹脂SILが充填され保護が多重化されている。
《駆動回路基板PCB2》
駆動回路基板PCB2は、IC、コンデンサ、抵抗等の電子部品が搭載されている。この駆動回路基板PCB2には、1つの電圧源から複数の分圧した安定化された電圧源を得るための電源回路や、ホスト(上位演算処理装置)からのCRT(陰極線管)用の情報をTFT液晶表示装置用の情報に変換する回路を含む回路SUPが搭載されている。CJは外部と接続される図示しないコネクタが接続されるコネクタ接続部である。
BF1 is a base film made of polyimide or the like, and SRS is a solder resist film for masking so that the solder does not stick to an extra portion during soldering. The gap between the upper and lower glass substrates outside the seal pattern SL is protected by an epoxy resin EPX after cleaning, and a silicone resin SIL is further filled between the package TCP and the upper substrate SUB2 to multiplex the protection.
<< Drive circuit board PCB2 >>
The drive circuit board PCB2 is mounted with electronic components such as an IC, a capacitor, and a resistor. The drive circuit board PCB2 is provided with a power supply circuit for obtaining a plurality of stabilized voltage sources divided from one voltage source and information for a CRT (cathode ray tube) from a host (high-order processing unit). A circuit SUP including a circuit for converting into information for a TFT liquid crystal display device is mounted. CJ is a connector connecting portion to which a connector (not shown) connected to the outside is connected.

駆動回路基板PCB1と駆動回路基板PCB2とはフラットケーブルFCにより電気的に接続されている。
《液晶表示モジュールの全体構成》
図18は、液晶表示モジュールMDLの各構成部品を示す分解斜視図である。
The drive circuit board PCB1 and the drive circuit board PCB2 are electrically connected by a flat cable FC.
<Overall configuration of liquid crystal display module>
FIG. 18 is an exploded perspective view showing each component of the liquid crystal display module MDL.

SHDは金属板から成る枠状のシールドケース(メタルフレーム)、LCWその表示窓、PNLは液晶表示パネル、SPBは光拡散板、LCBは導光体、RMは反射板、BLはバックライト蛍光管、LCAはバックライトケースであり、図に示すような上下の配置関係で各部材が積み重ねられてモジュールMDLが組み立てられる。   SHD is a frame-shaped shield case (metal frame) made of a metal plate, LCW its display window, PNL is a liquid crystal display panel, SPB is a light diffusing plate, LCB is a light guide, RM is a reflector, BL is a backlight fluorescent tube LCA is a backlight case, and the modules MDL are assembled by stacking the members in a vertical arrangement relationship as shown in the figure.

モジュールMDLは、シールドケースSHDに設けられた爪とフックによって全体が固定されるようになっている。   The module MDL is fixed in its entirety by claws and hooks provided in the shield case SHD.

バックライトケースLCAはバックライト蛍光管BL、光拡散板SPB光拡散板、導光体LCB、反射板RMを収納する形状になっており、導光体LCBの側面に配置されたバックライト蛍光管BLの光を、導光体LCB、反射板RM、光拡散板SPBにより表示面で一様なバックライトにし、液晶表示パネルPNL側に出射する。   The backlight case LCA has a shape that accommodates the backlight fluorescent tube BL, the light diffusion plate SPB light diffusion plate, the light guide LCB, and the reflection plate RM, and is disposed on the side surface of the light guide LCB. The BL light is converted into a uniform backlight on the display surface by the light guide LCB, the reflection plate RM, and the light diffusion plate SPB, and emitted to the liquid crystal display panel PNL side.

バックライト蛍光管BLにはインバータ回路基板PCB3が接続されており、バックライト蛍光管BLの電源となっている。   An inverter circuit board PCB3 is connected to the backlight fluorescent tube BL and serves as a power source for the backlight fluorescent tube BL.

以上、本実施例では、画素電極を透明にすることにより、白表示を行うときの最大透過率が約30%(本実施例では31.8%)向上できる。   As described above, in this embodiment, by making the pixel electrode transparent, the maximum transmittance when performing white display can be improved by about 30% (31.8% in this embodiment).

具体的には、本実施例では、不透明な画素電極を採用した場合の約3.8%から透明な画素電極を採用した場合の約5.0%に透過率が向上した。   Specifically, in this example, the transmittance improved from about 3.8% when an opaque pixel electrode was used to about 5.0% when a transparent pixel electrode was used.

また、端子の信頼性を向上するためのITO膜も同時に形成することができ、信頼性と生産性を両立することができる。   In addition, an ITO film for improving the reliability of the terminal can be formed at the same time, so that both reliability and productivity can be achieved.

本実施例は下記の要件を除けば、実施例1と同一である。図20に画素の平面図を示す。図の斜線部分は透明導電膜g2を示す。
《画素電極PX》
本実施例では、画素電極PXはソース電極SD1、ドレイン電極SD2と同層の第2導電膜d2、第3導電膜d3で構成されている。また、画素電極PXはソース電極SD1と一体に形成されている。
《対向電極CT》
本実施例では、対向電極CTを透明導電膜g2で構成する。この透明導電膜g2は実施例1と同様、スパッタリングで形成された透明導電膜(Indium−Tin−Oxide・・ITO:ネサ膜)からなり、100〜2000Åの厚さに(本実施例では、1400Å程度の膜厚)形成される。
《対向電圧信号線CL》
対向電圧信号線CLは透明導電膜g2で構成されて、かつ対向電極CTと一体に構成されている。
《ゲート端子部》
本実施例では、ゲート端子GTMのA1層g1の表面を保護し、かつ、TCP(Tape Carrier Packege)との接続の信頼性を向上させるための透明導電層g2を対向電極CTと同一工程で形成する。構成は実施例1と何ら変わりはなく、図7A、Bに示す通りである。
《ドレイン端子DTM》
本実施例では、ドレイン接続端子DTMの透明導電層g2にゲート端子GTMの時と同様に対向電極CTと同一工程で形成された透明導電膜ITOを用いている。構成は層の上下関係が実施例1と少し異なるが、本質的ではないので図は省略する。
《対向電極端子CTM》
対向電極端子CTMの導電層g1の上の透明導電層g2は他の端子の時と同様に対向電極CTと同一工程で形成された透明導電膜ITOを用いている。構成は実施例1と何ら変わりはなく、図9A、Bに示す通りである。
《製造方法》
本実施例では、実施例1の工程Bと工程Cの間に工程Fが入る順番になる。工程の順序としては図12から図15の工程順序が、A→B→F→C→D→E→G→Hの順になる。マスクパターンは、走査信号線GL、走査電極GTと対向電圧信号線CLが分離し、各端子の透明導電層g2と対向電圧信号線CLのパターンが同一マスクに形成される。
This example is the same as Example 1 except for the following requirements. FIG. 20 shows a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film g2.
<< Pixel electrode PX >>
In the present embodiment, the pixel electrode PX includes a second conductive film d2 and a third conductive film d3 that are in the same layer as the source electrode SD1 and the drain electrode SD2. Further, the pixel electrode PX is formed integrally with the source electrode SD1.
<< Counter electrode CT >>
In this embodiment, the counter electrode CT is composed of a transparent conductive film g2. This transparent conductive film g2 is made of a transparent conductive film (Indium-Tin-Oxide.ITO: Nesa film) formed by sputtering, as in Example 1, and has a thickness of 100 to 2000 mm (in this example, 1400 mm). About a film thickness).
<< Counter voltage signal line CL >>
The counter voltage signal line CL is composed of the transparent conductive film g2 and is configured integrally with the counter electrode CT.
<Gate terminal section>
In this embodiment, the transparent conductive layer g2 for protecting the surface of the A1 layer g1 of the gate terminal GTM and improving the reliability of connection with the TCP (Tape Carrier Package) is formed in the same process as the counter electrode CT. To do. The configuration is the same as that of the first embodiment and is as shown in FIGS. 7A and 7B.
<< Drain terminal DTM >>
In this embodiment, the transparent conductive layer ITO formed in the same process as the counter electrode CT is used for the transparent conductive layer g2 of the drain connection terminal DTM as in the case of the gate terminal GTM. Although the structure is slightly different from that of the first embodiment in terms of the layer relationship, the figure is omitted because it is not essential.
<< Counter electrode terminal CTM >>
The transparent conductive layer g2 on the conductive layer g1 of the counter electrode terminal CTM uses the transparent conductive film ITO formed in the same process as the counter electrode CT as in the case of the other terminals. The configuration is the same as that of the first embodiment and is as shown in FIGS. 9A and 9B.
"Production method"
In this embodiment, the order of the process F enters between the process B and the process C of the first embodiment. As the process order, the process order shown in FIGS. 12 to 15 is in the order of A → B → F → C → D → E → G → H. As for the mask pattern, the scanning signal line GL, the scanning electrode GT, and the counter voltage signal line CL are separated, and the pattern of the transparent conductive layer g2 of each terminal and the counter voltage signal line CL is formed in the same mask.

以上により、対向電極を透明にすることにより、最大透過率を約16%(本実施例では15.9%)向上させることができ、液晶表示パネルPNLの透過率が約4.4%になる。   As described above, by making the counter electrode transparent, the maximum transmittance can be improved by about 16% (15.9% in this embodiment), and the transmittance of the liquid crystal display panel PNL is about 4.4%. .

本実施例は下記の要件を除けば、実施例1および実施例2と同一である。図21に画素の平面図を示す。図の斜線部分は透明導電膜g2を示す。
《対向電極CT》
本実施例では、対向電極CTを透明導電膜g2で構成する。この透明導電膜g2は実施例1と同様にスパッタリングで形成された透明導電膜(Indium−T1N−Oxide・・ITO:ネサ膜)からなり、100〜2000Åの厚さに(本実施例では、1400Å程度の膜厚)形成される。
《対向電圧信号線CL》
対向電圧信号線CLは透明導電膜g2で構成されて、かつ対向電極CTと一体に構成されている。
《製造方法》
本実施例では、実施例1の工程Bと工程Cの間に工程Fが追加される順番になる。工程の順序としては図12から図15の工程順序が、A→B→F→C→D→E→F→G→Hの順になる。マスクパターンは、走査信号線GL、走査電極GTと対向電圧信号線CLのパターンが独立したマスクに形成される。
This example is the same as Example 1 and Example 2 except for the following requirements. FIG. 21 shows a plan view of the pixel. The hatched portion in the figure shows the transparent conductive film g2.
<< Counter electrode CT >>
In this embodiment, the counter electrode CT is composed of a transparent conductive film g2. This transparent conductive film g2 is made of a transparent conductive film (Indium-T1N-Oxide.ITO: Nesa film) formed by sputtering in the same manner as in Example 1, and has a thickness of 100 to 2000 mm (in this example, 1400 mm). About a film thickness).
<< Counter voltage signal line CL >>
The counter voltage signal line CL is composed of the transparent conductive film g2 and is configured integrally with the counter electrode CT.
"Production method"
In the present embodiment, the order in which the process F is added between the process B and the process C in the first embodiment is the order. The order of the processes shown in FIGS. 12 to 15 is in the order of A → B → F → C → D → E → F → G → H. The mask pattern is formed in a mask in which the pattern of the scanning signal line GL, the scanning electrode GT, and the counter voltage signal line CL is independent.

本実施例では、画素電極と対向電極の両方を透明にすることにより、実施例1または実施例2以上に、白表示を行うときの最大透過率を約50%(本実施例では47.7%)向上させることができ、液晶表示パネルPNLの透過率が約5.6%になる。   In this embodiment, by making both the pixel electrode and the counter electrode transparent, the maximum transmittance when performing white display is about 50% (47.7 in this embodiment) as compared with Embodiment 1 or Embodiment 2. %), And the transmittance of the liquid crystal display panel PNL is about 5.6%.

本実施例は下記の要件を除けば、実施例1および実施例3と同一である。図22に画素の平面図を示す。図の斜線部分は透明導電膜g2を示す。
《対向電圧信号線CL》
対向電圧信号線CLは導電膜g1で構成する。本実施例では、導電膜g1にCrを用いる。また、対向電圧信号線CLと対向電極CTとを接続するために、陽極化成を行わない。また、ゲート絶縁膜GIにスルーホールPHを形成する。また、導電膜g1はCr以外にも、Ta、Ti、Mo、W、Alまたはそれらの合金、もしくは、それらを積層したクラッド構造で形成してもよい。
《製造方法》
本実施例では、実施例1の工程Bが削除される。また、工程E時にスルーホールPHを形成し、工程F時に画素電極PXと対向電極CTを同一マスクで同時に形成する。
This example is the same as Example 1 and Example 3 except for the following requirements. FIG. 22 shows a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film g2.
<< Counter voltage signal line CL >>
The counter voltage signal line CL is composed of the conductive film g1. In this embodiment, Cr is used for the conductive film g1. Further, anodization is not performed in order to connect the counter voltage signal line CL and the counter electrode CT. Further, a through hole PH is formed in the gate insulating film GI. In addition to Cr, the conductive film g1 may be formed of Ta, Ti, Mo, W, Al, an alloy thereof, or a clad structure in which they are laminated.
"Production method"
In the present embodiment, the process B of the first embodiment is deleted. Further, the through hole PH is formed during the process E, and the pixel electrode PX and the counter electrode CT are simultaneously formed using the same mask during the process F.

本実施例では、実施例1および実施例3の効果に加え、対向電圧信号線CLの抵抗を低減することにより、対向電極間の電圧の伝わりを円滑にし、電圧の歪みを低減することにより、水平方向に発生するクロストーク (横スミア)を低減できる。   In the present embodiment, in addition to the effects of the first embodiment and the third embodiment, by reducing the resistance of the counter voltage signal line CL, the transmission of the voltage between the counter electrodes is made smooth, and the distortion of the voltage is reduced. Crosstalk (lateral smear) that occurs in the horizontal direction can be reduced.

また、画素電極PXと対向電極CTを同一マスクで同時に形成することにより、実施例4で2回行っている工程Fが1回になり、生産性も向上する。   Further, by simultaneously forming the pixel electrode PX and the counter electrode CT with the same mask, the process F performed twice in Example 4 is performed once, and the productivity is improved.

本実施例は下記の要件を除けば、実施例1および実施例4と同一である。図23に画素の平面図を示す。図の斜線部分は透明導電膜g2を示す。
《対向電極CT》
本実施例では、中央の対向電極CTだけを透明導電膜g2で構成する。映像信号線に隣接した対向電極は対向電圧信号線と一体に金属膜で形成する。
This example is the same as Example 1 and Example 4 except for the following requirements. FIG. 23 shows a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film g2.
<< Counter electrode CT >>
In this embodiment, only the central counter electrode CT is constituted by the transparent conductive film g2. The counter electrode adjacent to the video signal line is formed of a metal film integrally with the counter voltage signal line.

本実施例では、実施例1から実施例4の効果に加え、映像信号線に隣接した対向電極を不透明にすることにより、映像信号に伴うクロストークを抑制することができる。その理由は作用の項で示したとおりである。   In the present embodiment, in addition to the effects of the first to fourth embodiments, crosstalk associated with the video signal can be suppressed by making the counter electrode adjacent to the video signal line opaque. The reason is as shown in the section of action.

上述した実施例2および3は、そのいずれにおいても対向電極CTとともに対向電極信号線CLが透明導電層g2で構成されたものである。   In both of the above-described Examples 2 and 3, the counter electrode signal line CL is formed of the transparent conductive layer g2 together with the counter electrode CT.

この場合において、本実施例は図24A〜Cに示す構成によって該対向電極信号線CLの抵抗値を大幅に低減させるようにしたものである。   In this case, in the present embodiment, the resistance value of the counter electrode signal line CL is greatly reduced by the configuration shown in FIGS.

図24Aは、図20の対向電極信号線CLの1部分を示す平面図であり、図24Bは同図24Aのb−b線における断面図である。   24A is a plan view showing a portion of the counter electrode signal line CL of FIG. 20, and FIG. 24B is a cross-sectional view taken along the line bb of FIG. 24A.

同図において、図20と異なる点は、対向電極信号線CLは2層構造からなり、その下層として抵抗値が小さいAl層10が形成され、このAl層10の上面に該Al層10を完全に被覆してITO膜11が形成されている。そして、対向電極CTは前記ITO膜11の一部を延在させた延在部で構成したものとなっている。   In FIG. 20, the difference from FIG. 20 is that the counter electrode signal line CL has a two-layer structure, and an Al layer 10 having a small resistance value is formed as a lower layer, and the Al layer 10 is completely formed on the upper surface of the Al layer 10. An ITO film 11 is formed so as to cover the surface. The counter electrode CT is constituted by an extended portion in which a part of the ITO film 11 is extended.

このようにした場合、対向電極信号線CLの低抵抗化を図れるともに、Al層10に発生するいわゆるホイスカと称されるひげ状の突起による層間絶縁膜を介した他の導電層と(たとえば映像信号線DL)の電気的短絡を防止できるようになる。   In this case, the resistance of the counter electrode signal line CL can be reduced, and another conductive layer (for example, an image) via an interlayer insulating film formed by whisker-like projections called so-called whiskers generated in the Al layer 10 can be used. It is possible to prevent an electrical short circuit of the signal line DL).

即ち、Al層10はその上層に映像信号線DLに対する層間絶縁膜を形成する際にホイスカが発生し上述した弊害をもたらすことが知られているが、このAl層10を完全に被覆するようにしてITO膜を形成することによって該ホイスカが発生しないことが確かめられている。   That is, the Al layer 10 is known to cause whiskers when the interlayer insulating film for the video signal line DL is formed on the Al layer 10 to cause the above-mentioned problems. However, the Al layer 10 should be completely covered. Thus, it has been confirmed that the whisker is not generated by forming the ITO film.

更に、図24Cは、対向電極CTを2重配線で構成したもので、本例では、Al層10の配線を被覆するようにしてITO膜11の配線を形成する。配線の中心線付近は、電極間に電圧を印加した場合でも低透過率であるため、本例のように、不透明な金属配線を配置しても、ほとんど開口率の減少は無い。   Further, FIG. 24C shows a configuration in which the counter electrode CT is constituted by a double wiring. In this example, the wiring of the ITO film 11 is formed so as to cover the wiring of the Al layer 10. In the vicinity of the center line of the wiring, even when a voltage is applied between the electrodes, the transmittance is low. Therefore, even if an opaque metal wiring is arranged as in this example, the aperture ratio is hardly reduced.

対向電極あるいは画素電極に2重配線を採用することで、大画面で問題となる電極の断線不良を大幅に低減できる。   By adopting double wiring for the counter electrode or the pixel electrode, it is possible to greatly reduce the disconnection failure of the electrode, which is a problem on a large screen.

《アクティブマトリクス液晶表示装置》
以下、アクティブマトリクス方式のカラー液晶表示装置に本発明を適用した実施例を説明する。なお、以下説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《マトリクス部(画素部)の平面構成》
図25は本発明のアクティブマトリクス方式カラー液晶表示装置の一画素とその周辺を示す平面図である。(図の斜線部分は透明導電膜i1を示す。)
図25に示すように、各画素は、走査信号線(ゲート信号線または水平信号線)GLと、対向電圧信号線(対向電極配線)CLと、隣接する2本の映像信号線(ドレイン信号線または垂直信号線)DLとの交差領域内(4本の信号線で囲まれた領域内)に配置されている。各画素は薄膜トランジスタTFT、蓄積容量Cstg、画素電極PXおよび対向電極CTを含む。走査信号線GL、対向電圧信号線CLは図では左右方向に延在し、上下方向に複数本配置されている。映像信号線DLは上下方向に延在し、左右方向に複数本配置されている。画素電極PXは透明導電膜i1で形成され、ソース電極SD1を介して薄膜トランジスタTFTと電気的に接続され、対向電極CTも透明導電膜i1で形成され、対向電圧信号線CLと電気的に接続されている。
<Active matrix liquid crystal display device>
Hereinafter, embodiments in which the present invention is applied to an active matrix color liquid crystal display device will be described. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
<< Planar structure of matrix part (pixel part) >>
FIG. 25 is a plan view showing one pixel of the active matrix color liquid crystal display device of the present invention and its periphery. (The hatched portion in the figure indicates the transparent conductive film i1.)
As shown in FIG. 25, each pixel includes a scanning signal line (gate signal line or horizontal signal line) GL, a counter voltage signal line (counter electrode wiring) CL, and two adjacent video signal lines (drain signal lines). Or, it is arranged in a region intersecting with the vertical signal line (DL) (in a region surrounded by four signal lines). Each pixel includes a thin film transistor TFT, a storage capacitor Cstg, a pixel electrode PX, and a counter electrode CT. The scanning signal lines GL and the counter voltage signal lines CL extend in the left-right direction in the figure, and a plurality of scanning signal lines GL and counter-voltage signal lines CL are arranged in the up-down direction. The video signal lines DL extend in the vertical direction, and a plurality of video signal lines DL are arranged in the horizontal direction. The pixel electrode PX is formed of a transparent conductive film i1, and is electrically connected to the thin film transistor TFT via the source electrode SD1, and the counter electrode CT is also formed of the transparent conductive film i1 and is electrically connected to the counter voltage signal line CL. ing.

画素電極PXと対向電極CTは互いに対向し、各画素電極PXと対向電極CTとの間の電界により液晶LCの光学的な状態を制御し、表示を制御する。画素電極PXと対向電極CTは櫛歯状に構成され、それぞれ、図の上下方向に長細い電極となっている。   The pixel electrode PX and the counter electrode CT face each other, and the optical state of the liquid crystal LC is controlled by the electric field between each pixel electrode PX and the counter electrode CT, thereby controlling display. The pixel electrode PX and the counter electrode CT are formed in a comb-teeth shape, and are each an elongated electrode in the vertical direction of the figure.

1画素内の対向電極CTの本数O(櫛歯の本数)は、画素電極PXの本数(櫛歯の本数)PとO=P+1の関係を必ず持つように構成する(本実施例では、O=3、P=2)。これは、対向電極CTと画素電極PXを交互に配置し、かつ、対向電極CTを映像信号線DLに必ず隣接させるためである。これにより、対向電極CTと画素電極PXの間の電界が、映像信号線DLから発生する電界から影響を受けないように、対向電極CTで映像信号線DLからの電気力線をシールドすることができる。対向電極CTは、後述の対向電圧信号線CLにより常に外部から電位を供給されているため、電位は安定している。そのため、映像信号線DLに隣接しても、電位が変動がほとんどない。また、これにより、画素電極PXの映像信号線DLからの幾何学的な位置が遠くなるので、画素電極PXと映像信号線DLの間の寄生容量が大幅に減少し、画素電極電位Vsの映像信号電圧による変動も抑制できる。これらにより、上下方向に発生するクロストーク(縦スミアと呼ばれる画質不良)を抑制することができる。   The number O (number of comb teeth) of the counter electrode CT in one pixel is configured to have a relation of the number of pixel electrodes PX (number of comb teeth) P and O = P + 1 (in this embodiment, O). = 3, P = 2). This is because the counter electrodes CT and the pixel electrodes PX are alternately arranged, and the counter electrodes CT are necessarily adjacent to the video signal lines DL. Thus, the electric field lines from the video signal line DL can be shielded by the counter electrode CT so that the electric field between the counter electrode CT and the pixel electrode PX is not affected by the electric field generated from the video signal line DL. it can. Since the counter electrode CT is always supplied with a potential from the outside by a counter voltage signal line CL, which will be described later, the potential is stable. Therefore, there is almost no fluctuation in potential even when adjacent to the video signal line DL. In addition, since the geometric position of the pixel electrode PX from the video signal line DL becomes far away, the parasitic capacitance between the pixel electrode PX and the video signal line DL is greatly reduced, and the video of the pixel electrode potential Vs. Variations due to signal voltage can also be suppressed. As a result, crosstalk (image quality failure called vertical smear) that occurs in the vertical direction can be suppressed.

画素電極PXと対向電極CTの電極幅はそれぞれ6μmとする。これは、液晶層の厚み方向に対して、液晶層全体に十分な電界を印加するために、後述の液晶層の厚み3.9μmよりも十分大きく設定し、かつ開口率を大きくするためにできるだけ細くする。また、映像信号線DLの電極幅は断線を防止するために、画素電極PXと対向電極CTに比較して若干広く8μmとする。ここで、映像信号線DLの電極幅が、隣接する対向電極CTの電極幅の2倍以下になるように設定する。または、映像信号線DLの電極幅が歩留りの生産性から決まっている場合には、映像信号線DLに隣接する対向電極CTの電極幅を映像信号線DLの電極幅の1/2以上にする。これは、映像信号線DLから発生する電気力線をそれぞれ両脇の対向電極CTで吸収するためであり、ある電極幅から発生する電気力線を吸収するには、それと同一幅以上の電極幅を持つ電極が必要である。したがって、映像信号線DLの電極の半分(4μmずつ)から発生する電気力線をそれぞれ両脇の対向電極CTが吸収しればよいため、映像信号線DLに隣接する対向電極CTの電極幅が1/2以上とする。これにより、映像信号の影響により、クロストークが発生する、特に上下方向(縦方向のクロストーク)を防止する。   The electrode width of the pixel electrode PX and the counter electrode CT is 6 μm. In order to apply a sufficient electric field to the entire liquid crystal layer with respect to the thickness direction of the liquid crystal layer, the thickness is set to be sufficiently larger than the thickness 3.9 μm of the liquid crystal layer, which will be described later, and as much as possible to increase the aperture ratio. Make it thinner. Further, the electrode width of the video signal line DL is set to 8 μm that is slightly wider than the pixel electrode PX and the counter electrode CT in order to prevent disconnection. Here, the electrode width of the video signal line DL is set to be not more than twice the electrode width of the adjacent counter electrode CT. Alternatively, when the electrode width of the video signal line DL is determined from the productivity of the yield, the electrode width of the counter electrode CT adjacent to the video signal line DL is set to ½ or more of the electrode width of the video signal line DL. . This is because the electric lines of force generated from the video signal line DL are absorbed by the counter electrodes CT on both sides, and in order to absorb the electric lines of force generated from a certain electrode width, an electrode width equal to or larger than that is used. An electrode with is required. Therefore, the counter electrode CT on both sides only needs to absorb the electric lines of force generated from half of the electrodes of the video signal line DL (4 μm each), so that the electrode width of the counter electrode CT adjacent to the video signal line DL is 1. / 2 or more. This prevents crosstalk, particularly in the vertical direction (vertical crosstalk), due to the influence of the video signal.

走査信号線GLは末端側の画素(後述の走査電極端子GTMの反対側)のゲート電極GTに十分に走査電圧が印加するだけの抵抗値を満足するように電極幅を設定する。また、対向電圧信号線CLも末端側の画素(後述の共通バスラインCB1およびCB2から最も遠い画素すなわちCB1とCB2の中間の画素)の対向電極CTに十分に対向電圧が印加できるだけの抵抗値を満足するように電極幅を設定する。   The scanning signal line GL sets the electrode width so as to satisfy a resistance value sufficient to apply a scanning voltage to the gate electrode GT of the pixel on the terminal side (opposite side of a scanning electrode terminal GTM described later). Further, the counter voltage signal line CL also has a resistance value sufficient to apply a counter voltage to the counter electrode CT of the pixel on the end side (the pixel farthest from common bus lines CB1 and CB2, which will be described later, that is, a pixel intermediate between CB1 and CB2). The electrode width is set so as to satisfy.

一方、画素電極PXと対向電極CTの間の電極間隔は、用いる液晶材料によって変える。これは、液晶材料によって最大透過率を達成する電界強度が異なるため、電極間隔を液晶材料に応じて設定し、用いる映像信号駆動回路(信号側ドライバ)の耐圧で設定される信号電圧の最大振幅の範囲で、最大透過率が得られるようにするためである。後述の液晶材料を用いると電極間隔は、16μmとなる。
《マトリクス部(画素部)の断面構成》
図26は図25の6−6切断線における断面図、図27は図25の7−7切断線における薄膜トランジスタTFTの断面図、図28は図25の8−8切断線における蓄積容量Cstgの断面図である。
On the other hand, the electrode interval between the pixel electrode PX and the counter electrode CT varies depending on the liquid crystal material used. This is because the electric field strength that achieves the maximum transmittance differs depending on the liquid crystal material, so the electrode spacing is set according to the liquid crystal material, and the maximum amplitude of the signal voltage set by the withstand voltage of the video signal drive circuit (signal side driver) to be used This is because the maximum transmittance can be obtained within the above range. When a liquid crystal material described later is used, the electrode interval is 16 μm.
<< Cross-sectional structure of matrix part (pixel part) >>
26 is a cross-sectional view taken along line 6-6 in FIG. 25, FIG. 27 is a cross-sectional view taken along line 7-7 in FIG. 25, and FIG. 28 is a cross-sectional view taken along line 8-8 in FIG. FIG.

図26〜図28に示すように、液晶層LCを基準にして下部透明ガラス基板SUB1側には薄膜トランジスタTFT、蓄積容量Cstgおよび電極群が形成され、上部透明ガラス基板SUB2側にはカラーフィルタFIL、遮光用ブラックマトリクスパターンBMが形成されている。   As shown in FIGS. 26 to 28, a thin film transistor TFT, a storage capacitor Cstg, and an electrode group are formed on the lower transparent glass substrate SUB1 side with respect to the liquid crystal layer LC, and a color filter FIL on the upper transparent glass substrate SUB2 side. A light blocking black matrix pattern BM is formed.

また、透明ガラス基板SUB1、SUB2のそれぞれの内側(液晶LC側)の表面には、液晶の初期配向を制御する配向膜ORI、ORI2が設けられており、透明ガラス基板SUB1、SUB2のそれぞれの外側の表面には、偏光軸が直交して配置された(クロスニコル配置)偏光板が設けられている。
《TFT基板》
まず、下側透明ガラス基板SUB1側(TFT基板)の構成を詳しく説明する。
《薄膜トランジスタTFT》
薄膜トランジスタTFTは、ゲート電極GTに正のバイアスを印加すると、ソース−ドレイン間のチャネル抵抗が小さくなり、バイアスを零にすると、チャネル抵抗は大きくなるように動作する。
In addition, alignment films ORI and ORI2 for controlling the initial alignment of the liquid crystal are provided on the inner surfaces (liquid crystal LC side) of the transparent glass substrates SUB1 and SUB2, and the outer surfaces of the transparent glass substrates SUB1 and SUB2. Is provided with a polarizing plate in which the polarization axes are arranged orthogonally (crossed Nicols arrangement).
<< TFT substrate >>
First, the configuration of the lower transparent glass substrate SUB1 side (TFT substrate) will be described in detail.
<< Thin Film Transistor TFT >>
The thin film transistor TFT operates such that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and the drain decreases, and when the bias is set to zero, the channel resistance increases.

薄膜トランジスタTFTは、図27に示すように、ゲート電極GT、絶縁膜GI、i型(真性、intrinsic、導電型決定不純物がドープされていない)非晶質シリコン(Si)からなるi型半導体層AS、一対のソース電極SD1、ドレイン電極SD2を有す。なお、ソース、ドレインは本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路ではその極性は動作中反転するので、ソース、ドレインは動作中入れ替わると理解されたい。しかし、以下の説明では、便宜上一方をソース、他方をドレインと固定して表現する。
《ゲート電極GT》
ゲート電極GTは走査信号線GLと連続して形成されており、走査信号線GLの一部の領域がゲート電極GTとなるように構成されている。ゲート電極GTは薄膜トランジスタTFTの能動領域を超える部分である。本例では、ゲート電極GTは、単層の導電膜g3で形成されている。導電膜g3としては例えばスパッタで形成されたクロム−モリブデン合金(Cr−Mo)膜が用いられるがそれに限ったものではない。
《走査信号線GL》
走査信号線GLは導電膜g3で構成されている。この走査信号線GLの導電膜g3はゲート電極GTの導電膜g3と同一製造工程で形成され、かつ一体に構成されている。この走査信号線GLにより、外部回路からゲート電圧Vgをゲート電極GTに供給する。本例では、導電膜g3としては例えばスパッタで形成されたクロム−モリブデン合金(Cr−Mo)膜が用いられる。また、走査信号線GLおよびはゲート電極GTは、クロム−モリブデン合金のみに限られたものではなく、たとえば、低抵抗化のためにアルミニウムまたはアルミニウム合金をクロム−モリブデンで包み込んだ2層構造としてもよい。さらに、映像信号線DLと交差する部分は映像信号線DLとの短絡の確率を小さくするため細くし、また、短絡しても、レーザートリミングで切り離すことができるように二股にしても良い。
《対向電圧信号線CL》
対向電圧信号線CLは導電膜g3で構成されている。この対向電圧信号線CLの導電膜g3はゲート電極GT、走査信号線GLおよび対向電極CTの導電膜g3と同一製造工程で形成され、かつ対向電極CTと電気的に接続できるように構成されている。この対向電圧信号線CLにより、外部回路から対向電圧Vcomを対向電極CTに供給する。
As shown in FIG. 27, the thin film transistor TFT includes an i-type semiconductor layer AS made of a gate electrode GT, an insulating film GI, i-type (intrinsic, intrinsic, conductivity-type determining impurities are not doped) amorphous silicon (Si). And a pair of source electrode SD1 and drain electrode SD2. It should be understood that the source and drain are originally determined by the bias polarity between them, and the polarity is inverted during operation in the circuit of this liquid crystal display device, so that the source and drain are interchanged during operation. However, in the following description, for convenience, one is fixed as a source and the other is fixed as a drain.
<< Gate electrode GT >>
The gate electrode GT is formed continuously with the scanning signal line GL, and a part of the scanning signal line GL is configured to be the gate electrode GT. The gate electrode GT is a portion exceeding the active region of the thin film transistor TFT. In this example, the gate electrode GT is formed of a single-layer conductive film g3. For example, a chromium-molybdenum alloy (Cr-Mo) film formed by sputtering is used as the conductive film g3, but the conductive film g3 is not limited thereto.
<< Scanning signal line GL >>
The scanning signal line GL is composed of a conductive film g3. The conductive film g3 of the scanning signal line GL is formed in the same manufacturing process as that of the conductive film g3 of the gate electrode GT and is integrally formed. Through this scanning signal line GL, a gate voltage Vg is supplied from an external circuit to the gate electrode GT. In this example, a chromium-molybdenum alloy (Cr-Mo) film formed by sputtering, for example, is used as the conductive film g3. Further, the scanning signal line GL and the gate electrode GT are not limited to the chromium-molybdenum alloy, but may be a two-layer structure in which aluminum or an aluminum alloy is wrapped with chromium-molybdenum to reduce resistance, for example. Good. Further, the portion intersecting with the video signal line DL may be narrowed to reduce the probability of short circuit with the video signal line DL, or it may be bifurcated so that it can be separated by laser trimming even if shorted.
<< Counter voltage signal line CL >>
The counter voltage signal line CL is composed of a conductive film g3. The conductive film g3 of the counter voltage signal line CL is formed in the same manufacturing process as the conductive film g3 of the gate electrode GT, the scanning signal line GL, and the counter electrode CT, and is configured to be electrically connected to the counter electrode CT. Yes. The counter voltage signal line CL supplies the counter voltage Vcom from the external circuit to the counter electrode CT.

また、対向電圧信号線CLは、クロム−モリブデン合金のみに限られたものではなく、たとえば、低抵抗化のためにアルミニウムまたはアルミニウム合金をクロム−モリブデンで包み込んだ2層構造としてもよい。   Further, the counter voltage signal line CL is not limited to the chromium-molybdenum alloy, and may have a two-layer structure in which aluminum or an aluminum alloy is wrapped with chromium-molybdenum, for example, to reduce resistance.

さらに、映像信号線DLと交差する部分は映像信号線DLとの短絡の確率を小さくするため細くし、また、短絡しても、レーザ−トリミングで切り離すことができるように二股にしても良い。
《絶縁膜GI》
絶縁膜GIは、薄膜トランジスタTFTにおいて、ゲート電極GTと共に半導体層ASに電界を与えるためのゲート絶縁膜として使用される。絶縁膜GIはゲート電極GTおよび走査信号線GLの上層に形成されている。絶縁膜GIとしては例えばプラズマCVDで形成された窒化シリコン膜が選ばれ、2500〜4500Åの厚さに(本実施例では、3500Å程度)形成される。また、絶縁膜GIは走査信号線GLおよび対向電圧信号線CLと映像信号線DLの層間絶縁膜としても働き、それらの電気的絶縁にも寄与している。また、絶縁膜GIは後述の保護膜PSV1と同一のホトマスクでパターニングされ、一括で加工される。
《i型半導体層AS》
i型半導体層ASは、非晶質シリコンで、200〜2500Åの厚さに(本実施例では、1200Å程度の膜厚)で形成される。
Further, the portion intersecting with the video signal line DL may be narrowed to reduce the probability of short circuit with the video signal line DL, or it may be bifurcated so that it can be separated by laser-trimming even if short-circuited.
<Insulating film GI>
The insulating film GI is used as a gate insulating film for applying an electric field to the semiconductor layer AS together with the gate electrode GT in the thin film transistor TFT. The insulating film GI is formed above the gate electrode GT and the scanning signal line GL. As the insulating film GI, for example, a silicon nitride film formed by plasma CVD is selected and formed to a thickness of 2500 to 4500 mm (about 3500 mm in this embodiment). The insulating film GI also functions as an interlayer insulating film between the scanning signal line GL and the counter voltage signal line CL and the video signal line DL, and contributes to their electrical insulation. The insulating film GI is patterned with the same photomask as a protective film PSV1 described later, and is processed in a lump.
<< i-type semiconductor layer AS >>
The i-type semiconductor layer AS is made of amorphous silicon and has a thickness of 200 to 2500 mm (in this embodiment, a film thickness of about 1200 mm).

層d0はオーミックコンタクト用のリン(P)をドープしたN(+)型非晶質シリコン半導体層であり、下側にi型半導体層ASが存在し、上側に導電層d3が存在するところのみに残されている。   The layer d0 is an N (+) type amorphous silicon semiconductor layer doped with phosphorus (P) for ohmic contact, only where the i type semiconductor layer AS is present on the lower side and the conductive layer d3 is present on the upper side. Is left behind.

i型半導体層ASおよび層d0は、走査信号線GLおよび対向電圧信号線CLと映像信号線DLとの交差部(クロスオーバ部)の両者間にも設けられている。この交差部のi型半導体層ASは交差部における走査信号線GLおよび対向電圧信号線CLと映像信号線DLとの短絡を低減する。
《ソース電極SD1、ドレイン電極SD2》
ソース電極SD1、ドレイン電極SD2のそれぞれは、N(+)型半導体層d0に接触する導電膜d3から構成されている。
The i-type semiconductor layer AS and the layer d0 are also provided between the scanning signal line GL and the crossing portion (crossover portion) between the counter voltage signal line CL and the video signal line DL. This crossing portion i-type semiconductor layer AS reduces a short circuit between the scanning signal line GL and the counter voltage signal line CL and the video signal line DL at the crossing portion.
<< Source electrode SD1, drain electrode SD2 >>
Each of the source electrode SD1 and the drain electrode SD2 includes a conductive film d3 that is in contact with the N (+) type semiconductor layer d0.

導電膜d3はスパッタで形成したクロム−モリブデン合金(Cr−Mo)膜を用い、500〜3000Åの厚さに(本実施例では、2500Å程度)で形成される。Cr−Mo膜は低応力であるので、比較的膜厚を厚く形成することができ配線の低抵抗化に寄与する。また、Cr−Mo膜はN(+)型半導体層d0との接着性も良好である。導電膜d3として、Cr−Mo膜の他に高融点金属(Mo、Ti、Ta、W)膜、高融点金属シリサイド(MoSi2、TiSi2、TaSi2、WSi2)膜を用いてもよく、また、アルミニウム等との積層構造にしてもよい。 The conductive film d3 is made of a chromium-molybdenum alloy (Cr-Mo) film formed by sputtering and is formed to a thickness of 500 to 3000 mm (in this embodiment, about 2500 mm). Since the Cr—Mo film has low stress, it can be formed with a relatively large film thickness, which contributes to reducing the resistance of the wiring. Further, the Cr—Mo film has good adhesion to the N (+) type semiconductor layer d0. As the conductive film d3, a refractory metal (Mo, Ti, Ta, W) film or a refractory metal silicide (MoSi 2 , TiSi 2 , TaSi 2 , WSi 2 ) film may be used in addition to the Cr—Mo film, Alternatively, a laminated structure with aluminum or the like may be used.

導電膜d3をマスクパターンでパターニングした後、導電膜d3をマスクとして、N(+)型半導体層d0が除去される。つまり、i型半導体層AS上に残っていたN(+)型半導体層d0は導電膜d1、導電膜d2以外の部分がセルフアラインで除去される。このとき、N(+)型半導体層d0はその厚さ分は全て除去されるようエッチングされるので、i型半導体層ASも若干その表面部分がエッチングされるが、その程度はエッチング時間で制御すればよい。
《映像信号線DL》
映像信号線DLはソース電極SD1、ドレイン電極SD2と同層の導電膜d3で構成されている。また、映像信号線DLはドレイン電極SD2と一体に形成されている。本例では、導電膜d3はスパッタで形成したクロム−モリブデン合金(Cr−Mo)膜を用い、500〜3000Åの厚さに(本実施例では、2500Å程度)で形成される。Cr−Mo膜は低応力であるので、比較的膜厚を厚く形成することができ配線の低抵抗化に寄与する。また、Cr−Mo膜はN(+)型半導体層d0との接着性も良好である。導電膜d3として、Cr−Mo膜の他に高融点金属(Mo、Ti、Ta、W)膜、高融点金属シリサイド(MoSi2、TiSi2、TaSi2、WSi2)膜を用いてもよく、また、アルミニウム等との積層構造にしてもよい。
《蓄積容量Cstg》
導電膜d3は、薄膜トランジスタTFTのソース電極SD2部分において、対向電圧信号線CLと重なるように形成されている。この重ね合わせは、図28からも明らかなように、ソース電極SD2(d3)を一方の電極とし、対向電圧信号CLを他方の電極とする蓄積容量(静電容量素子)Cstgを構成する。この蓄積容量Cstgの誘電体膜は、薄膜トランジスタTFTのゲート絶縁膜として使用される絶縁膜GIで構成されている。
After patterning the conductive film d3 with a mask pattern, the N (+) type semiconductor layer d0 is removed using the conductive film d3 as a mask. That is, the N (+) type semiconductor layer d0 remaining on the i type semiconductor layer AS is removed by self-alignment except for the conductive film d1 and the conductive film d2. At this time, since the N (+) type semiconductor layer d0 is etched so that the entire thickness thereof is removed, the surface portion of the i type semiconductor layer AS is also slightly etched, but the degree is controlled by the etching time. do it.
<< Video signal line DL >>
The video signal line DL is composed of a conductive film d3 in the same layer as the source electrode SD1 and the drain electrode SD2. The video signal line DL is formed integrally with the drain electrode SD2. In this example, the conductive film d3 is made of a chromium-molybdenum alloy (Cr-Mo) film formed by sputtering, and is formed to a thickness of 500 to 3000 mm (in this embodiment, about 2500 mm). Since the Cr—Mo film has low stress, it can be formed with a relatively large film thickness, which contributes to reducing the resistance of the wiring. Further, the Cr—Mo film has good adhesion to the N (+) type semiconductor layer d0. As the conductive film d3, a refractory metal (Mo, Ti, Ta, W) film or a refractory metal silicide (MoSi 2 , TiSi 2 , TaSi 2 , WSi 2 ) film may be used in addition to the Cr—Mo film, Alternatively, a laminated structure with aluminum or the like may be used.
<< Storage capacity Cstg >>
The conductive film d3 is formed so as to overlap with the counter voltage signal line CL in the source electrode SD2 portion of the thin film transistor TFT. As is apparent from FIG. 28, this superposition forms a storage capacitor (capacitance element) Cstg having the source electrode SD2 (d3) as one electrode and the counter voltage signal CL as the other electrode. The dielectric film of the storage capacitor Cstg is composed of an insulating film GI used as a gate insulating film of the thin film transistor TFT.

図25に示すように平面的には蓄積容量Cstgは対向電圧信号線CLの一部分に形成されている。
《保護膜PSV1》
薄膜トランジスタTFT上には保護膜PSV1が設けられている。保護膜PSV1は主に薄膜トランジスタTFTを湿気等から保護するために形成されており、透明性が高くしかも耐湿性の良いものを使用する。保護膜PSV1はたとえばプラズマCVD装置で形成した酸化シリコ
ン膜や窒化シリコン膜で形成されており、0.3〜1μm程度の膜厚で形成する。
As shown in FIG. 25, the storage capacitor Cstg is formed in a part of the counter voltage signal line CL in plan view.
<< Protective film PSV1 >>
A protective film PSV1 is provided on the thin film transistor TFT. The protective film PSV1 is formed mainly to protect the thin film transistor TFT from moisture and the like, and a film having high transparency and good moisture resistance is used. The protective film PSV1 is formed of, for example, a silicon oxide film or a silicon nitride film formed by a plasma CVD apparatus, and is formed with a film thickness of about 0.3 to 1 μm.

保護膜PSV1は、外部接続端子DTM、GTMを露出するよう除去されている。保護膜PSV1と絶縁膜GIの厚さ関係に関しては、前者は保護効果を考え厚くされ、後者はトランジスタの相互コンダクタンスgmを薄くされる。また、保護膜PSV1は絶縁膜GIと同一ホトマスクでパターニングし、一括で加工する。また、画素部では、対向電圧信号線CLと後述の対向電極CTとの電気的接続、および、ソース電極SD2と画素電極PXとの電気的接続のために、スルーホールTH2およびTH1を設けている。スルーホールTH2では、保護膜PSV1と絶縁膜GIが一括で加工されるのでg3層までの孔があき、スルーホールTH1ではd3でブロッキングされるのでd3層までの孔があく。
《画素電極PX》
画素電極PXは、透明導電層i1で形成されている。この透明導電膜i1はスパッタリングで形成された透明導電膜(Indium−Tin−Oxide・・ITO:ネサ膜)からなり、100〜2000Åの厚さに(本実施例では、1400Å程度の膜厚)形成される。また、画素電極PXはスルーホールTH1を介して、ソース電極SD2に接続されている。
The protective film PSV1 is removed so as to expose the external connection terminals DTM and GTM. Regarding the thickness relationship between the protective film PSV1 and the insulating film GI, the former is thickened in consideration of the protective effect, and the latter is thinned in the mutual conductance gm of the transistor. Further, the protective film PSV1 is patterned with the same photomask as the insulating film GI and is processed at once. Further, in the pixel portion, through holes TH2 and TH1 are provided for electrical connection between the counter voltage signal line CL and a counter electrode CT described later and for electrical connection between the source electrode SD2 and the pixel electrode PX. . In the through hole TH2, since the protective film PSV1 and the insulating film GI are processed at once, there is a hole up to the g3 layer, and in the through hole TH1, a hole up to the d3 layer is formed because it is blocked by d3.
<< Pixel electrode PX >>
The pixel electrode PX is formed of a transparent conductive layer i1. This transparent conductive film i1 is made of a transparent conductive film (Indium-Tin-Oxide .. ITO: Nesa film) formed by sputtering, and is formed to a thickness of 100 to 2000 mm (in this embodiment, a film thickness of about 1400 mm). Is done. The pixel electrode PX is connected to the source electrode SD2 through the through hole TH1.

画素電極が本実施例のように透明になることにより、その部分の透過光により、白表示を行う時の最大透過率が向上するため、画素電極が不透明な場合よりも、より明るい表示を行うことができる。この時、後述するように、電圧無印加時には、液晶分子は初期の配向状態を保ち、その状態で黒表示をするように偏光板の配置を構成する(ノーマリブラックモードにする)にしているので、画素電極を透明にしても、その部分の光を透過することがなく、良質な黒を表示することができる。これにより、最大透過率が向上させ、かつ十分なコントラスト比を達成することができる。
《対向電極CT》
対向電極CTは透明導電層i1で形成されている。この透明導電膜i1はスパッタリングで形成された透明導電膜(Indium−Tin−0xide・・ITO:ネサ膜)からなり、100〜2000Åの厚さに(本実施例では、1400Å程度の膜厚)形成される。また、対向電極CTはスルーホールTH2を介して、対向電圧信号線CLに接続されている。
Since the pixel electrode becomes transparent as in this embodiment, the maximum transmittance at the time of white display is improved by the transmitted light of the portion, so that a brighter display is performed than when the pixel electrode is opaque. be able to. At this time, as will be described later, when no voltage is applied, the liquid crystal molecules maintain the initial alignment state, and the arrangement of the polarizing plates is configured so as to display black in that state (a normally black mode is set). Therefore, even if the pixel electrode is transparent, light of that portion is not transmitted, and high-quality black can be displayed. Thereby, the maximum transmittance can be improved and a sufficient contrast ratio can be achieved.
<< Counter electrode CT >>
The counter electrode CT is formed of a transparent conductive layer i1. This transparent conductive film i1 is made of a transparent conductive film (Indium-Tin-0xide .. ITO: Nesa film) formed by sputtering, and is formed to a thickness of 100 to 2000 mm (in this embodiment, a film thickness of about 1400 mm). Is done. The counter electrode CT is connected to the counter voltage signal line CL through the through hole TH2.

対向電極CTには対向電圧Vcomが印加されるように構成されている。本実施例では、対向電圧Vcomは映像信号線DLに印加される最小レベルの駆動電圧Vdminと最大レベルの駆動電圧Vdmaxとの中間直流電位から、薄膜トランジスタ素子TFTをオフ状態にするときに発生するフィードスルー電圧ΔVs分だけ低い電位に設定されるが、映像信号駆動回路で使用される集積回路の電源電圧を約半分に低減したい場合は、交流電圧を印加すれば良い。
《カラーフィルタ基板》
次に、図25、図26に戻り、上側透明ガラス基板SUB2側(カラーフィルタ基板)の構成を詳しく説明する。
《遮光膜BM》
上部透明ガラス基板SUB2側には、不要な間隙部(画素電極PXと対向電極CTの間以外の隙間)からの透過光が表示面側に出射して、コントラスト比等を低下させないように遮光膜BM(いわゆるブラックマトリクス)を形成している。遮光膜BMは、外部光またはバックライト光がi型半導体層ASに入射しないようにする役割も果たしている。すなわち、薄膜トランジスタTFTのi型半導体層ASは上下にある遮光膜BMおよび大き目のゲート電極GTによってサンドイッチにされ、外部の自然光やバックライト光が当たらなくなる。
A counter voltage Vcom is applied to the counter electrode CT. In this embodiment, the counter voltage Vcom is a feed generated when the thin film transistor element TFT is turned off from an intermediate DC potential between the minimum level drive voltage Vdmin and the maximum level drive voltage Vdmax applied to the video signal line DL. Although the potential is set lower by the through voltage ΔVs, if it is desired to reduce the power supply voltage of the integrated circuit used in the video signal driving circuit to about half, an AC voltage may be applied.
<Color filter substrate>
Next, returning to FIGS. 25 and 26, the configuration of the upper transparent glass substrate SUB2 side (color filter substrate) will be described in detail.
<< Light shielding film BM >>
A light shielding film is provided on the upper transparent glass substrate SUB2 side so that transmitted light from an unnecessary gap (gap other than between the pixel electrode PX and the counter electrode CT) is emitted to the display surface side and the contrast ratio or the like is not lowered. A BM (so-called black matrix) is formed. The light shielding film BM also serves to prevent external light or backlight light from entering the i-type semiconductor layer AS. That is, the i-type semiconductor layer AS of the thin film transistor TFT is sandwiched by the upper and lower light shielding films BM and the large gate electrode GT, and is not exposed to external natural light or backlight light.

図25に示す遮光膜BMは、薄膜トランジスタ素子TFT上部に左右方向に線状に延在した構成である。このパターンは、1例であり、開口部を孔状にあけたマトリクス状の様にすることもできる。櫛歯電極端部等の電界方向が乱れる部分においては、その部分の表示は、画素内の映像情報に1対1で対応し、かつ、黒の場合には黒、白の場合には白になるため、表示の一部として利用することが可能である。また、図の上下方向における対向電極CTと映像信号線DLとの間隙部は、ゲート電極GTと同一工程で形成した遮光層SHで遮光する。これにより左右方向の上下方向の遮光は、TFT工程のアライメント精度で高精度に遮光できるので、映像信号線DLに隣接する対向電極CTの電極間に遮光層SHの境界を設定でき、上下基板のあわせ精度に依存する遮光膜BMによる遮光よりも、より開口部を拡大することができる。   The light shielding film BM shown in FIG. 25 has a configuration extending linearly in the left-right direction above the thin film transistor element TFT. This pattern is an example, and it can also be in the form of a matrix with openings formed in holes. In a portion where the electric field direction is disturbed, such as at the end of the comb electrode, the display of the portion corresponds to the video information in the pixel on a one-to-one basis, and in black, it is black, and in white, it is white. Therefore, it can be used as a part of the display. Further, the gap between the counter electrode CT and the video signal line DL in the vertical direction in the drawing is shielded by the light shielding layer SH formed in the same process as the gate electrode GT. As a result, since the light shielding in the vertical direction in the horizontal direction can be shielded with high accuracy by the alignment accuracy of the TFT process, the boundary of the light shielding layer SH can be set between the electrodes of the counter electrode CT adjacent to the video signal line DL. The opening can be enlarged more than the light shielding by the light shielding film BM depending on the alignment accuracy.

遮光膜BMは光に対する遮蔽性を有し、かつ、画素電極PXと対向電極CTの間の電界に影響を与えないように絶縁性の高い膜で形成されており、本実施例では黒色の顔料をレジスト材に混入し、1.2μm程度の厚さで形成している。   The light shielding film BM has a light shielding property and is formed of a highly insulating film so as not to affect the electric field between the pixel electrode PX and the counter electrode CT. Is mixed with a resist material to form a thickness of about 1.2 μm.

遮光膜BMは各行の画素に左右方向に線状に形成され、この線で各行の有効表示領域が仕切られている。従って、各行の画素の輸郭が遮光膜BMによってはっきりとする。つまり、遮光膜BMは、ブラックマトリクスとi型半導体層ASに対する遮光との2つの機能をもつ。   The light shielding film BM is formed in a line in the left-right direction on the pixels of each row, and the effective display area of each row is partitioned by this line. Therefore, the contour of the pixels in each row is made clear by the light shielding film BM. That is, the light shielding film BM has two functions of black matrix and light shielding for the i-type semiconductor layer AS.

遮光膜BMは周辺部にも額縁状に形成され、そのパターンは図25に示すマトリクス部のパターンと連続して形成されている。周辺部の遮光膜BMは、シール部SLの外側に延長され、パソコン等の実装機に起因する反射光等の漏れ光がマトリクス部に入り込むのを防ぐと共に、バックライト等の光が表示エリア外に漏れるのも防いでいる。他方、この遮光膜BMは基板SUB2の縁よりも約0.3〜1.0mm程内側に留められ、基板SUB2の切断領域を避けて形成されている。
《カラーフィルタFIL》
実施例1と同じ。
《オーバーコート膜OC》
実施例1と同じ。
《液晶層、配向膜および偏向板》
実施例1と同じ。
《マトリクス周辺の構成》
実施例1と同じ。
The light shielding film BM is also formed in a frame shape in the peripheral portion, and the pattern is formed continuously with the pattern of the matrix portion shown in FIG. The peripheral light shielding film BM is extended to the outside of the seal portion SL to prevent leakage light such as reflected light from a mounting device such as a personal computer from entering the matrix portion, and light such as a backlight is out of the display area. It also prevents leaks. On the other hand, the light-shielding film BM is retained about 0.3 to 1.0 mm from the edge of the substrate SUB2, and is formed so as to avoid the cutting region of the substrate SUB2.
<Color filter FIL>
Same as Example 1.
<< Overcoat film OC >>
Same as Example 1.
<< Liquid crystal layer, alignment film and deflector >>
Same as Example 1.
<Configuration around the matrix>
Same as Example 1.

《ゲート端子部》
図29Aは表示マトリクスの走査信号線GLからその外部接続端子GTMまでの接続構造を示す平面図であり、図29Bは、図29AのB−B切断線における断面図を示している。なお、同図は、図5右中央付近に対応し、斜め配線の部分は便宜状一直線状で示した。
<Gate terminal section>
FIG. 29A is a plan view showing a connection structure from the scanning signal line GL of the display matrix to its external connection terminal GTM, and FIG. 29B is a cross-sectional view taken along the line BB of FIG. 29A. The figure corresponds to the vicinity of the right center of FIG. 5, and the diagonal wiring portion is shown in a straight line for convenience.

図中Cr−Mo層g3は、分かり易くするためハッチを施してある。   In the drawing, the Cr—Mo layer g3 is hatched for easy understanding.

ゲート端子GTMは、Cr−Mo層g3と、更にその表面を保護し、かつ、TCP(Tape Carrier Package)との接続の信頼性を向上させるための透明導電層i1で構成されている。この透明導電層i1は画素電極PXと同一工程で形成された透明導電膜ITOを用いている。   The gate terminal GTM is composed of a Cr—Mo layer g3 and a transparent conductive layer i1 for further protecting the surface of the Cr—Mo layer g3 and improving the reliability of connection with TCP (Tape Carrier Package). The transparent conductive layer i1 uses a transparent conductive film ITO formed in the same process as the pixel electrode PX.

平面図において、絶縁膜GIおよび保護膜PSV1はその境界線よりも右側に形成されており、左端に位置する端子部GTMはそれらから露出し外部回路との電気的接触ができるようになっている。図では、ゲート線GLとゲート端子の一つの対のみが示されているが、実際はこのような対が図29Aに示すように上下に複数本並べられ端子群Tg(図5)が構成され、ゲート端子の左端は、製造過程では、基板の切断領域を越えて延長され配線SHg(図示せず)によって短絡される。製造過程における配向膜ORI1のラビング時等の静電破壊防止に役立つ。
《ドレイン端子DTM》
図30Aは映像信号線DLからその外部接続端子DTMまでの接続を示す平面図を示し、図30Bは、図30AのB−B切断線における断面を示す。なお、同図は図5右上付近に対応し、図面の向きは便宜上変えてあるが右端方向が基板SUB1の上端部に該当する。
In the plan view, the insulating film GI and the protective film PSV1 are formed on the right side of the boundary line, and the terminal portion GTM located at the left end is exposed from them so as to be able to make electrical contact with an external circuit. . In the figure, only one pair of the gate line GL and the gate terminal is shown, but actually, a plurality of such pairs are arranged vertically as shown in FIG. 29A to form the terminal group Tg (FIG. 5). In the manufacturing process, the left end of the gate terminal extends beyond the cutting region of the substrate and is short-circuited by the wiring SHg (not shown). This is useful for preventing electrostatic breakdown during rubbing of the alignment film ORI1 during the manufacturing process.
<< Drain terminal DTM >>
FIG. 30A is a plan view showing the connection from the video signal line DL to its external connection terminal DTM, and FIG. 30B is a cross-sectional view taken along the line BB in FIG. 30A. This figure corresponds to the vicinity of the upper right of FIG. 5 and the direction of the drawing is changed for convenience, but the right end corresponds to the upper end of the substrate SUB1.

TSTdは検査端子でありここには外部回路は接続されないが、プローブ針等を接触できるよう配線部より幅が広げられている。同様に、ドレイン端子DTMも外部回路との接続ができるよう配線部より幅が広げられている。外部接続ドレイン端子DTMは上下方向に配列され、ドレイン端子DTMは、図5に示すように端子群Td(添字省略)を構成し基板SUB1の切断線を越えて更に延長され、製造過程中は静電破壊防止のためその全てが互いに配線SHd(図示せず)によって短絡される。検査端子TSTdは図8に示すように一本置きの映像信号線DLに形成される。   TSTd is an inspection terminal, to which no external circuit is connected, but is wider than the wiring portion so that a probe needle or the like can be contacted. Similarly, the drain terminal DTM is also wider than the wiring portion so that it can be connected to an external circuit. The external connection drain terminals DTM are arranged in the vertical direction, and the drain terminals DTM constitute a terminal group Td (subscript omitted) as shown in FIG. 5 and are further extended beyond the cutting line of the substrate SUB1. All of them are short-circuited to each other by wiring SHd (not shown) in order to prevent electric breakdown. The inspection terminals TSTd are formed on every other video signal line DL as shown in FIG.

ドレイン接続端子DTMは透明導電層i1で形成されており、保護膜PSV1を除去した部分で映像信号線DLと接続されている。この透明導電膜i1はゲート端子GTMの時と同様に画素電極PXと同一工程で形成された透明導電膜ITOを用いている。   The drain connection terminal DTM is formed of the transparent conductive layer i1, and is connected to the video signal line DL at a portion where the protective film PSV1 is removed. The transparent conductive film i1 is made of the transparent conductive film ITO formed in the same process as the pixel electrode PX as in the case of the gate terminal GTM.

マトリクス部からドレイン端子部DTMまでの引出配線は、映像信号線DLと同じレベルの層d3が構成されている。
《対向電極端子CTM》
図31Aは対向電圧信号線CLからその外部接続端子CTMまでの接続を示す平面図を示し、図31Bは、図31AのB−B切断線における断面図を示す。なお、同図は図5左上付近に対応する。
A layer d3 having the same level as that of the video signal line DL is formed in the lead-out wiring from the matrix portion to the drain terminal portion DTM.
<< Counter electrode terminal CTM >>
FIG. 31A is a plan view showing the connection from the counter voltage signal line CL to the external connection terminal CTM, and FIG. 31B is a cross-sectional view taken along the line BB in FIG. 31A. This figure corresponds to the vicinity of the upper left of FIG.

各対向電圧信号線CLは、共通バスラインCB1で一纏めして対向電極端子CTMに引き出されている。共通バスラインCBは導電層g3の上に導電層3を積層し、透明導電層i1でそれらを電気的に接続した構造となっている。これは、共通バスラインCBの抵抗を低減し、対向電圧が外部回路から各対向電圧信号線CLに十分に供給されるようにするためである。本構造では、特に新たに導電層を負荷することなく、共通バスラインの抵抗を下げられるのが特徴である。   The counter voltage signal lines CL are gathered together by a common bus line CB1 and led out to the counter electrode terminal CTM. The common bus line CB has a structure in which the conductive layer 3 is stacked on the conductive layer g3 and these are electrically connected by the transparent conductive layer i1. This is to reduce the resistance of the common bus line CB so that the counter voltage is sufficiently supplied from the external circuit to each counter voltage signal line CL. This structure is characterized in that the resistance of the common bus line can be lowered without particularly loading a conductive layer.

対向電極端子CTMは、導電層g3の上に透明導電層i1が積層された構造になっている。この透明導電膜i1は他の端子の時と同様に画素電極PXと同一工程で形成された透明導電膜ITOを用いている。透明導電層i1により、その表面を保護し、電食等を防ぐために耐久性のよい透明導電層i1で、導電層g3を覆っている。また透明導電層i1と導電層g3および導電層d3との接続は保護膜PSV1および絶縁膜GIにスルーホールを形成し導通を取っている。   The counter electrode terminal CTM has a structure in which a transparent conductive layer i1 is laminated on a conductive layer g3. This transparent conductive film i1 uses the transparent conductive film ITO formed in the same process as the pixel electrode PX as in the case of the other terminals. The conductive layer g3 is covered with the transparent conductive layer i1 having good durability in order to protect the surface by the transparent conductive layer i1 and prevent electrolytic corrosion and the like. The transparent conductive layer i1, the conductive layer g3, and the conductive layer d3 are electrically connected by forming a through hole in the protective film PSV1 and the insulating film GI.

一方、図32Aは対向電圧信号線CLのもう一方の端からその外部接続端子CTM2までの接続を示す平面図を示し、図32Bは、図32AのB−B切断線における断面図を示す。なお、同図は図5右上付近に対応する。ここで、共通バスラインCB2では各対向電圧信号線CLのもう一方の端(ゲート端子GTM側)を一纏めして対向電極端子CTM2に引き出されている。共通バスラインCB1と異なる点は、走査信号線GLとは絶縁されるように、導電層d3と透明導電層i1で形成していることである。また、走査信号線GLとの絶縁は絶縁膜GIで行っている。
《表示装置全体等価回路》
表示マトリクス部の等価回路とその周辺回路の結線図を図33に示す。同図は回路図ではあるが、実際の幾何学的配置に対応して描かれている。ARは複数の画素を二次元状に配列したマトリクス・アレイである。
On the other hand, FIG. 32A shows a plan view showing the connection from the other end of the counter voltage signal line CL to the external connection terminal CTM2, and FIG. 32B shows a cross-sectional view taken along the line BB of FIG. 32A. The figure corresponds to the vicinity of the upper right of FIG. Here, in the common bus line CB2, the other end (gate terminal GTM side) of each counter voltage signal line CL is gathered and led to the counter electrode terminal CTM2. The difference from the common bus line CB1 is that the conductive layer d3 and the transparent conductive layer i1 are formed so as to be insulated from the scanning signal line GL. Insulation with the scanning signal line GL is performed by the insulating film GI.
<< Equivalent circuit for the entire display device >>
FIG. 33 shows a connection diagram of an equivalent circuit of the display matrix portion and its peripheral circuits. Although this figure is a circuit diagram, it is drawn corresponding to the actual geometric arrangement. AR is a matrix array in which a plurality of pixels are arranged two-dimensionally.

図中、Xは映像信号線DLを意味し、添字G、BおよびRがそれぞれ緑、青および赤画素に対応して付加されている。Yは走査信号線GLを意味し、添字1、2、3、…、endは走査タイミングの順序に従って付加されている。   In the figure, X means a video signal line DL, and subscripts G, B, and R are added corresponding to green, blue, and red pixels, respectively. Y means the scanning signal line GL, and subscripts 1, 2, 3,..., End are added according to the order of scanning timing.

走査信号線Y(添字省略)は垂直走査回路Vに接続されており、映像信号線X(添字省略)は映像信号駆動回路Hに接続されている。   The scanning signal line Y (subscript omitted) is connected to the vertical scanning circuit V, and the video signal line X (subscript omitted) is connected to the video signal driving circuit H.

SUPは1つの電圧源から複数の分圧した安定化された電圧源を得るための電源回路やホスト(上位演算処理装置)からのCRT(陰極線管)用の情報をTFT液晶表示装置用の情報に交換する回路を含む回路である。
《駆動方法》
図34に本実施例の液晶表示装置の駆動波形を示す。対向電圧Vcは一定電圧とする。走査信号Vgは1走査期間ごとに、オンレベルをとり、その他はオフレベルをとる。映像信号電圧は、液晶層に印加したい電圧の2倍の振幅で正極と負極を1フレーム毎に反転して1つの画素に伝えるように印加する。ここで、映像信号電圧Vdは1列毎に極性を反転し、1行毎にも極性を反転する。これにより、極性が反転した画素が上下左右にとなりあう構成となり、フリッカ、クロストーク(スミア)を発生しにくくすることができる。また、対向電圧Vcは映像信号電圧の極性反転のセンター電圧から、一定量さげた電圧に設定する。これは、薄膜トランジスタ素子がオンからオフに変わるときに発生するフィードスルー電圧を補正するものであり、液晶に直流成分の少ない交流電圧を印加するために行う。これは、液晶は直流が印加されると、残像、劣化等が激しくなるためである。
SUP uses CRT (cathode ray tube) information from a power supply circuit or host (high-order processing unit) to obtain a plurality of stabilized voltage sources divided from one voltage source, and information for TFT liquid crystal display devices. This is a circuit including a circuit to be replaced.
<Driving method>
FIG. 34 shows drive waveforms of the liquid crystal display device of this example. The counter voltage Vc is a constant voltage. The scanning signal Vg takes an on level every scanning period, and the other takes an off level. The video signal voltage is applied so that the positive and negative electrodes are inverted every frame and transmitted to one pixel with an amplitude twice that of the voltage to be applied to the liquid crystal layer. Here, the polarity of the video signal voltage Vd is inverted every column, and the polarity is inverted every row. Accordingly, the pixels whose polarities are reversed are arranged vertically and horizontally, and flicker and crosstalk (smear) can be made difficult to occur. Further, the counter voltage Vc is set to a voltage that is a certain amount less than the center voltage of the polarity inversion of the video signal voltage. This is to correct a feedthrough voltage generated when the thin film transistor element changes from on to off, and is applied to apply an alternating voltage having a small direct current component to the liquid crystal. This is because the residual image, deterioration, and the like become severe when a direct current is applied to the liquid crystal.

また、この他に、対向電圧は交流化することで映像信号電圧の最大振幅を低減でき、映像信号駆動回路(信号側ドライバ)に耐圧の低いものを用いることも可能である。
《蓄積容量Cstgの働き》
実施例1と同じ。
《製造方法》
つぎに、上述した液晶表示装置の基板SUB1側の製造方法について図35〜図37を参照して説明する。なお同図において、中央の文字は工程名の略称であり、左側は図27に示す薄膜トランジスタTFT部分、右側は図29に示すゲート端子付近の断面形状でみた加工の流れを示す。工程B、工程Dを除き工程A〜工程Iは各写真処理に対応して区分けしたもので、各工程のいずれの断面図も写真処理後の加工が終わりホトレジストを除去した段階を示している。なお、写真処理とは本説明ではホトレジストの塗布からマスクを使用した選択露光を経てそれを現像するまでの一連の作業を示すものとし、繰返しの説明は避ける。以下区分けした工程に従って、説明する。
In addition, the maximum amplitude of the video signal voltage can be reduced by turning the counter voltage into an alternating current, and a video signal drive circuit (signal side driver) having a low withstand voltage can be used.
<Function of storage capacity Cstg>
Same as Example 1.
"Production method"
Next, a manufacturing method on the substrate SUB1 side of the liquid crystal display device described above will be described with reference to FIGS. In the figure, the central letter is an abbreviation of the process name, the left side shows the thin film transistor TFT portion shown in FIG. 27, and the right side shows the processing flow as seen in the cross-sectional shape near the gate terminal shown in FIG. Processes A to I, excluding process B and process D, are divided corresponding to each photographic process, and any cross-sectional view of each process shows a stage where the processing after the photographic process is finished and the photoresist is removed. In this description, photographic processing refers to a series of operations from photoresist application to selective exposure using a mask and development, and repeated description is avoided. This will be described in accordance with the divided steps.

工程A、図35
AN635ガラス(商品名)からなる下部透明ガラス基板SUB1上に膜厚が2000ÅのCr−Mo等からなる導電膜g3をスパッタリングにより設ける。写真処理後、硝酸第2セリウムアンモンで導電膜g3を選択的にエッチングする。それによって、ゲート電極GT、走査信号線GL、対向電圧信号線CLゲート端子GTM、共通バスラインCB1の第1導電層、対向電極端子CTM1の第1導電層、ゲート端子GTMを接続するバスラインSHg(図示せず)を形成する。
Process A, FIG. 35
On the lower transparent glass substrate SUB1 made of AN635 glass (trade name), a conductive film g3 made of Cr—Mo or the like having a film thickness of 2000 mm is provided by sputtering. After the photographic processing, the conductive film g3 is selectively etched with ceric ammonium nitrate. Thereby, the bus line SHg connecting the gate electrode GT, the scanning signal line GL, the counter voltage signal line CL gate terminal GTM, the first conductive layer of the common bus line CB1, the first conductive layer of the counter electrode terminal CTM1, and the gate terminal GTM. (Not shown).

工程B、図35
プラズマCVD装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が3500Åの窒化Si膜を設け、プラズマCVD装置にシランガス、水素ガスを導入して、膜厚が1200Åのi型非晶質Si膜を設けたのち、プラズマCVD装置に水素ガス、ホスフィンガスを導入して、膜厚が300ÅのN(+)型非晶質Si膜を設ける。
Process B, FIG. 35
Introducing ammonia gas, silane gas, and nitrogen gas into the plasma CVD apparatus to provide a Si nitride film with a thickness of 3500 mm, introducing silane gas and hydrogen gas into the plasma CVD apparatus, and an i-type amorphous film with a thickness of 1200 mm After providing the Si film, hydrogen gas and phosphine gas are introduced into the plasma CVD apparatus to provide an N (+) type amorphous Si film having a thickness of 300 mm.

工程C、図35
写真処理後、ドライエッチングガスとしてSF6、CCl4を使用してN(+)型非晶質Si膜、i型非晶質Si膜を選択的にエッチングすることにより、i型半導体層ASの島を形成する。
Process C, FIG.
After photographic processing, by selectively etched using SF6, CCl 4 as a dry etching gas N (+) type amorphous Si film, the i-type amorphous Si film, the island of the i-type semiconductor layer AS Form.

工程D、図36
膜厚が300ÅのCrからなる導電膜d3をスパッタリングにより設ける。写真処理後、導電膜d3を工程Aと同様な液でエッチングし、映像信号線DL、ソース電極SD1、ドレイン電極SD2、共通バスラインCB2の第1導電層、およびドレイン端子DTMを短絡するバスラインSHd(図示せず)を形成する。つぎに、ドライエッチング装置にCCl4、SF6を導入して、N(+)型非晶質Si膜をエッチングすることにより、ソースとドレイン間のN(+)型半導体層d0を選択的に除去する。
Process D, FIG. 36
A conductive film d3 made of Cr having a thickness of 300 mm is provided by sputtering. After the photo processing, the conductive film d3 is etched with the same liquid as in step A, and the video signal line DL, the source electrode SD1, the drain electrode SD2, the first conductive layer of the common bus line CB2, and the bus line that short-circuits the drain terminal DTM. SHd (not shown) is formed. Next, CCl4 and SF6 are introduced into a dry etching apparatus to etch the N (+) type amorphous Si film, thereby selectively removing the N (+) type semiconductor layer d0 between the source and drain. .

工程E、図36
プラズマCVD装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が0.4μmの窒化Si膜を設ける。写真処理後、ドライエッチングガスとしてSF6を使用して窒化Si膜を選択的にエッチングすることによって、保護膜PSV1および絶縁膜GIをパターニングする。
Process E, FIG. 36
Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to provide a 0.4 μm-thick Si nitride film. After the photographic process, the protective film PSV1 and the insulating film GI are patterned by selectively etching the Si nitride film using SF6 as a dry etching gas.

工程F、図37
膜厚が1400ÅのITO膜からなる透明導電膜i1をスパッタリングにより設ける。写真処理後、エッチング液として塩酸と硝酸との混酸液で透明導電膜i1を選択的にエッチングすることにより、ゲート端子GTMの最上層、ドレイン端子DTMおよび対向電極端子CTM1およびCTM2の第2導電層を形成する。
《表示パネルPNLと駆動回路基板PCB1》
実施例1と同じ。
《TCPの接続構造》
実施例1と同じ。
《駆動回路基板PCB2》
実施例1と同じ。
《液晶表示モジュールの全体構成》
実施例1と同じ。
Process F, FIG.
A transparent conductive film i1 made of an ITO film having a thickness of 1400 mm is provided by sputtering. After the photographic processing, the transparent conductive film i1 is selectively etched with a mixed acid solution of hydrochloric acid and nitric acid as an etching solution, whereby the uppermost layer of the gate terminal GTM, the drain terminal DTM, and the second conductive layers of the counter electrode terminals CTM1 and CTM2 Form.
<< Display Panel PNL and Drive Circuit Board PCB1 >>
Same as Example 1.
<< TCP connection structure >>
Same as Example 1.
<< Drive circuit board PCB2 >>
Same as Example 1.
<Overall configuration of liquid crystal display module>
Same as Example 1.

以上、本実施例では、実施例3同様に櫛歯電極を透明にすることにより、白表示を行うときの最大透過率が約50%向上させることができ、液晶表示パネルPNLの透過率が約5.7%になる。   As described above, in the present embodiment, by making the comb electrodes transparent as in the third embodiment, the maximum transmittance when performing white display can be improved by about 50%, and the transmittance of the liquid crystal display panel PNL is about It becomes 5.7%.

また、端子の信頼性を向上するためのITO膜も同時に形成することができ、信頼性と生産性を両立することができる。   In addition, an ITO film for improving the reliability of the terminal can be formed at the same time, so that both reliability and productivity can be achieved.

また、本実施例では、実施例1〜6と異なり、ITOを保護膜PSVの上層に形成するプロセスを用いているので、対向電極を最上層に持ってくることができ、映像信号線からの漏洩電界のシールド効率も良好であり、クロストークを低減できる。   Also, in this embodiment, unlike the first to sixth embodiments, the process of forming ITO on the upper layer of the protective film PSV is used, so that the counter electrode can be brought to the uppermost layer, and from the video signal line. The shielding efficiency of the leakage electric field is also good, and crosstalk can be reduced.

更に、電極間の液晶を駆動する電気力線の経路に保護膜PSVが介在しないため、保護膜PSVでの電圧低減が無く、液晶を駆動するための最大駆動電圧値を実施例1の7.5Voltから本例では5.0Voltに低減できた。   Further, since the protective film PSV is not interposed in the path of the electric lines of force for driving the liquid crystal between the electrodes, there is no voltage reduction in the protective film PSV, and the maximum driving voltage value for driving the liquid crystal is set to 7. In this example, the voltage could be reduced from 5 Volt to 5.0 Volt.

本方式のような基板面に略平行な電界を印加して液晶を駆動する方式では、電極間の電気力線の経路に2回保護膜が入るため、また、プロセスを簡略化することができ、生産性も向上する。   In the method of driving the liquid crystal by applying a substantially parallel electric field to the substrate surface as in this method, the protective film is inserted twice in the path of the electric lines of force between the electrodes, and the process can be simplified. , Productivity is also improved.

本実施例は下記の要件を除けば、実施例7と同一である。図38に画素の平面図を示す。図の斜線部分は透明導電膜i1を示す。
《画素電極PX》
本実施例では、画素電極PXはソース電極SD1、ドレイン電極SD2と同層の導電膜d3で構成されている。また、画素電極PXはソース電極SD1と一体に形成されている。
This example is the same as Example 7 except for the following requirements. FIG. 38 is a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film i1.
<< Pixel electrode PX >>
In this embodiment, the pixel electrode PX is composed of a conductive film d3 in the same layer as the source electrode SD1 and the drain electrode SD2. Further, the pixel electrode PX is formed integrally with the source electrode SD1.

本実施例では、実施例1の効果に加え、透過率は犠牲になるが、画素電極PXとソース電極SD1とのコンタクト不良が回避できる。また、電極の一方が絶縁膜(保護膜PSV1)で覆われているため、配向膜欠陥があった場合に液晶を直流電流が流れる可能性減り、液晶劣化等がなくなり、信頼性が向上する。   In the present embodiment, in addition to the effects of the first embodiment, the transmittance is sacrificed, but contact failure between the pixel electrode PX and the source electrode SD1 can be avoided. In addition, since one of the electrodes is covered with the insulating film (protective film PSV1), the possibility of a direct current flowing through the liquid crystal when there is an alignment film defect is reduced, liquid crystal deterioration or the like is eliminated, and reliability is improved.

本実施例は下記の要件を除けば、実施例7と同一である。図39に画素の平面図を示す。図の斜線部分は透明導電膜i1を示す。
《対向電極CT》
本実施例では、対向電極CTを導電膜g3で対向電圧信号線CLと一体に構成する。
This example is the same as Example 7 except for the following requirements. FIG. 39 is a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film i1.
<< Counter electrode CT >>
In this embodiment, the counter electrode CT is integrally formed with the counter voltage signal line CL by the conductive film g3.

本実施例では、実施例1の効果に加え、透過率は犠牲になるが、対向電極CTと対向電圧信号線CLとのコンタクト不良が回避できる。また、電極の一方が絶縁膜(保護膜PSV1)で覆われているため、配向膜欠陥があった場合に液晶を直流電流が流れる可能性減り、液晶劣化等がなくなり、信頼性が向上する。   In this embodiment, in addition to the effects of the first embodiment, the transmittance is sacrificed, but contact failure between the counter electrode CT and the counter voltage signal line CL can be avoided. In addition, since one of the electrodes is covered with the insulating film (protective film PSV1), the possibility of a direct current flowing through the liquid crystal when there is an alignment film defect is reduced, liquid crystal deterioration or the like is eliminated, and reliability is improved.

本実施例は下記の要件を除けば、実施例7と同一である。図40に画素の平面図を示す。図の斜線部分は透明導電膜i1を示す。
《遮光膜BM》
上部透明ガラス基板SUB2側には、不要な間隙部(画素電極PXと対向電極CTの間以外の隙間)からの透過光が表示面側に出射して、コントラスト比等を低下させないように遮光膜BM(いわゆるブラックマトリクス)を形成している。遮光膜BMは、外部光またはバックライト光がi型半導体層ASに入射しないようにする役割も果たしている。すなわち、薄膜トランジスタTFTのi型半導体層ASは上下にある遮光膜BMおよび大き目のゲート電極GTによってサンドイッチにされ、外部の自然光やバックライト光が当たらなくなる。
This example is the same as Example 7 except for the following requirements. FIG. 40 is a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film i1.
<< Light shielding film BM >>
A light shielding film is provided on the upper transparent glass substrate SUB2 side so that transmitted light from an unnecessary gap (gap other than between the pixel electrode PX and the counter electrode CT) is emitted to the display surface side and the contrast ratio or the like is not lowered. A BM (so-called black matrix) is formed. The light shielding film BM also serves to prevent external light or backlight light from entering the i-type semiconductor layer AS. That is, the i-type semiconductor layer AS of the thin film transistor TFT is sandwiched by the upper and lower light shielding films BM and the large gate electrode GT, and is not exposed to external natural light or backlight light.

図40に示す遮光膜BMは、薄膜トランジスタ素子TFT上部に上下左右方向に延在した構成であり、開口部に孔をあけたマトリクス状の形状を有する。櫛歯電極端部等の電界方向が乱れる部分においては、その部分の表示は、画素内の映像情報に1対1で対応し、かつ、黒の場合には黒、白の場合には白になるため、表示の一部として利用することが可能である。   The light shielding film BM shown in FIG. 40 has a configuration extending in the vertical and horizontal directions above the thin film transistor element TFT, and has a matrix shape with holes in the openings. In a portion where the electric field direction is disturbed, such as at the end of the comb electrode, the display of the portion corresponds to the video information in the pixel on a one-to-one basis, and in black, it is black, and in white, it is white. Therefore, it can be used as a part of the display.

また、本実施例では、実施例7と異なり、遮光膜BMは光に対する遮蔽性を有し、かつ、映像信号線DLのからの電界が画素電極PXと対向電極CTの間の電界に影響しないように導電性の高い膜で形成されており、本実施例では対向基板SUB1面からクロム酸化物(CrOx)、クロム窒化物(CrNx)、クロム(Cr)の3層構造を0.2μm程度の厚さで形成している。このときクロム酸化物(CrOx)は、表示面の反射を抑えるために用いている。また、クロム(Cr)は遮光膜BMに外部から電圧を与えられるよう遮光層BMの最上層に設ける。   In the present embodiment, unlike the seventh embodiment, the light shielding film BM has a light shielding property, and the electric field from the video signal line DL does not affect the electric field between the pixel electrode PX and the counter electrode CT. In this embodiment, the three-layer structure of chromium oxide (CrOx), chromium nitride (CrNx), and chromium (Cr) is about 0.2 μm from the surface of the counter substrate SUB1. It is formed with a thickness. At this time, chromium oxide (CrOx) is used to suppress reflection on the display surface. Chromium (Cr) is provided on the uppermost layer of the light shielding layer BM so that a voltage can be applied to the light shielding film BM from the outside.

遮光膜BMは各行の画素に左右方向に線状に形成され、この線で各行の有効表示領域が仕切られている。従って、各行の画素の輪郭が遮光膜BMによってはっきりとする。つまり、遮光膜BMはブラックマトリクスとi型半導体層ASに対する遮光との2つの機能をもつ。   The light shielding film BM is formed in a line in the left-right direction on the pixels of each row, and the effective display area of each row is partitioned by this line. Therefore, the outline of the pixels in each row is clarified by the light shielding film BM. That is, the light shielding film BM has two functions of black matrix and light shielding for the i-type semiconductor layer AS.

遮光膜BMは周辺部にも額縁状に形成され、そのパターンは図25に示すマトリクス部のパターンと連続して形成されている。周辺部の遮光膜BMは、シール部SLの外側に延長され、パソコン等の実装機に起因する反射光等の漏れ光がマトリクス部に入り込むのを防ぐと共に、バックライト等の光が表示エリア外に漏れるのも防いでいる。他方、この遮光膜BMは基板SUB2の縁よりも約0.3〜1.0mm程内側に留められ、基板SUB2の切断領域を避けて形成されている。
《オーバーコート膜OC》
実施例1と同じ。ただし、遮光膜BMに電位を与えられるようにスルーホールを形成してもよい。電位としては、対向電圧Vcに接続することが好ましい。
The light shielding film BM is also formed in a frame shape in the peripheral portion, and the pattern is formed continuously with the pattern of the matrix portion shown in FIG. The peripheral light shielding film BM is extended to the outside of the seal portion SL to prevent leakage light such as reflected light from a mounting device such as a personal computer from entering the matrix portion, and light such as a backlight is out of the display area. It also prevents leaks. On the other hand, the light-shielding film BM is retained about 0.3 to 1.0 mm from the edge of the substrate SUB2, and is formed so as to avoid the cutting region of the substrate SUB2.
<< Overcoat film OC >>
Same as Example 1. However, a through hole may be formed so that a potential is applied to the light shielding film BM. The potential is preferably connected to the counter voltage Vc.

本実施例では、実施例7の効果に加え、遮光膜BMが映像信号線DLからの電界の影響をシールドするため、それにより画素電極PXと対向電極CTとの電界が影響されることがなくなる。したがって、映像信号線DLとのクロストークがなくなり、画面に筋を引くような画質不良(スミア)を解消できる。また、映像信号線DLの両脇に配置される透明な対向電極CTを遮光層SHで遮光する領域も小さくでき、より高透過率を達成することができる。   In the present embodiment, in addition to the effects of the seventh embodiment, the light shielding film BM shields the influence of the electric field from the video signal line DL, so that the electric field between the pixel electrode PX and the counter electrode CT is not affected thereby. . Therefore, there is no crosstalk with the video signal line DL, and image quality defects (smear) that draw lines on the screen can be eliminated. In addition, a region where the transparent counter electrode CT disposed on both sides of the video signal line DL is shielded by the light shielding layer SH can be reduced, and higher transmittance can be achieved.

図43は、本実施例のアクティブ・マトリックス型カラー液晶表示装置の開口率向上の原理を示す図で、図43Aは、電極に電圧を印加した時の液晶層内の電位分布を示す特性図、図43Bは、液晶層の中央部付近の液晶分子の再配向状態を示す平面図、図43Cは、図43Bに示す液晶分子の回転角αを示す特性図、図43Dは、上下偏光板、上下基板、電極上および電極間の液晶層を透過する光の透過率分布を示す特性図の一例である。   FIG. 43 is a diagram showing the principle of improving the aperture ratio of the active matrix type color liquid crystal display device of this example, and FIG. 43A is a characteristic diagram showing the potential distribution in the liquid crystal layer when a voltage is applied to the electrodes. 43B is a plan view showing the realignment state of the liquid crystal molecules near the center of the liquid crystal layer, FIG. 43C is a characteristic diagram showing the rotation angle α of the liquid crystal molecules shown in FIG. 43B, and FIG. It is an example of the characteristic view which shows the transmittance | permeability distribution of the light which permeate | transmits a liquid crystal layer on a board | substrate, an electrode, and between electrodes.

ここで、下記の要件を除けば、実施例7と同一である。   Here, it is the same as Example 7 except the following requirements.

本実施例では、液晶層のツイスト弾性定数K2として約2×10-12N(ニュートン)を使用した。 In this embodiment, about 2 × 10 −12 N (Newton) is used as the twist elastic constant K2 of the liquid crystal layer.

ツイスト弾性定数K2として、例えば、約10×10-12N(ニュートン)の比較的大きな値を使用すると、図41Bに示すように、電極上中央部の液晶分子は、ほとんど回転角αが零であり、この結果、電極上中央部の透過率は、ほぼ暗表示の値となる。 For example, when a relatively large value of about 10 × 10 −12 N (Newton) is used as the twist elastic constant K2, as shown in FIG. 41B, the rotation angle α of the liquid crystal molecules at the center on the electrode is almost zero. As a result, the transmittance at the central part on the electrode is almost dark.

一方、本実施例では、電極上中央部の液晶分子までも回転し、電極間のA部分の透過率の平均透過率の50%以上が、電極上でのB部分の透過率の平均値透過率となることが分かった。   On the other hand, in this embodiment, even the liquid crystal molecules in the central portion on the electrode rotate, and the average transmittance of the transmittance of the A portion between the electrodes is 50% or more of the average transmittance of the transmittance of the B portion on the electrode. It turns out that it becomes rate.

したがって、全体部分の平均透過率は、A+B部分の透過率の平均値透過率となり、大幅に引き上げられる。   Therefore, the average transmittance of the entire portion becomes an average transmittance of the transmittance of the A + B portion, and is greatly increased.

本発明は、上述したように液晶等に適用され、液晶製造産業において実用可能性がある。   As described above, the present invention is applied to a liquid crystal or the like, and may be practically used in the liquid crystal manufacturing industry.

本発明の実施例1のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。1 is a plan view of a main part showing one pixel of a liquid crystal display unit and its periphery in an active matrix color liquid crystal display device according to Example 1 of the present invention; 図1の3−3切断線における画素の断面図である。It is sectional drawing of the pixel in the 3-3 cutting line of FIG. 図1の4−4切断線における薄膜トランジスタ素子TFTの断面図である。FIG. 4 is a cross-sectional view of the thin film transistor element TFT taken along line 4-4 in FIG. 1. 図1の5−5切断線における蓄積容量Cstgの断面図である。FIG. 5 is a cross-sectional view of the storage capacitor Cstg taken along the line 5-5 in FIG. 表示パネルのマトリクス周辺部の構成を説明するための平面図である。4 is a plan view for explaining a configuration of a matrix peripheral portion of the display panel. FIG. 左側に走査信号端子、右側に外部接続端子の無いパネル縁部分を示す断面図である。It is sectional drawing which shows the panel edge part which does not have a scanning signal terminal on the left side, and an external connection terminal on the right side. ゲート端子GTMとゲート配線GLの接続部近辺を示す平面図(図7A)と断面図(図7B)である。FIG. 7B is a plan view (FIG. 7A) and a cross-sectional view (FIG. 7B) showing the vicinity of a connection portion between the gate terminal GTM and the gate wiring GL. ドレイン端子DTMと映像信号線DLとの接続部付近を示す平面図(図8A)と断面図(図8B)である。FIG. 8 is a plan view (FIG. 8A) and a cross-sectional view (FIG. 8B) showing the vicinity of a connection portion between the drain terminal DTM and the video signal line DL. 共通電極端子CTM、共通バスラインCBおよび共通電圧信号線CLの接続部付近を示す平面図(図9A)と断面図(図9B)である。FIG. 9B is a plan view (FIG. 9A) and a cross-sectional view (FIG. 9B) showing the vicinity of a connection portion between the common electrode terminal CTM, the common bus line CB, and the common voltage signal line CL. 本発明のアクティブマトリクス型カラー液晶表示装置のマトリクス部とその周辺を含む回路図である。1 is a circuit diagram including a matrix portion and its periphery of an active matrix type color liquid crystal display device of the present invention. 本発明のアクティブマトリクス型カラー液晶表示装置の駆動波形を示す図である。It is a figure which shows the drive waveform of the active matrix type color liquid crystal display device of this invention. 基板SUB1側の工程A〜Cの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process AC of the board | substrate SUB1 side. 基板SUB1側の工程D〜Fの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process DF by the side of the board | substrate SUB1. 基板SUB1側の工程G〜Hの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process GH by the side of the board | substrate SUB1. 液晶表示パネルに周辺の駆動回路を実装した状態を示す上面図である。It is a top view which shows the state which mounted the peripheral drive circuit on the liquid crystal display panel. 駆動回路を構成する集積回路チップCHIがフレキシブル配線基板に搭載されたテープキャリアパッケージTCPの断面構造を示す図である。It is a figure which shows the cross-section of tape carrier package TCP in which the integrated circuit chip CHI which comprises a drive circuit was mounted in the flexible wiring board. テープキャリアパッケージTCPを液晶表示パネルPNLの走査信号回路用端子GTMに接続した状態を示す要部断面図である。It is principal part sectional drawing which shows the state which connected the tape carrier package TCP to the scanning signal circuit terminal GTM of liquid crystal display panel PNL. 液晶表示モジュールの分解斜視図である。It is a disassembled perspective view of a liquid crystal display module. 印加電界方向、ラビング方向、偏光板透過軸の関係を示す図である。It is a figure which shows the relationship between an applied electric field direction, a rubbing direction, and a polarizing plate transmission axis. 本発明の実施例2のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 2 of this invention, and its periphery. 本発明の実施例3のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 3 of this invention, and its periphery. 本発明の実施例4のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 4 of this invention, and its periphery. 本発明の実施例5のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 5 of this invention, and its periphery. 本発明の実施例6のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 6 of this invention, and its periphery. 本発明の実施例6のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部断面図である。It is principal part sectional drawing which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 6 of this invention, and its periphery. 本発明の実施例6のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す平面図である。It is a top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 6 of this invention, and its periphery. 本発明の実施例7のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 7 of this invention, and its periphery. の6−6切断線における断面図である。FIG. 6 is a sectional view taken along line 6-6 of FIG. 図25の7−7切断線における薄膜トランジスタ素子TFTの断面図である。It is sectional drawing of the thin-film transistor element TFT in the 7-7 cutting line of FIG. 図25の8−8切断線における蓄積容量Cstgの断面図である。FIG. 26 is a cross-sectional view of the storage capacitor Cstg taken along the line 8-8 in FIG. 25. ゲート端子GTMとゲート配線GLの接続部近辺を示す平面図(図29A)とその断面図(図29B)である。FIG. 29A is a plan view (FIG. 29A) showing a vicinity of a connection portion between the gate terminal GTM and the gate wiring GL and its sectional view (FIG. 29B). ドレイン端子DTMと映像信号線DLとの接続部付近を示す平面図(図30A)とその断面図(図30B)である。FIG. 30A is a plan view showing the vicinity of a connection portion between the drain terminal DTM and the video signal line DL (FIG. 30A) and its sectional view (FIG. 30B). 共通電極端子CTM1、共通バスラインCB1および共通電圧信号線CLの接続部付近を示す平面図(図31A)とその断面図(図31B)である。FIG. 31B is a plan view (FIG. 31A) and a cross-sectional view (FIG. 31B) showing the vicinity of a connection portion between the common electrode terminal CTM1, the common bus line CB1, and the common voltage signal line CL. 共通電極端子CTM2、共通バスラインCB2および共通電圧信号線CLの接続部付近を示す平面図(図32A)とその断面図(図32B)である。FIG. 32A is a plan view (FIG. 32A) showing the vicinity of a connection portion between the common electrode terminal CTM2, the common bus line CB2, and the common voltage signal line CL, and a cross-sectional view thereof (FIG. 32B). 本発明のアクティブマトリクス型カラー液晶表示装置のマトリクス部とその周辺を含む回路図である。1 is a circuit diagram including a matrix portion and its periphery of an active matrix type color liquid crystal display device of the present invention. 本発明のアクティブマトリクス型カラー液晶表示装置の駆動波形を示す図である。It is a figure which shows the drive waveform of the active matrix type color liquid crystal display device of this invention. 基板SUB1側の工程A〜Cの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process AC of the board | substrate SUB1 side. 基板SUB1側の工程D〜Eの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process D-E by the side of the board | substrate SUB1. 基板SUB1側の工程Fの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of the process F by the side of the board | substrate SUB1. 本発明の実施例8のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 8 of this invention, and its periphery. 本発明の実施例9のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 9 of this invention, and its periphery. 本発明の実施例10のアクティブマトリクス型カラー液晶表示装置の液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part of the active matrix type color liquid crystal display device of Example 10 of this invention, and its periphery. 本発明の原理を示す図で、電極に電圧を印加した時の液晶層内の電位分布を示す特性図(図41A)と、液晶層の中央部付近の液晶分子の再配向状態を示す平面図(図41B)と、液晶分子の回転角αを示す特性図(図41C)と、上下偏光板、上下基板、電極上および電極間の液晶層を透過する光の透過率分布を示す特性図(図41D)の一例である。The figure which shows the principle of this invention, The characteristic view (FIG. 41A) which shows the electric potential distribution in a liquid crystal layer when a voltage is applied to an electrode, and the top view which shows the realignment state of the liquid crystal molecule near the center part of a liquid crystal layer (FIG. 41B), a characteristic diagram showing the rotation angle α of liquid crystal molecules (FIG. 41C), and a characteristic diagram showing the transmittance distribution of light transmitted through the upper and lower polarizing plates, the upper and lower substrates, the electrodes and the liquid crystal layer between the electrodes ( FIG. 41D) is an example. 本発明の原理を示す図で、電圧を透明電極に印加した場合の等電位線の状態を示す特性図である。It is a figure which shows the principle of this invention, and is a characteristic view which shows the state of an equipotential line at the time of applying a voltage to a transparent electrode. 本発明の原理を示す図で、電圧を透明電極に印加した場合の等電位線の状態を示す電界印加した時の液晶層内の液晶分子の回転角αを示す図の一例である。It is a figure which shows the principle of this invention, and is an example of the figure which shows the rotation angle (alpha) of the liquid crystal molecule in a liquid-crystal layer when the electric field which shows the state of an equipotential line when a voltage is applied to a transparent electrode is applied. 本発明の原理を示す図で、電界印加した時の液晶層内の液晶分子のチルト(起き上がり)角を示す図の一例である。It is a figure which shows the principle of this invention, and is an example of the figure which shows the tilt (rise) angle | corner of the liquid crystal molecule in a liquid crystal layer when an electric field is applied. 本発明の実施例11のアクティブマトリクス型カラー液晶表示装置の開口率向上の原理を示す図で、電極に電圧を印加した時の液晶層内の電位分布を示す特性図(図43A)と、液晶層の中央部付近の液晶分子の再配向状態を示す平面図(図43B)と、液晶分子の回転角αを示す特性図(図43C)と、上下偏光板、上下基板、電極上および電極間の液晶層を透過する光の透過率分布を示す特性図(図43D)の一例である。FIG. 43 is a diagram showing the principle of improving the aperture ratio of the active matrix type color liquid crystal display device of Example 11 of the present invention, and is a characteristic diagram (FIG. 43A) showing the potential distribution in the liquid crystal layer when a voltage is applied to the electrodes; Plan view (FIG. 43B) showing the reorientation state of the liquid crystal molecules near the center of the layer, characteristic diagram showing the rotation angle α of the liquid crystal molecules (FIG. 43C), upper and lower polarizing plates, upper and lower substrates, on the electrodes and between the electrodes FIG. 43D is an example of a characteristic diagram (FIG. 43D) showing a transmittance distribution of light transmitted through the liquid crystal layer. 横電界方式の液晶表示装置において、液晶層内の液晶分子のチルト角と全方位でコントラスト比が10以上となる視野角範囲を示すシミュレーション結果の特性図の一例である。FIG. 11 is an example of a characteristic diagram of a simulation result showing a viewing angle range in which a contrast ratio is 10 or more in all directions in a tilt angle and all directions of liquid crystal molecules in a liquid crystal layer in a horizontal electric field type liquid crystal display device.

符号の説明Explanation of symbols

GL・・・走査信号線、DL・・・映像信号線、CL・・・対向電圧信号線、PX・・・画素電極、CT・・・対向電極。

GL: scanning signal line, DL: video signal line, CL: counter voltage signal line, PX: pixel electrode, CT: counter electrode.

Claims (5)

画素電極と対向電極を有し、前記画素電極と前記対向電極の問の基板面に略平行な電界成分により液晶層の液晶分子を制御し表示を行うアクティブマトリクス型液晶表示装置において、
前記対向電極間を電気的に接続する対向電圧信号線を有し、隣接する2本の対向電圧信号線が、対向電極によってスルーホールを介して接続されることを特徴とするアクティブマトリクス型液晶表示装置。
In an active matrix liquid crystal display device having a pixel electrode and a counter electrode, and controlling and displaying liquid crystal molecules in a liquid crystal layer by an electric field component substantially parallel to the substrate surface between the pixel electrode and the counter electrode,
An active matrix liquid crystal display having a counter voltage signal line for electrically connecting the counter electrodes, wherein two adjacent counter voltage signal lines are connected through a through hole by the counter electrode apparatus.
前記対向電圧信号線は、金属で形成されていることを特徴とする請求項1に記哉のアクティブマトリクス型液畠表示装置。   2. The active matrix type liquid crystal display device according to claim 1, wherein the counter voltage signal line is made of metal. 少なくとも前記画素電極あるいは対向電極の一方が透明電極であることを特徴とする請求項1又は2のいずれかに記載のアクティブマトリクス型液晶表示装置。   3. The active matrix liquid crystal display device according to claim 1, wherein at least one of the pixel electrode and the counter electrode is a transparent electrode. 前記透明電極の透明導電膜は、インジウム‐チン‐オキサイド(ITO)であることを特徴とする請求項3に記載のアクティブマトリクス型液晶表示装置。   4. The active matrix liquid crystal display device according to claim 3, wherein the transparent conductive film of the transparent electrode is indium-tin-oxide (ITO). 前記対向電圧信号線は、Cr、Ta、Ti、Mo、W、Alまたはそれらの合金、もしくは、それらを積層したクラッド構造で形成されていることを特徴とする請求項2に記載のアクティブマトリクス型液晶表示装置。

3. The active matrix type according to claim 2, wherein the counter voltage signal line is formed of Cr, Ta, Ti, Mo, W, Al or an alloy thereof, or a clad structure in which they are laminated. Liquid crystal display device.

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