JP2005175214A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 コアトランジスタを高密度に集積しても一定量の電源間容量をチップ内部に配置することができるようにする。
【解決手段】 チップ内部に配置された複数のコアトランジスタ１００と、複数のコアトランジスタ１００を囲むように配置された複数のＩ／Ｏセル１０と、複数のコアトランジスタ１００の電源配線１２及びグラウンド配線１４と、複数のコアトランジスタ１００のうち、Ｉ／Ｏセル１０に隣接しているトランジスタであるダミートランジスタの少なくとも一つを、電源配線１２とグラウンド配線１４との間に設けられた電源間容量素子２００として機能させるように電源配線１２及びグラウンド配線１４に接続する容量素子用配線４２，４４とを具備する。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関する。特に本発明は、コアトランジスタを高密度に集積しても一定量の電源間容量をチップ内部に配置することができる半導体装置及びその製造方法に関する。

図１８は、従来の半導体装置の平面図である。この半導体装置において、複数のＩ／Ｏセル３１０及び配線パッド３２０で囲まれた内部領域３３０には、コアトランジスタ（図示せず）が形成されている。近年、内部領域３３０のコアトランジスタは、高密度に集積されるようになっており、また高速で動作するようになっている。このため、内部領域３３０のコアトランジスタが高速で動作すると高周波成分がノイズとなり、半導体装置の外部に反射される場合がある。これを防ぐために、内部領域３３０のコアトランジスタの電源配線とグラウンド配線との間に、容量素子すなわち電源間容量素子を設けることがある（例えば特許文献1参照）。
特開２０００−５８７５１

電源間容量を配置する場所としては、Ｉ／Ｏセルで囲まれた内部領域においてコアトランジスタが形成されていない空領域が考えられる。しかしコアトランジスタの高集積化が進むと空領域が少なくなるため、容量素子を必要な量ほど配置することが困難な場合がある。また場合によっては容量素子を配置できないこともある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、コアトランジスタを高密度に集積しても一定量の電源間容量をチップ内部に配置することができる半導体装置及びその製造方法を提供することである。

上記課題を解決するため、本発明にかかる半導体装置は、
チップ内部に配置され、トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタと、
前記複数のコアトランジスタを囲むように配置された複数のＩ／Ｏセルと、
前記複数のコアトランジスタに電圧を供給する電源配線及びグラウンド配線と、
前記ダミートランジスタの少なくとも一つを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
を具備し、
前記ダミートランジスタは前記複数のＩ／Ｏセルの隣に配置されている。

この半導体装置によれば、ダミートランジスタを電源間容量素子として機能させている。このため、電源間容量素子を配置するためのスペースを新たに確保する必要はない。従ってコアトランジスタの集積率を高めても一定量の電源間容量素子を配置して、コアトランジスタから外部に反射されるノイズを減らすことができる。
なおダミートランジスタは、複数のコアトランジスタの周縁部全周にわたって配置されており、容量素子用配線は、複数のダミートランジスタそれぞれを電源間容量素子として機能させてもよい。

ダミートランジスタがＰチャンネルＭＯＳトランジスタである場合、容量素子用配線は、ゲート電極、ソース領域及びドレイン領域それぞれをグラウンド配線に接続し、かつウェルを電源配線に接続していてもよい。またダミートランジスタがＮチャンネルＭＯＳトランジスタである場合、容量素子用配線は、ゲート電極、ソース領域及びドレイン領域それぞれを電源配線に接続し、かつウェルをグラウンド配線に接続していてもよい。

ダミートランジスタがＰチャンネルＭＯＳトランジスタである場合、容量素子用配線は、ゲート電極をグラウンド配線に接続し、かつソース領域及びドレイン領域を電源配線に接続していてもよい。またダミートランジスタがＮチャンネルＭＯＳトランジスタである場合、容量素子用配線は、ゲート電極を電源配線に接続し、かつソース領域及びドレイン領域をグラウンド配線に接続していてもよい。これらの場合、ダミートランジスタは、隣接する少なくとも２つのゲート電極及び２つのゲート絶縁膜それぞれが互いに繋がっており、他のコアトランジスタよりゲート電極及びゲート絶縁膜の面積が広くしてもよい。この場合電源間容量素子一つあたりの容量を多くすることができるため、コアトランジスタから外部に反射されるノイズをさらに減らすことができる。

本発明にかかる他の半導体装置は、
チップ内部に配置され、トランジスタとして使用しないダミーＣＭＯＳトランジスタを含む複数のコアＣＭＯＳトランジスタと、
前記複数のコアＣＭＯＳトランジスタを囲むように配置された複数のＩ／Ｏセルと、
前記複数のコアＣＭＯＳトランジスタに電圧を供給する電源配線及びグラウンド配線と、
前記ダミーＣＭＯＳトランジスタの少なくとも一つを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
を具備し、
前記ダミーＣＭＯＳトランジスタは前記複数のＩ／Ｏセルの隣に配置されている。

ダミーＣＭＯＳトランジスタはＮ型ウェルに形成されたＰチャンネルＭＯＳトランジスタ及びＰ型ウェルに形成されたＮチャンネルＭＯＳトランジスタからなる場合、容量素子用配線は、ＰチャンネルＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域それぞれをグラウンド配線に接続するとともにＮ型ウェルを電源配線に接続し、ＮチャンネルＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域それぞれを電源配線に接続するとともにＰ型ウェルをグラウンド配線に接続していてもよい。また容量素子用配線は、ＰチャンネルＭＯＳトランジスタのゲート電極をグラウンド配線に接続するとともにソース領域及びドレイン領域を電源配線に接続し、ＮチャンネルＭＯＳトランジスタのゲート電極を電源配線に接続するとともにソース領域及びドレイン領域をグラウンド配線に接続していてもよい。

本発明にかかる他の半導体装置は、
チップ内に配置された複数のコアトランジスタと、
前記複数のコアトランジスタに電圧を供給する電圧電源配線及びグラウンド配線と、
前記複数のコアトランジスタの一部を用いて構成された論理回路と、
前記論理回路として使用されなかった前記コアトランジスタを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
を具備する。

この半導体装置によれば、論理回路として使用されなかったコアトランジスタを電源間容量素子として機能させている。このため電源間容量素子を配置するためのスペースを新たに設ける必要はない。従ってコアトランジスタの集積率を高めても、電源間容量素子を複数配置してコアトランジスタから外部に反射されるノイズを減らすことができる。

本発明にかかる他の半導体装置は、
チップ内部に配置され、トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタと、
前記複数のコアトランジスタを囲むように配置された複数のＩ／Ｏセルと、
前記複数のコアトランジスタに電圧を供給する電源配線及びグラウンド配線と、
前記複数のコアトランジスタの一部を用いて構成された論理回路と、
前記ダミートランジスタの少なくとも一つ、及び前記論理回路として使用されなかった前記コアトランジスタを、それぞれ前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
を具備する。

この半導体装置によれば、ダミートランジスタ、及び論理回路として使用されなかったコアトランジスタを電源間容量素子として機能させている。このため電源間容量素子を配置するためのスペースを新たに設ける必要はない。従ってコアトランジスタの集積率を高めても、電源間容量素子を複数配置してコアトランジスタから外部に反射されるノイズを減らすことができる。

本発明にかかる半導体装置の製造方法は、
トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタ、及び該複数のコアトランジスタの周囲に位置するＩ／Ｏセルを形成する工程と、
前記ダミートランジスタの少なくとも一つを、前記コアトランジスタの電源配線とグラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する工程と
を具備し、
前記ダミートランジスタは前記Ｉ／Ｏセルの隣に位置する。

本発明にかかる他の半導体装置の製造方法は、
トランジスタとして使用しないダミーＣＭＯＳトランジスタを含む複数のコアＣＭＯＳトランジスタ、及び該複数のコアＣＭＯＳトランジスタの周囲に位置するＩ／Ｏセルを形成する工程と、
前記ダミーＣＭＯＳトランジスタの少なくとも一つを、前記コアＣＭＯＳトランジスタの電源配線とグラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する工程と
を具備し、
前記ダミーＣＭＯＳトランジスタは前記Ｉ／Ｏセルの隣に位置する。

本発明にかかる他の半導体装置の製造方法は、
複数のコアトランジスタを形成する工程と、
前記複数のコアトランジスタの一部を論理回路として機能させるための配線を形成し、かつ前記論理回路として機能していないコアトランジスタを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線を形成する工程と
を具備する。

本発明にかかる他の半導体装置の製造方法は、
トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタを形成する工程と、
前記複数のコアトランジスタの一部を論理回路として機能させるための配線を形成し、かつ、前記ダミートランジスタの少なくとも一つ、及び前記論理回路として機能していないコアトランジスタを、それぞれ前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線を形成する工程と
を具備する。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１は第1の実施形態にかかる半導体装置の平面図である。
本実施形態にかかる半導体装置において、チップの内部領域３０には、複数のコアトランジスタ（図示せず）が高密度に集積しており、内部領域３０の周囲には、複数のＩ／Ｏセル１０及び複数の配線パッド２０が配置されている。Ｉ／Ｏセル１０の内部にはコアトランジスタより大型のトランジスタ（図示せず）が形成されている。

内部領域３０にあるコアトランジスタのゲート電極とＩ／Ｏセル１０にあるトランジスタのゲート電極は、同一の膜を同時にエッチングすることで形成される。一般的に、大きなパターンを有する部分と微細なパターンを有する部分とを同時にエッチングする場合、ローディング効果により、微細なパターンを有する部分のエッチングレートは低くなる。このため、内部領域３０のうちＩ／Ｏセル１０に隣接する領域であるダミー領域３２では、ゲート電極を形成するときのエッチングレートが、Ｉ／Ｏセル１０に大きなゲート電極を形成するときの影響を受けて、ダミー領域３２以外におけるエッチングレートと比べて低くなる。このためダミー領域３２では、ゲート電極が意図する形状とは異なる形状に形成される。従ってダミー領域３２に形成されたトランジスタは、コアトランジスタとしての品質が保証できない場合があるため一般にダミートランジスタとして扱われ、配線に接続されない。
本実施形態においてこのダミートランジスタは、コアトランジスタの電源配線とグラウンド配線との間に接続された電源間容量素子として機能するべく配線に接続されている。

次に、図２及び図３を用いて電源間容量素子の構成について説明する。図２は図１において破線Ａで囲んだ領域を拡大した平面図である。図３（ａ）は図２のＡ−Ａ断面を示す図であり、図３（ｂ）は図２のＢ−Ｂ断面を示す図である。
図２に示すように、平面配置において、内部領域３０には複数のコアトランジスタ１００がマトリクス状に配置されている。またダミー領域３２にはダミートランジスタが形成されているが、このダミートランジスタは、電源間容量素子２００として機能するべく、容量素子用配線４２を介してコアトランジスタの電源配線１２に接続し、また容量素子用配線４４によってグラウンド配線１４に接続している。なお電源配線１２及びグラウンド配線１４は、内部領域３０の縁に沿ってＩ／Ｏセル１０中に形成されている。

詳細には、図３（ａ）の断面図に示すように、コアトランジスタ１００はＰチャンネルＭＯＳトランジスタであり、以下の構造を有する。シリコン基板１にはＮ型ウェル３４ａが形成されている。Ｎ型ウェル３４ａの表面には素子分離膜２が形成されており、この素子分離膜２の相互間の素子領域には、ソース領域及びドレイン領域であるＰ型不純物層１０４ａ、ならびにゲート電極１０２が形成されている。ゲート電極１０２はゲート酸化膜１０２ａの上に形成されており、また平面配置においてＰ型不純物層１０４ａに挟まれている。素子分離膜２、ゲート電極１０２及びＰ型不純物層１０４ａの上には層間絶縁膜３が形成されている。層間絶縁膜３には図示しない接続孔が形成されており、この接続孔を介して層間絶縁膜３上に形成された配線が、ゲート電極１０２及びＰ型不純物層１０４ａに接続している。

電源間容量素子２００は以下の構造を有する。シリコン基板１にはＮ型ウェル３４ａがコアトランジスタ１００の下から電源間容量素子２００の下まで連続して形成されている。Ｎ型ウェル３４ａの表面には素子分離膜２が形成されており、この素子分離膜２の相互間の素子領域には、ソース／ドレインであるＰ型不純物層２０４ａ及びゲート電極２０２が形成されている。ゲート電極２０２はゲート酸化膜２０２ａの上に形成されており、また平面配置においてＰ型不純物層２０４ａに挟まれている。ゲート電極２０２及びゲート酸化膜２０２ａは、上記したローディング効果により、コアトランジスタ１００のゲート電極１０２及びゲート酸化膜１０２ａとは異なった形状に形成されている。そして素子分離膜２、ゲート電極１０２及びＰ型不純物層１０４ａの上には層間絶縁膜３が形成されている。層間絶縁膜３には、ゲート電極２０２上及びＰ型不純物層２０４ａ上それぞれの上に位置する接続孔３ａ，３ｂが形成されている。容量素子用配線４４は、一部が接続孔３ａ，３ｂの中に埋め込まれることによりゲート電極２０２及びＰ型不純物層２０４ａに接続するとともに、グラウンド配線１４に接続している。

また図３（ｂ）の断面図に示すように、素子分離膜２には開口部２ａが設けられており、この開口部２ａにおいてＮ型ウェル３４ａは層間絶縁膜３に面している。層間絶縁膜３には、開口部２ａ上に位置するように接続孔３ｃが形成されている。容量素子用配線４２は、一部が接続孔３ｃに埋め込まれることによりＮ型ウェル３４ａに接続するとともに、電源配線１２に接続している。

電源間容量素子２００の等価回路図を図４に示す。電源配線１２からＶ_ＤＤが容量素子用配線４２を介してＮ型ウェル３４ａに印加され、グラウンド配線１４からＶ_ＳＳが容量素子用配線４４を介してゲート電極２０２及びソース／ドレインであるＰ型不純物層２０４ａに印加されると、電源間容量素子２００は、Ｐ型不純物層２０４ａとＮ型ウェル３４ａの界面に電荷を蓄積する。

このような構造の半導体装置は、例えば以下のようにして形成される。まずシリコン基板１の上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとしてシリコン基板１にイオンを照射してイオン注入を行う。そしてレジストパターンを除去した後、熱処理を行うことによりＮ型ウェル３４ａを形成する。次いでＬＯＣＯＳ法により、素子領域を互いに分離する素子分離膜２を形成する。このとき素子分離膜２には開口部２ａが形成される。次いで素子領域にゲート酸化膜１０２ａ，２０２ａを熱酸化法により形成した後、ゲート酸化膜１０２ａ，２０２ａ上を含む全面上にポリシリコン膜をＣＶＤ法により堆積する。次いでポリシリコン膜をエッチングしてパターニングすることにより、ゲート酸化膜１０２ａ上にゲート電極１０２を形成するとともに、ゲート酸化膜２０２ａ上にゲート電極２０２を形成する。このときローディング効果により、ゲート電極１０２周辺のエッチングレートとゲート電極２０２周辺のエッチングレートが異なるため、ゲート電極２０２はゲート電極１０２とは異なった形状に形成される。
次いで、これらゲート電極１０２，２０２をマスクとしてシリコン基板１に不純物イオンをイオン注入し、所定の熱処理を施す。これにより、シリコン基板１にはＰ型不純物層１０４ａ及びＰ型不純物層２０４ａが形成される。

さらに層間絶縁膜３をＣＶＤ法により堆積する。層間絶縁膜３は、例えば酸化シリコン膜、ＢＰＳＧ（boro- phospho silicate glass）膜、ＳＯＧ（spin on glass）膜等である。次いで層間絶縁膜３上にレジストパターンを形成し、このレジストパターンをマスクとしてエッチングすることにより、ゲート電極２０２の上には接続孔３ａを、Ｐ型不純物層２０４ａの上には接続孔３ｂを、素子分離膜２の開口部２ａ上には接続孔３ｃを、それぞれ形成する。
次いで接続孔３ａ，３ｂ，３ｃの中及び層間絶縁膜３上にＡｌ合金膜をスパッタリングにより堆積する。次いで、このＡｌ合金膜をパターニングすることにより、Ａｌ合金膜からなる容量素子用配線４２，４４それぞれを形成する。このとき、コアトランジスタ１００の配線の一部が容量素子用配線４２，４４と同時に形成されてもよい。

上記のとおり本実施形態の半導体装置によれば、内部領域３０に形成されたトランジスタのうちＩ／Ｏセル１０に隣接するダミートランジスタは、ゲート電極２０２及びＰ型不純物層２０４ａが容量素子用配線４４によってグラウンド配線１４に接続され、Ｎ型ウェル３４ａが容量素子用配線４２によって電源配線１２に接続しているため、電源間容量素子２００として機能する。このため、新たにスペースを確保しなくてもチップ内に電源間容量素子を配置することができる。従って内部領域３０におけるコアトランジスタ１００の集積度を高めても電源間容量素子２００を複数配置し、コアトランジスタ１００から外部に反射するノイズを減らすことができる。
また従来の製造工程に対して配線パターンを形成するときのパターニングを変更するのみで電源間容量素子２００を形成することができるため、従来と比べて製造コストは高くならない。

図５は第２の実施形態にかかる半導体装置の平面拡大図であり、第１の実施形態における図２に相当する図である。本実施形態において第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態にかかる半導体装置において、内部領域３０にはＮチャンネルＭＯＳトランジスタであるコアトランジスタ１１０がマトリクス状に配置されている。コアトランジスタ１１０はゲート電極１０２及びソース／ドレイン領域であるＮ型不純物層１０４ｂを備える。ダミー領域３２に形成されたダミートランジスタは、ゲート電極２０２及びソース／ドレイン領域である２つのＮ型不純物層２０４ｂを備える。Ｐ型ウェル３４ｂは、コアトランジスタ１１０の下からダミートランジスタの下まで連続して形成されている。そしてダミートランジスタは、電源間容量素子２０１として機能するように、容量素子用配線４６，４８によって電源配線１２及びグラウンド配線１４に接続されている。

詳細には、容量素子用配線４６はＰ型ウェル３４ｂをグラウンド配線１４に接続し、容量素子用配線４８はゲート電極２０２及び２つのＮ型不純物層２０４ｂを電源配線１２に接続する。このような構造の半導体装置は、層間絶縁膜３上のＡｌ合金膜のエッチングパターンを変更することにより、第１の実施形態と同様の方法によって形成することができる。

図６に電源間容量素子２１０の等価回路図を示す。電源配線１２からＶ_ＤＤが容量素子用配線４８を介してゲート電極２０２及びＮ型不純物層２０４ｂに印加され、グラウンド配線１４からＶ_ＳＳが容量素子用配線４６を介してＰ型ウェル３４ｂに印加されると、電源間容量素子２０１は、Ｎ型不純物層２０４ｂとＰ型ウェル３４ｂの界面に電荷を蓄積する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。

図７は、第３の実施形態にかかる半導体装置の平面拡大図であり、第１の実施形態における図２に相当する図である。本実施形態において第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
本実施形態にかかる半導体装置において、内部領域３０にはＰチャンネルＭＯＳトランジスタであるコアトランジスタ１００がマトリクス状に配置されている。そしてダミー領域３２に形成されたダミートランジスタは、電源間容量素子２１０として機能するべく、ゲート電極２０２が容量素子用配線５２によってグラウンド配線１４に接続しており、Ｐ型不純物層２０４ａが２つとも容量素子用配線５４によって電源配線１２に接続している。またＮ型ウェル３４ａ（図示せず）は図示しない配線により電源配線１２に接続されている。

図８（ａ）は図７のＡ−Ａ断面を示す断面図であり、図８（ｂ）は図７のＢ−Ｂ断面を示す断面図である。図８（ａ）に示すように、ゲート電極２０２は素子分離膜２上まで延伸している。層間絶縁膜３には、この延伸した部分の上に位置する接続孔３ａが形成されている。容量素子用配線５２は、一部が接続孔３ａに埋め込まれることによりゲート電極２０２に接続している。また図８（ｂ）に示すように容量素子用配線５４は、層間絶縁膜３に形成された接続孔３ｂに一部が埋め込まれることによりＰ型不純物層２０４ａに接続している。

図９に電源間容量素子２１０の等価回路図を示す。電源配線１２からＶ_ＤＤが図示しない配線を介してＮ型ウェル３４ａに印加されるとともに容量素子用配線５４を介してソース／ドレインであるＰ型不純物層２０４ａに印加され、グラウンド配線１４からＶ_ＳＳが容量素子用配線５２を介してゲート電極２０２に印加されると、電源間容量素子２００は、ゲート絶縁膜２０２ａとＮ型ウェル３４ａの界面に電荷を蓄積する。

このような構造の半導体装置は、接続孔３ａ，３ｂを形成する位置を変更するとともに接続孔３ｃを形成せず、また層間絶縁膜３上のＡｌ合金膜のエッチングパターンを変更することにより、第１の実施形態と同様の方法により製造することができる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。

図１０は第４の実施形態にかかる半導体装置の平面拡大図であり、第２の実施形態における図５に相当する図である。本実施形態において第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。
本実施形態にかかる半導体装置において、内部領域３０にはＮチャンネルＭＯＳトランジスタであるコアトランジスタ１１０がマトリクス状に配置されている。そしてダミー領域３２に形成されたダミートランジスタは、電源間容量素子２１１として機能するべく、ゲート電極２０２が容量素子用配線５６によって電源配線１２に接続しており、Ｎ型不純物層２０４ｂが２つとも容量素子用配線５８によってグラウンド配線１４に接続している。なおうＰ型ウェル３４ｂ（図示せず）は、図示しない配線を介してグラウンド配線に接続している。

図１１は電源間容量素子２１１の等価回路図である。電源配線１２からＶ_ＤＤが容量素子用配線５６を介してゲート電極２０２に印加され、グラウンド配線１４からＶ_ＳＳが図示しない配線を介してＰ型ウェルに印加されるとともに容量素子用配線５８を介してソース／ドレインであるＮ型不純物層２０４ｂに印加されると、電源間容量素子２００は、ゲート絶縁膜２０２ａとＰ型ウェル３４ｂの界面に電荷を蓄積する。
上記した本実施形態にかかる半導体装置によっても、第１の実施形態と同様の効果を得ることができる。

図１２は第５の実施形態にかかる半導体装置の平面拡大図であり、第１の実施形態における図２に相当する図である。本実施形態において第１及び第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態にかかる半導体装置は、コアトランジスタがＣＭＯＳトランジスタで構成されている。

すなわち内部領域３０において、Ｐチャンネルトランジスタであるコアトランジスタ１００を配置する領域と、Ｎチャンネルトランジスタであるコアトランジスタ１１０とを配置する領域が、図中縦方向について帯状に交互に形成されている。そしてダミー領域３２においても、Ｎチャンネルトランジスタのダミートランジスタを利用して形成された電源間容量素子２００と、Ｐチャンネルトランジスタのダミートランジスタを利用して形成された電源間容量素子２０１とが交互に配置されている。電源間容量素子２００と電源配線１２及びグラウンド配線１４の接続関係は第１の実施形態と同じであり、電源間容量素子２０１と電源配線１２及びグラウンド配線１４の接続関係は第２の実施形態と同じである。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

図１３は第６の実施形態にかかる半導体装置の平面拡大図であり、第３の実施形態における図７に相当する図である。本実施形態において第３及び第４の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態にかかる半導体装置は、コアトランジスタがＣＭＯＳトランジスタで構成されている。

すなわち内部領域３０において、Ｐチャンネルトランジスタであるコアトランジスタ１００を配置する領域と、Ｎチャンネルトランジスタであるコアトランジスタ１１０とを配置する領域が、図中縦方向について帯状に交互に形成されている。そしてダミー領域３２においても、Ｎチャンネルトランジスタのダミートランジスタを利用して形成された電源間容量素子２１０と、Ｐチャンネルトランジスタのダミートランジスタを利用して形成された電源間容量素子２１１とが交互に配置されている。電源間容量素子２１０と電源配線１２及びグラウンド配線１４の接続関係は第３の実施形態と同じであり、電源間容量素子２１１と電源配線１２及びグラウンド配線１４の接続関係は第４の実施形態と同じである。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

図１４は第７の実施形態にかかる半導体装置の平面拡大図であり、第６の実施形態における図１３に相当する図である。図１５は図１４のＡ−Ａ断面を示す図である。本実施形態において第６の実施形態と同一の構成については同一の符号を付し、説明を省略する。

図１３に示すように本実施形態にかかる半導体装置において、内部領域３０にはＰチャンネルＭＯＳトランジスタであるコアトランジスタ１２０と、ＮチャンネルＭＯＳトランジスタであるコアトランジスタ１３０とが交互にマトリクス状に配置されている。そしてダミー領域３２には電源間容量素子２３０，２４０が、それぞれコアトランジスタ１２０，１３０のダミートランジスタを利用して形成されている。

図１３及び図１４に示すようにコアトランジスタ１２０は、平面配置において、両端それぞれにＰ型不純物層１２２が形成されている。Ｐ型不純物層１２２それぞれの内側にはゲート電極１２１が隣接して形成されており、これらゲート電極１２１は互いに離間して略平行に配置されている。そして２つのゲート電極１２１の間にはＰ型不純物層１２３が形成されている。コアトランジスタ１３０も平面配置において、両端それぞれにＮ型不純物層１３２が形成されている。Ｎ型不純物層１３２それぞれの内側にはゲート電極１３１が隣接して形成されており、これらゲート電極１３１は互いに離間して略平行に配置されている。そして２つのゲート電極１３１の間にはＮ型不純物層１３３が形成されている。

電源間容量素子２３０はゲート電極２３２及び２つのＰ型不純物層２３４を備えており、電源間容量素子２４０はゲート電極２４２及び２つのＮ型不純物層２４４を備えている。電源間容量素子２３０のゲート電極２３２は、コアトランジスタ１２０における２つのゲート電極１２１を繋げた形状であり、２つのゲート電極及びその間を覆う領域に形成されている。このためゲート電極２３２の面積は、２つのゲート電極１２１の面積の和より大きい。そしてゲート電極２３２は容量素子用配線６２によってグラウンド配線１４に接続されており、２つのＰ型不純物層２３４それぞれは容量素子用配線６４によって電源配線１２に接続されている。

また電源間容量素子２４０のゲート電極２４２もゲート電極２３２と同様の形状であり、その面積は２つのゲート電極１３１の面積の和より大きい。そしてゲート電極２４２は容量素子用配線６６によって電源配線１２に接続されており、２つのＮ型不純物層２４４それぞれは容量素子用配線６８によってグラウンド配線１４に接続されている。

またコアトランジスタ１２０のＮ型ウェルは電源間容量素子２３０の下まで連続して形成されており、図示しない配線を介して電源配線１２に接続されている。コアトランジスタ１３０のＰ型ウェルも電源間容量素子２４０の下まで連続して形成されており、図示しない配線を介してグラウンド配線１４に接続されている。

上記の電源間容量素子２３０，２４０は、それぞれ第３の実施形態にかかる電源間容量素子２１０及び第４の実施形態にかかる電源間容量素子２１１と同様の作用により電荷を蓄積する。
本実施形態によれば、第６の実施形態と同様の効果を得ることができる。また電源間容量素子２３０，２４０のゲート電極２３２，２４２の面積を大きくしたため、電源間容量素子一つあたりの容量が大きくなる。従って電源間容量を増やし、コアトランジスタ１００から外部に反射されるノイズをさらに減らすことができる。

図１６は、第８の実施形態にかかる半導体装置の平面拡大図であり、第１の実施形態における図２に相当する図である。本実施形態において第１又は第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。
本実施形態にかかる半導体装置は、予め内部領域３０にＣＭＯＳトランジスタであるコアトランジスタ１００，１１０を形成した後に、これらコアトランジスタ１００，１１０を繋ぐ配線パターン（図示せず）を設計、形成することにより論理回路を形成している。このためコアトランジスタ１００，１１０を互いに繋ぐ配線パターンを変更するのみで、異なる論理を有する複数種類の半導体装置を製造することができる。ここで一部のコアトランジスタ１００，１１０は論理設計上不要となる場合がある。

コアトランジスタ１００のＮ型ウェル３４ａは第１の実施形態と同様に容量素子用配線４２によって電源配線１２に接続している。そして論理設計上不要であるコアトランジスタ１００は、電源間容量素子２００として機能するべく、ゲート電極１０２及び２つのＰ型不純物層１０４ａが容量素子用配線４４によってグラウンド配線１４に接続される。またコアトランジスタ１１０のＰ型ウェル３４ｂは第２の実施形態と同様に容量素子用配線４６によってグラウンド配線１４に接続している。論理設計上不要であるコアトランジスタ１１０は、電源間容量素子２０１として機能するべく、ゲート電極１０２及び２つのＮ型不純物層１０４ｂが容量素子用配線４８によって電源配線１２に接続される。
なお容量素子用配線４４は、ダミー領域３２に形成されたダミートランジスタを電源間容量素子２００として機能させるために、ゲート電極２０２及びＰ型不純物層２０４ａにも接続しており、容量素子用配線４８は、ダミー領域３２に形成されたダミートランジスタを電源間容量素子２０１として機能させるために、ゲート電極２０２及びＮ型不純物層２０４ｂにも接続している。

容量素子用配線４２，４４，４６，４８は、例えば以下のようにして、論理回路を形成するための配線パターンと同時に形成される。予めゲート電極１０２上、Ｐ型不純物層１０４ａ上及びＮ型不純物層１０４ｂ上を含む全面上には、第１の実施形態における層間絶縁膜３に相当する絶縁膜（図示せず）が形成されている。まずこの絶縁膜上にレジストパターンを形成し、このレジストパターンをマスクとして絶縁膜をエッチングすることにより、コアトランジスタ１００，１１０のゲート電極１０２上、Ｐ型不純物層１０４ａ上及びＮ型不純物層１０４ｂそれぞれに位置する接続孔を形成すると同時に、電源間容量素子２００，２０１のゲート電極２０２上、Ｐ型不純物層２０４ａ上及びＮ型不純物層２０４ｂ上それぞれに位置する接続孔を形成する。
次いでこれら接続孔の中及び絶縁膜上に、Ａｌ合金膜を例えばスパッタリング法により形成する。次いでこのＡｌ合金膜上にレジストパターンを形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、コアトランジスタ１００のゲート電極１０２に接続する配線（図示せず）、Ｐ型不純物層１０４ａに接続する配線（図示せず）、コアトランジスタ１１０のゲート電極１０２に接続する配線（図示せず）、及びＮ型不純物層１０４ｂに接続する配線（図示せず）を形成すると同時に、容量素子用配線４２，４４，４６，４８を形成することができる。

上記の本実施形態によれば、第１の実施形態と同様の効果を得ることができる。また論理回路として使用していないコアトランジスタ１００，１１０を電源間容量素子２００，２０１として使用しているため、電源間容量素子を配置するためのスペースを新たに設けなくてもさらに電源間容量を増やすことができる。従ってコアトランジスタ１００から外部に反射されるノイズをさらに減らすことができる。

図１７は、第９の実施形態にかかる半導体装置の平面拡大図であり、第８の実施形態における図１６に相当する図である。本実施形態において第３、第４又は第８の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態は、第８の実施形態とは異なり、論理構成上不要であるコアトランジスタ１００，１１０を電源間容量素子２１０，２１１として機能させている。詳細には、コアトランジスタ１００のゲート電極１０２を容量素子用配線７２によってグラウンド配線１４に接続し、２つのＰ型不純物層１０４ａを容量素子用配線７４によって電源配線１２に接続している。またコアトランジスタ１１０のゲート電極１０２を、容量素子用配線７６によって電源配線１２に接続し、２つのＮ型不純物層１０４ｂを容量素子用配線７８によってグラウンド配線１４に接続している。
なお容量素子用配線７２，７４は、ダミー領域３２に形成されたダミートランジスタを電源間容量素子２１０として機能させるべく、それぞれゲート電極２０２，Ｐ型不純物層２０４ａにも接続している。また容量素子用配線７６，７８も、ダミー領域３２に形成されたダミートランジスタを電源間容量素子２１１として機能させるべく、それぞれゲート電極２０２，Ｎ型不純物層２０４ｂにも接続している。
本実施形態においても第８の実施形態と同様の効果を得ることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

第1の実施形態にかかる半導体装置の平面図 図１において破線Ａで囲んだ領域を拡大した平面図 （ａ）は図２のＡ−Ａ断面を示す断面図、（ｂ）は図２のＢ−Ｂ断面を示す断面図 第１の実施形態にかかる電源間容量素子の等価回路図 第２の実施形態にかかる半導体装置の平面拡大図 第２の実施形態にかかる電源間容量素子の等価回路図 第３の実施形態にかかる半導体装置の平面拡大図 （ａ）は図７のＡ−Ａ断面を示す断面図、（ｂ）は図７のＢ−Ｂ断面を示す断面図 第３の実施形態にかかる電源間容量素子の等価回路図 第４の実施形態にかかる半導体装置の平面拡大図 第４の実施形態にかかる電源間容量素子の等価回路図 第５の実施形態にかかる半導体装置の平面拡大図 第６の実施形態にかかる半導体装置の平面拡大図 第７の実施形態にかかる半導体装置の平面拡大図 図１４のＡ−Ａ断面を示す断面図 第８の実施形態にかかる半導体装置の平面拡大図 第９の実施形態にかかる半導体装置の平面拡大図 従来の半導体装置の平面図

符号の説明

１…シリコン基板、２…素子分離膜、３…層間絶縁膜、３ａ，３ｂ，３ｃ…接続孔、１０，３１０…Ｉ／Ｏセル、１２…電源配線、１４…グラウンド配線、２０，３２０…配線パッド、３０，３３０…内部領域、３２…ダミー領域、３４ａ…Ｎ型ウェル、３４ｂ…Ｐ型ウェル、４２，４４，４６，４８，５２，５４，５６，５８，６２，６４，６６，６８，７２，７４，７６，７８…容量素子用配線、１００，１１０，１２０，１３０…コアトランジスタ、１０２，１２１，１３１，２０２，２３２，２４２…ゲート電極、１０４ａ，１２２，１２３，２０４ａ，２３４…Ｐ型不純物層、１０４ｂ，１３２，１３３，２０４ｂ，２４４…Ｎ型不純物層、２００，２０１，２１０，２１１，２３０，２４０…電源間容量素子

Claims (16)

1. チップ内部に配置され、トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタと、
   前記複数のコアトランジスタを囲むように配置された複数のＩ／Ｏセルと、
   前記複数のコアトランジスタに電圧を供給する電源配線及びグラウンド配線と、
   前記ダミートランジスタの少なくとも一つを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
   を具備し、
   前記ダミートランジスタは前記複数のＩ／Ｏセルの隣に配置されている半導体装置。
2. 前記ダミートランジスタは、前記複数のコアトランジスタの周縁部全周にわたって配置されており、
   前記容量素子用配線は、前記複数のダミートランジスタそれぞれを前記電源間容量素子として機能させる請求項１に記載の半導体装置。
3. 前記ダミートランジスタはＰチャンネルＭＯＳトランジスタであり、
   前記容量素子用配線は、ゲート電極、ソース領域及びドレイン領域それぞれを前記グラウンド配線に接続し、かつウェルを前記電源配線に接続している請求項１又は２に記載の半導体装置。
4. 前記ダミートランジスタはＮチャンネルＭＯＳトランジスタであり、
   前記容量素子用配線は、ゲート電極、ソース領域及びドレイン領域それぞれを前記電源配線に接続し、かつウェルを前記グラウンド配線に接続している請求項１又は２に記載の半導体装置。
5. 前記ダミートランジスタはＰチャンネルＭＯＳトランジスタであり、
   前記容量素子用配線は、ゲート電極を前記グラウンド配線に接続し、かつソース領域及びドレイン領域を前記電源配線に接続している請求項１又は２に記載の半導体装置。
6. 前記ダミートランジスタはＮチャンネルＭＯＳトランジスタであり、
   前記容量素子用配線は、ゲート電極を前記電源配線に接続し、かつソース領域及びドレイン領域を前記グラウンド配線に接続している請求項１又は２に記載の半導体装置。
7. 前記ダミートランジスタは、隣接する少なくとも２つのゲート電極及び２つのゲート絶縁膜それぞれが互いに繋がっており、他の前記コアトランジスタよりゲート電極及びゲート絶縁膜の面積が広い請求項５又は６に記載の半導体装置。
8. チップ内部に配置され、トランジスタとして使用しないダミーＣＭＯＳトランジスタを含む複数のコアＣＭＯＳトランジスタと、
   前記複数のコアＣＭＯＳトランジスタを囲むように配置された複数のＩ／Ｏセルと、
   前記複数のコアＣＭＯＳトランジスタに電圧を供給する電源配線及びグラウンド配線と、
   前記ダミーＣＭＯＳトランジスタの少なくとも一つを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
   を具備し、
   前記ダミーＣＭＯＳトランジスタは前記複数のＩ／Ｏセルの隣に配置されている半導体装置。
9. 前記ダミーＣＭＯＳトランジスタはＮ型ウェルに形成されたＰチャンネルＭＯＳトランジスタ及びＰ型ウェルに形成されたＮチャンネルＭＯＳトランジスタからなり、
   前記容量素子用配線は、前記ＰチャンネルＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域それぞれを前記グラウンド配線に接続するとともに前記Ｎ型ウェルを前記電源配線に接続し、前記ＮチャンネルＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域それぞれを前記電源配線に接続するとともに前記Ｐ型ウェルを前記グラウンド配線に接続している請求項８に記載の半導体装置。
10. 前記ダミーＣＭＯＳトランジスタはＮ型ウェルに形成されたＰチャンネルＭＯＳトランジスタ及びＰ型ウェルに形成されたＮチャンネルＭＯＳトランジスタからなり、
    前記容量素子用配線は、前記ＰチャンネルＭＯＳトランジスタのゲート電極を前記グラウンド配線に接続するとともにソース領域及びドレイン領域を前記電源配線に接続し、前記ＮチャンネルＭＯＳトランジスタのゲート電極を前記電源配線に接続するとともにソース領域及びドレイン領域を前記グラウンド配線に接続している請求項８に記載の半導体装置。
11. チップ内に配置された複数のコアトランジスタと、
    前記複数のコアトランジスタに電圧を供給する電圧電源配線及びグラウンド配線と、
    前記複数のコアトランジスタの一部を用いて構成された論理回路と、
    前記論理回路として使用されなかった前記コアトランジスタを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
    を具備する半導体装置。
12. チップ内部に配置され、トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタと、
    前記複数のコアトランジスタを囲むように配置された複数のＩ／Ｏセルと、
    前記複数のコアトランジスタに電圧を供給する電源配線及びグラウンド配線と、
    前記複数のコアトランジスタの一部を用いて構成された論理回路と、
    前記ダミートランジスタの少なくとも一つ、及び前記論理回路として使用されなかった前記コアトランジスタを、それぞれ前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線と
    を具備する半導体装置。
13. トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタ、及び該複数のコアトランジスタの周囲に位置するＩ／Ｏセルを形成する工程と、
    前記ダミートランジスタの少なくとも一つを、前記コアトランジスタの電源配線とグラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する工程と
    を具備し、
    前記ダミートランジスタは前記Ｉ／Ｏセルの隣に位置する半導体装置の製造方法。
14. トランジスタとして使用しないダミーＣＭＯＳトランジスタを含む複数のコアＣＭＯＳトランジスタ、及び該複数のコアＣＭＯＳトランジスタの周囲に位置するＩ／Ｏセルを形成する工程と、
    前記ダミーＣＭＯＳトランジスタの少なくとも一つを、前記コアＣＭＯＳトランジスタの電源配線とグラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する工程と
    を具備し、
    前記ダミーＣＭＯＳトランジスタは前記Ｉ／Ｏセルの隣に位置する半導体装置の製造方法。
15. 複数のコアトランジスタを形成する工程と、
    前記複数のコアトランジスタの一部を論理回路として機能させるための配線を形成し、かつ前記論理回路として機能していないコアトランジスタを、前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線を形成する工程と
    を具備する半導体装置の製造方法。
16. トランジスタとして使用しないダミートランジスタを含む複数のコアトランジスタを形成する工程と、
    前記複数のコアトランジスタの一部を論理回路として機能させるための配線を形成し、かつ、前記ダミートランジスタの少なくとも一つ、及び前記論理回路として機能していないコアトランジスタを、それぞれ前記電源配線と前記グラウンド配線との間に設けられた電源間容量素子として機能させるように前記電源配線及び前記グラウンド配線に接続する容量素子用配線を形成する工程と
    を具備する半導体装置の製造方法。
    

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