JP2005166892A - スタック型小型メモリカード - Google Patents
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Abstract
【課題】 メモリカードの信頼度と使用寿命を増し、且つ製造に便利なスタック型小型メモリカードの提供。
【解決手段】 上層メモリカードと下層メモリカードを具え、上層メモリカードと下層メモリカードにそれぞれ第1ヒートシンクと第2ヒートシンクが形成され、第1ヒートシンク及び第2ヒートシンクが相互に重ねられ、上層メモリカードの熱量及び下層メモリカードの熱量がそれぞれ第1ヒートシンクと第2ヒートシンクより放出されるよう形成されている。
【選択図】 図3
【解決手段】 上層メモリカードと下層メモリカードを具え、上層メモリカードと下層メモリカードにそれぞれ第1ヒートシンクと第2ヒートシンクが形成され、第1ヒートシンク及び第2ヒートシンクが相互に重ねられ、上層メモリカードの熱量及び下層メモリカードの熱量がそれぞれ第1ヒートシンクと第2ヒートシンクより放出されるよう形成されている。
【選択図】 図3
Description
本発明は一種のスタック型小型メモリカードに係り、特に、高い放熱機能を具えてその信頼度と使用寿命が増されたスタック型小型メモリカードに関する。
周知のメモリカードの製造方法は、一般に、先ずチップをパッケージして単一集積回路を形成し、その後、表面実装技術(SMT)により、集積回路をプリント基板上にはんだ付けしてなり、集積回路はメモリ、例えばフラッシュメモリ等のアクティブ素子とされる。プリント基板にはコンピュータに保留されたスロットに挿入するためのゴールドフィンガーがあるほか、コンデンサ、インダクタ、抵抗等のパッシブ素子がありうる。
図1は周知のメモリカードの側面図である。ゴールドフィンガー15はコンピュータのスロットに挿入される。モジュールカードにはアクティブ素子とパッシブ素子(図示せず)があり、アクティブ素子は通常パッケージされて集積回路11とされ、集積回路11内部にチップ12がパッケージされ、このチップ12はメモリチップ、例えばフラッシュメモリでありうる。集積回路11のピン13は、表面実装技術によりメモリカードの回路基板14にはんだ付けされ、回路基板14にはピン13との接続に供されるソルダポイント17が設けられている。
周知の方法には以下のような欠点がある。
1.先ずチップ12をパッケージしてから回路基板14にはんだ付けするため、工程が煩瑣であり、この方法によると、パッケージと製造コストが増す。
2.一般にメモリカードの集積回路は通常一つだけではなく、数個がある場合があり、このため、モジュールカードを製作する時、一つずつ集積回路11を回路基板14にはんだ付けしなければならない。
3.表面実装技術(SMT)を利用して回路基板14にはんだ付けするコストは高く、更に炉に入れなければならず、SMTの設備コストが多くかかる。
4.メモリカードは一つずつ製造され、バッチ製造されず、ゆえに生産効率が低い。
5.集積回路11の有効な放熱が行なえず、このため信頼度と使用寿命に影響が生じる。
1.先ずチップ12をパッケージしてから回路基板14にはんだ付けするため、工程が煩瑣であり、この方法によると、パッケージと製造コストが増す。
2.一般にメモリカードの集積回路は通常一つだけではなく、数個がある場合があり、このため、モジュールカードを製作する時、一つずつ集積回路11を回路基板14にはんだ付けしなければならない。
3.表面実装技術(SMT)を利用して回路基板14にはんだ付けするコストは高く、更に炉に入れなければならず、SMTの設備コストが多くかかる。
4.メモリカードは一つずつ製造され、バッチ製造されず、ゆえに生産効率が低い。
5.集積回路11の有効な放熱が行なえず、このため信頼度と使用寿命に影響が生じる。
以上を鑑み、本発明は製造上、従来の技術よりも便利で、且つ信頼度と使用寿命を効果的に高めることのできるスタック型小型メモリカードの構造を提供するものである。
本発明の主要な目的は、一種のスタック型小型メモリカードを提供することにあり、それは、製造に便利な効果を有して、生産コストを下げるのに有効であるものとする。
本発明の次の目的は、一種のスタック型小型メモリカードを提供することにあり、それは、放熱効果を高める機能を具え、その信頼度と使用寿命の延長を達成するものとする。
請求項1の発明は、上層メモリカードと下層メモリカードを具え、
該上層メモリカードは第1基板、少なくとも一つのメモリチップ、第1ヒートシンク、及び第1封止樹脂層を具え、該第1基板は上表面と下表面を具え、該上表面に複数の接点、該接点に電気的に接続された複数のゴールドフィンガー、及び該上表面から該下表面に貫通する複数の貫通孔を具え、該貫通孔内に金属が充填され、該メモリチップは第1基板の上表面に設けられ、並びに第1基板の接点に電気的に接続され、該第1ヒートシンクは第1基板の下表面に設けられ、並びに該貫通孔内の金属と接触し、該第1封止樹脂層は該メモリチップを被覆し、該上層メモリカードは電子装置内に取り付けられ、該第1基板のゴールドフィンガーが該電子装置と接続され、
該下層メモリカードは、第2基板、少なくとも一つのメモリチップ、第2ヒートシンク及び第2封止樹脂層を具え、該第2基板に上表面と下表面が設けられ、第2基板の下表面に複数の接点、該接点と電気的に接続された複数のゴールドフィンガー、及び該第2基板の上表面から下表面に貫通する貫通孔が設けられ、該第2基板の貫通孔内に金属が充填され、該第2ヒートシンクは第2基板の上表面に設置され、並びに第2基板の貫通孔内の金属と接触し、該第2封止樹脂層は該下層メモリカードのメモリチップを被覆し、該下層メモリカードは電子装置内に取り付けられて第2基板のゴールドフィンガーを電子装置と電気的に接続させ、
該上層メモリカードの第1ヒートシンクが該下層メモリカードの第2ヒートシンクに重ねて設けられたことを特徴とする、スタック型小型メモリカードとしている。
請求項2の発明は、請求項1記載のスタック型小型メモリカードにおいて、上層メモリカードのメモリチップが複数の導線で第1基板の複数の接点に電気的に接続されたことを特徴とする、スタック型小型メモリカードとしている。
請求項3の発明は、請求項1記載のスタック型小型メモリカードにおいて、第1基板の複数の貫通孔内の金属、及び、第2基板の複数の貫通孔内の金属が銅とされたことを特徴とする、スタック型小型メモリカードとしている。
請求項4の発明は、請求項1記載のスタック型小型メモリカードにおいて、下層メモリカードのメモリチップが複数の導線で第2基板の複数の接点に電気的に接続されたことを特徴とする、スタック型小型メモリカードとしている。
該上層メモリカードは第1基板、少なくとも一つのメモリチップ、第1ヒートシンク、及び第1封止樹脂層を具え、該第1基板は上表面と下表面を具え、該上表面に複数の接点、該接点に電気的に接続された複数のゴールドフィンガー、及び該上表面から該下表面に貫通する複数の貫通孔を具え、該貫通孔内に金属が充填され、該メモリチップは第1基板の上表面に設けられ、並びに第1基板の接点に電気的に接続され、該第1ヒートシンクは第1基板の下表面に設けられ、並びに該貫通孔内の金属と接触し、該第1封止樹脂層は該メモリチップを被覆し、該上層メモリカードは電子装置内に取り付けられ、該第1基板のゴールドフィンガーが該電子装置と接続され、
該下層メモリカードは、第2基板、少なくとも一つのメモリチップ、第2ヒートシンク及び第2封止樹脂層を具え、該第2基板に上表面と下表面が設けられ、第2基板の下表面に複数の接点、該接点と電気的に接続された複数のゴールドフィンガー、及び該第2基板の上表面から下表面に貫通する貫通孔が設けられ、該第2基板の貫通孔内に金属が充填され、該第2ヒートシンクは第2基板の上表面に設置され、並びに第2基板の貫通孔内の金属と接触し、該第2封止樹脂層は該下層メモリカードのメモリチップを被覆し、該下層メモリカードは電子装置内に取り付けられて第2基板のゴールドフィンガーを電子装置と電気的に接続させ、
該上層メモリカードの第1ヒートシンクが該下層メモリカードの第2ヒートシンクに重ねて設けられたことを特徴とする、スタック型小型メモリカードとしている。
請求項2の発明は、請求項1記載のスタック型小型メモリカードにおいて、上層メモリカードのメモリチップが複数の導線で第1基板の複数の接点に電気的に接続されたことを特徴とする、スタック型小型メモリカードとしている。
請求項3の発明は、請求項1記載のスタック型小型メモリカードにおいて、第1基板の複数の貫通孔内の金属、及び、第2基板の複数の貫通孔内の金属が銅とされたことを特徴とする、スタック型小型メモリカードとしている。
請求項4の発明は、請求項1記載のスタック型小型メモリカードにおいて、下層メモリカードのメモリチップが複数の導線で第2基板の複数の接点に電気的に接続されたことを特徴とする、スタック型小型メモリカードとしている。
本発明のスタック型小型メモリカードは、上層メモリカードと下層メモリカードを具え、上層メモリカードと下層メモリカードにそれぞれ第1ヒートシンクと第2ヒートシンクが形成され、第1ヒートシンク及び第2ヒートシンクが相互に重ねられ、上層メモリカードの熱量及び下層メモリカードの熱量がそれぞれ第1ヒートシンクと第2ヒートシンクより放出されるよう形成され、これにより本発明は、メモリカードの信頼度と使用寿命を増し、且つ製造に便利とされている。
本発明は上層メモリカードと下層メモリカードを具え、該上層メモリカードは第1基板、少なくとも一つのメモリチップ、第1ヒートシンク、及び第1封止樹脂層を具えている。該第1基板は上表面と下表面を具え、該上表面に複数の接点、該接点に電気的に接続された複数のゴールドフィンガー、及び該上表面から該下表面に貫通する複数の貫通孔を具え、該貫通孔内に金属が充填され、該メモリチップは第1基板の上表面に設けられ、並びに第1基板の接点に電気的に接続され、該第1ヒートシンクは第1基板の下表面に設けられ、並びに該貫通孔内の金属と接触し、該第1封止樹脂層は該メモリチップを被覆し、該上層メモリカードは電子装置内に取り付けられ、該第1基板のゴールドフィンガーが該電子装置と接続される。下層メモリカードは、第2基板、少なくとも一つのメモリチップ、第2ヒートシンク及び第2封止樹脂層を具えている。該第2基板に上表面と下表面が設けられ、第2基板の下表面に複数の接点、該接点と電気的に接続された複数のゴールドフィンガー、及び該第2基板の上表面から下表面に貫通する貫通孔が設けられ、該第2基板の貫通孔内に金属が充填され、該第2ヒートシンクは第2基板の上表面に設置され、並びに該貫通孔内の金属と接触し、該第2封止樹脂層は該下層メモリカードのメモリチップを被覆し、該下層メモリカードは電子装置内に取り付けられて第2基板のゴールドフィンガーを電子装置と電気的に接続させ、該上層メモリカードの第1ヒートシンクが該下層メモリカードの第2ヒートシンクに重ねて設けられる。
該上層メモリカードのメモリチップと下層メモリカードのメモリチップの熱量はそれぞれの貫通孔内の金属を介して第1ヒートシンク及び第2ヒートシンクに伝えられ、これらヒートシンクにより放出され、こうして本発明の目的と効果が達成される。
図2、3を参照されたい。本発明のスタック型小型メモリカードは、上層メモリカード20と下層メモリカード22を具えている。
該上層メモリカード20は第1基板24、少なくとも一つのメモリチップ26、第1ヒートシンク28及び第1封止樹脂層30を具えている。該第1基板24に上表面32と下表面34が設けられ、上表面32に複数の接点36、該接点36に電気的に接続された複数のゴールドフィンガー38、及び該上表面32から下表面34に貫通する貫通孔40が設けられ、該貫通孔40内に金属42が充填され、該金属42は銅とされる。メモリチップ26は第1基板24の上表面32に設けられ、並びに複数の導線44で電気的に第1基板24の接点36に接続され、第1ヒートシンク28は銅或いはアルミ片とされて第1基板24の下表面34に設けられ、並びに貫通孔40内の金属42と接触し、第1封止樹脂層30は該メモリチップ26を被覆する。該上層メモリカード20は電子装置(図示せず)内に取り付けられ、該第1基板24のゴールドフィンガー38が電子装置と電気的に接続される。
下層メモリカード22は、第2基板46、少なくとも一つのメモリチップ48、第2ヒートシンク50及び第2封止樹脂層52を具えている。該第2基板46に上表面54と下表面56が設けられ、下表面56に複数の接点58、該接点58に電気的に接続された複数のゴールドフィンガー60、及び該上表面54から下表面56に貫通する貫通孔62が設けられ、該貫通孔62内に金属64が充填される。メモリチップ48は第2基板46の下表面56に設けられ、並びに複数の導線66で電気的に第2基板46の接点58に接続さ、第2ヒートシンク50は銅或いはアルミ片とされて第2基板46の上表面54に設けられ、並びに貫通孔62内の金属64と接触し、第2封止樹脂層52は該メモリチップ48を被覆する。該下層メモリカード22は電子装置(図示せず)内に取り付けられ、該第2基板46のゴールドフィンガー60が電子装置と電気的に接続される。上層メモリカード20の第1ヒートシンク28が下層メモリカード22の第2ヒートシンク50の上に重ねて設けられる。
本発明は以下のような優れた点を有している。
1.上層メモリカード20のメモリチップ26の熱量が第1基板24の貫通孔40内の金属42より第1ヒートシンク28に伝えられ、該熱量が急速に第1ヒートシンク28より放出され、下層メモリカード22のメモリチップ48の熱量は第2基板46の貫通孔62内の金属を介して第2ヒートシンク50に伝えられて放出され、これによりメモリカードの信頼度とメモリチップの使用寿命が増され、メモリカードの使用期限が延長される。
2.上層メモリカード20のメモリチップ26は先に第1基板24の上表面32に設置され、下層メモリカード22のメモリチップ48が先に第2基板46の下表面56の上に設置され、さらに第1封止樹脂層30と第2封止樹脂層52で各メモリチップ26及び48が封止され、こうして製造上、便利とされ、有効に生産コストを下げられる。
1.上層メモリカード20のメモリチップ26の熱量が第1基板24の貫通孔40内の金属42より第1ヒートシンク28に伝えられ、該熱量が急速に第1ヒートシンク28より放出され、下層メモリカード22のメモリチップ48の熱量は第2基板46の貫通孔62内の金属を介して第2ヒートシンク50に伝えられて放出され、これによりメモリカードの信頼度とメモリチップの使用寿命が増され、メモリカードの使用期限が延長される。
2.上層メモリカード20のメモリチップ26は先に第1基板24の上表面32に設置され、下層メモリカード22のメモリチップ48が先に第2基板46の下表面56の上に設置され、さらに第1封止樹脂層30と第2封止樹脂層52で各メモリチップ26及び48が封止され、こうして製造上、便利とされ、有効に生産コストを下げられる。
以上の実施例は本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
20 上層メモリカード 22 下層メモリカード
24 第1基板 26 メモリチップ
28 第1ヒートシンク 30 第1封止樹脂層
32 上表面 34 下表面
36 接点 38 ゴールドフィンガー
40 貫通孔 42 金属
44 導線
46 第2基板 48 メモリチップ
50 第2ヒートシンク 52 第2封止樹脂層
54 上表面 56 下表面
58 接点 60 ゴールドフィンガー
62 貫通孔 64 金属
66 導線
24 第1基板 26 メモリチップ
28 第1ヒートシンク 30 第1封止樹脂層
32 上表面 34 下表面
36 接点 38 ゴールドフィンガー
40 貫通孔 42 金属
44 導線
46 第2基板 48 メモリチップ
50 第2ヒートシンク 52 第2封止樹脂層
54 上表面 56 下表面
58 接点 60 ゴールドフィンガー
62 貫通孔 64 金属
66 導線
Claims (4)
- 上層メモリカードと下層メモリカードを具え、
該上層メモリカードは第1基板、少なくとも一つのメモリチップ、第1ヒートシンク、及び第1封止樹脂層を具え、該第1基板は上表面と下表面を具え、該上表面に複数の接点、該接点に電気的に接続された複数のゴールドフィンガー、及び該上表面から該下表面に貫通する複数の貫通孔を具え、該貫通孔内に金属が充填され、該メモリチップは第1基板の上表面に設けられ、並びに第1基板の接点に電気的に接続され、該第1ヒートシンクは第1基板の下表面に設けられ、並びに該貫通孔内の金属と接触し、該第1封止樹脂層は該メモリチップを被覆し、該上層メモリカードは電子装置内に取り付けられ、該第1基板のゴールドフィンガーが該電子装置と接続され、
該下層メモリカードは、第2基板、少なくとも一つのメモリチップ、第2ヒートシンク及び第2封止樹脂層を具え、該第2基板に上表面と下表面が設けられ、第2基板の下表面に複数の接点、該接点と電気的に接続された複数のゴールドフィンガー、及び該第2基板の上表面から下表面に貫通する貫通孔が設けられ、該第2基板の貫通孔内に金属が充填され、該第2ヒートシンクは第2基板の上表面に設置され、並びに第2基板の貫通孔内の金属と接触し、該第2封止樹脂層は該下層メモリカードのメモリチップを被覆し、該下層メモリカードは電子装置内に取り付けられて第2基板のゴールドフィンガーを電子装置と電気的に接続させ、
該上層メモリカードの第1ヒートシンクが該下層メモリカードの第2ヒートシンクに重ねて設けられたことを特徴とする、スタック型小型メモリカード。 - 請求項1記載のスタック型小型メモリカードにおいて、上層メモリカードのメモリチップが複数の導線で第1基板の複数の接点に電気的に接続されたことを特徴とする、スタック型小型メモリカード。
- 請求項1記載のスタック型小型メモリカードにおいて、第1基板の複数の貫通孔内の金属、及び、第2基板の複数の貫通孔内の金属が銅とされたことを特徴とする、スタック型小型メモリカード。
- 請求項1記載のスタック型小型メモリカードにおいて、下層メモリカードのメモリチップが複数の導線で第2基板の複数の接点に電気的に接続されたことを特徴とする、スタック型小型メモリカード。
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Application Number | Priority Date | Filing Date | Title |
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- 2003-12-02 JP JP2003402831A patent/JP2005166892A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060523 |