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JP2005150717A - Ｉｃ装置とその製造方法 - Google Patents

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JP2005150717A
JP2005150717A JP2004325300A JP2004325300A JP2005150717A JP 2005150717 A JP2005150717 A JP 2005150717A JP 2004325300 A JP2004325300 A JP 2004325300A JP 2004325300 A JP2004325300 A JP 2004325300A JP 2005150717 A JP2005150717 A JP 2005150717A
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Japan
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integrated circuit
substrate
layer
circuit device
manufacturing
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Shih-Hsien Tseng
世憲 曽
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Individual
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Abstract

【課題】基板に電磁シールドと配線構造を整合した集積回路構造とその製造方法を提供する。
【解決手段】
電磁シールドパターン、プラグ及び基板に内嵌した接合ピンを接続して電磁シールドハウジングを形成し、集積回路デバイスを集積回路自身或いは外界環境から発生する電磁干渉からより一層保護できるようにする。
【選択図】 図１０

Description

本発明は集積回路構造とその製造方法に関し、特に基板上の電磁シールドと接続構造の整合に関する。
電子製造技術と集積回路実装技術の発展に伴い、印刷回路基板は通常複数個の金属層を含み、二層或いは多層の異なる金属層間のプラグによる接続で構成するようになった。該多層回路基板は、支持基盤を提供して抵抗、キャパシタ、インダクタなどといった該マイクロ電子デバイスとパッシブ電子デバイスを接着及び接続する。これらの電子デバイスは電子システムに設計した機能を整合完成できる。該電子システムはパソコン、携帯電話、ゲーム機、ＰＤＡ、テレビなどである。
顧客の満足を目指すため、こういった電子システムはより小さく圧縮した体積の中に、より速くより優れた機能が求められている。しかし高速でこれらの電子システムのオン・オフを切り換えると、該電子システムにより大きな電磁放射と電磁干渉が生じる。こういった先進的電子システムの操作頻度が増加すると、スイッチ時のパルス量と操作電流がそれにつれて上昇し、そのため不必要な内部配線の圧力損失が起こり、莫大な電磁放射を引き起こす。
しかし、単一シリコンチップを使用した集積回路システムの製造が成熟しつつある中、複雑で、アナログ、デジタル、混合信号、メモリなどを整合した高速低消費電力回路のシステムチップというのも容易ではない。更には、該システムチップの機能と内部接続層数が増加を求められ、該チップの体積も同時に縮小が望まれるとき、該整合システムチップを整合する配電、圧損、信号の伊豆やチップ出力・入力ボンディングパッドの数が、該チップシステムの更なる縮小の足枷となっている。
本発明の目標を達成する方法は、多機能を有する複数個のチップを同一パッケージ内に整合することによって、完全な回路システムを形成し、軽薄短小化製品の要求を満たすことである。よって、集積回路チップを下層部のチップ上面に接着或いは堆積する必要が出て、該製造工程で複数個のチップが同時にワイヤボンディング及び堆積されなければならないため、上層の集積回路チップが下層集積回路チップに接触且つ圧迫することになり、下層の集積チップの金属リードの信号伝送に著しい影響と損失を与え易くなる。
図１に示すように、公知技術の集積回路チップの断面図では、集積回路チップ１００は、シリコン基板１０１を具え、デバイス層１０２を具えて複数個のアクティブ素子を含み、酸化金属半導体（ＭＯＳ）トランジスタの多結晶シリコン或いは金属ケイ化物などを基板１０１の上に形成してなる。更にデバイス層１０２のアクティブ素子を相互に接続でき、局部接続層１０３をそれに伴って該デバイス層１０２上に形成できる。また、全体内部接続層１０４、金属層１０８と保護層１０９も、局部内部接続層１０３上に続いて形成できる。
全体内部接続層１０４は、全体信号の連結と電力分配に用いる複数個の金属層を具えることができる。保護層１０９には複数個の貫通孔を設置でき、一部の露出している金属層１０８に用いて、該金属層１０８にボンディングパッド電極１０６を形成する。また、錫鉛バンプ或いは金バンプ１０７（埋め込み金属は省略）は、ボンディングパッド電極１０６上に提供することができ、外部電気的接続に用いる。
該シリコン基板１０１はソース、ドレイン及びデバイス層１０１アクティブ素子のチャネルを具える。局部接続層１０３と全体接続層１０４の各層に、絶縁体、導電プラグ、接続孔、予め設計した金属、金属ケイ化物或いは多結晶シリコンのパターンを具えることができる。該接続層中のパターンはどれも該プラグ、接続孔によって且つ／或いはリードによって、同一層或いは他の層のパターンに電気的に接続することができる。
図２に示すように、堆積した半導体チップの断面略図では、該堆積した半導体チップ２００は、基板２０２、下層シリコンチップ２１２、上層シリコンチップ２１４、複数個のボンディングワイヤ２１６及び粘着層２１８を具える。下層シリコンチップ２１２は粘着層２１８で基板２０２上に接着し、上層シリコンチップ２１４は別の粘着層２１８によって下層シリコンチップ２１２上に堆積される。この構造によると、該ワイヤ２１６のボンディングプロセスは非常に複雑で、信号伝達効果に不利な影響や、上層シリコンチップ２１４と下層シリコンチップ２１２の間のショートを引き起こしやすい。
図３に示すように、ＢＧＡチップの断面略図では、ＢＧＡチップ３００は接合平面３０７を具え、及び印刷回路基板（ＰＣＢ）３０１に垂直に貫通する信号リード３０３と電源リード３０４、接地リード３０５を具える。該接合支持基盤３０７はＰＣＢ３０１の上表面をマスクすることができるが、各電気的接続端３０６の突出端は覆わない。該チップ３４０は粘着層４０１で該接合平面３０７上に接着でき、各接合ワイヤ４０２が対応する接合端３０６とチップ３４０の対応するボンディングパッドとの間を接続できるようにする。
内嵌接地面４０５は、該接地リード３０５と接続できる。該デカップリングキャパシタ３４７もＰＣＢ３０１中に内嵌できるとともに、該接地リード３０５と電源リード３０４に電気的に接続できる。この構造配置では、ＩＣデバイス搭載ＰＣＢ３０１接着から生じる電磁放射は避けられるが、該ＩＣ自身とＩＣパッケージ間の電磁放射はやはり存在し、チップ使用時には信号ノイズが発生する。
本発明の目標は、集積回路デバイスを提供し、集積回路パッケージと印刷集積回路基板の配線電流により起こる電磁干渉（ＥＭＩ）を効果的に抑止し、該集積回路デバイス内部の電源回路を高速で切り換えたときに発生するノイズ電流を防止することである。
本発明のもう一つの目標は、集積回路デバイスを提供し、該デバイスは軽易に組立てでき、全円ウエハ或いは部分ウエハから容易に大量生産できるようにして、小型且つ機能を高度に整合した実用性の高い集積回路デバイスを形成することである。
本発明の更にもう一つの目標は、集積回路デバイスの製造方法を提供することである。該方法は、接合ピンを使用することによって従来のワイヤボンディングの接合方法に代えることができるとともに、研磨或いはエッチングの方法によって該基板を薄くし、該集積回路デバイスが現代の軽薄短小化電子装置製品への使用により適合するようにする。
本発明のもう一つの目標は、集積回路デバイスの製造方法を提供し、該方法は該電磁シールドパターン、プラグ及び基板に内嵌した接合ピンを接続して電磁シールドハウジングを形成でき、該集積回路デバイスを該集積回路自身或いは外界環境により生じる電磁干渉から保護できるようにすることである。
本発明は、基板、接続層、シールド層、及び複数個の接合ピンを具えた集積回路デバイスとする。該基板上に複数個のアクティブ素子、及び該基板を貫通する接合ピンを形成する。該基板上に位置する内部接続層は、複数個の金属リードを具え、アクティブ素子と複数個のプラグの間の相互電気的接続を提供する。該接続層上に位置するシールド層は、パターンを具えた電磁シールドとすることができる。該電磁シールドパターン、プラグ、及び接合ピンは相互に電気的に接続することができ、これにより該集積回路デバイスの電磁シールドハウジングを形成する。
本発明の好適な実施例において、複数個のボンディングパッド電極はシールド層内に形成することができ、これを外部電気的接続端とする。該シールド層内には更に、少なくとも一つのパッシブ素子を含むことができ、該アクティブ素子層、接合ピン且つ／或いはボンディングパッド電極に電気的に接続することができる。
また、本発明の別の好適な実施例において、多機能或いは単一機能を具えた複数個の集積回路デバイスを同一基板上に相互に接着或いは堆積して、システム・イン・パッケージ（ＳＩＰ）モジュール或いは小型の高密度メモリモジュールを形成する。該整合型ＳＩＰモジュールはそのため、より良好な電磁干渉シールド効果を具える。また、該シールド層はデカップリングキャパシタとインダクタのようなパッシブ素子を含むことができることにより、該モジュールの高速スイッチ操作時にノイズ信号が生じるのを抑止する。
本発明のもう一つの観点は、集積回路デバイスの製造の一方法を提供することである。複数個の深溝を基板上表面に形成することができ、続いて該深溝内に絶縁膜を沈積し、更に導電材料を該深溝内に充填することによって、接合プラグを形成し、本発明の接合ピン形成の準備とすることができる。
該接合ピンは、プラズマエッチング、湿式エッチング、レーザ穿孔、或いは上述を組み合わせた方法で該基板上表面に深溝を掘削した後、絶縁膜を沈積する。二酸化ケイ素、窒化ケイ素、その他絶縁膜或いは上述の物質の組合せ或いはその他の類別の技術などによって、該内嵌溝の内側壁に絶縁膜を形成する。続いて、絶縁膜を具えた内嵌溝に導電材料、例えばチタン、窒化チタン、アルミ、銅、水銀、タングステン、水銀合金、銀エポキシ、錫鉛、導電ポリマー、その他導電性物質或いは上述の物質の組合せを該溝内に充填する。
また、公知の半導体製造プロセスによって基板上にアクティブ素子を形成した後、接続層を該アクティブ素子上に形成する。該アクティブ素子は、複数個の金属リード、金属ケイ化物、且つ／或いは多結晶シリコンによって、電気的接続を提供する。また、電磁シールドパターン中の誘電フィルム層に挟まれたシールド層は、該接続層上に形成してもよく、キャパシタやインダクタのようなパッシブ素子を製造できるようにする。その後、保護層を該シールド層上に形成できる。
公知の裏面研磨或いは化学機械研磨、高選択性プラズマエッチング或いは湿式エッチングなどの研磨技術のプロセスで、該基板下表面から直接該基板を研磨薄肉化することによって、該接合プラグが露出して接合ピンとなるようにし、該集積回路部材の電極接続端とする。また、集積回路デバイスの表面にボンディングパッド電極の受孔或いは突起を具えた接合ピンを形成でき、他の集積回路デバイスを接着或いは堆積できるようにし、これにより小型のメモリモジュールやシステム・イン・パッケージモジュールを形成する。
数種のパッケージング技術と材料は、例えば接合ピン万夫の接合に使用する等方導電性粘着層、その他公知の表面接着技術、アンダー・バンプ・メタル（ＵＢＭ）、異方性導電膜（ＡＣＦ）、金或いは鉛バンプ、ワイヤボンディング、ボール・グリッド・アレイ、フリップチップ且つ／或いはその他金属化手法はどれも接合ピン或いは集積回路デバイスのボンディングパッド電極間の電気的接続に使用でき、これにより小型メモリモジュール或いはシステム・イン・パッケージモジュールを形成する。
他の好適な実施例で本発明は、接合ピン形成の異なる数種の方法を提供する。まず該基板下表面に複数個の背面溝を前端の接合プラグと向かい合って接続できるように形成する。続いて絶縁層を該背面溝の内壁に形成でき、更に導電材料を該背面溝に充填して、背面接合プラグを形成することができる。該背面接合プラグは正面接合プラグと電気的に接続するようにして、通じている接合ピンを形成する。
逆に、単独で該基板背面から直接接合ピンを形成してもよく、これを外部電極接続端とし、前述の正面接合プラグとの連結は必要とせずに外部電極接続端とするため、パッケージの重量や体積を増加することがない。該基板をあらかじめ研磨薄肉化してもしなくても、該背面接合ピンは基板下表面から上表面に貫通する背面溝で構成し、溝内に絶縁膜を形成し、導電材料を充填して外部電極接続端とすることができる。該接合ピンは基板上のいずれの電気的接続層、例えば集積回路デバイス中に形成した多結晶シリコン、金属ケイ化物、受孔プラグ、金属層のいずれへも連結できる。
本発明は高速操作頻度を具えた小型電子集積回路の製造方法を提供する。該小型電子集積回路は、マイクロ電子基板、例えばシリコン基板、シリコン絶縁体（ＳＯＩ）基板、或いはヒ化ガリウム基板上に形成できる。本発明は集積回路製造工程中の精確な位置合わせ方法によって、最小の難度で電磁シールドと内部配線の相互接続全てのプロセスを完成し、更にパッシブ素子を該集積回路デバイス内に整合できるようにして、多種の異なる機能の集積回路チップを整合してシステム・イン・パッケージモジュール或いは小型メモリモジュールを形成する。
本発明の集積回路構造とその製造方法は、基板上の電磁シールドと配線構造を整合し、電磁シールドパターン、プラグ及び基板に内嵌した接合ピンを接続して電磁シールドハウジングを形成することによって、集積回路デバイスを集積回路デバイス自身或いは外界から発生する電磁干渉から保護できる。
本発明に基づき、集積回路デバイスは基板、内部接続層、シールド層及び該基板内に製作した複数個の接合ピンを具えることができる。該接合ピンは、該基板を貫通して基板の両表面に向かって延伸することができる。本発明では、該接合ピンは基板正面或いは背面からの単面溝、もしくは基板両表面から向かい合う溝を形成する方法から選択して形成でき、その後該溝内に絶縁膜を形成し、導電材料を該溝にいっぱいに充填する。
以下に述べる実施例で、二種の使用形式を掲げる。第一例は垂直電気的接続リードを具え、異方性導電膜（ＡＣＦ）を使用して該接合ピンとボンディングパッド電極を接続して、集積メモリモジュールを形成するようにする。更には、該集積回路デバイスの接合ピン或いはボンディングパッド電極上に、アンダー・バンプ・メタル（ＵＢＭ）、錫鉛バンプ且つ／或いはその他金属化手法を合わせて使用してもよい。第二例として、第一例に相似したのシステム・イン・パッケージモジュールを示す。
上述の二例モジュール配置構造は全て内嵌電磁シールドを具え、該先進小型電子装置が高頻度でスイッチされる時に生じる電磁放射を防止するのに用いることができる。
図４から図７に、接合プラグの製造方法を示す。図４に示すように、基板４００の上表面４０２に複数個の溝４０４を形成する。本発明の一実施例では、該溝４０４はシリコン半導体基板或いはその他サファイア層を含むシリコン半導体基板上に形成でき、シリコン・オン・インシュレータ技術の半導体基板やその他樹脂或いはガラス基板にも使用できる。
図５に示すように、間隔をあけた該溝４０４は酸化膜且つ／或いは窒化ケイ素膜を付加した絶縁層４１４を具えて該溝４０４内壁に形成し、続いて導電材料で該溝４０４に充填することによって、図６に示すように接合プラグ４２４を形成する。本発明の好適な実施例において、該導電材料はチタン或いは窒化チタンの埋込金属とタングステン金属を電気的接続の接合プラグとしている。他の好適な実施例では該導電材料はチタン、窒化チタン、アルミ、銅、水銀、タングステン、水銀合金、銀エポキシ、錫鉛、導電ポリマー、その他導電物質或いは上述の物質の組合せとしてもよい。
導電物質を溝４０４に充填するとき、余剰の金属層４１２を基板４００の上表面上に形成することができる。化学機械研磨（ＣＭＰ）、湿式エッチング、プラズマエッチバック、或いはその組合せの方法はどれも該余剰の金属層４１２の除去に用いて、図７に示すように個別の接合プラグ４２４を完成することができる。これらの基板４００に内嵌する接合プラグ４２４は、後続工程を完了後、外部ボンディングパッド電極として使用することができる。一般に集積回路デバイス全体の製造工程では、接合プラグの形成は非常に弾力的である。例えば、該接合プラグ４２４を形成するプロセスは、該層間絶縁層（ＩＬＤ）、金属層、接続層、プラグ層、多結晶シリコン層、或いは集積回路デバイスのアクティブ素子の形成プロセスの、前としても後としてもよい。
図８に示すように、本発明の実施例の局部略図で、該集積回路デバイス５００はシリコン基板５０１上に、該基板に内嵌する接合プラグ５２４を製作形成でき、該基板５０１上表面に位置するデバイス層５０２を具える。該ソース、ドレイン及びアクティブ素子のチャネルは全て基板５０１内に設置し、続いて該基板上にゲート酸化層及びアクティブ素子ゲートを形成することができる。また、多結晶シリコン、金属ケイ化物を具えて誘電層内に位置する局部接続層５０３を、続いて該デバイス層５０２上に形成でき、これにより該デバイス層５０２のアクティブ素子を接続する。
また、金属層、プラグ及び金属層間の誘電層を具えた全体内部接続層５０４は、該局部内部接続層上の位置に形成できる。該全体内部接続層５０４上に形成するもう一つの金属層は、該集積回路デバイスの外部電気的ボンディングパッド電極５０８とすることを選択でき、保護層５０９をその上に被覆することを選択して該金属層を保護してもよい。該ボンディングパッド電極５０８は通常埋込金属を含んだ多層金属層により形成し、その他の金属化層、たとえばアンダー・バンプ・メタル層（ＵＢＭ）或いは錫鉛バンプなどと結合してもよく、該金属化層は一般に全て該ボンディングパッド電極５０８の上に位置する。
図９と図１０に本発明の好適な実施例の略図を示す。該実施例では、電磁シールドパターン５２２を具えたシールド層５２０は、該集積回路デバイスの上に配置することができる。また、該電磁シールドパターン５２２は、全体内部接続層５０４と局部内部接続層５０３の導電プラグによって、該接合プラグ５２４に電気的に接続できる。
図１０で、該電磁シールドパターン５２２は、少なくとも一層の導電層を具え、且つその中に挟んで誘電層５３２を具えることができる。図１０に示すように、該導電層は更に、パッシブ素子としてキャパシタとインダクタを形成することを選択できる。これらのパッシブ素子は該集積回路デバイスを高速スイッチ操作して引き起こされる電磁放射を抑止するのに利用できる。例えば高速で電源信号をスイッチした場合に生じやすい電磁干渉などを抑止する。
上述の該シールド層は、全体及び局部内部接続層５０４と５０３上の異なる導電プラグによって、それぞれ異なる接合プラグ５２４に電気的に接続される。該シールド層５２０は更に、電磁シールドパターン５２２上に被膜して保護材料５２６を具えることができ、該ウエハを損傷や外部からの損壊から保護する。
続いて、該基板５０１は公知の裏面研磨且つ／或いはその他化学機械研磨、高選択比プラズマエッチング、湿式エッチングといったほかの研磨の使用を選択して、該基板の厚さを薄くすることができる。本発明の好適な一実施例として、以下に述べるように該基板５０１を研磨することによって、該接合プラグ５２４を露出させ、該集積回路基板の外部電極接続端として用いる接合ピンに形成することができる。
図１１に示すように、本発明のもう一つの好適な実施例では接合ピンの別の形成方法を説明する。該実施例はべつの実施方法を提供して該接合ピンを形成し、特に該基板５０１を１５０μｍより薄く研磨する場合に適し、また該全円ウエハの厚さ変化の状況をも考慮に入れる。
図１１において、該背面溝７６１は該基板５０１の下表面７０１に形成することができ、該基板５０１上表面に前もって形成した内嵌接合プラグ５２４と向かい合って接続するようにして、該背面溝７６１が完全に該基板５０１を貫通するようにし、該接合プラグ５２４と相互に接続できるようにすることを選択できる。注目すべきは、本実施例では該基板５０１の研磨プロセスは背面溝７６１形成の前或いは背面接合プラグ７６６形成の後に実施できることである。
該基板５０１上表面の正面溝には、該正面接合プラグ５２４を形成でき、該背面溝７６１は化学エッチング、プラズマエッチング或いはレーザ穿孔によって該した表面７０１に形成することができる。続いて絶縁膜を該背面溝７６１の露出した内側壁に形成することを選択できる。絶縁膜は酸化ケイ素、窒化ケイ素或いは高分子ポリエステル樹脂などの材料である。該絶縁膜を含んだ背面溝７６１に、導電材料、例えばチタン、窒化チタン、錫鉛、銅、水銀、水銀合金、アルミ、銀エポキシ、導電ポリマー、その他導電材料或いは上述の材料の組合せを充填し、該接合プラグ７６６を形成する。
該基板５０１の下表面７０１はエッチングの方法でパターンを加工することができ、これにより該接合ピンパッド７６３と接合ピン７７３を形成する。別の実施例では、簡単な接合ピンを該接合プラグ７６６と絶縁膜のみから形成し、別途の接合ピンパッドを必要としない。
図１２に示すように、本発明のもう一つの好適な実施例で、該接合ピンを形成するもう一つの方法を説明する。該正面プラグは研磨技術から直接、且つ／或いは高選択比のエッチングフローによって、該基板５０１の下表面７０１から研磨を行い、該作業は部分或いは全円のウエハを使用して製造工程を行うことができ、該正面プラグを露出させて接合ピン８２４とする。本発明の別の実施例では、該接合ピンは下表面から上表面に基板を完全に貫通させた背面プラグを形成することによって形成することができる。
上述のように、本発明の接合ピンは異なる方法で形成して成ることができる。図１３から図１５に、本発明の三種の接合ピンを異なる方法でどのように形成するかの実施例の略図を示す。図１３と図１４の二実施例はそれぞれ上述の図１１と図１２にて説明している。
図１５に示すように、基板５０１を研磨薄肉化したか否かにかかわらず、該背面接合ピン９８３は基板５０１下表面７０１から上表面４０２へ貫通させた単一背面溝９８１により形成し、絶縁膜９８２をその内側壁に具える。該接合ピン９８３は電気的接続層９８４に接続でき、該電気的接続層の材料は集積回路デバイス製造工程中の多結晶シリコン、金属ケイ化物、接合プラグ或いは金属層とする。
図１６に本発明の好適な実施例を示す。該好適な実施例では、二つの同等な集積回路部材を具えたウエハは、チップにダイシングする前に堆積でき、或いは逆に、ダイシングしてから堆積してもよい。図１６に示すように、二つのメモリチップ１９０は異方性導電膜１８０或いはその他粘着層ある異ｈあ錫鉛バンプを使用して、基板１７０上に堆積する。堆積した集積回路デバイスは異方性導電膜１８０、その他粘着層或いは錫鉛バンプによって、接合ピン８２４とボンディングパッド電極５０８を相互に接合し、その内、該接合ピンとボンディングパッド電極は上に更に別の新配線層を加えることができる。
図１７に本発明のもう一つの好適な実施例を示す。本実施例では、堆積した集積回路デバイスは、システム・イン・パッケージ・デバイスのように異なる機能の集積デバイスを含む。図１７に示すように、マイクロプロセッサチップ２１０、アナログチップ２２０、及びメモリチップ１９０は、異方性導電膜１８０、その他粘着層或いは錫鉛バンプによって、基板１７０上に堆積する。該システム・イン・パッケージ・デバイスも、付加した異方性導電膜１８０、その他粘着層或いは錫鉛バンプによって、接合ピン８２４とボンディングパッド電極５０８を相互に接合させることができ、その内、該接合ピン及びボンディングパッド電極は上に更に別の新配線層を加えることができる。また、保護材料２３０を隣り合うチップの間に充填することもでき、マイクロプロセッサチップ２１０とアナログチップ２２０の間など、該接着している集積回路チップの基板１７０上への固定を補助する。
図１８に本発明のもう一つの好適な実施例を示す。該好適な実施例では、複数個のメモリチップ１９０は基板１７０の両側に整合されて堆積され、小型で高密度なメモリモジュールを形成している。該小型メモリモジュールデバイスは、付加した異方性導電膜１８０、その他粘着層或いは錫鉛バンプによって、メモリチップ１９０の接合ピン８２４及びボンディングパッド電極５０８を相互に接合し、その内、該接合ピンとボンディングパッド電極は上に更に別の新配線層を加えることができる。
上述の実施例のように、該集積回路の構造は全て電磁シールドパターンを含むシールド層を具えて、デバイス自身或いは外界環境から生じる電磁干渉（ＥＭＩ）を抑止する。
集積回路チップ関連技術の断面略図である。 堆積半導体チップの断面略図である。 ＢＧＡチップの断面略図である。 該接合プラグの製造方法を示す図である。 該接合プラグの製造方法を示す図である。 該接合プラグの製造方法を示す図である。 該接合プラグの製造方法を示す図である。 本発明の実施例の部分略図である。 本発明の好適な実施例の略図である。 本発明の好適な実施例の略図である。 本発明のもう一つの好適な実施例の略図である。 本発明のもう一つの好適な実施例の略図である。 本発明の三実施例の略図であり該接合ピンの異なる構築方法を示す。 本発明の三実施例の略図であり該接合ピンの異なる構築方法を示す。 本発明の三実施例の略図であり該接合ピンの異なる構築方法を示す。 本発明の好適な実施例の略図である。 本発明のもう一つの好適な実施例の略図である。 本発明のもう一つの好適な実施例の略図である。
符号の説明
１００、２００、３００、５００ 集積回路デバイス
１０１、４００、５０１ 基板
１０２、５０２ デバイス層
１０３、１０４、５０３、５０４ 接続層
４１２、５２２ 金属層
１０９、５０９、５２６、２３０ 保護層
１０８、１０６、３０６、５０８、７６３ ボンディングパッド
１０７ バンプ
２１６、４０２ ワイヤ
２１８、４０１ 粘着層
３００、３０４、３０５ リード
２１２、２１４、３４０、１９０、２２、２１０ チップ
３０７ 平面
４０５ 接地面
３４７ キャパシタ
４０２、７０１ 表面
４０４、７６１、９８１ 溝
４１４、９８２ 絶縁膜
４２４、５２４、７６６ プラグ
５２０ シールド層
５３２ 誘電層
７３３、８２４、９８３ 接合ピン
１８０ 導電層
１７０、３０１、２０２ 基板

Claims (16)

  1. 集積回路デバイスの主要構造は、
    基板を具えて複数個のアクティブ素子を含み、
    内部接続層を具え、該アクティブ素子の上に位置し、該内部接続層は複数個の金属配線を具えて、複数個のプラグでアクティブ素子間の電気的接続を提供することができ、
    シールド層を具え、該内部接続層の上に位置し、該シールド層は更に電磁シールドパターンを具えることができ、
    複数個の接合ピンを具え、該基板に貫通し、
    以上のうち該電磁シールドパターン、プラグ及び接合ピンは相互に電気的に接続できるようにして、集積回路デバイスの電磁シールドハウジングを形成するようにして成ることを特徴とする集積回路デバイス。
  2. 該集積回路デバイスは更に、
    複数個のボンディングパッド電極を具えることができ、該シールド層内に構築でき、外部電極接続端とすることができるようにして成ることを特徴とする請求項１記載の集積回路デバイス。
  3. 該シールド層は更に、少なくとも一個のパッシブ素子をシールド層上に含むことができるようにして成ることを特徴とする請求項１記載の集積回路デバイス。
  4. 該集積回路デバイスは更に保護層を具えることができ、該保護層はシールド層の上に位置して該集積回路デバイスの保護に利用することができるようにして成ることを特徴とする請求項１記載の集積回路デバイス。
  5. 集積回路デバイスを製造する方法であって、その主要な製造方法は、
    基板を提供し、
    複数個のアクティブ素子を基板第一表面上に形成し、
    複数個の接合ピンを形成し、該接合ピンは該基板を貫通するようにでき、及び
    複数個の溝を該基板第二表面に形成し、
    絶縁膜を溝側壁に形成し、
    導電材料を溝内に充填して該接合ピンを形成し、
    該基板を研磨薄肉化し、該基板の第二表面から該基板を研磨し始めることができ、
    内部接続層を該アクティブ素子上に形成し、該内部接続層は更に複数個の金属配線を含むことができ、複数個のプラグでアクティブ素子の間の電気的接続を提供することができ、
    シールド層を内部接続層上に形成し、該シールド層は更に電磁シールドパターンを含むことができ、
    以上のうち該電磁シールドパターン、プラグ及び接合ピンは相互に電気的に接続でき、これにより集積回路デバイスの電磁シールドハウジングを形成するようにして成ることを特徴とする集積回路デバイスを製造する方法。
  6. 該製造方法は更に、
    複数個のボンディングパッド電極をシールド層内に形成することができ、外部電気的接続に用いるようにして成ることを特徴とする請求項５記載の集積回路デバイスを製造する方法。
  7. 該シールド層は更に、少なくとも一個のパッシブ素子をシールド層上に形成することができるようにして成ることを特徴とする請求項５記載の集積回路デバイスを製造する方法。
  8. 該製造方法は更に、保護層をシールド層上に形成でき、これにより該集積回路デバイスを保護するようにして成ることを特徴とする請求項５記載の集積回路デバイスを製造する方法。
  9. 該基板を薄肉化するプロセスは、該接合ピン形成プロセスの前に行うことができるようにして成ることを特徴とする請求項５記載の集積回路デバイスを製造する方法。
  10. 該製造方法は更に、
    複数個の接合ピンパッドを形成することができ、該接合ピンパッドは該基板第二表面上の接合ピンに対応するようにして成ることを特徴とする請求項５記載の集積回路デバイスを製造する方法。
  11. 集積回路の製造方法であって、その主要な製造方法は、
    基板を提供し、
    複数個のアクティブ素子を基板第一表面上に形成し、
    複数個の接合ピンを形成し、該接合ピンは該基板を貫通することができ、及び
    複数個の第一溝を該基板第一表面に形成し、
    複数の第二溝を該基板第二表面に形成し、該第二溝と第一溝が相互に接合するようにし、
    絶縁膜を溝側壁に形成し、
    導電材料を溝に充填して、該接合ピンを形成し、
    該基板を研磨薄肉化し、該基板の第二表面から該基板を研磨し始めることができ、
    内部接続層を該アクティブ素子上に形成し、該内部接続層は更に、複数個の金属配線を含むことができ、複数個のプラグでアクティブ素子間の電気的接続を提供することができ、
    シールド層を内部接続層上に形成し、該シールド層は更に電磁シールドパターンを含むことができ、
    以上のうち、該電磁シールドパターン、プラグ、接合ピンは相互に電気的に接続でき、これにより集積回路デバイスの電磁シールドハウジングを形成するようにして成ることを特徴とする集積回路の製造方法。
  12. 絶縁膜を溝側壁に形成し、導電材料を第一及び第二溝に充填するプロセスは、それぞれ別々に独立したプロセスとして成ることを特徴とする請求項１１記載の集積回路の製造方法。
  13. 該製造方法は、
    複数個のボンディングパッド電極をシールド層内に形成することができ、外部電気的接続端として用いるようにして成ることを特徴とする請求項１１記載の集積回路の製造方法。
  14. 該シールド層は、少なくとも一個のパッシブ素子をシールド層上に形成することができるようにして成ることを特徴とする請求項１１記載の集積回路の製造方法。
  15. 該製造方法は更に、保護層をシールド層の上に形成することができ、該集積回路デバイスを保護するようにして成ることを特徴とする請求項１１記載の集積回路の製造方法。
  16. 該基板を研磨薄肉化するプロセスは、該第二溝を形成するプロセスの前に行うようにして成ることを特徴とする請求項１１記載の集積回路の製造方法。
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