JP2005150333A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、リソグラフィ工程を経て形成される半導体装置の製造方法に関し、特に接続孔やキャパシタ等といった開口パターンの形成工程を含む半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device formed through a lithography process, and more particularly to a method for manufacturing a semiconductor device including a step of forming an opening pattern such as a connection hole or a capacitor.
近年、半導体装置を構成する回路パターンは、高集積化や微細化等の進展に伴い、その形成が困難になりつつある。例えば、半導体回路素子には、ソース・ドレイン領域、ゲート、配線、接続孔、メモリー用キャパシタ等があるが、その中でも等に接続孔やキャパシタ等といった開口（ホール）パターンのパターニングが困難である。これは、配線等のライン状またはストライプ状のパターンが線幅方向に一次元の周期を持っているのに対して、開口パターンは二次元の周期を持っているため、リソグラフィ工程での解像度が落ちるからである。具体的には、投影レンズの射出側の開口数が０．８５のＡｒＦエキシマレーザ露光装置を用いる場合であれば、１：１の線幅９０ｎｍのライン・アンド・スペースのレジストパターンを形成することができるが、ピッチ１８０ｎｍの径９０ｎｍの開口パターンを形成することは困難である。このように、半導体装置の製造方法におけるリソグラフィ工程においては、高集積化や微細化等の進展により、開口パターンの形成が困難になってしまうという問題が生じている。 In recent years, circuit patterns constituting a semiconductor device are becoming difficult to form with the progress of high integration and miniaturization. For example, a semiconductor circuit element includes a source / drain region, a gate, a wiring, a connection hole, a memory capacitor, and the like. Among them, patterning of an opening pattern such as a connection hole or a capacitor is difficult. This is because the line pattern or stripe pattern such as wiring has a one-dimensional period in the line width direction, whereas the opening pattern has a two-dimensional period, so the resolution in the lithography process is low. Because it falls. Specifically, if an ArF excimer laser exposure apparatus having a numerical aperture on the exit side of the projection lens of 0.85 is used, a 1: 1 line-and-space resist pattern with a line width of 90 nm is formed. However, it is difficult to form an opening pattern with a pitch of 180 nm and a diameter of 90 nm. As described above, in the lithography process in the method of manufacturing a semiconductor device, there is a problem that it becomes difficult to form an opening pattern due to progress in high integration and miniaturization.
このような問題点に対しては、リソグラフィ工程での解像限界以下の大きさの開口パターンを形成する手法として、レジスト膜に多重露光を行うことが提案されている（例えば、特許文献１参照）。これは、レジスト膜に一次元周期を持つＸ方向の微細ストライプパターンを露光した後、さらにそのレジスト膜にＸ方向とは別の一次元周期を持つＹ方向の微細ストライプパターンを多重露光することにより、Ｘ方向パターンとＹ方向パターンとの交点の部分の実効的な露光量を増大させて、ポジレジストに開口パターンを形成するというものである。 In order to solve such problems, it has been proposed to perform multiple exposure on a resist film as a technique for forming an opening pattern having a size less than the resolution limit in the lithography process (see, for example, Patent Document 1). ). This is because the resist film is exposed to a fine stripe pattern in the X direction having a one-dimensional period, and then further exposed to a fine stripe pattern in the Y direction having a different one-dimensional period from the X direction on the resist film. The effective exposure amount at the intersection of the X direction pattern and the Y direction pattern is increased to form an opening pattern in the positive resist.
しかしながら、同一レジスト膜に多重露光を行って開口パターンを形成する場合には、以下に述べる理由により、必ずしも微細な開口パターンを精度良く形成できるとは限らない。多重露光を行う場合の交点部分の光強度分布は、近似的にI（Ｘ，Ｙ）＝Ａ１cos2（ｐｘ）＋Ａ２cos2（ｐｙ）＋Ｂ（Ａ１，Ａ２，Ｂ，ｐはパターンピッチに応じた定数）と表せる。これを図に示すと、図２１のような等高線になる（Ａ１＝Ａ２の場合）。この等高線の形状からも明らかなように、多重露光を行う場合には、露光量の増加に伴って、交点部分の光強度分布が円から菱形、さらには十字手裏剣型に変化してしまい、開口パターンの形状の安定性を得るのが難しい。また、半導体装置の回路パターンはＸ方向とＹ方向で同一ピッチで開口が配置されるとは限らないので、多重露光後の光強度が均一にならない可能性がある。つまり、多重露光による開口パターン形成では、最終的な開口パターンの寸法制御が非常に困難である。 However, when an opening pattern is formed by performing multiple exposure on the same resist film, a fine opening pattern cannot always be formed with high accuracy for the reasons described below. The light intensity distribution at the intersection when performing multiple exposure is approximately I (X, Y) = A1 cos 2 (px) + A2 cos 2 (py) + B (A1, A2, B, p are constants corresponding to the pattern pitch) ). When this is shown in the figure, the contour lines are as shown in FIG. 21 (when A1 = A2). As is clear from the shape of the contour line, when performing multiple exposure, the light intensity distribution at the intersection changes from a circle to a rhombus, and further to a cross shuriken with an increase in exposure amount. It is difficult to obtain the stability of the pattern shape. In addition, since the circuit pattern of the semiconductor device does not necessarily have openings arranged at the same pitch in the X direction and the Y direction, the light intensity after multiple exposure may not be uniform. That is, in the opening pattern formation by multiple exposure, final dimension control of the opening pattern is very difficult.
そこで、本発明は、リソグラフィ工程において、開口パターンの寸法制御性の容易化を図りつつ、微細な開口であっても寸法精度良く形成することのできる半導体装置の製造方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a minute opening with good dimensional accuracy while facilitating dimensional controllability of an opening pattern in a lithography process. To do.
本発明は、上記目的を達成するために案出された半導体装置の製造方法で、半導体基板上に形成された被加工膜の上に下層膜を成膜する工程と、前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第１の線パターンを形成する工程と、前記第１の線パターンが形成された下層膜の上に上層膜を成膜する工程と、前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第１の線パターンと交差する第２の線パターンを形成する工程と、前記第１の線パターンが形成された下層膜および前記第２の線パターンが形成された上層膜をマスクにして前記被加工膜をエッチングし、当該被加工膜の前記第１の線パターンと前記第２の線パターンとが交差する領域に開口を形成する工程とを含むことを特徴とする。 The present invention provides a method for manufacturing a semiconductor device devised to achieve the above object, a step of forming a lower layer film on a film to be processed formed on a semiconductor substrate, and forming the lower layer film in a line shape. Alternatively, a step of forming a first line pattern in the lower layer film by etching in a stripe shape, a step of forming an upper layer film on the lower layer film on which the first line pattern is formed, and the upper layer film Forming a second line pattern that intersects the first line pattern in the upper layer film by etching into a line shape or a stripe shape, a lower layer film on which the first line pattern is formed, and the second film Etching the film to be processed using the upper layer film on which the line pattern is formed as a mask, and forming an opening in a region where the first line pattern and the second line pattern intersect in the film to be processed; It is characterized by including .
また、本発明は、上記目的を達成するために案出された半導体装置の製造方法で、半導体基板上に形成された被加工膜の上にハードマスク膜を成膜する工程と、前記ハードマスク膜の上に下層膜を成膜する工程と、前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第１の線パターンを形成する工程と、前記第１の線パターンが形成された下層膜の上に上層膜を成膜する工程と、前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第１の線パターンと交差する第２の線パターンを形成する工程と、前記第１の線パターンが形成された下層膜および前記第２の線パターンが形成された上層膜をマスクにして前記ハードマスク膜をエッチングし、当該ハードマスク膜の前記第１の線パターンと前記第２の線パターンとが交差する領域に開口を形成する工程と、前記開口が形成されたハードマスク膜をマスクにエッチングして前記被加工膜にも前記開口を形成する工程とを含むことを特徴とする。 The present invention also provides a method of manufacturing a semiconductor device devised to achieve the above object, a step of forming a hard mask film on a film to be processed formed on a semiconductor substrate, and the hard mask. Forming a lower layer film on the film; etching the lower layer film in a line shape or stripe shape to form a first line pattern on the lower layer film; and forming the first line pattern. Forming an upper layer film on the lower layer film, and etching the upper layer film in a line shape or a stripe shape to form a second line pattern intersecting the first line pattern in the upper layer film. And etching the hard mask film using the lower layer film on which the first line pattern is formed and the upper layer film on which the second line pattern is formed as a mask, and the first line pattern of the hard mask film And said Forming an opening in a region where the two line patterns intersect with each other, and etching the hard mask film in which the opening is formed to form the opening in the film to be processed. And
上記手順による半導体装置の製造方法では、下層膜に第１の線パターンを形成し、上層膜に第２の線パターンを形成するので、同一膜に多重露光を行う必要がない。すなわち、下層膜および上層膜には、線幅方向に一次元の周期を持つライン状またはストライプ状の線パターンを形成すればよいので、パターンの形状安定性を得るのが容易である。そして、これら下層膜および上層膜をマスクにエッチングすることで、第１の線パターンと第２の線パターンとが交差する領域に開口を形成するので、被加工膜に対する開口パターン形成時であっても、線パターンに対応した解像度で開口を形成することができる。つまり、開口パターンの寸法制御性の容易化を図りつつ、微細な開口であっても寸法精度良く形成することができる。 In the method of manufacturing a semiconductor device according to the above procedure, the first line pattern is formed on the lower layer film and the second line pattern is formed on the upper layer film, so that it is not necessary to perform multiple exposure on the same film. That is, since it is only necessary to form a line or stripe line pattern having a one-dimensional period in the line width direction on the lower layer film and the upper layer film, it is easy to obtain pattern shape stability. Then, by etching using these lower layer film and upper layer film as a mask, an opening is formed in a region where the first line pattern and the second line pattern intersect with each other. In addition, the opening can be formed with a resolution corresponding to the line pattern. That is, it is possible to form a fine opening with high dimensional accuracy while facilitating the dimensional controllability of the opening pattern.
本発明によれば、微細な開口であっても寸法精度良く形成できるようになるので、ピッチが狭く微細な寸法の開口パターン形成が実現可能となり、高度に集積化した半導体装置等を製造に適用して非常に好適なものとなる。 According to the present invention, even a minute opening can be formed with good dimensional accuracy, so that it is possible to form an opening pattern with a narrow pitch and a minute dimension, and a highly integrated semiconductor device or the like can be applied to manufacturing. Therefore, it becomes very suitable.
以下、図面に基づき本発明に係る半導体装置の製造方法について説明する。 A method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
はじめに、請求項１に係る発明の概要について説明する。図１は、本発明の半導体装置の製造方法の概要の一例を示す模式図である。ここでは、図１（ａ）に示すように、半導体基板上に形成された被加工膜１に、所定ピッチで規則的に配置された四辺形状の開口２を形成する場合を例に挙げて説明する。 First, an outline of the invention according to claim 1 will be described. FIG. 1 is a schematic view showing an example of an outline of a method for manufacturing a semiconductor device of the present invention. Here, as shown in FIG. 1A, a case where quadrilateral openings 2 regularly arranged at a predetermined pitch are formed in a film to be processed 1 formed on a semiconductor substrate will be described as an example. To do.
開口２の形成にあたっては、先ず、図１（ｂ）に示すように、被加工膜１の上に、下層膜となる無機膜３を成膜して積層する。そして、無機膜３を積層したら、続いて、リソグラフィ技術およびドライエッチング技術を用いて、その無機膜３をライン状またはストライプ状にエッチングする。これにより、無機膜３には、図１（ｃ）に示すように、一方向に延びるライン状またはストライプ状の線パターン４が形成されることになる。以下、この線パターンを「第１の線パターン」という。 In forming the opening 2, first, as shown in FIG. 1B, an inorganic film 3 serving as a lower layer film is formed and laminated on the film 1 to be processed. After the inorganic film 3 is laminated, the inorganic film 3 is subsequently etched into a line shape or a stripe shape by using a lithography technique and a dry etching technique. Thereby, as shown in FIG.1 (c), the line pattern 4 of the line form or stripe form extended in one direction is formed in the inorganic film | membrane 3. FIG. Hereinafter, this line pattern is referred to as a “first line pattern”.
その後は、第１の線パターン４が形成された無機膜３の上に、上層膜となるレジスト膜５を成膜して積層する。そしてさらに、リソグラフィ技術およびドライエッチング技術を用いて、そのレジスト膜５を第１の線パターン４と交差する方向のライン状またはストライプ状にエッチングする。これにより、レジスト膜５には、図１（ｄ）に示すように、第１の線パターン４とは異なる方向に延びるライン状またはストライプ状の線パターン６が形成されることになる。以下、この線パターンを「第２の線パターン」という。 Thereafter, a resist film 5 as an upper film is formed and laminated on the inorganic film 3 on which the first line pattern 4 is formed. Further, the resist film 5 is etched into a line shape or a stripe shape in a direction intersecting the first line pattern 4 by using a lithography technique and a dry etching technique. Thereby, as shown in FIG. 1D, a linear or striped line pattern 6 extending in a direction different from the first line pattern 4 is formed on the resist film 5. Hereinafter, this line pattern is referred to as a “second line pattern”.
これら第１の線パターン４および第２の線パターン６は、被加工膜１に形成すべき開口２の配置に対応するように形成される。すなわち、第１の線パターン４と第２の線パターン６とが交差する領域は、開口２の形成位置に一致しているものとする。 The first line pattern 4 and the second line pattern 6 are formed so as to correspond to the arrangement of the openings 2 to be formed in the film 1 to be processed. That is, the region where the first line pattern 4 and the second line pattern 6 intersect with each other coincides with the position where the opening 2 is formed.
そして、第２の線パターン６の形成後は、図１（ｅ）に示すように、第１の線パターン４が形成された無機膜３および第２の線パターン６が形成されたレジスト膜５をマスクにして、被加工膜１に対するエッチング処理を行う。このエッチング処理により、二層の線パターン４，６が重なった領域、すなわち第１の線パターン４と第２の線パターン６とが交差する領域では、被加工膜１が除去されることになる。 After the formation of the second line pattern 6, as shown in FIG. 1E, the inorganic film 3 on which the first line pattern 4 is formed and the resist film 5 on which the second line pattern 6 is formed. Using the mask as a mask, the film to be processed 1 is etched. By this etching process, the film to be processed 1 is removed in a region where the two line patterns 4 and 6 overlap, that is, in a region where the first line pattern 4 and the second line pattern 6 intersect. .
したがって、このエッチング処理の後、図１（ｆ）に示すように、レジスト膜５を除去すれば、図１（ａ）に示したような四辺形状の開口２によって構成される所望の開口パターンが、被加工膜１に形成されることになる。このような開口２の形成過程においては、開口２が第１の線パターン４と第２の線パターン６との交差領域に形成されるので、所望する開口パターン以外の部分では、二層の線パターン４，６が重ならないように、各線パターン４，６のレイアウトを行うようにする。 Therefore, after this etching process, if the resist film 5 is removed as shown in FIG. 1 (f), a desired opening pattern constituted by the quadrilateral openings 2 as shown in FIG. 1 (a) is obtained. Thus, it is formed on the film 1 to be processed. In the process of forming the opening 2, the opening 2 is formed in the intersecting region between the first line pattern 4 and the second line pattern 6. The line patterns 4 and 6 are laid out so that the patterns 4 and 6 do not overlap.
以上のように、ここで説明した開口２の形成手順では、無機膜３に第１の線パターン４を形成し、レジスト膜５に第２の線パターン６を形成するので、同一膜に多重露光を行う必要がない。すなわち、無機膜３およびレジスト膜５には、線幅方向に一次元の周期を持つライン状またはストライプ状の線パターン４，６を形成すればよいので、パターンの形状安定性を得るのが容易である。そして、これら無機膜３およびレジスト膜５をマスクにエッチングすることで、第１の線パターン４と第２の線パターン６とが交差する領域に開口２を形成するので、被加工膜１に対する開口パターン形成時であっても、線パターン４，６に対応した解像度で開口２を形成することができる。つまり、開口パターンの寸法制御性の容易化を図りつつ、微細な開口２であっても寸法精度良く形成することができる。
したがって、ここで説明した開口２の形成手順によれば、微細な開口２であっても寸法精度良く形成できるようになるので、ピッチが狭く微細な寸法の開口パターン形成が実現可能となり、高度に集積化した半導体装置等を製造に適用して非常に好適なものとなる。
As described above, in the formation procedure of the opening 2 described here, the first line pattern 4 is formed on the inorganic film 3 and the second line pattern 6 is formed on the resist film 5, so that the same film is subjected to multiple exposure. There is no need to do. That is, it is only necessary to form line or stripe line patterns 4 and 6 having a one-dimensional period in the line width direction on the inorganic film 3 and the resist film 5, so that it is easy to obtain pattern shape stability. It is. Etching using the inorganic film 3 and the resist film 5 as a mask forms an opening 2 in a region where the first line pattern 4 and the second line pattern 6 intersect with each other. Even at the time of pattern formation, the opening 2 can be formed with a resolution corresponding to the line patterns 4 and 6. That is, it is possible to form the fine opening 2 with high dimensional accuracy while facilitating the dimensional controllability of the opening pattern.
Therefore, according to the procedure for forming the opening 2 described here, even the minute opening 2 can be formed with high dimensional accuracy, so that it is possible to form an opening pattern with a narrow pitch and a minute dimension. An integrated semiconductor device or the like is applied to manufacturing, which is very suitable.
なお、無機膜３およびレジスト膜５の成膜、並びに、第１の線パターン４と第２の線パターン６の形成については、公知技術を利用して具現化すればよい。また、線パターン４，６の形成の際には、ハーフトーン位相シフトマスクやレベンソン位相シフトマスク、アシストパターン、ＯＰＣ（Optical Proximity Correction）等といった公知の寸法精度向上技術を適用することも考えられる。 The formation of the inorganic film 3 and the resist film 5 and the formation of the first line pattern 4 and the second line pattern 6 may be realized using a known technique. In forming the line patterns 4 and 6, it is also conceivable to apply a known dimensional accuracy improving technique such as a halftone phase shift mask, a Levenson phase shift mask, an assist pattern, or OPC (Optical Proximity Correction).
次に、請求項２に係る発明の概要について説明する。図２は、本発明の半導体装置の製造方法の概要の他の例を示す模式図である。ここでも、上述した場合と同様に、半導体基板上に形成された被加工膜１に、所定ピッチで規則的に配置された四辺形状の開口２を形成する場合を例に挙げて説明する。よって、上述した場合と同様の構成要素については、同一の符号を付している。 Next, an outline of the invention according to claim 2 will be described. FIG. 2 is a schematic view showing another example of the outline of the method for manufacturing a semiconductor device of the present invention. Here, as in the case described above, the case where the quadrilateral openings 2 regularly arranged at a predetermined pitch are formed in the film 1 to be processed formed on the semiconductor substrate will be described as an example. Therefore, the same components as those described above are denoted by the same reference numerals.
ここで説明する開口２の形成手順は、膜厚の大きい被加工膜１に適用して好適なものである。具体的には、先ず、図２（ａ）に示すように、被加工膜１の上に、ハードマスク膜となる第１の無機膜３ａを成膜し、さらにその第１の無機膜３ａの上に、下層膜となる第２の無機膜３ｂを成膜して積層する。つまり、被加工膜１の上に、二層以上の無機膜３ａ，３ｂを積層する。このとき、第２の無機膜３ｂの成膜厚さは、後述するような第１の線パターン４が形成された第２の無機膜３ｂ上へのレジスト膜５の成膜の際に、当該第２の無機膜３ｂが厚いとレジスト膜５を均一の厚さで成膜するのが難しくなるので、溝幅と溝深さのアスペクト比が１：１以下となるように、形成する開口パターンの最小線幅以下にするのが望ましい。 The procedure for forming the opening 2 described here is suitable for application to the film 1 to be processed having a large film thickness. Specifically, first, as shown in FIG. 2A, a first inorganic film 3a to be a hard mask film is formed on the film to be processed 1, and further, the first inorganic film 3a is formed. A second inorganic film 3b to be a lower layer film is formed thereon and laminated. That is, two or more inorganic films 3 a and 3 b are laminated on the film 1 to be processed. At this time, the film thickness of the second inorganic film 3b is determined when the resist film 5 is formed on the second inorganic film 3b on which the first line pattern 4 as described later is formed. When the second inorganic film 3b is thick, it becomes difficult to form the resist film 5 with a uniform thickness. Therefore, the opening pattern to be formed is set so that the aspect ratio of the groove width and the groove depth is 1: 1 or less. It is desirable to make it less than the minimum line width.
そして、二層以上の無機膜３ａ，３ｂを積層したら、続いて、リソグラフィ技術およびドライエッチング技術を用いて、最上層の無機膜３ｂをライン状またはストライプ状にエッチングする。これにより、無機膜３ｂには、図２（ｂ）に示すように、一方向に延びるライン状またはストライプ状の第１の線パターン４が形成されることになる。 After the two or more inorganic films 3a and 3b are stacked, the uppermost inorganic film 3b is etched into a line shape or a stripe shape by using a lithography technique and a dry etching technique. As a result, as shown in FIG. 2B, a linear or striped first line pattern 4 extending in one direction is formed on the inorganic film 3b.
その後は、第１の線パターン４が形成された無機膜３ｂの上に、上層膜となるレジスト膜５を成膜して積層する。そしてさらに、リソグラフィ技術およびドライエッチング技術を用いて、そのレジスト膜５を第１の線パターン４と交差する方向のライン状またはストライプ状にエッチングする。これにより、レジスト膜５には、第１の線パターン４とは異なる方向に延びるライン状またはストライプ状の第２の線パターン６が形成されることになる。第１の線パターン４と第２の線パターン６とが交差する領域は、被加工膜１に形成すべき開口２の形成位置に一致しているものとする。 Thereafter, a resist film 5 serving as an upper film is formed and laminated on the inorganic film 3b on which the first line pattern 4 is formed. Further, the resist film 5 is etched into a line shape or a stripe shape in a direction intersecting the first line pattern 4 by using a lithography technique and a dry etching technique. As a result, a second line pattern 6 in the form of a line or stripe extending in a direction different from the first line pattern 4 is formed on the resist film 5. It is assumed that the region where the first line pattern 4 and the second line pattern 6 intersect with each other coincides with the formation position of the opening 2 to be formed in the film 1 to be processed.
そして、第２の線パターン６の形成後は、第１の線パターン４が形成された第２の無機膜３ｂおよび第２の線パターン６が形成されたレジスト膜５をマスクにして、第１の無機膜３ａに対するエッチング処理を行う。このエッチング処理により、二層の線パターン４，６が重なった領域、すなわち第１の線パターン４と第２の線パターン６とが交差する領域では、第１の無機膜３ａが除去されることになる。したがって、このエッチング処理の後、第２の無機膜３ｂおよびレジスト膜５を除去すれば、第１の無機膜３ａには、図２（ｃ）に示すように、四辺形状の開口２によって構成される所望の開口パターンが形成されることになる。 Then, after the second line pattern 6 is formed, the first inorganic film 3b on which the first line pattern 4 is formed and the resist film 5 on which the second line pattern 6 is formed are used as a mask. Etching is performed on the inorganic film 3a. By this etching process, the first inorganic film 3a is removed in the region where the two layers of line patterns 4 and 6 overlap, that is, in the region where the first line pattern 4 and the second line pattern 6 intersect. become. Therefore, if the second inorganic film 3b and the resist film 5 are removed after this etching process, the first inorganic film 3a is constituted by a quadrilateral opening 2 as shown in FIG. A desired opening pattern is formed.
第１の無機膜３ａに開口パターンを形成した後は、次いで、その開口パターンが形成された第１の無機膜３ａマスクにして、被加工膜１に対するエッチング処理を行う。このエッチング処理により、第１の無機膜３ａ上の開口パターンにおける開口２に位置では、被加工膜１が除去されることになる。つまり、被加工膜１にも、四辺形状の開口２によって構成される所望の開口パターンが形成されることになる。 After the opening pattern is formed in the first inorganic film 3a, an etching process is performed on the film 1 to be processed using the first inorganic film 3a mask in which the opening pattern is formed. By this etching process, the film 1 to be processed is removed at the position of the opening 2 in the opening pattern on the first inorganic film 3a. That is, a desired opening pattern constituted by the quadrilateral openings 2 is also formed in the film 1 to be processed.
以上のように、ここで説明した開口２の形成手順では、第２の無機膜３ｂに第１の線パターン４を形成し、レジスト膜５に第２の線パターン６を形成するので、同一膜に多重露光を行う必要がない。すなわち、第２の無機膜３ｂおよびレジスト膜５には、線幅方向に一次元の周期を持つライン状またはストライプ状の線パターン４，６を形成すればよいので、パターンの形状安定性を得るのが容易である。そして、これら第２の無機膜３ｂおよびレジスト膜５をマスクに第１の無機膜３ａに対するエッチングを行って、第１の線パターン４と第２の線パターン６とが交差する領域に存在する開口２を一旦第１の無機膜３ａに形成した上で、その開口２が形成された第１の無機膜３ａをマスクに被加工膜１に開口２を形成するので、例えば膜厚の大きい被加工膜１に対する開口パターン形成時であっても、線パターン４，６に対応した解像度で開口２を形成することができる。つまり、開口パターンの寸法制御性の容易化を図りつつ、微細な開口２であっても寸法精度良く形成することができる。
したがって、ここで説明した開口２の形成手順によれば、微細な開口２であっても寸法精度良く形成できるようになるので、ピッチが狭く微細な寸法の開口パターン形成が実現可能となり、高度に集積化した半導体装置等を製造に適用して非常に好適なものとなる。
As described above, since the first line pattern 4 is formed on the second inorganic film 3b and the second line pattern 6 is formed on the resist film 5 in the procedure for forming the opening 2 described here, the same film is formed. It is not necessary to perform multiple exposure. That is, in the second inorganic film 3b and the resist film 5, line-shaped or striped line patterns 4 and 6 having a one-dimensional period in the line width direction may be formed, so that pattern shape stability is obtained. Easy to do. Then, etching is performed on the first inorganic film 3a using the second inorganic film 3b and the resist film 5 as a mask, so that an opening exists in a region where the first line pattern 4 and the second line pattern 6 intersect. 1 is formed in the first inorganic film 3a, and then the opening 2 is formed in the film 1 to be processed using the first inorganic film 3a in which the opening 2 is formed as a mask. Even when the opening pattern is formed on the film 1, the opening 2 can be formed with a resolution corresponding to the line patterns 4 and 6. That is, it is possible to form the fine opening 2 with high dimensional accuracy while facilitating the dimensional controllability of the opening pattern.
Therefore, according to the procedure for forming the opening 2 described here, even the minute opening 2 can be formed with high dimensional accuracy, so that it is possible to form an opening pattern with a narrow pitch and a minute dimension. An integrated semiconductor device or the like is applied to manufacturing, which is very suitable.
なお、ここでは、被加工膜１の上に直接第１の無機膜３ａを成膜する場合を例に挙げたが、多層レジストを用いることも考えられる。図３は、多層レジストを用いた場合の例を示す模式図である。図例のように、多層レジストを用いる場合には、被加工膜１の上に有機系の下層レジスト膜７を成膜し、その上に第１の無機膜３ａおよび第２の無機膜３ｂを成膜して積層する。そして、最上層の無機膜３ｂに第１の線パターン４を形成した後、その上にレジスト膜５を成膜して積層し、そのレジスト膜５に第２の線パターン６を形成する。その後は、第２の無機膜３ｂおよびレジスト膜５をマスクにして、中間の第１の無機膜３ａおよびその下の下層レジスト膜７をエッチングし、さらに被加工膜１をエッチングして開口パターンを形成する。このようにすれば、被加工膜１の上に余分な無機膜がない場合であっても、後の工程で開口２に金属材料を埋め込んだ後にＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）処理を行うのにあたり、その制御の容易化が図れるようになる。また、最上層の無機膜３ｂに第１の線パターン４を形成する際には、周知のようにレジストによるマスクおよびエッチング等を行った後、そのレジストを除去する必要が生じるが、その場合において、中間の第１の無機膜３ａがあるおかげで、有機系の下層レジスト膜７がレジスト除去中に削られることはない。 Here, the case where the first inorganic film 3a is formed directly on the film to be processed 1 is taken as an example, but it is also possible to use a multilayer resist. FIG. 3 is a schematic diagram showing an example in which a multilayer resist is used. As shown in the figure, when a multilayer resist is used, an organic lower resist film 7 is formed on the film 1 to be processed, and the first inorganic film 3a and the second inorganic film 3b are formed thereon. A film is formed and laminated. Then, after forming the first line pattern 4 on the uppermost inorganic film 3 b, a resist film 5 is formed and laminated thereon, and the second line pattern 6 is formed on the resist film 5. Thereafter, using the second inorganic film 3b and the resist film 5 as a mask, the intermediate first inorganic film 3a and the lower resist film 7 therebelow are etched, and the processed film 1 is further etched to form an opening pattern. Form. In this way, even if there is no extra inorganic film on the film 1 to be processed, a CMP (Chemical Mechanical Polishing) process is performed after the metal material is embedded in the opening 2 in a later step. This makes it easier to control. Further, when the first line pattern 4 is formed on the uppermost inorganic film 3b, it is necessary to remove the resist after performing masking and etching with a resist as is well known. Thanks to the intermediate first inorganic film 3a, the organic lower resist film 7 is not scraped during the resist removal.
ところで、上述した各例では、開口２を第１の線パターン４と第２の線パターン６とを交差させて形成しているので、その開口２の形状は、各線パターン４，６が重なった領域の形状になる。具体的には、各線パターン４，６を直交させれば、開口２の形状は、方形（正方形または長方形）状となる。また、各線パターン４，６を任意の角度（９０°以外）を持って交差させれば、開口２の形状は、平行四辺形状となる。ただし、半導体装置では、バリアメタルを開口パターンに薄く成膜してから配線材料となる金属材料を埋め込むため、開口パターンが四辺形状であると、その四辺形状の四隅に均一に薄くバリアメタルを成膜するのが困難となる可能性がある。このようなバリアメタルの不均一が生じると、回路としての信頼性が著しく低下するため、極力避けるべきである。 By the way, in each example mentioned above, since the opening 2 is formed by intersecting the first line pattern 4 and the second line pattern 6, the shape of the opening 2 is such that the line patterns 4 and 6 overlap each other. The shape of the area. Specifically, if the line patterns 4 and 6 are orthogonal to each other, the shape of the opening 2 becomes a square (square or rectangular) shape. If the line patterns 4 and 6 are crossed at an arbitrary angle (other than 90 °), the shape of the opening 2 becomes a parallelogram. However, in a semiconductor device, a barrier metal is thinly formed in an opening pattern and then a metal material to be a wiring material is embedded. It can be difficult to film. If such non-uniformity of the barrier metal occurs, the reliability as a circuit is remarkably reduced, and should be avoided as much as possible.
そこで、次に、四辺形状以外の開口を形成する場合の例について説明する。図４は、本発明の半導体装置の製造方法の概要のさらに他の例を示す模式図である。ここで説明する開口の形成手順も、第１の無機膜３ａに四辺形状の開口２によって構成される開口パターンを形成するまでは、上述した例の場合と同様である（図２（ｃ）参照）。 Therefore, an example of forming an opening other than a quadrilateral shape will be described next. FIG. 4 is a schematic view showing still another example of the outline of the semiconductor device manufacturing method of the present invention. The opening formation procedure described here is the same as that in the above-described example until the opening pattern constituted by the quadrilateral openings 2 is formed in the first inorganic film 3a (see FIG. 2C). ).
その後は、図４（ａ）に示すように、開口２が形成された第１の無機膜３ａの上に、例えば公知の回転塗布技術を用いて、第３の無機膜８を成膜する。このときの成膜厚さは、バリアメタルのように薄くするのではなく、ある程度厚くする。すると、四辺形状の開口２の四隅に多くの成膜材料が堆積されるので、平面的に見ると、四辺形状の開口２の内部には、円形状に第３の無機膜８が成膜されることになる。そして、全面をエッチバックすると、図４（ｂ）に示すように、開口の側壁だけに第３の無機膜８が残り、サイドウオール９が形成される。したがって、第１の無機膜３ａおよびサイドウオール９をマスクに、被加工膜１に対するエッチング処理を行うと、図４（ｃ）に示すように、被加工膜１には、円柱状の開口２が形成される。これにより、後で、均一に薄くバリアメタルを製膜することができる。さらには、サイドウオール９を形成したことにより、より微細な開口パターンを形成できるという副次的な作用効果も得られる。 Thereafter, as shown in FIG. 4A, a third inorganic film 8 is formed on the first inorganic film 3a in which the opening 2 is formed by using, for example, a known spin coating technique. The film thickness at this time is not reduced as in the barrier metal, but is increased to some extent. Then, since many film-forming materials are deposited at the four corners of the quadrilateral opening 2, the third inorganic film 8 is formed in a circular shape inside the quadrilateral opening 2 when viewed in plan. Will be. Then, when the entire surface is etched back, as shown in FIG. 4B, the third inorganic film 8 remains only on the side wall of the opening, and a side wall 9 is formed. Therefore, when the etching process is performed on the film to be processed 1 using the first inorganic film 3a and the side wall 9 as a mask, a cylindrical opening 2 is formed in the film to be processed 1 as shown in FIG. It is formed. Thereby, a barrier metal can be formed uniformly and thinly later. Further, the side wall 9 is formed, so that a secondary effect that a finer opening pattern can be formed can be obtained.
なお、被加工膜１の上に形成した第１の無機膜３ａは、被加工膜１の開口２に金属材料を埋め込んだ後に、ＣＭＰ処理を行って上面を削り込むことにより、最終的に除去可能である。 The first inorganic film 3a formed on the film 1 to be processed is finally removed by embedding a metal material in the opening 2 of the film 1 to be processed and then performing a CMP process to cut the upper surface. Is possible.
ただし、被加工膜１の上に直接第１の無機膜３ａを成膜すると、最上層の無機膜３ｂをドライエッチングまたはウエットエッチングにより除去するときに、同時に被加工膜１が削られてしまうおそれがある。このことから、被加工膜１の上には、図５（ａ）に示すように、二層以上の無機膜３ａ，３ｂとの間にブロック膜１０を予め成膜しておき、これにより被加工膜１が削られるのを回避するようにしてもよい。図５（ｂ）は、ブロック膜１０を形成した場合に、最上層の無機膜３ｂを除去し、サイドウオール９を形成したときの様子を示す図であり、図５（ｃ）は、ブロック膜１０および被加工膜１をエッチングしたとき様子を示す図である。 However, if the first inorganic film 3a is formed directly on the film 1 to be processed, the film 1 to be processed may be simultaneously scraped when the uppermost inorganic film 3b is removed by dry etching or wet etching. There is. Therefore, on the film 1 to be processed, as shown in FIG. 5A, a block film 10 is previously formed between two or more inorganic films 3a and 3b. You may make it avoid that the processed film 1 is shaved. FIG. 5B is a diagram showing a state where the uppermost inorganic film 3b is removed and the sidewall 9 is formed when the block film 10 is formed, and FIG. FIG. 10 is a diagram showing a state when etching 10 and the film to be processed 1 are etched.
次に、本発明に係る半導体装置の製造方法について、図６〜９の説明図を参照しながら、具体例を挙げて詳細に説明する。
具体例の一つ目として説明する実施例１では、図６に示すようなゲートアレイのコンタクトホール層を形成する場合を例に挙げて説明する。図例のコンタクトホール層において、形成すべき開口２であるコンタクトホール（Contact Hole）の大きさは９０ｎｍ×９０ｎｍで、最小ピッチは１８０ｎｍである。
Next, a method for manufacturing a semiconductor device according to the present invention will be described in detail with a specific example with reference to FIGS.
In the first embodiment, which is described as the first specific example, a case where a contact hole layer of a gate array as shown in FIG. 6 is formed will be described as an example. In the illustrated contact hole layer, the size of the contact hole (Contact Hole) which is the opening 2 to be formed is 90 nm × 90 nm, and the minimum pitch is 180 nm.
このようなコンタクトホールの形成にあたっては、先ず、半導体基板上にゲートおよび素子分離領域、ソース、ドレイン領域を形成した後、図７（ａ）に示すように、被加工膜１である層間絶縁膜として酸化珪素（ＳｉＯ）膜１１を例えばＣＶＤ（Chemical Vapor Deposition）法で積層し、ＣＭＰ処理を行って平坦化する。このとき、ＳｉＯ膜１１の厚さは、例えば３００ｎｍとする。なお、図中では、素子分離領域上のゲート電極１２をも示している。 In forming such a contact hole, first, a gate, an element isolation region, a source, and a drain region are formed on a semiconductor substrate, and then, as shown in FIG. A silicon oxide (SiO) film 11 is laminated by, for example, a CVD (Chemical Vapor Deposition) method, and planarized by CMP treatment. At this time, the thickness of the SiO film 11 is, for example, 300 nm. In the figure, the gate electrode 12 on the element isolation region is also shown.
ＳｉＯ膜１１の形成後は、図７（ｂ）に示すように、そのＳｉＯ膜１１の上に、例えばＣＶＤ法を用いて、無機膜３としての窒化珪素（ＳｉＮ）膜１３を１００ｎｍ厚積層する。そして、図８に示すような、コンタクトホールの形成領域を含んで一方向に延びるストライプ状の第１の線パターン４を、リソグラフィ技術およびドライエッチング技術を用いて、ＳｉＮ膜１３に形成する。このときのリソグラフィ条件は、以下のようにすることが考えられる。 After the formation of the SiO film 11, as shown in FIG. 7B, a silicon nitride (SiN) film 13 as the inorganic film 3 is laminated on the SiO film 11 by using a CVD method, for example, to a thickness of 100 nm. . Then, as shown in FIG. 8, a stripe-shaped first line pattern 4 including a contact hole formation region and extending in one direction is formed on the SiN film 13 using a lithography technique and a dry etching technique. The lithography conditions at this time can be considered as follows.
露光装置：ＡｒＦエキシマレーザ縮小投影型スキャナー（縮小率１／４）
露光波長：１９３ｎｍ
投影レンズの像側開口数：０．８０
投影レンズの照明側開口数：０．６８
照明形状：輪帯（内側半径／外側半径＝０．４５／０．６８）
マスク：ハーフトーン位相シフトマスク（背景透過率６％）
レジスト：アクリル系化学増幅型ポジレジスト（２５０ｎｍ厚）
反射防止膜：有機系反射防止膜（８０ｎｍ厚）
現像液：ＴＭＡＨ（Tetramethyl ammonium hydroxide）２．３８％
Exposure device: ArF excimer laser reduction projection scanner (reduction ratio 1/4)
Exposure wavelength: 193nm
Image side numerical aperture of projection lens: 0.80
The numerical aperture on the illumination side of the projection lens: 0.68
Illumination shape: Ring zone (inner radius / outer radius = 0.45 / 0.68)
Mask: Halftone phase shift mask (background transmittance 6%)
Resist: Acrylic chemically amplified positive resist (250 nm thick)
Antireflection film: Organic antireflection film (80 nm thickness)
Developer: TMAH (Tetramethyl ammonium hydroxide) 2.38%
図７（ｃ）は、ＳｉＮ膜１３に第１の線パターン４を形成した場合における、図８中のＡ−Ａ部分の側断面図を示している。 FIG. 7C shows a side sectional view of the AA portion in FIG. 8 when the first line pattern 4 is formed on the SiN film 13.
その後は、図７（ｄ）に示すように、第１の線パターン４が形成されたＳｉＮ膜１３の上に有機系反射防止膜１４を塗布し、次いでレジスト膜５としてのアクリル系化学増幅型ポジレジスト膜１５を３００ｎｍ厚塗布する。有機系反射防止膜１４の厚さは、ＳｉＮ膜１３上で５０ｎｍである。そして、図９に示すような、コンタクトホールの形成領域を含み、かつ、第１の線パターン４とは直交する方向に延びるストライプ状の第２の線パターン６を、リソグラフィ技術およびドライエッチング技術を用いて、アクリル系化学増幅型ポジレジスト膜１５に形成する。このときのリソグラフィ条件は、以下のようにすることが考えられる。 After that, as shown in FIG. 7D, an organic antireflection film 14 is applied on the SiN film 13 on which the first line pattern 4 is formed, and then an acrylic chemical amplification type resist film 5 is formed. A positive resist film 15 is applied to a thickness of 300 nm. The thickness of the organic antireflection film 14 is 50 nm on the SiN film 13. Then, as shown in FIG. 9, a stripe-shaped second line pattern 6 including a contact hole forming region and extending in a direction orthogonal to the first line pattern 4 is applied to a lithography technique and a dry etching technique. It is used to form an acrylic chemical amplification type positive resist film 15. The lithography conditions at this time can be considered as follows.
露光装置：ＡｒＦエキシマレーザ縮小投影型スキャナー（縮小率１／４）
露光波長：１９３ｎｍ
投影レンズの像側開口数：０．８０
投影レンズの照明側開口数：０．６８
照明形状：輪帯（内側半径／外側半径＝０．４５／０．６８）
マスク：ハーフトーン位相シフトマスク（背景透過率６％）
Exposure device: ArF excimer laser reduction projection scanner (reduction ratio 1/4)
Exposure wavelength: 193nm
Image side numerical aperture of projection lens: 0.80
The numerical aperture on the illumination side of the projection lens: 0.68
Illumination shape: Ring zone (inner radius / outer radius = 0.45 / 0.68)
Mask: Halftone phase shift mask (background transmittance 6%)
そして、第２の線パターン６を形成したら、その第２の線パターン６が形成されたアクリル系化学増幅型ポジレジスト膜１５をマスクに、有機系反射防止膜１４をエッチングする。図７（ｅ）は、そのときの図８中のＢ−Ｂ部分の側断面図を示している。 When the second line pattern 6 is formed, the organic antireflection film 14 is etched using the acrylic chemically amplified positive resist film 15 on which the second line pattern 6 is formed as a mask. FIG. 7E shows a side sectional view of a BB portion in FIG. 8 at that time.
その後は、アクリル系化学増幅型ポジレジスト膜１５、有機系反射防止膜１４およびＳｉＮ膜１３をマスクに、被加工膜１であるであるＳｉＯ膜１１をドライエッチングする。これにより、図７（ｆ）に示すように、ＳｉＯ膜１１において、第１の線パターン４と第２の線パターン６とが交差する領域、すなわちコンタクトホールに相当する領域だけに、四辺形状の開口２からなるコンタクトホールが形成されることになる。勿論、予めコンタクトホールに相当する部分だけで重なるように、第１の線パターン４と第２の線パターン６とがデザインされていることはいうまでもない。 Thereafter, the SiO film 11 which is the film to be processed 1 is dry-etched using the acrylic chemical amplification type positive resist film 15, the organic antireflection film 14 and the SiN film 13 as a mask. As a result, as shown in FIG. 7F, in the SiO film 11, only the region where the first line pattern 4 and the second line pattern 6 intersect, that is, the region corresponding to the contact hole, has a quadrilateral shape. A contact hole composed of the opening 2 is formed. Of course, it goes without saying that the first line pattern 4 and the second line pattern 6 are designed in advance so as to overlap only in the portion corresponding to the contact hole.
以上のような手順で、所望する開口パターンをＳｉＯ膜１１に形成することができる。後は、従来の場合と略同様にして、アクリル系化学増幅型ポジレジスト膜１５および有機系反射防止膜１４を除去したあと、バリアメタルを開口２の内側に成膜し、タングステンを埋め込んで、上部の余分なタングステンおよびＳｉＮ膜１３をＣＭＰ処理によって削れば、図７（ｇ）に示すように、コンタクトホール・プラグ１６が完成する。 A desired opening pattern can be formed in the SiO film 11 by the procedure as described above. Thereafter, in the same manner as in the conventional case, after removing the acrylic chemical amplification type positive resist film 15 and the organic antireflection film 14, a barrier metal is formed inside the opening 2, and tungsten is buried, When the excess tungsten and SiN film 13 on the upper portion are removed by CMP, contact holes and plugs 16 are completed as shown in FIG.
次に、具体例の二つ目である実施例２として、実施例１の図７（ｄ）に相当するリソグラフィ工程にて、有機系反射防止膜１４およびアクリル系化学増幅型ポジレジスト膜１５の代わりに多層レジストを用いる場合を例に挙げて説明する。これは、ＳｉＮ膜１３の段差の影響を受けることなく、寸法精度よく第２の線パターン６を形成できるようにするためのものであり、またＳｉＯ膜１１をエッチングするときにもレジストの膜厚を厚くしてエッチングのプロセスマージンを拡大させるためのものである。 Next, as Example 2 which is the second specific example, the organic antireflection film 14 and the acrylic chemical amplification type positive resist film 15 are formed in the lithography process corresponding to FIG. A case where a multilayer resist is used instead will be described as an example. This is for enabling the second line pattern 6 to be formed with high dimensional accuracy without being affected by the step of the SiN film 13, and also when the SiO film 11 is etched. This is to increase the etching process margin.
そのために、実施例２では、図１０（ａ）に示すように、ＳｉＮ膜１３の上に、ノボラック樹脂膜１７を４００ｎｍ厚塗布し、さらにＳＯＧ（Spin On Glass）膜１８を１００ｎｍ塗布し、さらにその上にアクリル系化学増幅型ポジレジスト膜１９を２５０ｎｍ厚塗布する。そして、アクリル系化学増幅型ポジレジスト膜１９に対する露光・現像により第２の線パターン６を形成した後は、そのアクリル系化学増幅型ポジレジスト膜１９をマスクにＳＯＧ膜１８をエッチングし、さらにそのＳＯＧ膜１８をマスクにノボラック樹脂膜１７をエッチングする。ここで、アクリル系化学増幅型ポジレジスト膜１９は、ノボラック樹脂膜１７のエッチング中になくなってしまう。その後は、ノボラック樹脂膜１７およびＳｉＮ膜１３をマスクにして、層間絶縁膜となるＳｉＯ膜１１をエッチングする。ここで、ＳＯＧ膜１８は、ＳｉＯ膜１１のエッチング中になくなってしまう。 Therefore, in Example 2, as shown in FIG. 10A, a novolac resin film 17 is applied to the SiN film 13 to a thickness of 400 nm, and an SOG (Spin On Glass) film 18 is applied to a thickness of 100 nm. An acrylic chemical amplification type positive resist film 19 is applied thereon to a thickness of 250 nm. After the second line pattern 6 is formed by exposure / development on the acrylic chemically amplified positive resist film 19, the SOG film 18 is etched using the acrylic chemically amplified positive resist film 19 as a mask. The novolac resin film 17 is etched using the SOG film 18 as a mask. Here, the acrylic chemically amplified positive resist film 19 is lost during the etching of the novolac resin film 17. Thereafter, using the novolac resin film 17 and the SiN film 13 as a mask, the SiO film 11 serving as an interlayer insulating film is etched. Here, the SOG film 18 is lost during the etching of the SiO film 11.
また、例えば、図１０（ｂ）に示すように、ＳｉＮ膜１３の上に、ノボラック樹脂膜１７を４００ｎｍ厚塗布し、さらに珪素（Ｓｉ）含有レジスト膜２０を１２０ｎｍ厚塗布することも考えられる。そして、Ｓｉ含有レジスト膜２０に対する露光・現像により第２の線パターン６を形成した後に、酸素を含むガスを用いてドライエッチングすると、Ｓｉ含有レジスト膜２０中の珪素と酸素が結合してＳｉＯになり、これが新たなマスクとなり、ノボラック樹脂膜１７に第２の線パターン６が形成される。その後は、上述したように、ノボラック樹脂膜１７およびＳｉＮ膜１３をマスクにして、層間絶縁膜となるＳｉＯ膜１１をエッチングすればよい。ここで、Ｓｉ含有レジスト膜２０中のＳｉＯは、ＳｉＯ膜１１のエッチング中になくなってしまう。 Further, for example, as shown in FIG. 10B, it is conceivable that a novolac resin film 17 is applied on the SiN film 13 to a thickness of 400 nm and a silicon (Si) -containing resist film 20 is applied to a thickness of 120 nm. Then, after the second line pattern 6 is formed by exposure / development on the Si-containing resist film 20, when dry etching is performed using a gas containing oxygen, silicon and oxygen in the Si-containing resist film 20 are combined to form SiO. Thus, this becomes a new mask, and the second line pattern 6 is formed on the novolac resin film 17. Thereafter, as described above, the SiO film 11 serving as an interlayer insulating film may be etched using the novolac resin film 17 and the SiN film 13 as a mask. Here, SiO in the Si-containing resist film 20 disappears during the etching of the SiO film 11.
図１１は、具体例の三つ目である実施例３を示す説明図である。
実施例３では、実施例１の図７（ｂ）に相当する工程の後、図１１（ａ）に示すように、層間絶縁膜であるＳｉＯ膜１１の上に、例えばＣＶＤ法を用いて、ＳｉＮ膜２１を１００ｎｍ厚積層し、さらにＳｉＯ膜２２を５０ｎｍ厚積層する。そして、図１１（ｂ）に示すように、最上層のＳｉＯ膜２２に第１の線パターン４を形成し、さらにその上に積層される有機系反射防止膜１４およびアクリル系化学増幅型ポジレジスト膜１５に第２の線パターン６を形成する。その後は、アクリル系化学増幅型ポジレジスト膜１５、有機系反射防止膜１４およびＳｉＯ膜２２をマスクにエッチングして、ＳｉＮ膜２１にコンタクトホールパターンを形成するとともに、アクリル系化学増幅型ポジレジスト膜１５および有機系反射防止膜１４を除去する。そして、ＳｉＮ膜２１をマスクにしてＳｉＯ膜１１をエッチングすれば、そのＳｉＯ膜１１にコンタクトホールが形成されることになるが、実施例１の場合と違ってアクリル系化学増幅型ポジレジスト膜１５をマスクにする必要がないので、そのアクリル系化学増幅型ポジレジスト膜１５を２００ｎｍ厚程度まで薄膜化でき、コンタクトホールパターン形成の寸法精度が向上することになる。なお、このとき、最上層のＳｉＯ膜２２は、図１１（ｃ）に示すように、ＳｉＯ膜１１に対するエッチング中になくなってしまう。
FIG. 11 is an explanatory diagram illustrating a third example of the third example.
In Example 3, after the step corresponding to FIG. 7B of Example 1, as shown in FIG. 11A, on the SiO film 11 which is an interlayer insulating film, for example, using the CVD method, The SiN film 21 is laminated to a thickness of 100 nm, and the SiO film 22 is laminated to a thickness of 50 nm. Then, as shown in FIG. 11 (b), the first line pattern 4 is formed on the uppermost SiO film 22, and the organic antireflection film 14 and the acrylic chemical amplification type positive resist laminated thereon are further formed. A second line pattern 6 is formed on the film 15. Thereafter, etching is performed using the acrylic chemically amplified positive resist film 15, the organic antireflection film 14 and the SiO film 22 as a mask to form a contact hole pattern in the SiN film 21, and the acrylic chemically amplified positive resist film. 15 and the organic antireflection film 14 are removed. Then, if the SiO film 11 is etched using the SiN film 21 as a mask, a contact hole is formed in the SiO film 11, but unlike the case of the first embodiment, the acrylic chemically amplified positive resist film 15 is formed. Therefore, the acrylic chemically amplified positive resist film 15 can be thinned to a thickness of about 200 nm, and the dimensional accuracy of contact hole pattern formation is improved. At this time, the uppermost SiO film 22 disappears during the etching of the SiO film 11 as shown in FIG.
図１２は、具体例の四つ目である実施例４を示す説明図である。
実施例４では、実施例１の図７（ｂ）に相当する工程の後、図１２（ａ）に示すように、層間絶縁膜であるＳｉＯ膜１１の上に、例えばプラズマＣＶＤ法を用いて、シラン（ＳｉＨ4）膜２３を１２０ｎｍ厚積層し、ＴＥＯＳ（tetraethoxy silane）膜２４を１００ｎｍ厚積層し、さらにＳｉＮ膜２５を５０ｎｍ厚積層する。そして、実施例２の場合と同様にして、図１２（ｂ）に示すように、ＴＥＯＳ膜２４にコンタクトホールパターンを形成する。
FIG. 12 is an explanatory diagram illustrating a fourth example, which is the fourth example.
In Example 4, after the step corresponding to FIG. 7B of Example 1, as shown in FIG. 12A, on the SiO film 11 which is an interlayer insulating film, for example, using a plasma CVD method. Then, a silane (SiH 4 ) film 23 is laminated to a thickness of 120 nm, a TEOS (tetraethoxy silane) film 24 is laminated to a thickness of 100 nm, and a SiN film 25 is laminated to a thickness of 50 nm. Then, in the same manner as in Example 2, a contact hole pattern is formed in the TEOS film 24 as shown in FIG.
その後は、最上層のＳｉＮ膜２５を全面エッチングバックして除去し、公知の回転塗布技術を用いて、メチル基含有ＳＯＧ膜（methylsilsesquioxane）を２５ｎｍ厚（開口側壁部分は約１５ｎｍ厚）成膜し、さらに全面エッチングバックする。これにより、ＴＥＯＳ膜２４の開口２の内部には、図１２（ｃ）に示すように、厚さ１５ｎｍのメチル基含有ＳＯＧ膜によるサイドウオール９が形成されることになる。このとき、開口２の形状は、平面的に見ると、一辺９０ｎｍの四辺形状から、直径６０ｎｍの円形状に縮小変形している。 Thereafter, the uppermost SiN film 25 is etched back and removed, and a methyl group-containing SOG film (methylsilsesquioxane) is formed to a thickness of 25 nm (the opening side wall is about 15 nm thick) using a known spin coating technique. Further, the entire surface is etched back. As a result, as shown in FIG. 12C, a side wall 9 made of a methyl group-containing SOG film having a thickness of 15 nm is formed inside the opening 2 of the TEOS film 24. At this time, the shape of the opening 2 is reduced and deformed from a quadrilateral shape having a side of 90 nm to a circular shape having a diameter of 60 nm when viewed in plan.
そして、ＴＥＯＳ膜２４およびサイドウオール９をマスクにして、ＳｉＨ4膜２３に対するドライエッチング処理を行うと、図１２（ｄ）に示すように、ＳｉＨ4膜２３には、円柱状の開口２が形成される。さらに、このＳｉＨ4膜２３をマスクにしてＳｉＯ膜１１に対するドライエッチング処理を行うと、図１２（ｅ）に示すように、ＳｉＯ膜１１にも、円柱状の開口２、すなわちコンタクトホールが形成されることになる。このとき、ＴＥＯＳ膜２４およびＳｉＮ膜２５は、ＳｉＯ膜１１に対するエッチング中に除去されてなくなってしまう。 Then, when the SiH 4 film 23 is dry-etched using the TEOS film 24 and the sidewall 9 as a mask, a cylindrical opening 2 is formed in the SiH 4 film 23 as shown in FIG. Is done. Further, when the dry etching process is performed on the SiO film 11 using the SiH 4 film 23 as a mask, a cylindrical opening 2, that is, a contact hole is also formed in the SiO film 11 as shown in FIG. Will be. At this time, the TEOS film 24 and the SiN film 25 are not removed during the etching of the SiO film 11.
このような手順によれば、ＳｉＯ膜１１に円柱状のコンタクトホールを形成することもできるので、バリアメタルも付きやすくなり、結果として半導体装置を構成する配線の信頼性が向上することになる。また、四辺形状のままの場合に比べて開口パターンも縮小するので、ゲートとの電気的耐圧が向上し、半導体装置の製造歩留まりも向上することになる。 According to such a procedure, since a cylindrical contact hole can be formed in the SiO film 11, it becomes easy to attach a barrier metal, and as a result, the reliability of the wiring constituting the semiconductor device is improved. In addition, since the opening pattern is reduced as compared with the case of the quadrilateral shape, the electrical breakdown voltage with the gate is improved, and the manufacturing yield of the semiconductor device is also improved.
なお、上述した実施例１〜４では、図６に示すようなゲートアレイのコンタクトホール層を形成する場合、すなわちコンタクトホール（開口）が縦横に略行列状に並ぶパターンを例に挙げたが、例えば図１３に示すような配線ヴィアプラグを形成する場合、すなわち開口が互い違いに並ぶようなパターンであっても、全く同様の手順で開口パターンを形成することができる。この場合、配線ヴィアプラグのところで、第１の線パターン４と第２の線パターン６とが交差して重なるようにすればよい。ただし、各線パターン４，６を単純なストライプ状に形成すると、開口を形成すべきでないところでも各線パターン４，６が交差してしまう。そこで、配線ヴィアプラグを形成する場合には、第１の線パターン４および第２の線パターン６が不要か箇所で交差しないように、図１４に示すように、各線パターン４，６を適宜分割して形成すればよい。
また、各線パターン４，６を適宜分割しなくても、図１５に示すように、各線パターン４，６の配置の工夫したり、あるいは開口の形状に制約がなければ、図１６に示すように、各線パターン４，６を斜めに形成することによって、図１３に示すような配線ヴィアプラグを形成することが可能となる。
In the first to fourth embodiments described above, when the contact hole layer of the gate array as shown in FIG. 6 is formed, that is, a pattern in which the contact holes (openings) are arranged in a matrix substantially vertically and horizontally is taken as an example. For example, when forming a wiring via plug as shown in FIG. 13, that is, a pattern in which openings are arranged alternately, the opening pattern can be formed in exactly the same procedure. In this case, the first line pattern 4 and the second line pattern 6 may be crossed and overlapped at the wiring via plug. However, if the line patterns 4 and 6 are formed in a simple stripe shape, the line patterns 4 and 6 cross each other even when the opening should not be formed. Therefore, when forming the wiring via plug, the line patterns 4 and 6 are appropriately divided as shown in FIG. 14 so that the first line pattern 4 and the second line pattern 6 do not need to be crossed at unnecessary portions. To be formed.
Further, even if the line patterns 4 and 6 are not appropriately divided, as shown in FIG. 15, if the arrangement of the line patterns 4 and 6 is not devised or the shape of the opening is not restricted, as shown in FIG. By forming the line patterns 4 and 6 obliquely, it is possible to form a wiring via plug as shown in FIG.
ストライプ状に複数のラインが並ぶ線パターン４，６を形成する際には、その形成精度を向上させるために、レベンソン式位相シフトマスクを用いるようにしてもよい。すなわち、図１７に示すように、マスクパターンの位相が０°であるライン部分４ａと、位相が１８０°であるライン部分４ｂとが、それぞれ交互に並ぶように、線パターン４を形成する。このようにすれば、各ライン部分４ａ，４ｂのピッチが細かくなっても、位相シフトマスクを用いない場合に比べて、良好な精度での形成が可能となる。 When forming the line patterns 4 and 6 in which a plurality of lines are arranged in a stripe shape, a Levenson type phase shift mask may be used in order to improve the formation accuracy. That is, as shown in FIG. 17, the line pattern 4 is formed such that the line portions 4a whose phase of the mask pattern is 0 ° and the line portions 4b whose phase is 180 ° are alternately arranged. In this way, even if the pitch of each line portion 4a, 4b is reduced, it is possible to form with better accuracy than when the phase shift mask is not used.
また、９０ｎｍ×９０ｎｍの大きさの配線ヴィアプラグを形成する場合であっても、一定ピッチで開口が規則正しく並んでいるのではなく、図１８（ａ）に示すように、１８０ｎｍピッチのものと８００ｎｍピッチのものが混在していることも考えられる。このとき、ピッチの緩い８００ｎｍ間隔の線パターンの形成寸法は、密ピッチである１８０ｎｍ間隔の線パターンに比べて、ばらついてしまう傾向がある。このことから、疎密のピッチが混在している場合には、図１８（ｂ）に示すように、ピッチの緩い線パターンを構成するライン部分の周辺に、解像限界以下のダミー（補助）ライン部分を配置して、密ピッチに近い寸法制御を実現することが考えられる。図１８（ｂ）の例では、第１の線パターン４を構成するライン部分４１（幅９０ｎｍ）の両脇７０ｎｍ離れた位置に幅６０ｎｍのダミーライン部分４２を配し、第２の線パターン６を構成するライン部分６１（幅９０ｎｍ）の両脇７０ｎｍ離れた位置に幅６０ｎｍのダミーライン部分６２を配している。このようにすれば、ダミーライン部分４２，６２は解像限界以下の線幅であるため転写されることはないが、そのダミーライン部分４２，６２の存在によって密ピッチの場合と同様に寸法ばらつきを抑制できるようになる。 Further, even when a wiring via plug having a size of 90 nm × 90 nm is formed, the openings are not regularly arranged at a constant pitch, but as shown in FIG. It is conceivable that pitches are mixed. At this time, the formation dimensions of the line patterns with a narrow pitch of 800 nm intervals tend to vary as compared with the line patterns with a spacing of 180 nm, which is a dense pitch. Therefore, when sparse and dense pitches are mixed, as shown in FIG. 18B, a dummy (auxiliary) line below the resolution limit is formed around a line portion constituting a line pattern with a loose pitch. It is conceivable to realize the dimensional control close to the fine pitch by arranging the portions. In the example of FIG. 18B, a dummy line portion 42 having a width of 60 nm is arranged at a position 70 nm apart on both sides of the line portion 41 (width 90 nm) constituting the first line pattern 4, and the second line pattern 6 A dummy line portion 62 having a width of 60 nm is disposed at a position 70 nm apart on both sides of the line portion 61 (width 90 nm) constituting the. In this way, the dummy line portions 42 and 62 are not transferred because the line width is equal to or smaller than the resolution limit. However, due to the presence of the dummy line portions 42 and 62, the dimensional variation is the same as in the case of the dense pitch. Can be suppressed.
また、上述したゲートアレイのコンタクトホール層や配線ヴィアプラグの他に、図１９に示すような、コンタクトホールの最小ピッチが１８０ｎｍ、ホール径が９０ｎｍのＳＲＡＭ（Static Random Access Memory）セルパターンの形成についても、全く同様の手順で開口パターンを形成することができる。その場合、図２０に示すような配置で、各線パターン４，６を交差させるようにすればよい。 In addition to the contact hole layer and the wiring via plug of the gate array described above, formation of an SRAM (Static Random Access Memory) cell pattern having a minimum contact hole pitch of 180 nm and a hole diameter of 90 nm as shown in FIG. Also, the opening pattern can be formed in exactly the same procedure. In that case, the line patterns 4 and 6 may be crossed with the arrangement as shown in FIG.
１…被加工膜、２…開口、３…無機膜（下層膜）、３ａ…第１の無機膜（ハードマスク膜）、３ｂ…第２の無機膜（下層膜）、４…第１の線パターン、５…レジスト膜（上層膜）、６…第２の線パターン DESCRIPTION OF SYMBOLS 1 ... Film to be processed, 2 ... Opening, 3 ... Inorganic film (lower layer film), 3a ... 1st inorganic film (hard mask film), 3b ... 2nd inorganic film (lower layer film), 4 ... 1st line | wire Pattern, 5 ... resist film (upper layer film), 6 ... second line pattern
Claims (2)
前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第１の線パターンを形成する工程と、
前記第１の線パターンが形成された下層膜の上に上層膜を成膜する工程と、
前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第１の線パターンと交差する第２の線パターンを形成する工程と、
前記第１の線パターンが形成された下層膜および前記第２の線パターンが形成された上層膜をマスクにして前記被加工膜をエッチングし、当該被加工膜の前記第１の線パターンと前記第２の線パターンとが交差する領域に開口を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 Forming a lower layer film on a film to be processed formed on a semiconductor substrate;
Etching the lower layer film in a line or stripe form to form a first line pattern in the lower layer film;
Forming an upper layer film on the lower layer film on which the first line pattern is formed;
Etching the upper layer film into a line shape or a stripe shape to form a second line pattern intersecting the first line pattern in the upper layer film; and
Etching the film to be processed using the lower layer film on which the first line pattern is formed and the upper layer film on which the second line pattern is formed as a mask, and the first line pattern of the film to be processed and the And a step of forming an opening in a region where the second line pattern intersects.
前記ハードマスク膜の上に下層膜を成膜する工程と、
前記下層膜をライン状またはストライプ状にエッチングして当該下層膜に第１の線パターンを形成する工程と、
前記第１の線パターンが形成された下層膜の上に上層膜を成膜する工程と、
前記上層膜をライン状またはストライプ状にエッチングして当該上層膜に前記第１の線パターンと交差する第２の線パターンを形成する工程と、
前記第１の線パターンが形成された下層膜および前記第２の線パターンが形成された上層膜をマスクにして前記ハードマスク膜をエッチングし、当該ハードマスク膜の前記第１の線パターンと前記第２の線パターンとが交差する領域に開口を形成する工程と、
前記開口が形成されたハードマスク膜をマスクにエッチングして前記被加工膜にも前記開口を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Forming a hard mask film on a film to be processed formed on a semiconductor substrate;
Forming a lower layer film on the hard mask film;
Etching the lower layer film in a line or stripe form to form a first line pattern in the lower layer film;
Forming an upper layer film on the lower layer film on which the first line pattern is formed;
Etching the upper layer film into a line shape or a stripe shape to form a second line pattern intersecting the first line pattern in the upper layer film; and
The hard mask film is etched using the lower layer film on which the first line pattern is formed and the upper layer film on which the second line pattern is formed as a mask, and the first line pattern of the hard mask film and the Forming an opening in a region where the second line pattern intersects;
Etching the hard mask film in which the opening is formed as a mask to form the opening in the film to be processed.
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