JP2005020195A - ２ポート型アイソレータ及び通信装置 - Google Patents
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Abstract
【課題】低コストで挿入損失の低下を図ることのできる、かつ、小型化を損なうことのない２ポート型アイソレータを得る。
【解決手段】マイクロ波用フェライト２０と、該フェライト２０上で互いに絶縁されて交差する第１及び第２中心電極２１，２２と、前記フェライト２０に直流磁界を印加する永久磁石９と、中心電極用接続電極１Ａ，１Ｂ，１Ｂ’，１Ｃや第１及び第２の整合容量が形成された多層基板３０とを磁性体金属板をモールドしたケース８及び磁性体キャップ４に収容した２ポート型アイソレータ。第２の整合容量のＱ値は第１の整合容量のＱ値よりも大きく設定されている。
【選択図】 図１
【解決手段】マイクロ波用フェライト２０と、該フェライト２０上で互いに絶縁されて交差する第１及び第２中心電極２１，２２と、前記フェライト２０に直流磁界を印加する永久磁石９と、中心電極用接続電極１Ａ，１Ｂ，１Ｂ’，１Ｃや第１及び第２の整合容量が形成された多層基板３０とを磁性体金属板をモールドしたケース８及び磁性体キャップ４に収容した２ポート型アイソレータ。第２の整合容量のＱ値は第１の整合容量のＱ値よりも大きく設定されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、２ポート型アイソレータ、特に、マイクロ波帯で使用される２ポート型アイソレータ及び通信装置に関する。
【０００２】
【従来の技術と問題点】
【特許文献１】
特開平９−２３２８１８号公報
【０００３】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有し、自動車電話、携帯電話等の移動体通信機器の送信回路部に使用されている。この種の非可逆回路素子として２ポート型のものが、例えば、特許文献１の図１１や図１７に等価回路として開示されている。
【０００４】
特許文献１の図１７に記載のアイソレータは、従来から一般的に知られている構成であり、信号が入力ポートから出力ポートに伝搬する際、二つの共振回路が共振するために電力ロスが大きく、挿入損失が大きいという問題点を有していた。
【０００５】
これに対して、特許文献１の図１１に記載のアイソレータは、信号が入力ポートから出力ポートに伝搬する際、入力ポートと出力ポートとの間に配置された共振回路は共振しないので、ここでの電力ロスがなく、挿入損失を大幅に低減できる効果を奏する。
【０００６】
ところで、特許文献１の図１１に記載されている２ポート型アイソレータにおいて、第１及び第２の整合容量は高Ｑの誘電体材料からなるシート上に電極を形成し、これらのシートを積層することによって構成していた。挿入損失を抑えるには整合容量のＱ値を大きくする必要性による。
【０００７】
しかし、高Ｑの誘電体材料は高純度の原料や高精度の製造工程が必要であり、アイソレータの製造コストの上昇を招いていた。また、高Ｑの誘電体材料はその比誘電率が比較的小さい傾向にあり、必要な整合容量を得るためには整合容量電極の面積を大きくしたり、積層数を増やす必要があった。そのため、アイソレータの小型化や低コスト化が困難であった。
【０００８】
また、整合容量電極を多層基板に内蔵する場合、整合容量電極に接続されるビアホールの面積が小さいとビアホールで大きな導体損が発生し、Ｑ値の大きい整合容量が得られない。そこで、ビアホールは一定以上の面積を有する状態で形成せざるを得なかった。しかし、これでは、ビアホールとそのビアホールが貫通する誘電体シートに形成されている整合容量電極との間に一定以上のクリアランスを設ける必要があるので、ビアホールの面積を大きくするとその分整合容量電極の面積が小さくなり、必要な容量値が得られないという問題点も有していた。
【０００９】
そこで、本発明の目的は、低コストで挿入損失の低下を図ることのできる２ポート型アイソレータ及び該アイソレータを備えた通信装置を提供することにある。
【００１０】
本発明の他の目的は、小型化を損なうことなく前記目的を達成できる２ポート型アイソレータ及び該アイソレータを備えた通信装置を提供することにある。
【００１１】
【課題を解決するための手段及び作用】
前記目的を達成するため、本発明に係る２ポート型アイソレータは、永久磁石と、前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、前記マイクロ波用フェライトの主面又は内部に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続されている第１中心電極と、前記第１中心電極と電気的絶縁状態で交差して前記マイクロ波用フェライトの主面又は内部に配置され、一端が出力ポートに電気的に接続され、他端がグランドに電気的に接続されている第２中心電極と、前記入力ポートと前記出力ポートとの間に電気的に接続された第１の整合容量と、前記出力ポートとグランドとの間に電気的に接続された第２の整合容量と、前記入力ポートと前記出力ポートとの間に電気的に接続された抵抗と、を備え、前記第２の整合容量のＱ値が前記第１の整合容量のＱ値よりも大きいことを特徴とする。
【００１２】
本発明者は、２ポート型アイソレータにおいて、挿入損失は第２の整合容量のＱ値に大きく影響され、第１の整合容量のＱ値にはあまり影響されないことを見出した。その理由は、信号が入力ポートから出力ポートに順方向に流れる際、入出力端子間で電位が同相となるため、順方向の通過電流が第１の整合容量にはあまり流れないからである。
【００１３】
本発明に係る２ポート型アイソレータにおいては、第２の整合容量のＱ値を第１の整合容量のＱ値よりも大きく設定し、第１の整合容量のＱ値は小さくてよいため、第１の整合容量の誘電体をＱ値の低い安価な材料で形成することが可能である。
【００１４】
具体的には、第２の整合容量を形成する誘電体のＱ値を第１の整合容量を形成する誘電体のＱ値よりも大きくすればよい。この場合、第１及び第２の整合容量は一つの積層基板に内蔵するのが組立工程上有利である。また、第１及び第２の整合容量は単板コンデンサとしてあるいは積層コンデンサとして単体品にて形成されていてもよい。この場合、単体品の誘電体材料は同種でも別種でもよく、電極構成の差異にて第１及び第２の整合容量でＱ値を異ならせることができる。
【００１５】
本発明に係る２ポート型アイソレータにおいて、第１の整合容量を第１の誘電体シートを介して対向する第１の電極と第２の電極及び第２の誘電体シートを介して対向する前記第２の電極と第３の電極にて形成し、第２の整合容量を第３の誘電体シートを介して対向する前記第３の電極と第４の電極にて形成することができる。この場合、第３の誘電体シートのＱ値を第１及び第２の誘電体シートのＱ値よりも大きくすればよい。
【００１６】
また、第１の整合容量を第１の誘電体シートを介して対向する第１の電極と第２の電極及び第２の誘電体シートを介して対向する前記第２の電極と第３の電極にて形成し、第２の整合容量を前記第１の誘電体シートを介して対向する前記第１の電極と第４の電極、前記第２の誘電体シートを介して対向する前記第４の電極と前記第３の電極及び第３の誘電体シートを介して対向する前記第３の電極と第５の電極にて形成することができる。この場合、第１及び第３の誘電体シートのＱ値を第２の誘電体シートのＱ値よりも大きくすればよい。
【００１７】
さらに、本発明に係る２ポート型アイソレータにおいて、第２の整合容量を形成する電極に接続されるビアホールの面積を、第１の整合容量を形成する電極に接続されるビアホールの面積よりも大きくしてもよい。電極に接続されるビアホールの面積が大きくなれば、その整合容量のＱ値は大きくなり、挿入損失が低くなる。一方、第１の整合容量はＱ値が比較的低くてもよいので、その電極に接続されるビアホールの面積は小さくてもよく、該ビアホールが貫通する誘電体層の整合容量電極の面積を広げることができる。換言すれば、整合容量電極の層数を増加させたり、積層基板の平面寸法を拡大することなく必要な整合容量を得ることができる。
【００１８】
さらに、本発明に係る通信装置は、前記２ポート型アイソレータを備えることにより、小型化、低コスト化の恩恵を受けることができる。
【００１９】
【発明の実施の形態】
以下に、本発明に係る２ポート型アイソレータ及び通信装置の実施の形態について添付の図面を参照して説明する。なお、各図面において、斜線を付した部分は導電体であることを示している。
【００２０】
（第１実施形態、図１〜図６参照）
本発明に係る２ポート型アイソレータの第１実施形態の分解斜視図を図１に示し、その等価回路を図６に示す。このアイソレータは、２ポート型の集中定数型アイソレータである。図１に示すように、集中定数型アイソレータは、概略、金属製キャップ４とケース８と、永久磁石９と、マイクロ波用フェライト２０及び中心電極２１，２２からなる中心電極組立体１３と、樹脂製の枠体１２と、多層基板３０を備えている。
【００２１】
磁石９、中心電極組立体１３、枠体１２及び多層基板３０は、キャップ４とケース８とで形成される箱体内に収容される。このキャップ４とケース８にモールドされている金属板とは磁気回路を形成するため、例えば、軟鉄、フェライトなどの強磁性体からなる材料で形成され、その表面にＡｇやＣｕがめっきされている。
【００２２】
中心電極組立体１３は、矩形状のマイクロ波用フェライト２０の上面に第１中心電極２１及び第２中心電極２２を、絶縁層（図示せず）を介在させて略９０°で交差するように配置している。本第１実施形態では、第１中心電極２１は３本のラインで構成し、第２中心電極２２は２本のラインで構成した。中心電極２１，２２の両端部はフェライト２０の下面に回り込み、図４及び図５を参照して以下に説明するように、多層基板３０上に形成した電極１Ａ，１Ｂ，１Ｂ’，１Ｃと電気的に接続するための電極５１，５２，５３とされている。
【００２３】
第１及び第２中心電極２１，２２は銅箔を用いてフェライト２０に巻きつけてもよいし、フェライト２０上あるいは内部に銀ペーストを印刷して形成してもよい。ただし、印刷した方が中心電極２１，２２の位置精度が高いので、多層基板３０との接続が安定する。特に、本第１実施形態のように微小な中心電極用接続電極１Ａ，１Ｂ，１Ｂ’，１Ｃと接続する場合には、中心電極２１，２２を印刷にて形成した方が信頼性、作業性がよい。
【００２４】
多層基板３０は、図２及び図３に示すように、５枚のセラミック製誘電体シート４１〜４５を積層したものである。各シート４１〜４４の上面にはそれぞれ導体層が形成され、５枚目（最下層）のシート４５にはその上下面にそれぞれ導体層が形成されている。
【００２５】
１層目（最上層）の誘電体シート４１の上面には、中心電極用接続電極１Ａ，１Ｂ，１Ｂ’，１Ｃが設けられており、かつ、それぞれの電極にはビアホール１８ａ，１８ｂ，１８ｃ，１８ｄが設けられている。２層目の誘電体シート４２の上面には、抵抗膜７５（終端抵抗Ｒ）やその接続用電極２Ａ，２Ｂ’やコンデンサ電極２Ｂが設けられており、かつ、所定の位置にビアホール１８ｅ，１８ｆ，１８ｇが形成されている。
【００２６】
３層目の誘電体シート４３の上面には、コンデンサ電極３Ａが設けられており、かつ、所定の位置にビアホール１８ｈ，１８ｉ，１８ｊが設けられている。４層目の誘電体シート４４の上面には、コンデンサ電極４Ｂが設けられており、かつ、所定の位置にビアホール１８ｋ，１８ｌ，１８ｍが設けられている。
【００２７】
５層目の誘電体シート４５の上面には、コンデンサ電極５Ｃが設けられており、かつ、所定の位置にビアホール１８ｎ，１８ｏ，１８ｐが設けられている。また、この誘電体シート４５の下面には、グランド電極６Ｃ及び端子接続用電極６Ａ，６Ｂが設けられている。
【００２８】
それぞれの電極は、スクリーン印刷等の方法により誘電体シート４１〜４５上に形成されている。電極の材料としては、抵抗率が低く、誘電体シートと同時焼成可能なＡｇ，Ｃｕ，Ａｇ−Ｐｄなどが用いられる。グランド電極６Ｃ及び端子接続用電極６Ａ，６Ｂの表面には、Ｎｉめっきを下地としてＡｕめっきが施されている。Ｎｉめっきは、電極のＡｇとＡｕめっきの固着強度を強くする。Ａｕめっきは、はんだ濡れ性をよくすると共に、導電率が高いのでアイソレータを低挿入損失にできる。
【００２９】
各電極の厚みは２〜２０μｍ程度である。誘電体シートは、ＣａＯ、Ａｌ２Ｏ３、ＳｉＯ２、Ｂ２Ｏ３、ＢａＯ、Ｎｄ２Ｏ３、ＴｉＯ２、Ｂ２Ｏ３などの適宜複数種類を含む焼結誘電体材料からなる。また、誘電体シートの厚みは５〜１００μｍ程度である。なお、誘電体シートや電極の材料や厚さなどに関しては、整合容量Ｃ１，Ｃ２の容量値と共に後に具体的数値を挙げて示す。
【００３０】
抵抗膜７５は、パターン印刷等の方法により誘電体シート４２の上面に形成されている。抵抗膜７５の材料としては、サーメット、カーボン、ルテニウムなどが使用される。抵抗膜７５は単独で終端抵抗Ｒ（図６参照）を構成する。
【００３１】
各ビアホールは、誘電体シート４１〜４５にレーザ加工やパンチング加工などにより、予めビアホール用の孔を形成した後、それらの孔に導電ペーストを充填することにより形成される。
【００３２】
以上の誘電体シート４１〜４５は積層された後、一体的に焼成され、多層基板３０とされる。この多層基板３０内において、１層目の電極１Ａはビアホール１８ａを介して２層目の電極２Ａに電気的に接続され、さらに、抵抗膜７５を介して電極２Ｂ’に接続されている。この電極２Ｂ’はビアホール１８ｃを介して１層目の電極１Ｂ’に電気的に接続されている。
【００３３】
また、前記１層目の電極１Ａはビアホール１８ａ，１８ｅを介して３層目のコンデンサ電極３Ａに電気的に接続されている。このコンデンサ電極３Ａはビアホール１８ｈ，１８ｍ，１８ｐを介して端子接続用電極６Ａに電気的に接続されている。
【００３４】
１層目の電極１Ｂはビアホール１８ｂを介して２層目のコンデンサ電極２Ｂに電気的に接続され、さらに、ビアホール１８ｆ，１８ｉを介して４層目のコンデンサ電極４Ｂに電気的に接続されている。このコンデンサ電極４Ｂはビアホール１８ｋ，１８ｏを介して端子接続用電極６Ｂに電気的に接続されている。
【００３５】
１層目の電極１Ｃはビアホール１８ｄ，１８ｇ，１８ｊ，１８ｌを介して５層目のコンデンサ電極５Ｃに電気的に接続されている。このコンデンサ電極５Ｃはビアホール１８ｎを介して６層目のグランド電極６Ｃに電気的に接続されている。
【００３６】
多層基板３０の底面に設けられている電極６Ａ，６Ｂはケース８に設けた入力端子３１及び出力端子３２に電気的に接続される。また、グランド電極６Ｃはケース８にモールドされている磁性金属板上のグランド電極３３’に電気的に接続される。グランド電極３３’はケース８の外部に突出しているグランド端子３３と電気的に接続されている。
【００３７】
なお、この多層基板３０は、図示しないが、通常、マザーボード状態で作成され、このマザーボードに所定のピッチで形成されたハーフカット溝に沿って折ることにより、あるいは、マザーボードをダイサーやレーザなどで切断することにより、所望のサイズの多層基板３０を得る。
【００３８】
一方、フェライト２０の下面には、図４に示すように、電極５１，５２，５３が形成されている。そして、図５に示すように、電極５１は多層基板３０上の電極１Ｂ，１Ｂ’に電気的に接続され、電極５２，５３は電極１Ａ，１Ｃにそれぞれ電気的に接続される。さらに、中心電極２１の一端部は電極１Ａに、他端部は電極１Ｂに電気的に接続される。中心電極２２の一端部は電極１Ｂ’に、他端部は電極１Ｃに電気的に接続される。
【００３９】
以上の電気的な接続状態にある本第１実施形態において、その等価回路は図６に示すとおりである。即ち、第１中心電極２１はその一端が入力ポートＰ１に電気的に接続され、他端が出力ポートＰ２に電気的に接続されている。第２中心電極２２はその一端が出力ポートＰ２に電気的に接続され、他端がグランドポートＰ３に電気的に接続されている。
【００４０】
また、第１の整合容量Ｃ１は入力ポートＰ１と出力ポートＰ２との間に電気的に接続されている。第２の整合容量Ｃ２は出力ポートＰ２とグランドポートＰ３との間に電気的に接続されている。抵抗Ｒは入力ポートＰ１と出力ポートＰ２との間に電気的に接続されている。
【００４１】
そして、第１の整合容量Ｃ１は、誘電体シート４２を間に挟んで対向するコンデンサ電極２Ｂ，３Ａと、誘電体シート４３を間に挟んで対向するコンデンサ電極３Ａ，４Ｂにて形成されている。また、第２の整合容量Ｃ２は、誘電体シート４４を間に挟んで対向するコンデンサ電極４Ｂ，５Ｃにて形成されている。
【００４２】
図６に示す等価回路を有する２ポート型アイソレータにおいては、信号が入力ポートＰ１から出力ポートＰ２に伝搬する際、Ｌ１とＣ１とからなる共振回路は共振することがなく、挿入損失が大幅に低減される。
【００４３】
また前述の如く、２ポート型アイソレータにおいて、挿入損失は第２の整合容量Ｃ２のＱ値に大きく影響され、第１の整合容量Ｃ１のＱ値にはあまり影響されない。従って、本第１実施形態においては、第２の整合容量Ｃ２のＱ値を第１の整合容量Ｃ１のＱ値よりも大きくするために、第２の整合容量Ｃ２を形成する誘電体シート４４のみを高Ｑの誘電体材料を使用し、低挿入損失を実現した。他の誘電体シート４１〜４３，４５は誘電体シート４４よりも低Ｑの誘電体材料が使用されている。
【００４４】
従来は、全ての誘電体シート４１〜４５を高Ｑの誘電体材料で形成していたが、誘電体シート４１〜４３，４５に低Ｑの誘電体材料を使用することにより、多層基板３０を安価に製作することができる。また、整合容量Ｃ１，Ｃ２を一つの多層基板３０に内蔵することにより、小型化・低背化が達成される。
【００４５】
即ち、誘電体セラミックシートに使用可能で一般的に流通している材料のＱ・ｆ値は５０〜１００００ＧＨｚ程度である。また、Ｑ・ｆ値が２０００ＧＨｚ以上の誘電体材料の製造には高純度の原料や高精度の製造工程が必要である。それゆえ、第１の整合容量Ｃ１を形成する誘電体シート４２，４３（及びいま一つの誘電体シート４１）にはＱ・ｆ値が５０〜２０００ＧＨｚ程度の誘電体材料を使用し、第２の整合容量Ｃ２を形成する誘電体シート４４のみにＱ・ｆ値が２０００〜１００００ＧＨｚ程度の誘電体材料を使用している。
【００４６】
本第１実施形態のアイソレータが動作する周波数帯において、第１の整合容量Ｃ１のＱ値は５〜５０程度、第２の整合容量Ｃ２のＱ値は５０〜５００程度である。なお、第２の整合容量Ｃ２のＱ値は、第１の整合容量Ｃ１のＱ値に比べて大きいほど有効である。
【００４７】
ちなみに、本発明者が試作したデータは次のとおりである。アイソレータの動作周波数（中心周波数）は１４４１ＭＨｚである。第１の整合容量Ｃ１に関して、その容量値は８．５ｐＦ、Ｑ値は３０、誘電体シートの材料組成はＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２−Ｂ２Ｏ３系セラミック、該シートの厚みは２５μｍである。
【００４８】
第２の整合容量Ｃ２に関して、その容量値は１０．５ｐＦ、Ｑ値は２００、誘電体シートの材料組成はＢａＯ−Ｎｄ２Ｏ３−ＴｉＯ２−ＳｉＯ２−Ｂ２Ｏ３系セラミック、該シートの厚みは２５μｍである。
【００４９】
また、誘電体材料において、一般的に比誘電率を大きくするほど誘電損失が大きくなる傾向にある。アイソレータの低挿入損失化を達成するためには、比誘電率の大きな誘電体材料を第２の整合容量Ｃ２を形成する誘電体シートに使用することはできないが、第１の整合容量Ｃ１を形成する誘電体シートとしては使用することができる。従って、第１の整合容量Ｃ１のための誘電体シートに比誘電率の大きな誘電体材料を使用することにより、整合容量Ｃ１を形成するコンデンサ電極の面積を小さくしたり、整合容量Ｃ１を形成する誘電体シートの積層数を削減することが可能になり、小型で低コストのアイソレータを得ることができる。
【００５０】
また、ケース８へ収容する前の単体状態における多層基板３０は、その上面に形成されている電極１Ｂ，１Ｂ’は電気的には接続されておらず、整合容量Ｃ１と抵抗膜７５とが並列回路を構成していないので、整合容量Ｃ１の高精度な測定が可能である。
【００５１】
（第２実施形態、図７参照）
本第２実施形態は、前記第１実施形態として示した２ポート型の集中定数型アイソレータと基本的には同じ構成、機能を奏するアイソレータである。特に、第２実施形態では、図７に示すように、第２の整合容量Ｃ２を形成する電極４Ｂ，５Ｃに接続されるビアホール１８ｂ〜１８ｄ，１８ｆ，１８ｇ，１８ｉ〜１８ｌ，１８ｎ，１８ｏの面積を、第１の整合容量Ｃ１を形成する電極２Ｂ，３Ａ，４Ｂに接続されるビアホール１８ａ，１８ｅ，１８ｈ，１８ｍ，１８ｐの面積よりも大きくした。
【００５２】
誘電体シートに形成可能なビアホールの形状は、製造技術上の理由から直径が０．０５〜０．５ｍｍ程度である。従って、小径のビアホールは直径が０．０５〜０．３ｍｍ程度、大径のビアホールは直径が０．３〜０．５ｍｍ程度が望ましい。
【００５３】
コンデンサ電極に接続されるビアホールの面積を大きくするほど、ビアホールで発生する導体損が少なくなるので、高Ｑの整合容量を得ることができる。一方、ビアホールとそのビアホールが貫通する誘電体シートに形成されているコンデンサ電極との電気的なショートを防止するため、該電極とビアホールとの間に一定以上のクリアランスを設ける必要がある。従って、高Ｑの整合容量を得るためにビアホールの面積を大きくすると、コンデンサ電極の形成可能面積が小さくなるので、必要な整合容量値を得るためには、誘電体シートの積層枚数を増やしたり、多層基板３０の平面寸法を拡大する必要があり、アイソレータの小型化や低コスト化の実現が困難となる。
【００５４】
２ポート型アイソレータにおいて、挿入損失は第２の整合容量のＱ値に大きく影響されるが、第１の整合容量のＱ値にはあまり影響されない特徴を有している。そこで、本第２実施形態においては、第１の整合容量用電極に接続されるビアホールの面積を小さくして第１の整合容量が低Ｑになっても挿入損失の面では不利にはならない。一方、第２の整合容量用電極に接続されるビアホールの面積を大きくしているので、第２の整合容量は高Ｑになり、低挿入損失化が可能である。
【００５５】
さらに、第１の整合容量用電極に接続されるビアホールの面積が小さいので、これらのビアホールが貫通する誘電体シートに大きな面積のコンデンサ電極４Ｂ，５Ｃを形成することが可能になり、誘電体シートの積層枚数を増やしたり、多層基板３０の平面寸法を拡大することなく必要な整合容量値が得られる。
【００５６】
本第２実施形態において、他の構成は前記第１実施形態と同様であり、その作用効果も基本的には第１実施形態と同様である。
【００５７】
（第３実施形態、図８及び図９参照）
本第３実施形態は、前記第１実施形態として示した２ポート型の集中定数型アイソレータと基本的には同じ構成、機能を奏するアイソレータである。特に、第３実施形態では、図８に示すように、第１の整合容量を誘電体シート４２を介して対向するコンデンサ電極２Ｂ，３Ａ及び誘電体シート４３を介して対向するコンデンサ電極３Ａ，４Ｂとで形成し、第２の整合容量を誘電体シート４２を介して対向するコンデンサ電極２Ｂ，３Ｃ、誘電体シート４３を介して対向するコンデンサ電極３Ｃ，４Ｂ及び誘電体シート４４を介して対向するコンデンサ電極４Ｂ，５Ｃとで形成した。
【００５８】
そして、第２の整合容量Ｃ２を形成する誘電体シート４２，４４に高Ｑの誘電体材料を使用し、他の誘電体シート４１，４３，４５に誘電体シート４２，４４よりも低Ｑの誘電体材料を使用した。
【００５９】
また、整合容量Ｃ１，Ｃ２の容量値を調整するために、表面の誘電体シート４１から２層目の電極２Ｂに対してレーザ法やサンドブラスト法にてトリミングを行い（図８（Ｂ）参照）、抵抗膜７５に対してもトリミングを行うようにした。図８（Ａ），（Ｂ）に示す符号Ｔ１，Ｔ２，Ｔ３はトリミング跡である。
【００６０】
多層基板３０の製造工程においては、電極のパターンずれや誘電体シートの厚みのばらつき等の原因により、所定の整合容量値の範囲からはずれた不良品が発生する。このような場合、コンデンサ電極をトリミングすることにより、整合容量Ｃ１，Ｃ２の値を所定の範囲に調整して良品にすることができる。
【００６１】
そこで、本第３実施形態では、トリミングの対象となるコンデンサ電極２Ｂを第１の整合容量Ｃ１及び第２の整合容量Ｃ２に共用として浅い層（第２層目）に設け、トリミング処理を容易とした。仮に、トリミングの対象となるコンデンサ電極が深い層に設けられていると、レーザ発振器に大出力のものを使用したり、トリミング時間が長くなり、コストアップの要因となる。
【００６２】
また、第２層目の誘電体シート４２を第２の整合容量と共用するようにしたため、該シート４２に高Ｑの誘電体材料を使用することとした。
【００６３】
（第４実施形態、図１０参照）
第４実施形態は、本発明に係る通信装置として、携帯電話を例にして説明する。図１０は携帯電話２２０のＲＦ部分の電気回路を示し、２２２はアンテナ素子、２２３はデュプレクサ、２３１は送信側アイソレータ、２３２は送信側増幅器、２３３は送信側段間用帯域通過フィルタ、２３４は送信側ミキサ、２３５は受信側増幅器、２３６は受信側段間用帯域通過フィルタ、２３７は受信側ミキサ、２３８は電圧制御発振器（ＶＣＯ）、２３９はローカル用帯域通過フィルタである。
【００６４】
ここに、送信側アイソレータ２３１として、前記各実施形態として示した２ポート型の集中定数型アイソレータを使用することができる。これらのアイソレータを実装することにより、アイソレータ自体の小型化、低コスト化の恩恵を受けた携帯電話を実現することができる。
【００６５】
（他の実施形態）
なお、本発明に係る２ポート型アイソレータは前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更できることは勿論である。
【００６６】
【発明の効果】
以上の説明で明らかなように、本発明によれば、信号が入力ポートから出力ポートに伝播する際の挿入損失を低減できると共に、第２の整合容量のＱ値が第１の整合容量のＱ値よりも大きいため、挿入損失を損なうことなく、第１の整合容量をＱ値の低い安価な、及び／又は比較的大きな誘電率が得やすい材料で形成でき、小型化、低コスト化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る２ポート型アイソレータの第１実施形態を示す分解斜視図である。
【図２】前記第１実施形態を構成する多層基板を各層ごとに示す平面図である。
【図３】前記多層基板を模式的に示す断面図である。
【図４】前記第１実施形態を構成するフェライトの底面図である。
【図５】前記フェライトを前記多層基板上に搭載したときの電極の重なり状態を示す説明図である。
【図６】前記２ポート型アイソレータの電気等価回路図である。
【図７】本発明に係る２ポート型アイソレータの第２実施形態を構成する多層基板を各層ごとに示す平面図である。
【図８】本発明に係る２ポート型アイソレータの第３実施形態を構成する多層基板を各層ごとに示す平面図である。
【図９】図８に示した多層基板を模式的に示す断面図である。
【図１０】本発明に係る通信装置の電気回路を示すブロック図である。
【符号の説明】
９…永久磁石
１３…中心電極組立体
２０…フェライト
２１…第１中心電極
２２…第２中心電極
３０…多層基板
２Ｂ，３Ａ，３Ｃ，４Ｂ，５Ｃ…コンデンサ電極
４１〜４５…誘電体シート
２２０…携帯電話
Ｃ１…第１の整合容量
Ｃ２…第２の整合容量
Ｒ…抵抗
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
【発明の属する技術分野】
本発明は、２ポート型アイソレータ、特に、マイクロ波帯で使用される２ポート型アイソレータ及び通信装置に関する。
【０００２】
【従来の技術と問題点】
【特許文献１】
特開平９−２３２８１８号公報
【０００３】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有し、自動車電話、携帯電話等の移動体通信機器の送信回路部に使用されている。この種の非可逆回路素子として２ポート型のものが、例えば、特許文献１の図１１や図１７に等価回路として開示されている。
【０００４】
特許文献１の図１７に記載のアイソレータは、従来から一般的に知られている構成であり、信号が入力ポートから出力ポートに伝搬する際、二つの共振回路が共振するために電力ロスが大きく、挿入損失が大きいという問題点を有していた。
【０００５】
これに対して、特許文献１の図１１に記載のアイソレータは、信号が入力ポートから出力ポートに伝搬する際、入力ポートと出力ポートとの間に配置された共振回路は共振しないので、ここでの電力ロスがなく、挿入損失を大幅に低減できる効果を奏する。
【０００６】
ところで、特許文献１の図１１に記載されている２ポート型アイソレータにおいて、第１及び第２の整合容量は高Ｑの誘電体材料からなるシート上に電極を形成し、これらのシートを積層することによって構成していた。挿入損失を抑えるには整合容量のＱ値を大きくする必要性による。
【０００７】
しかし、高Ｑの誘電体材料は高純度の原料や高精度の製造工程が必要であり、アイソレータの製造コストの上昇を招いていた。また、高Ｑの誘電体材料はその比誘電率が比較的小さい傾向にあり、必要な整合容量を得るためには整合容量電極の面積を大きくしたり、積層数を増やす必要があった。そのため、アイソレータの小型化や低コスト化が困難であった。
【０００８】
また、整合容量電極を多層基板に内蔵する場合、整合容量電極に接続されるビアホールの面積が小さいとビアホールで大きな導体損が発生し、Ｑ値の大きい整合容量が得られない。そこで、ビアホールは一定以上の面積を有する状態で形成せざるを得なかった。しかし、これでは、ビアホールとそのビアホールが貫通する誘電体シートに形成されている整合容量電極との間に一定以上のクリアランスを設ける必要があるので、ビアホールの面積を大きくするとその分整合容量電極の面積が小さくなり、必要な容量値が得られないという問題点も有していた。
【０００９】
そこで、本発明の目的は、低コストで挿入損失の低下を図ることのできる２ポート型アイソレータ及び該アイソレータを備えた通信装置を提供することにある。
【００１０】
本発明の他の目的は、小型化を損なうことなく前記目的を達成できる２ポート型アイソレータ及び該アイソレータを備えた通信装置を提供することにある。
【００１１】
【課題を解決するための手段及び作用】
前記目的を達成するため、本発明に係る２ポート型アイソレータは、永久磁石と、前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、前記マイクロ波用フェライトの主面又は内部に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続されている第１中心電極と、前記第１中心電極と電気的絶縁状態で交差して前記マイクロ波用フェライトの主面又は内部に配置され、一端が出力ポートに電気的に接続され、他端がグランドに電気的に接続されている第２中心電極と、前記入力ポートと前記出力ポートとの間に電気的に接続された第１の整合容量と、前記出力ポートとグランドとの間に電気的に接続された第２の整合容量と、前記入力ポートと前記出力ポートとの間に電気的に接続された抵抗と、を備え、前記第２の整合容量のＱ値が前記第１の整合容量のＱ値よりも大きいことを特徴とする。
【００１２】
本発明者は、２ポート型アイソレータにおいて、挿入損失は第２の整合容量のＱ値に大きく影響され、第１の整合容量のＱ値にはあまり影響されないことを見出した。その理由は、信号が入力ポートから出力ポートに順方向に流れる際、入出力端子間で電位が同相となるため、順方向の通過電流が第１の整合容量にはあまり流れないからである。
【００１３】
本発明に係る２ポート型アイソレータにおいては、第２の整合容量のＱ値を第１の整合容量のＱ値よりも大きく設定し、第１の整合容量のＱ値は小さくてよいため、第１の整合容量の誘電体をＱ値の低い安価な材料で形成することが可能である。
【００１４】
具体的には、第２の整合容量を形成する誘電体のＱ値を第１の整合容量を形成する誘電体のＱ値よりも大きくすればよい。この場合、第１及び第２の整合容量は一つの積層基板に内蔵するのが組立工程上有利である。また、第１及び第２の整合容量は単板コンデンサとしてあるいは積層コンデンサとして単体品にて形成されていてもよい。この場合、単体品の誘電体材料は同種でも別種でもよく、電極構成の差異にて第１及び第２の整合容量でＱ値を異ならせることができる。
【００１５】
本発明に係る２ポート型アイソレータにおいて、第１の整合容量を第１の誘電体シートを介して対向する第１の電極と第２の電極及び第２の誘電体シートを介して対向する前記第２の電極と第３の電極にて形成し、第２の整合容量を第３の誘電体シートを介して対向する前記第３の電極と第４の電極にて形成することができる。この場合、第３の誘電体シートのＱ値を第１及び第２の誘電体シートのＱ値よりも大きくすればよい。
【００１６】
また、第１の整合容量を第１の誘電体シートを介して対向する第１の電極と第２の電極及び第２の誘電体シートを介して対向する前記第２の電極と第３の電極にて形成し、第２の整合容量を前記第１の誘電体シートを介して対向する前記第１の電極と第４の電極、前記第２の誘電体シートを介して対向する前記第４の電極と前記第３の電極及び第３の誘電体シートを介して対向する前記第３の電極と第５の電極にて形成することができる。この場合、第１及び第３の誘電体シートのＱ値を第２の誘電体シートのＱ値よりも大きくすればよい。
【００１７】
さらに、本発明に係る２ポート型アイソレータにおいて、第２の整合容量を形成する電極に接続されるビアホールの面積を、第１の整合容量を形成する電極に接続されるビアホールの面積よりも大きくしてもよい。電極に接続されるビアホールの面積が大きくなれば、その整合容量のＱ値は大きくなり、挿入損失が低くなる。一方、第１の整合容量はＱ値が比較的低くてもよいので、その電極に接続されるビアホールの面積は小さくてもよく、該ビアホールが貫通する誘電体層の整合容量電極の面積を広げることができる。換言すれば、整合容量電極の層数を増加させたり、積層基板の平面寸法を拡大することなく必要な整合容量を得ることができる。
【００１８】
さらに、本発明に係る通信装置は、前記２ポート型アイソレータを備えることにより、小型化、低コスト化の恩恵を受けることができる。
【００１９】
【発明の実施の形態】
以下に、本発明に係る２ポート型アイソレータ及び通信装置の実施の形態について添付の図面を参照して説明する。なお、各図面において、斜線を付した部分は導電体であることを示している。
【００２０】
（第１実施形態、図１〜図６参照）
本発明に係る２ポート型アイソレータの第１実施形態の分解斜視図を図１に示し、その等価回路を図６に示す。このアイソレータは、２ポート型の集中定数型アイソレータである。図１に示すように、集中定数型アイソレータは、概略、金属製キャップ４とケース８と、永久磁石９と、マイクロ波用フェライト２０及び中心電極２１，２２からなる中心電極組立体１３と、樹脂製の枠体１２と、多層基板３０を備えている。
【００２１】
磁石９、中心電極組立体１３、枠体１２及び多層基板３０は、キャップ４とケース８とで形成される箱体内に収容される。このキャップ４とケース８にモールドされている金属板とは磁気回路を形成するため、例えば、軟鉄、フェライトなどの強磁性体からなる材料で形成され、その表面にＡｇやＣｕがめっきされている。
【００２２】
中心電極組立体１３は、矩形状のマイクロ波用フェライト２０の上面に第１中心電極２１及び第２中心電極２２を、絶縁層（図示せず）を介在させて略９０°で交差するように配置している。本第１実施形態では、第１中心電極２１は３本のラインで構成し、第２中心電極２２は２本のラインで構成した。中心電極２１，２２の両端部はフェライト２０の下面に回り込み、図４及び図５を参照して以下に説明するように、多層基板３０上に形成した電極１Ａ，１Ｂ，１Ｂ’，１Ｃと電気的に接続するための電極５１，５２，５３とされている。
【００２３】
第１及び第２中心電極２１，２２は銅箔を用いてフェライト２０に巻きつけてもよいし、フェライト２０上あるいは内部に銀ペーストを印刷して形成してもよい。ただし、印刷した方が中心電極２１，２２の位置精度が高いので、多層基板３０との接続が安定する。特に、本第１実施形態のように微小な中心電極用接続電極１Ａ，１Ｂ，１Ｂ’，１Ｃと接続する場合には、中心電極２１，２２を印刷にて形成した方が信頼性、作業性がよい。
【００２４】
多層基板３０は、図２及び図３に示すように、５枚のセラミック製誘電体シート４１〜４５を積層したものである。各シート４１〜４４の上面にはそれぞれ導体層が形成され、５枚目（最下層）のシート４５にはその上下面にそれぞれ導体層が形成されている。
【００２５】
１層目（最上層）の誘電体シート４１の上面には、中心電極用接続電極１Ａ，１Ｂ，１Ｂ’，１Ｃが設けられており、かつ、それぞれの電極にはビアホール１８ａ，１８ｂ，１８ｃ，１８ｄが設けられている。２層目の誘電体シート４２の上面には、抵抗膜７５（終端抵抗Ｒ）やその接続用電極２Ａ，２Ｂ’やコンデンサ電極２Ｂが設けられており、かつ、所定の位置にビアホール１８ｅ，１８ｆ，１８ｇが形成されている。
【００２６】
３層目の誘電体シート４３の上面には、コンデンサ電極３Ａが設けられており、かつ、所定の位置にビアホール１８ｈ，１８ｉ，１８ｊが設けられている。４層目の誘電体シート４４の上面には、コンデンサ電極４Ｂが設けられており、かつ、所定の位置にビアホール１８ｋ，１８ｌ，１８ｍが設けられている。
【００２７】
５層目の誘電体シート４５の上面には、コンデンサ電極５Ｃが設けられており、かつ、所定の位置にビアホール１８ｎ，１８ｏ，１８ｐが設けられている。また、この誘電体シート４５の下面には、グランド電極６Ｃ及び端子接続用電極６Ａ，６Ｂが設けられている。
【００２８】
それぞれの電極は、スクリーン印刷等の方法により誘電体シート４１〜４５上に形成されている。電極の材料としては、抵抗率が低く、誘電体シートと同時焼成可能なＡｇ，Ｃｕ，Ａｇ−Ｐｄなどが用いられる。グランド電極６Ｃ及び端子接続用電極６Ａ，６Ｂの表面には、Ｎｉめっきを下地としてＡｕめっきが施されている。Ｎｉめっきは、電極のＡｇとＡｕめっきの固着強度を強くする。Ａｕめっきは、はんだ濡れ性をよくすると共に、導電率が高いのでアイソレータを低挿入損失にできる。
【００２９】
各電極の厚みは２〜２０μｍ程度である。誘電体シートは、ＣａＯ、Ａｌ２Ｏ３、ＳｉＯ２、Ｂ２Ｏ３、ＢａＯ、Ｎｄ２Ｏ３、ＴｉＯ２、Ｂ２Ｏ３などの適宜複数種類を含む焼結誘電体材料からなる。また、誘電体シートの厚みは５〜１００μｍ程度である。なお、誘電体シートや電極の材料や厚さなどに関しては、整合容量Ｃ１，Ｃ２の容量値と共に後に具体的数値を挙げて示す。
【００３０】
抵抗膜７５は、パターン印刷等の方法により誘電体シート４２の上面に形成されている。抵抗膜７５の材料としては、サーメット、カーボン、ルテニウムなどが使用される。抵抗膜７５は単独で終端抵抗Ｒ（図６参照）を構成する。
【００３１】
各ビアホールは、誘電体シート４１〜４５にレーザ加工やパンチング加工などにより、予めビアホール用の孔を形成した後、それらの孔に導電ペーストを充填することにより形成される。
【００３２】
以上の誘電体シート４１〜４５は積層された後、一体的に焼成され、多層基板３０とされる。この多層基板３０内において、１層目の電極１Ａはビアホール１８ａを介して２層目の電極２Ａに電気的に接続され、さらに、抵抗膜７５を介して電極２Ｂ’に接続されている。この電極２Ｂ’はビアホール１８ｃを介して１層目の電極１Ｂ’に電気的に接続されている。
【００３３】
また、前記１層目の電極１Ａはビアホール１８ａ，１８ｅを介して３層目のコンデンサ電極３Ａに電気的に接続されている。このコンデンサ電極３Ａはビアホール１８ｈ，１８ｍ，１８ｐを介して端子接続用電極６Ａに電気的に接続されている。
【００３４】
１層目の電極１Ｂはビアホール１８ｂを介して２層目のコンデンサ電極２Ｂに電気的に接続され、さらに、ビアホール１８ｆ，１８ｉを介して４層目のコンデンサ電極４Ｂに電気的に接続されている。このコンデンサ電極４Ｂはビアホール１８ｋ，１８ｏを介して端子接続用電極６Ｂに電気的に接続されている。
【００３５】
１層目の電極１Ｃはビアホール１８ｄ，１８ｇ，１８ｊ，１８ｌを介して５層目のコンデンサ電極５Ｃに電気的に接続されている。このコンデンサ電極５Ｃはビアホール１８ｎを介して６層目のグランド電極６Ｃに電気的に接続されている。
【００３６】
多層基板３０の底面に設けられている電極６Ａ，６Ｂはケース８に設けた入力端子３１及び出力端子３２に電気的に接続される。また、グランド電極６Ｃはケース８にモールドされている磁性金属板上のグランド電極３３’に電気的に接続される。グランド電極３３’はケース８の外部に突出しているグランド端子３３と電気的に接続されている。
【００３７】
なお、この多層基板３０は、図示しないが、通常、マザーボード状態で作成され、このマザーボードに所定のピッチで形成されたハーフカット溝に沿って折ることにより、あるいは、マザーボードをダイサーやレーザなどで切断することにより、所望のサイズの多層基板３０を得る。
【００３８】
一方、フェライト２０の下面には、図４に示すように、電極５１，５２，５３が形成されている。そして、図５に示すように、電極５１は多層基板３０上の電極１Ｂ，１Ｂ’に電気的に接続され、電極５２，５３は電極１Ａ，１Ｃにそれぞれ電気的に接続される。さらに、中心電極２１の一端部は電極１Ａに、他端部は電極１Ｂに電気的に接続される。中心電極２２の一端部は電極１Ｂ’に、他端部は電極１Ｃに電気的に接続される。
【００３９】
以上の電気的な接続状態にある本第１実施形態において、その等価回路は図６に示すとおりである。即ち、第１中心電極２１はその一端が入力ポートＰ１に電気的に接続され、他端が出力ポートＰ２に電気的に接続されている。第２中心電極２２はその一端が出力ポートＰ２に電気的に接続され、他端がグランドポートＰ３に電気的に接続されている。
【００４０】
また、第１の整合容量Ｃ１は入力ポートＰ１と出力ポートＰ２との間に電気的に接続されている。第２の整合容量Ｃ２は出力ポートＰ２とグランドポートＰ３との間に電気的に接続されている。抵抗Ｒは入力ポートＰ１と出力ポートＰ２との間に電気的に接続されている。
【００４１】
そして、第１の整合容量Ｃ１は、誘電体シート４２を間に挟んで対向するコンデンサ電極２Ｂ，３Ａと、誘電体シート４３を間に挟んで対向するコンデンサ電極３Ａ，４Ｂにて形成されている。また、第２の整合容量Ｃ２は、誘電体シート４４を間に挟んで対向するコンデンサ電極４Ｂ，５Ｃにて形成されている。
【００４２】
図６に示す等価回路を有する２ポート型アイソレータにおいては、信号が入力ポートＰ１から出力ポートＰ２に伝搬する際、Ｌ１とＣ１とからなる共振回路は共振することがなく、挿入損失が大幅に低減される。
【００４３】
また前述の如く、２ポート型アイソレータにおいて、挿入損失は第２の整合容量Ｃ２のＱ値に大きく影響され、第１の整合容量Ｃ１のＱ値にはあまり影響されない。従って、本第１実施形態においては、第２の整合容量Ｃ２のＱ値を第１の整合容量Ｃ１のＱ値よりも大きくするために、第２の整合容量Ｃ２を形成する誘電体シート４４のみを高Ｑの誘電体材料を使用し、低挿入損失を実現した。他の誘電体シート４１〜４３，４５は誘電体シート４４よりも低Ｑの誘電体材料が使用されている。
【００４４】
従来は、全ての誘電体シート４１〜４５を高Ｑの誘電体材料で形成していたが、誘電体シート４１〜４３，４５に低Ｑの誘電体材料を使用することにより、多層基板３０を安価に製作することができる。また、整合容量Ｃ１，Ｃ２を一つの多層基板３０に内蔵することにより、小型化・低背化が達成される。
【００４５】
即ち、誘電体セラミックシートに使用可能で一般的に流通している材料のＱ・ｆ値は５０〜１００００ＧＨｚ程度である。また、Ｑ・ｆ値が２０００ＧＨｚ以上の誘電体材料の製造には高純度の原料や高精度の製造工程が必要である。それゆえ、第１の整合容量Ｃ１を形成する誘電体シート４２，４３（及びいま一つの誘電体シート４１）にはＱ・ｆ値が５０〜２０００ＧＨｚ程度の誘電体材料を使用し、第２の整合容量Ｃ２を形成する誘電体シート４４のみにＱ・ｆ値が２０００〜１００００ＧＨｚ程度の誘電体材料を使用している。
【００４６】
本第１実施形態のアイソレータが動作する周波数帯において、第１の整合容量Ｃ１のＱ値は５〜５０程度、第２の整合容量Ｃ２のＱ値は５０〜５００程度である。なお、第２の整合容量Ｃ２のＱ値は、第１の整合容量Ｃ１のＱ値に比べて大きいほど有効である。
【００４７】
ちなみに、本発明者が試作したデータは次のとおりである。アイソレータの動作周波数（中心周波数）は１４４１ＭＨｚである。第１の整合容量Ｃ１に関して、その容量値は８．５ｐＦ、Ｑ値は３０、誘電体シートの材料組成はＣａＯ−Ａｌ２Ｏ３−ＳｉＯ２−Ｂ２Ｏ３系セラミック、該シートの厚みは２５μｍである。
【００４８】
第２の整合容量Ｃ２に関して、その容量値は１０．５ｐＦ、Ｑ値は２００、誘電体シートの材料組成はＢａＯ−Ｎｄ２Ｏ３−ＴｉＯ２−ＳｉＯ２−Ｂ２Ｏ３系セラミック、該シートの厚みは２５μｍである。
【００４９】
また、誘電体材料において、一般的に比誘電率を大きくするほど誘電損失が大きくなる傾向にある。アイソレータの低挿入損失化を達成するためには、比誘電率の大きな誘電体材料を第２の整合容量Ｃ２を形成する誘電体シートに使用することはできないが、第１の整合容量Ｃ１を形成する誘電体シートとしては使用することができる。従って、第１の整合容量Ｃ１のための誘電体シートに比誘電率の大きな誘電体材料を使用することにより、整合容量Ｃ１を形成するコンデンサ電極の面積を小さくしたり、整合容量Ｃ１を形成する誘電体シートの積層数を削減することが可能になり、小型で低コストのアイソレータを得ることができる。
【００５０】
また、ケース８へ収容する前の単体状態における多層基板３０は、その上面に形成されている電極１Ｂ，１Ｂ’は電気的には接続されておらず、整合容量Ｃ１と抵抗膜７５とが並列回路を構成していないので、整合容量Ｃ１の高精度な測定が可能である。
【００５１】
（第２実施形態、図７参照）
本第２実施形態は、前記第１実施形態として示した２ポート型の集中定数型アイソレータと基本的には同じ構成、機能を奏するアイソレータである。特に、第２実施形態では、図７に示すように、第２の整合容量Ｃ２を形成する電極４Ｂ，５Ｃに接続されるビアホール１８ｂ〜１８ｄ，１８ｆ，１８ｇ，１８ｉ〜１８ｌ，１８ｎ，１８ｏの面積を、第１の整合容量Ｃ１を形成する電極２Ｂ，３Ａ，４Ｂに接続されるビアホール１８ａ，１８ｅ，１８ｈ，１８ｍ，１８ｐの面積よりも大きくした。
【００５２】
誘電体シートに形成可能なビアホールの形状は、製造技術上の理由から直径が０．０５〜０．５ｍｍ程度である。従って、小径のビアホールは直径が０．０５〜０．３ｍｍ程度、大径のビアホールは直径が０．３〜０．５ｍｍ程度が望ましい。
【００５３】
コンデンサ電極に接続されるビアホールの面積を大きくするほど、ビアホールで発生する導体損が少なくなるので、高Ｑの整合容量を得ることができる。一方、ビアホールとそのビアホールが貫通する誘電体シートに形成されているコンデンサ電極との電気的なショートを防止するため、該電極とビアホールとの間に一定以上のクリアランスを設ける必要がある。従って、高Ｑの整合容量を得るためにビアホールの面積を大きくすると、コンデンサ電極の形成可能面積が小さくなるので、必要な整合容量値を得るためには、誘電体シートの積層枚数を増やしたり、多層基板３０の平面寸法を拡大する必要があり、アイソレータの小型化や低コスト化の実現が困難となる。
【００５４】
２ポート型アイソレータにおいて、挿入損失は第２の整合容量のＱ値に大きく影響されるが、第１の整合容量のＱ値にはあまり影響されない特徴を有している。そこで、本第２実施形態においては、第１の整合容量用電極に接続されるビアホールの面積を小さくして第１の整合容量が低Ｑになっても挿入損失の面では不利にはならない。一方、第２の整合容量用電極に接続されるビアホールの面積を大きくしているので、第２の整合容量は高Ｑになり、低挿入損失化が可能である。
【００５５】
さらに、第１の整合容量用電極に接続されるビアホールの面積が小さいので、これらのビアホールが貫通する誘電体シートに大きな面積のコンデンサ電極４Ｂ，５Ｃを形成することが可能になり、誘電体シートの積層枚数を増やしたり、多層基板３０の平面寸法を拡大することなく必要な整合容量値が得られる。
【００５６】
本第２実施形態において、他の構成は前記第１実施形態と同様であり、その作用効果も基本的には第１実施形態と同様である。
【００５７】
（第３実施形態、図８及び図９参照）
本第３実施形態は、前記第１実施形態として示した２ポート型の集中定数型アイソレータと基本的には同じ構成、機能を奏するアイソレータである。特に、第３実施形態では、図８に示すように、第１の整合容量を誘電体シート４２を介して対向するコンデンサ電極２Ｂ，３Ａ及び誘電体シート４３を介して対向するコンデンサ電極３Ａ，４Ｂとで形成し、第２の整合容量を誘電体シート４２を介して対向するコンデンサ電極２Ｂ，３Ｃ、誘電体シート４３を介して対向するコンデンサ電極３Ｃ，４Ｂ及び誘電体シート４４を介して対向するコンデンサ電極４Ｂ，５Ｃとで形成した。
【００５８】
そして、第２の整合容量Ｃ２を形成する誘電体シート４２，４４に高Ｑの誘電体材料を使用し、他の誘電体シート４１，４３，４５に誘電体シート４２，４４よりも低Ｑの誘電体材料を使用した。
【００５９】
また、整合容量Ｃ１，Ｃ２の容量値を調整するために、表面の誘電体シート４１から２層目の電極２Ｂに対してレーザ法やサンドブラスト法にてトリミングを行い（図８（Ｂ）参照）、抵抗膜７５に対してもトリミングを行うようにした。図８（Ａ），（Ｂ）に示す符号Ｔ１，Ｔ２，Ｔ３はトリミング跡である。
【００６０】
多層基板３０の製造工程においては、電極のパターンずれや誘電体シートの厚みのばらつき等の原因により、所定の整合容量値の範囲からはずれた不良品が発生する。このような場合、コンデンサ電極をトリミングすることにより、整合容量Ｃ１，Ｃ２の値を所定の範囲に調整して良品にすることができる。
【００６１】
そこで、本第３実施形態では、トリミングの対象となるコンデンサ電極２Ｂを第１の整合容量Ｃ１及び第２の整合容量Ｃ２に共用として浅い層（第２層目）に設け、トリミング処理を容易とした。仮に、トリミングの対象となるコンデンサ電極が深い層に設けられていると、レーザ発振器に大出力のものを使用したり、トリミング時間が長くなり、コストアップの要因となる。
【００６２】
また、第２層目の誘電体シート４２を第２の整合容量と共用するようにしたため、該シート４２に高Ｑの誘電体材料を使用することとした。
【００６３】
（第４実施形態、図１０参照）
第４実施形態は、本発明に係る通信装置として、携帯電話を例にして説明する。図１０は携帯電話２２０のＲＦ部分の電気回路を示し、２２２はアンテナ素子、２２３はデュプレクサ、２３１は送信側アイソレータ、２３２は送信側増幅器、２３３は送信側段間用帯域通過フィルタ、２３４は送信側ミキサ、２３５は受信側増幅器、２３６は受信側段間用帯域通過フィルタ、２３７は受信側ミキサ、２３８は電圧制御発振器（ＶＣＯ）、２３９はローカル用帯域通過フィルタである。
【００６４】
ここに、送信側アイソレータ２３１として、前記各実施形態として示した２ポート型の集中定数型アイソレータを使用することができる。これらのアイソレータを実装することにより、アイソレータ自体の小型化、低コスト化の恩恵を受けた携帯電話を実現することができる。
【００６５】
（他の実施形態）
なお、本発明に係る２ポート型アイソレータは前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更できることは勿論である。
【００６６】
【発明の効果】
以上の説明で明らかなように、本発明によれば、信号が入力ポートから出力ポートに伝播する際の挿入損失を低減できると共に、第２の整合容量のＱ値が第１の整合容量のＱ値よりも大きいため、挿入損失を損なうことなく、第１の整合容量をＱ値の低い安価な、及び／又は比較的大きな誘電率が得やすい材料で形成でき、小型化、低コスト化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る２ポート型アイソレータの第１実施形態を示す分解斜視図である。
【図２】前記第１実施形態を構成する多層基板を各層ごとに示す平面図である。
【図３】前記多層基板を模式的に示す断面図である。
【図４】前記第１実施形態を構成するフェライトの底面図である。
【図５】前記フェライトを前記多層基板上に搭載したときの電極の重なり状態を示す説明図である。
【図６】前記２ポート型アイソレータの電気等価回路図である。
【図７】本発明に係る２ポート型アイソレータの第２実施形態を構成する多層基板を各層ごとに示す平面図である。
【図８】本発明に係る２ポート型アイソレータの第３実施形態を構成する多層基板を各層ごとに示す平面図である。
【図９】図８に示した多層基板を模式的に示す断面図である。
【図１０】本発明に係る通信装置の電気回路を示すブロック図である。
【符号の説明】
９…永久磁石
１３…中心電極組立体
２０…フェライト
２１…第１中心電極
２２…第２中心電極
３０…多層基板
２Ｂ，３Ａ，３Ｃ，４Ｂ，５Ｃ…コンデンサ電極
４１〜４５…誘電体シート
２２０…携帯電話
Ｃ１…第１の整合容量
Ｃ２…第２の整合容量
Ｒ…抵抗
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Claims (7)
- 永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、
前記マイクロ波用フェライトの主面又は内部に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続されている第１中心電極と、
前記第１中心電極と電気的絶縁状態で交差して前記マイクロ波用フェライトの主面又は内部に配置され、一端が出力ポートに電気的に接続され、他端がグランドに電気的に接続されている第２中心電極と、
前記入力ポートと前記出力ポートとの間に電気的に接続された第１の整合容量と、
前記出力ポートとグランドとの間に電気的に接続された第２の整合容量と、
前記入力ポートと前記出力ポートとの間に電気的に接続された抵抗と、を備え、
前記第２の整合容量のＱ値が前記第１の整合容量のＱ値よりも大きいこと、
を特徴とする２ポート型アイソレータ。 - 前記第２の整合容量を形成する誘電体のＱ値が、前記第１の整合容量を形成する誘電体のＱ値よりも大きいことを特徴とする請求項１に記載の２ポート型アイソレータ。
- 前記第１及び第２の整合容量は一つの積層基板に内蔵されていることを特徴とする請求項１又は請求項２に記載の２ポート型アイソレータ。
- 前記第１の整合容量は第１の誘電体シートを介して対向する第１の電極と第２の電極及び第２の誘電体シートを介して対向する前記第２の電極と第３の電極にて形成され、
前記第２の整合容量は第３の誘電体シートを介して対向する前記第３の電極と第４の電極にて形成され、
前記第３の誘電体シートのＱ値が前記第１及び第２の誘電体シートのＱ値よりも大きいこと、
を特徴とする請求項１又は請求項２に記載の２ポート型アイソレータ。 - 前記第１の整合容量は第１の誘電体シートを介して対向する第１の電極と第２の電極及び第２の誘電体シートを介して対向する前記第２の電極と第３の電極にて形成され、
前記第２の整合容量は前記第１の誘電体シートを介して対向する前記第１の電極と第４の電極、前記第２の誘電体シートを介して対向する前記第４の電極と前記第３の電極及び第３の誘電体シートを介して対向する前記第３の電極と第５の電極にて形成され、
前記第１及び第３の誘電体シートのＱ値が前記第２の誘電体シートのＱ値よりも大きいこと、
を特徴とする請求項１又は請求項２に記載の２ポート型アイソレータ。 - 前記第２の整合容量を形成する電極に接続されるビアホールの面積が、前記第１の整合容量を形成する電極に接続されるビアホールの面積よりも大きいことを特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の２ポート型アイソレータ。
- 請求項１、請求項２、請求項３、請求項４、請求項５又は請求項６に記載の２ポート型アイソレータを備えたことを特徴とする通信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003180027A JP3858853B2 (ja) | 2003-06-24 | 2003-06-24 | ２ポート型アイソレータ及び通信装置 |
| US10/817,816 US6992540B2 (en) | 2003-06-24 | 2004-04-06 | Two-port isolator and communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003180027A JP3858853B2 (ja) | 2003-06-24 | 2003-06-24 | ２ポート型アイソレータ及び通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005020195A true JP2005020195A (ja) | 2005-01-20 |
| JP3858853B2 JP3858853B2 (ja) | 2006-12-20 |
Family
ID=33535106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003180027A Expired - Fee Related JP3858853B2 (ja) | 2003-06-24 | 2003-06-24 | ２ポート型アイソレータ及び通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6992540B2 (ja) |
| JP (1) | JP3858853B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2006080172A1 (ja) * | 2005-01-28 | 2006-08-03 | Murata Manufacturing Co., Ltd. | ２ポート型非可逆回路素子及び通信装置 |
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| JP2007251250A (ja) * | 2006-03-13 | 2007-09-27 | Murata Mfg Co Ltd | 非可逆回路素子及び通信装置 |
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| WO2009128534A1 (ja) * | 2008-04-18 | 2009-10-22 | 日立金属株式会社 | 非可逆回路及び非可逆回路素子、並びにそれらに用いる中心導体組立体 |
| US8102220B2 (en) | 2008-12-19 | 2012-01-24 | Murata Manufacturing Co., Ltd. | Non-reciprocal circuit device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007046393A1 (ja) * | 2005-10-18 | 2009-04-23 | 日立金属株式会社 | ２ポートアイソレータ |
| JP4596032B2 (ja) * | 2008-04-09 | 2010-12-08 | 株式会社村田製作所 | フェライト・磁石素子の製造方法、非可逆回路素子の製造方法及び複合電子部品の製造方法 |
| JP2010157844A (ja) * | 2008-12-26 | 2010-07-15 | Murata Mfg Co Ltd | 非可逆回路素子 |
| CN102569964A (zh) * | 2011-12-09 | 2012-07-11 | 捷考奥电子(上海)有限公司 | 低插损铁氧体微波器件及其铁氧体加工方法 |
| US9761922B2 (en) | 2013-10-11 | 2017-09-12 | Mitsubishi Electric Corporation | Non-reciprocal circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577615A (en) | 1980-06-17 | 1982-01-14 | Toshiba Corp | Elastic surface wave filter circuit |
| JP3264194B2 (ja) | 1995-12-13 | 2002-03-11 | 株式会社村田製作所 | 非可逆回路素子 |
| JP2001267872A (ja) | 2000-03-23 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 積層型ハイパスフィルタ |
| JP2002305125A (ja) | 2001-04-06 | 2002-10-18 | Mitsubishi Materials Corp | コンデンサアレイ |
| JP2003128456A (ja) | 2001-10-23 | 2003-05-08 | Fujitsu Ltd | 集積セラミック・モジュール |
-
2003
- 2003-06-24 JP JP2003180027A patent/JP3858853B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-06 US US10/817,816 patent/US6992540B2/en not_active Expired - Lifetime
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| JP4631754B2 (ja) * | 2006-03-13 | 2011-02-16 | 株式会社村田製作所 | 非可逆回路素子及び通信装置 |
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| US8564380B2 (en) | 2007-01-30 | 2013-10-22 | Hitachi Metals, Ltd. | Non-reciprocal circuit device and its central conductor assembly |
| JP5412833B2 (ja) * | 2007-01-30 | 2014-02-12 | 日立金属株式会社 | 非可逆回路素子及びその中心導体組立体 |
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| US8384490B2 (en) | 2008-04-18 | 2013-02-26 | Hitachi Metals, Ltd. | Non-reciprocal circuit and non-reciprocal circuit device, and central conductor assembly used therein |
| US8102220B2 (en) | 2008-12-19 | 2012-01-24 | Murata Manufacturing Co., Ltd. | Non-reciprocal circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3858853B2 (ja) | 2006-12-20 |
| US6992540B2 (en) | 2006-01-31 |
| US20040263278A1 (en) | 2004-12-30 |
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Legal Events
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