JP2004348891A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】周辺回路であるドライバ回路を用いて、簡易かつ効率的にデバイスのバーンイン試験を実行することが可能な不揮発性記憶装置を提供する。
【解決手段】テスト時において、テスト用のデコード線ＴＬ１〜ＴＬ４の入力に応答してライトドライバデコーダＷＤＣ１，ＷＤＣ２が駆動される。ライトドライバデコーダＷＤＣ１は、ビット線ＢＬ１の一端側に設けられたドライバＤＲＶ１のトランジスタＰＴ１をオンして、一端側と電源電圧Ｖｃｃａとを電気的に結合させる。また、ライトドライバデコーダＷＤＣ２は、他端側に設けられたドライバＤＲＶ２の各トランジスタはオフして開放状態とする。これにより、ビット線ＢＬ１と周辺回路等との間に電圧ストレスを生じさせ不良を顕在化させることができる。
【選択図】 図１１
【解決手段】テスト時において、テスト用のデコード線ＴＬ１〜ＴＬ４の入力に応答してライトドライバデコーダＷＤＣ１，ＷＤＣ２が駆動される。ライトドライバデコーダＷＤＣ１は、ビット線ＢＬ１の一端側に設けられたドライバＤＲＶ１のトランジスタＰＴ１をオンして、一端側と電源電圧Ｖｃｃａとを電気的に結合させる。また、ライトドライバデコーダＷＤＣ２は、他端側に設けられたドライバＤＲＶ２の各トランジスタはオフして開放状態とする。これにより、ビット線ＢＬ１と周辺回路等との間に電圧ストレスを生じさせ不良を顕在化させることができる。
【選択図】 図１１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、信頼性評価のための試験を実行する回路を備えた不揮発性記憶装置に関する。
【０００２】
【従来の技術】
一般に、デバイスの故障は３つの期間に大別され、時間の経過につれて初期故障期間、偶発故障期間、摩耗故障期間等を挙げることができる。初期故障は、使用直後に発生する故障でデバイス作製時の欠陥が現われたものである。マージン系の不良はこの部類に属する。この故障の割合は時間とともに急速に減少していく。その後は低い故障率がある一定期間長く続く偶発故障期間に入る。やがてデバイスは耐用寿命に近づき急激に故障率が増大する（摩耗故障期間）。デバイスは、偶発故障期間内で使用することが望ましくこの領域が耐用期間となる。したがって、デバイスの信頼性を高めるためには偶発故障が低く一定でかつ偶発故障期間が長く続くことが要求される。
【０００３】
一方で、初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。これを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し早く偶発故障に入ることが望ましい。現在このスクリーニング手法の１つとして一般に高温・高圧等の加速動作試験（バーンイン試験）が行なわれている。これは実デバイスを用いて、回路を構成するトランジスタ等の誘電体膜等を直接評価することができる方式であり、配線間ショートをはじめ、あらゆる不良要因を高温かつ高電界のストレス等を印加することにより加速的に顕在化させることができる。
【０００４】
特開２００１−６７８９８号公報においては、テスト時に書込あるいは読出時に用いられるドライバ回路を駆動して、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセル等のバーンイン試験を実行する方式が開示されている。
【０００５】
【特許文献１】
特開２００１−６７８９８号公報
【０００６】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９
【０００７】
【非特許文献２】
長広泰明「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス，日経ＢＰ社，２００２年３月号，ｐ．６５−７８
【０００８】
【発明が解決しようとする課題】
一方、近年の新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス（特許文献１参照）や薄膜のカルケナイドという材料を用いてデータ記憶を実行するＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｉｅｓ）デバイス（特許文献２参照）が特に注目されている。
【０００９】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの構造はＤＲＡＭ等のメモリセルの素子とは異なり、また、データ記憶の方式も異なる。
【００１０】
したがって、メモリセルのデータ書込や読出等に用いられるドライバ回路等も異なる。したがって、従来のＤＲＡＭ等の半導体記憶装置で周辺回路として設けられるドライバ回路を用いたバーンイン試験をそのままＭＲＡＭデバイスやＰＣＭデバイスに適用することは困難である。
【００１１】
本発明は、上記のような問題を解決するためになされたものであって、周辺回路であるドライバ回路を用いて、簡易かつ効率的にデバイスのバーンイン試験を実行することが可能な不揮発性記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、メモリアレイと、書込電流線と、ドライバ回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。書込電流線は、複数のメモリセルのうち所定区分毎に対応して設けられる。ドライバ回路は、各書込電流線に対応して設けられ、対応する書込電流線に書込電流を供給する。テスト時に、各ドライバ回路のうちの少なくとも１つは活性化されて、対応する書込電流線の一端および他端に与えられる電圧差をデータ書込時に与えられる電圧差よりも大きく設定する。
【００１３】
また、不揮発性記憶装置は、メモリアレイと、書込電流線と、ドライバ回路と、制御回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。書込電流線は、複数のメモリセルのうち所定区分毎に設けられる。ドライバ回路は、書込電流線に対応して設けられ、対応する書込電流線にデータ書込電流を供給する。制御回路は、各ドライバ回路に対応して設けられ、対応するドライバ回路の駆動を制御する。各制御回路は、信号生成回路と、タイミング調整回路とを含む。信号生成回路は、データ書込時に外部からのアドレス指示に基づいて対応するドライバ回路の動作期間を規定するワンショットパルスの選択信号を生成する。タイミング調整回路は、テスト時に信号生成回路から生成される選択信号を出力する期間を調整する。
【００１４】
また、不揮発性記憶装置は、メモリアレイと、複数のビット線と、複数の第１のドライバ回路とを含む。メモリアレイは、各々において、記憶データに応じた電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。複数の第１のドライバ回路は、複数のビット線にそれぞれ対応して設けられ、対応するビット線に第１の書込電流を供給する。テスト時に、各第１のドライバ回路のうちの少なくとも１つは活性化されて、対応するビット線の一端を第１の電圧および第２の電圧のいずれか一方と電気的に結合し、他端を開放状態に設定する。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【００１７】
なお、以下の説明で明らかなように、本発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、データ書込および読出の際に通過電流（データ書込電流およびデータ読出電流）が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１８】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０と、列デコーダ１５と、行選択回路２０とを備える。
【００１９】
列デコーダ１５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０の列選択動作を実行する。行選択回路２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、アクセス対象となるメモリアレイ１０における行選択動作を実行する。
【００２０】
また、ＭＲＡＭデバイス１は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づくデータ書込あるいは出力データＤＯＵＴとして外部に出力するデータ読出を実行する読出／書込制御回路２５，３０をさらに備える。なお、以下においては信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２１】
また、メモリアレイ１０の行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００２２】
メモリアレイ１０は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＷＤＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと複数のソース線ＳＬとをさらに備える。なお、図１には、代表的に１つのメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＷＤＬがそれぞれ１本ずつ示されている。またメモリセルＭＣのメモリセル列に対応してビット線ＢＬおよびソース線ＳＬが代表的に１本ずつ示されている。
【００２３】
また、メモリアレイ１０を挟んで行選択回路２０の反対領域に、コントロール回路５からの指示に応答してデジット線ＷＤＬに供給される電源電圧Ｖｃｃを接地電圧ＧＮＤに切換えるセレクタＳＥＬｒと、コントロール回路５からの指示に応答してソース線ＳＬに供給される接地電圧ＧＮＤを電源電圧Ｖｃｃｅに切換えるセレクタＳＥＬｇとが設けられる。
【００２４】
図２は、メモリアレイ１０およびその周辺回路の概略構成図である。
図２を参照して、メモリアレイ１０は、行列状に集積配置された正規のメモリセルＭＣを含むメモリ領域１０ａと、複数のダミーメモリセルＤＭＣを含むメモリ領域１０ｂとを含む。各ダミーメモリセルＤＭＣは、メモリ領域１０ａの正規のメモリセルＭＣとメモリセル列を共有するようにそれぞれ配置される。
【００２５】
また、メモリ領域１０ａは、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、複数のデジット線ＷＤＬとを含む。また、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと複数のソース線ＳＬとを含む。ワード線ＷＬは、メモリセル行に対応して設けられる２本のワード線のそれぞれを総括して標記したものである。具体的には、図２において、奇数列のビット線ＢＬに対応するメモリセルと電気的に結合されるワード線ＷＬＯと、偶数列のビット線ＢＬに対応するメモリセルと電気的に結合されるワード線ＷＬＥとが示される。
【００２６】
また、メモリ領域１０ｂは、メモリセル行に対応して設けられるデジット線ＤＷＤＬと、ダミーワード線ＤＷＬとを含む。ダミーワード線ＤＷＬは、メモリセル行に対応して設けられる２本のダミーワード線のそれぞれを総括的に標記したものである。具体的には、図２において、奇数列のビット線ＢＬに対応するダミーメモリセルと電気的に結合されるダミーワード線ＤＷＬＯと、偶数列のビット線ＢＬに対応するメモリセルと電気的に結合されるダミーワード線ＤＷＬＥとが示される。
【００２７】
メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００２８】
ここで、ＭＴＪメモリセルの構造およびデータ記憶原理について説明する。
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２９】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３０】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３１】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３２】
図４は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３３】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３５】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３６】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００３７】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００３８】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。なお、ダミーメモリセルＤＭＣの電気抵抗値はＲｍａｘ，Ｒｍｉｎの中間抵抗値Ｒｍｉｄに設定される
再び図２を参照して、行選択回路２０は、ロウアドレスＲＡに基づいてワード線ＷＬを選択する選択領域１２０ａと、ロウアドレスＲＡに基づいてデジット線ＷＤＬを選択する選択領域１２０ｂとを含む。
【００３９】
選択領域１２０ａは、複数のワード線ＷＬおよびダミーワード線ＤＷＬにそれぞれ対応して設けられた複数のトランジスタを含む。具体的には、ワード線ＷＬＥに対応してトランジスタＴｗｅが設けられる。また、ワード線ＷＬＯに対応してトランジスタＴｗｏが設けられる。選択領域１２０ａに含まれる複数のトランジスタは、図示しない行選択回路２０の行選択結果に応答して選択的にオンする。これに伴い、対応するワード線ＷＬ等が活性化（「Ｈ」レベル）される。
【００４０】
選択領域１２０ｂは、複数のデジット線ＷＤＬおよびＤＷＤＬにそれぞれ対応して設けられた複数のトランジスタＴｄを含む。選択領域１２０ｂに含まれる複数のトランジスタＴｄは、図示しない行選択回路２０の行選択結果に応答して選択的にオンする。これに伴い、対応するデジット線ＷＤＬにデータ書込電流が供給される。
【００４１】
読出／書込制御回路２５は、複数のビット線ＢＬの一端側にそれぞれ設けられた複数のドライバＤＲＶ１と、複数のドライバＤＲＶ１にそれぞれ対応して設けられる複数のライトドライバデコーダＷＤＣ１とを含む。また、読出／書込制御回路２５は、複数のドライバＤＲＶ１に共通に設けられ、セレクタＳＥＬ１からの電圧を供給する電圧供給線ＶＬ２と、電圧供給線ＶＬ２に供給する２種類の電源電圧（Ｖｃｃａ，Ｖｃｃｂ（＜Ｖｃｃａ））を選択するセレクタＳＥＬ１と、トランジスタＴ１とを含む。
【００４２】
トランジスタＴ１は、電源電圧ＶｃｃｂとセレクタＳＥＬ１との間に配置され、そのゲートはソース側と電気的に結合されている。いわゆるダイオード接続されている。したがって、セレクタＳＥＬ１は、電源電圧Ｖｃｃａもしくは電源電圧Ｖｃｃｂからトランジスタの閾値電圧分降下した電圧のいずれか一方を電圧供給線ＶＬ２に供給する。
【００４３】
ドライバＤＲＶ１は、トランジスタＰＴ１とＮＴ１とを含む。トランジスタＰＴ１は、電圧供給線ＶＬ２とビット線ＢＬの一端側との間に配置され、そのゲートはライトドライバデコーダＷＤＣからのデコード結果の入力を受ける。トランジスタＮＴ１は、ビット線ＢＬの一端側と接地電圧ＧＮＤとの間に配置され、そのゲートはライトドライバデコーダＷＤＣ１のデコード結果の入力を受ける。
【００４４】
ライトドライバデコーダＷＤＣ１は、入力される書込制御信号ＷＤＴａ，ＷＤＴｂとともに図示しない列デコーダ１５からのプリデコード信号を受けてデコード処理し、その結果をドライバＤＲＶ１に出力する。
【００４５】
読出／書込制御回路３０は、複数のビット線ＢＬの他端側にそれぞれ設けられた複数のドライバＤＲＶ２と、複数のドライバＤＲＶ２にそれぞれ対応して設けられる複数のライトドライバデコーダＷＤＣ２とを含む。また、読出／書込制御回路３０は、複数のドライバＤＲＶ２に共通に設けられ、セレクタＳＥＬ２により選択した電圧を供給する電圧供給線ＶＬ３と、電圧供給線ＶＬ３に供給する２種類の電源電圧（Ｖｃｃａ，Ｖｃｃｂ（＜Ｖｃｃａ））を選択するセレクタＳＥＬ２と、トランジスタＴ２とを含む。
【００４６】
トランジスタＴ２は、電源電圧ＶｃｃｂとセレクタＳＥＬ２との間にトランジスタＴ１と同様にダイオード接続される。したがって、セレクタＳＥＬ２は、電源電圧Ｖｃｃａもしくは電源電圧Ｖｃｃｂからトランジスタの閾値電圧分降下した電圧のいずれか一方を電圧供給線ＶＬ３に供給する。
【００４７】
ドライバＤＲＶ２は、トランジスタＰＴ２とＮＴ２とを含む。トランジスタＰＴ２は、電圧供給線ＶＬ３とビット線ＢＬの他端側との間に配置され、そのゲートはライトドライバデコーダＷＤＣ２からのデコード結果の入力を受ける。トランジスタＮＴ２は、ビット線ＢＬの他端側と接地電圧ＧＮＤとの間に配置され、そのゲートはライトドライバデコーダＷＤＣ２のデコード結果の入力を受ける。
【００４８】
ライトドライバデコーダＷＤＣ２は、入力される書込制御信号ＷＤＴａ，ＷＤＴｂとともに図示しない列デコーダ１５からのプリデコード信号を受けてデコード処理し、その結果をドライバＤＲＶ２に出力する。
【００４９】
また、読出／書込制御回路３０は、データ読出に用いられる入出力線対ＤＩＯＰと、データ読出時にビット線ＢＬと入出力線対ＤＩＯＰとのゲートとして用いられる複数のゲートトランジスタＲＳＧと、読出制御回路２００と、書込制御回路３００と、ビット線ＢＬにそれぞれ対応して設けられプリチャージ電圧を供給する電圧供給線ＶＬ５と、メモリセル列にそれぞれ対応して設けられる複数のトランジスタＰ１と、トランジスタＴ５と、隣接する２列ずつのビット線にそれぞれ対応して設けられる複数のデータ読出用のコラム選択線ＲＣＳＬとをさらに含む。
【００５０】
入出力線対ＤＩＯＰは、入出力線ＤＩＯ１，ＤＩＯ２を含む。ゲートトランジスタＲＳＧは、奇数列のビット線に対応して設けられる複数のゲートトランジスタＲＳＧ１と、偶数列のビット線に対応して設けられる複数のゲートトランジスタＲＳＧ２とを総括的に標記したものである。ゲートトランジスタＲＳＧ１の各々は、対応するビット線と入出力線ＤＩＯ１との間に配置され、そのゲートはデータ読出用のコラム選択線ＲＣＳＬと電気的に結合される。ゲートトランジスタＲＳＧ２の各々は、対応するビット線と入出力線ＤＩＯ２との間に配置され、そのゲートは、データ読出用のコラム選択線ＲＣＳＬと電気的に結合される。図２においては、ゲートトランジスタＲＳＧ１およびＲＳＧ２のゲートとそれぞれ電気的に結合されている１本のコラム選択線ＲＣＳＬが示されている。したがって、１本のコラム選択線ＲＣＳＬを活性化することにより奇数列に対応するビット線と入出力線ＤＩＯ１とが電気的に結合され、偶数列に対応するビット線と入出力線ＤＩＯ２とが電気的に結合される。
【００５１】
また、トランジスタＴ５は、ダイオード接続されて電源電圧Ｖｃｃｄと電圧供給線ＶＬ５との間に配置される。また、トランジスタＰ１は、電圧供給線ＶＬ５と対応するビット線との間に配置される。トランジスタＰ１の活性化に応答して電圧供給線ＶＬ５からプリチャージ電圧を各ビット線に対して供給する。なお、トランジスタＴ５，Ｐ１は、一例としてそれぞれＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタとする。
【００５２】
読出制御回路２００は、増幅回路２０２，２０４，２０６と、ラッチ回路２０８と、バッファ回路２１０と、トランジスタＴ３，Ｔ４と、出力ピン２１２とを含む。トランジスタＴ３，Ｔ４はそれぞれダイオード接続されて入出力線ＧＩＯ１，ＧＩＯ２とそれぞれ電気的に結合される。したがって、ゲートトランジスタＲＳＧが駆動してない場合、入出力線対ＤＩＯＰは電源電圧ＶｃｃからトランジスタＴ３，Ｔ４の閾値電圧分降下した電圧レベルにプリチャージされる。
【００５３】
増幅回路２０２，２０４，２０６は、２段の増幅回路群を構成し、入出力線ＤＩＯ１，ＤＩＯ２と電気的に結合される増幅回路２０２，２０４により、入出力線ＤＩＯ１，ＤＩＯ２の電圧差を増幅するとともに増幅回路２０６でさらにその電圧差を増幅する。ラッチ回路２０８は、増幅回路２０６で増幅した読出データＲＤＴをラッチして、バッファ回路２１０に出力する。バッファ回路２１０は、読出データＲＤＴを出力データＤＯＵＴとして出力ピン２１２に出力する。
【００５４】
書込制御回路３００は、制御信号ＷＤ，ＴＭの入力に応じて動作し、入力データＤＩＮの入力に基づいて、書込制御信号ＷＤＴａ，ＷＤＴｂを生成する。
【００５５】
図５は、本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である（以下、電流駆動系回路とも称する）。
【００５６】
図５を参照して、本発明の実施の形態１に従う電流駆動系回路において、読出／書込制御回路２５，３０は、上述したようにビット線ＢＬの一端側に設けられるドライバＤＲＶ１と、他端側に設けられるドライバＤＲＶ２と、ドライバＤＲＶ１およびＤＲＶ２にそれぞれ対応して設けられるライトドライバデコーダＷＤＣ１およびＷＤＣ２とを含む。
【００５７】
さらに、読出／書込制御回路２５は、複数のビット線ＢＬにそれぞれ対応して設けられる複数のコラム選択線ＣＳＬを選択的に活性化させる複数のデコーダＭＤＣ１と、ライトドライバデコーダＷＤＣ１に対応して設けられる電圧供給線ＶＬ１，ＶＬ２と、電圧供給線ＶＬ１，ＶＬ２にそれぞれ対応して設けられるセレクタＳＥＬ３，ＳＥＬ１と、ライトドライバデコーダＷＤＣ２に対応して設けられる電圧供給線ＶＬ３，ＶＬ４と、電圧供給線ＶＬ３，ＶＬ４にそれぞれ対応して設けられるセレクタＳＥＬ２，ＳＥＬ４とを含む。図５においては、ビット線ＢＬに対応して設けられたコラム選択線ＣＳＬ１が示され、コラム選択線ＣＳＬ１を活性化させるためのデコーダＭＤＣ１が１つ示されている。
【００５８】
デコーダＭＤＣ１は、コラムアドレスＣＡの一部ビットに基づく行選択回路２０からのプリデコード信号を伝達するデコード線ＭＫＳからの入力を受け、入力結果に基づいてコラム選択線ＣＳＬ１を活性化させる。
【００５９】
ライトドライバデコーダＷＤＣ１は、論理回路Ｇ１１，Ｇ２１を含む。また、ライトドライバデコーダＷＤＣ２は、論理回路Ｇ１２，Ｇ２２とを含む。
【００６０】
ライトドライバデコーダＷＤＣ１，ＷＤＣ２は、コラム選択線ＣＳＬ１に伝達される信号およびデコード線ＤＫＳにより伝達されるプリデコード信号および書込制御信号ＷＤＴａ，ＷＤＴｂに基づいてドライバＤＲＶ１およびＤＲＶ２をそれぞれ駆動する。デコード線ＤＫＳには、行選択回路２０からのコラムアドレスＣＡの一部ビット以外の残りのビットに基づくプリデコード信号が伝達されるものとする。
【００６１】
セレクタＳＥＬ１は、トランジスタＮ６０とトランジスタＰ６０とを含む。トランジスタＮ６０は、トランジスタＴ１と電圧供給線ＶＬ２との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６０は、電源電圧Ｖｃｃａと電圧供給線ＶＬ２との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。セレクタＳＥＬ２は、トランジスタＮ６２と、トランジスタＰ６２とを含む。トランジスタＮ６２は、トランジスタＴ２と電圧供給線ＶＬ３との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６２は、電源電圧Ｖｃｃａと電圧供給線ＶＬ３との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。
【００６２】
したがって、制御信号／ＡＣＴの入力に基づいてセレクタＳＥＬ１およびＳＥＬ２の切換動作により電圧供給線ＶＬ２およびＶＬ３に供給される電圧レベルが変化する。具体的には、制御信号／ＡＣＴ（「Ｌ」レベル）に応答して電源電圧Ｖｃｃａと電圧供給線ＶＬ２およびＶＬ３とが電気的に結合される。一方、制御信号／ＡＣＴ（「Ｈ」レベル）に応答してトランジスタＴ１もしくはＴ２を介して電源電圧Ｖｃｃｂと電圧供給線ＶＬ２およびＶＬ３とが電気的に結合される。なお、一例としてトランジスタＮ６０，Ｎ６２は、それぞれＮチャネルＭＯＳトランジスタ，トランジスタＰ６０，Ｐ６２は、ＰチャネルＭＯＳトランジスタとする。
【００６３】
セレクタＳＥＬ３は、トランジスタＮ６４とトランジスタＰ６４とを含む。
トランジスタＮ６４は、電圧供給線ＶＬ１と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６４は、電圧供給線ＶＬ１と電源電圧Ｖｃｃｆ（＜Ｖｃｃａ）との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。セレクタＳＥＬ４は、トランジスタＮ６６と、トランジスタＰ６６とを含む。トランジスタＮ６６は、電圧供給線ＶＬ４と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６６は、電圧供給線ＶＬ４と電源電圧Ｖｃｃｆとの間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。
【００６４】
したがって、制御信号／ＡＣＴの入力に基づいてセレクタＳＥＬ３およびＳＥＬ４の切換動作により電圧供給線ＶＬ１およびＶＬ４に供給される電圧レベルが変化する。具体的には、制御信号／ＡＣＴ（「Ｈ」レベル）に応答して接地電圧ＧＮＤと電圧供給線ＶＬ１およびＶＬ４とが電気的に結合される。一方、制御信号／ＡＣＴ（「Ｌ」レベル）に応答して電源電圧Ｖｃｃｆと電圧供給線ＶＬ１およびＶＬ４とが電気的に結合される。なお、一例としてトランジスタＮ６４，Ｎ６６は、それぞれＮチャネルＭＯＳトランジスタとする。トランジスタＰ６４，Ｐ６６は、ＰチャネルＭＯＳトランジスタとする。
【００６５】
また、トランジスタＰ１は、トランジスタＴ５とビット線ＢＬとの間に配置され、そのゲートはコラム選択線ＣＳＬ１と電気的に結合される。したがって、コラム選択線ＣＳＬ１（「Ｌ」レベル）の場合には、トランジスタＰ１がオンし、ビット線ＢＬに電源電圧ＶｃｃｄからトランジスタＴ５の閾値電圧分ドロップしたプリチャージ電圧が供給される。
【００６６】
本実施の形態においては、薄膜および厚膜のゲート絶縁膜を有する２種類のトランジスタで構成され、ドライバＤＲＶ１，ＤＲＶ２等は、動作高速性を確保する観点から薄膜トランジスタが用いられている。一方、電源電圧あるいは接地電圧と電気的に結合されているトランジスタについては内部回路の動作安定性を補償する観点から厚膜トランジスタが用いられている。たとえば、セレクタＳＥＬ等を構成するトランジスタや、ダイオード接続されたトランジスタＴ１，Ｔ２，Ｔ５等を挙げることができる。
【００６７】
なお、特に本実施の形態においては、デバイスの活性化時に通常時と異なる高い電圧をドライバＤＲＶ１，ＤＲＶ２の薄膜のトランジスタＰＴ１，ＰＴ２のソース側に供給する。したがって、ドライバＤＲＶ１，ＤＲＶ２を構成する薄膜トランジスタを破壊しないように薄膜のトランジスタＰＴ１，ＰＴ２に与える電圧レベルを調整する必要があるため論理回路Ｇ１１，Ｇ１２を駆動する電圧供給線ＶＬ１〜ＶＬ４が示されているが、論理回路Ｇ２１，Ｇ２２を駆動する電圧供給線も当然備えられている。ここで、ドライバＤＲＶ１，ＤＲＶ２の薄膜のトランジスタＮＴ１，ＮＴ２のソース側は常に接地電圧ＧＮＤに固定されているため特別な制御をする必要が無く一般的な構成である。したがって、本実施の形態においては特に薄膜トランジスタＰＴ１，ＰＴ２のゲートとそれぞれ電気的に結合される論理回路Ｇ１１，Ｇ１２を駆動する電圧供給線ＶＬ１〜ＶＬ４について主に説明する。
【００６８】
図６は、本発明の実施の形態に従うデコーダＭＤＣ１の回路構成図である。
図６を参照して、デコーダＭＤＣ１は、ＡＮＤ回路ＡＤＣと、遅延段ＤＬＹと、ＮＯＲ回路ＮＲと、スイッチ制御回路ＳＷと、フリップフロップ回路ＦＦと、ラッチ回路ＬＣ１とを含む。ＡＮＤ回路ＡＤＣは、デコード線ＭＫＳに伝達されるプリデコード信号に基づいてそのＡＮＤ論理演算結果を信号Ｓ０として出力する。遅延段ＤＬＹは奇数段のいわゆるインバータチェーンで構成され、入力される信号Ｓ０を遅延させてその反転信号Ｓ０＃をＮＯＲ回路ＮＲの入力ノードに出力する。ＮＯＲ回路ＮＲは、信号Ｓ０およびＳ０♯のＮＯＲ論理演算結果を信号Ｓ１として出力する。この遅延段ＤＬＹおよびＮＯＲ回路ＮＲは、入力される信号Ｓ０に基づいてワンショットパルスを生成する。具体的には入力される信号Ｓ０の立下がりに応答して信号Ｓ１が生成される。
【００６９】
スイッチ制御回路ＳＷは、ラッチ回路ＬＣ１でラッチされる制御信号ＴＭ（「Ｈ」レベル）に基づいて通常時において電気的に結合されているＮＯＲ回路ＮＲの出力ノードとコラム選択線ＣＳＬ１とを切断して、後述するテストモード時にフリップフロップ回路ＦＦの出力ノードとコラム選択線ＣＳＬとを電気的に結合させる。なお、ラッチ回路ＬＣ１は、制御信号ＷＤ（「Ｈ」レベル）に応答して制御信号ＴＭをラッチする。
【００７０】
フリップフロップ回路ＦＦは、制御信号ＴＭおよび制御信号ＷＤの入力を受け、信号Ｓ２を生成する。具体的には、後述するテストモードにおいて、所定条件の入力に基づいて信号Ｓ２を「Ｈ」レベルにラッチし続ける。
【００７１】
図７は、図５で説明した電流駆動系回路においてデバイスのスリープモード時における電圧供給線の電圧レベルを説明する概念図である。
【００７２】
図７を参照して、デバイスのスリープモード時においては制御信号／ＡＣＴが「Ｈ」レベルに設定される。これに伴い、セレクタＳＥＬ１のトランジスタＮ６０がオンし、トランジスタＴ１の閾値電圧分ドロップした電源電圧Ｖｃｃｂが電圧供給線ＶＬ２に供給される。また、セレクタＳＥＬ２のトランジスタＮ６２がオンし、トランジスタＴ２の閾値電圧分ドロップした電源電圧Ｖｃｃｂが電圧供給線ＶＬ３に供給される。
【００７３】
セレクタＳＥＬ３およびＳＥＬ４は、制御信号／ＡＣＴ（「Ｈ」レベル）の入力に応答して接地電圧ＧＮＤと電圧供給線ＶＬ１およびＶＬ４とを電気的に結合する。なお、コラム選択線ＣＳＬ１は「Ｌ」レベルに設定されているためビット線ＢＬはプリチャージ状態である。
【００７４】
電圧供給線ＶＬ２およびＶＬ３には、電源電圧Ｖｃｃａよりも電圧レベルの低い電源電圧Ｖｃｃｂが用いられ、さらにトランジスタの閾値電圧分ドロップした電圧レベルが供給されるためドライバＤＲＶ１およびＤＲＶ２を構成するトランジスタのリーク電流を低減し、デバイスのスリープモード時においてデバイス全体の消費電力を低減することができる。
【００７５】
次に、デバイスのスリープ期間以外の活性化時における本発明の実施の形態１に従う電流駆動系回路の電圧供給線の電圧レベルについて説明する。
【００７６】
図８は、デバイスの活性化時において、電流駆動系回路が動作を実行していないスタンバイ時の電圧供給線の電圧レベルを説明する概念図である。
【００７７】
図８を参照して、デバイスの活性化時において制御信号／ＡＣＴは「Ｌ」レベルに設定される。したがって、セレクタＳＥＬ１およびＳＥＬ２は、トランジスタＰ６０およびＰ６２をオンし、電源電圧Ｖｃｃａと電圧供給線ＶＬ２およびＶＬ３とが電気的にそれぞれ結合される。
【００７８】
一方、セレクタＳＥＬ３およびＳＥＬ４は、制御信号／ＡＣＴ（「Ｌ」レベル）の入力に応答してトランジスタＰ６４，Ｐ６６を共にオンし、電源電圧Ｖｃｃｆと電圧供給線ＶＬ１およびＶＬ４のそれぞれとが電気的に結合される。なお、コラム選択線ＣＳＬ１は「Ｌ」レベルに設定されているためビット線ＢＬはプリチャージ状態である。
【００７９】
ここで、ライトドライバデコーダＷＤＣについて考えると、活性化時であるが列選択はまだ実行されていない状態であり論理回路Ｇ１１の出力する論理レベルすなわちドライバＤＲＶ１のトランジスタＰＴ１に入力される論理レベルは「Ｈ」レベルである。すなわち論理回路Ｇ１１は、電圧供給線ＶＬ１およびＶＬ２からの電源電圧からの電圧レベルの供給を受けて動作するためトランジスタＰＴ１のゲートには「Ｈ」レベルに相当する電源電圧Ｖｃｃａの電圧レベルが印加される。
【００８０】
この場合、トランジスタＰＴ１のゲートおよびソースに供給される電圧は共に同じ電圧レベルであるためゲート−ソース間に高電界がかからず薄膜のトランジスタＰＴ１を破壊することはなくゲート絶縁膜の信頼性を補償することができる。また、プリチャージ電圧がビット線ＢＬに供給されるためゲート−ドレイン間に高電界がかからず薄膜のトランジスタＰＴ１を破壊することはなくゲート絶縁膜の信頼性を補償することができる。
【００８１】
なお、ここでは、ドライバＤＲＶ１のトランジスタＰＴ１について説明したがドライバＤＲＶ２のトランジスタＰＴ２についても同様である。
【００８２】
次に、本発明の実施の形態１に従う電流駆動系回路におけるデータ書込時の動作について説明する。
【００８３】
図９は、データ書込時における電流駆動系回路の動作について説明する概念図である。
【００８４】
図９を参照して、本例においては、ビット線ＢＬ１が選択されるものとする。したがって、デコーダＭＤＣ１は、デコード線ＭＫＳの入力に基づいてコラム選択線ＣＳＬ１を活性化（「Ｈ」レベル）させる。また、ライトドライバデコーダＷＤＣ１およびＷＤＣ２には、全て「Ｈ」レベルのプリデコード信号がデコード線ＤＫＳを介して伝達されるものとする。また、書込制御信号ＷＤＴａ，ＷＤＴｂは、それぞれ「Ｈ」レベル，「Ｌ」レベルに設定されるものとする。
【００８５】
この場合、ライトドライバデコーダＷＤＣ１の論理回路Ｇ１１は「Ｌ」レベルを出力する。一方、ライトドライバデコーダＷＤＣ２の論理回路Ｇ２２は、「Ｈ」レベルを出力する。これに伴い、トランジスタＰＴ１およびＮＴ２がオンする。したがって、電圧供給線ＶＬ２とビット線ＢＬの一端側とがトランジスタＰＴ１を介して電気的に結合され、ビット線ＢＬの他端側と接地電圧ＧＮＤとが電気的に結合されてビット線ＢＬの一端側から他端側への電流経路が形成される。このビット線ＢＬを流れるデータ書込電流により選択されたメモリセルＭＣへのデータ書込を実行することが可能になる。
【００８６】
ここで、トランジスタＰＴ１がオンする際、本実施の形態の構成においては、論理回路Ｇ１１の「Ｌ」レベルの出力信号として電源電圧Ｖｃｃｆ（＜Ｖｃｃａ）がトランジスタＰＴ１のゲートに入力される。仮に、「Ｌ」レベルの出力信号として接地電圧ＧＮＤが供給される場合、トランジスタＰＴ１のゲート−ソース間電圧が過大になりすぎるため、トランジスタＰＴ１の薄膜のゲート絶縁膜が破壊される恐れがある。したがって、本実施の形態のドライバ回路の構成により、トランジスタＰＴ１のゲート−ソース間電圧は過大になりすぎることがなく、高電界が薄膜のトランジスタＰＴ１に掛からないためゲート絶縁膜の信頼性を補償することができる。ドライバＤＲＶ２のトランジスタＰＴ２についても同様である。
【００８７】
図１０のタイミングチャート図を用いて本発明の実施の形態に従うデータ書込およびデータ読出の一連の動作について説明する。
【００８８】
図１０を参照して、時刻ｔ０においてデバイスに電源が投入される。これに伴い、電圧供給線ＶＬ２の電圧レベルは、徐々に上昇し時刻ｔ１において電源電圧ＶｃｃｂからトランジスタＴ１の閾値電圧分降下した電圧レベルに設定される。なお、この時刻ｔ１からデバイスが活性化される時刻ｔ２までの期間がいわゆるスリープ期間である。この場合においては、制御信号／ＡＣＴは「Ｈ」レベルに設定されている。
【００８９】
次に、デバイスが活性化される時刻ｔ２において、制御信号ＡＣＴは「Ｈ」レベルに設定される。すなわち、制御信号／ＡＣＴは、「Ｌ」レベルに設定される。これに伴い、セレクタＳＥＬ１〜ＳＥＬ４が上述した切換動作を実行する。
【００９０】
時刻ｔ２以降、デバイスの動作を規定するクロック信号ＣＬＫが安定する時刻ｔ３において、クロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤが入力される。この制御信号の組合せに応じてデータ書込が実行される。
【００９１】
一例として、書込制御回路３００は、入力データＤＩＮ（「１」）の入力を受ける。書込制御回路３００は、入力データＤＩＮ（「１」）の入力に基づいて書込制御信号ＷＤＴａ，ＷＤＴｂを「Ｈ」レベル，「Ｌ」レベルにそれぞれ設定する。なお、本例においては、入力されるコラムアドレスＣＡに基づいてビット線ＢＬ１が選択されるものとする。
【００９２】
これに伴い、上述したようにライトドライバデコーダＷＤＣ１およびＷＤＣ２は書込制御信号に応じてドライバＤＲＶ１およびＤＲＶ２を駆動してデータ書込電流をビット線ＢＬ１に供給する。また同様の時刻ｔ３において、図示しない入力されるロウアドレスＲＡに応じたデジット線ＷＤＬが選択され、選択デジット線ＷＤＬと選択ビット線ＢＬ１に流れるデータ書込電流により選択されたメモリセルＭＣに対するデータ「１」のデータ書込を実行することができる。
【００９３】
次に、本発明の実施の形態に従うデータ読出について説明する。
ここではビット線ＢＬ１に対応する選択されたメモリセルＭＣのデータ読出について説明する。
【００９４】
時刻ｔ４において、クロック信号ＣＬＫの立上がりに同期して入力される制御信号ＣＳおよび制御信号ＲＤの入力に伴いデータ読出が実行される。この時刻ｔ４において、本例においては図示しないコラムアドレスＣＡの入力にともない奇数列のビット線ＢＬ１が選択されるものとする。また、図示しないロウアドレスＲＡの入力に伴い選択されたワード線ＷＬが活性化される。具体的には、奇数列のビット線ＢＬに対応するワード線ＷＬＯが活性化される。したがって、選択された選択メモリセルＭＣおよびダミーメモリセルＤＭＣのトンネル磁気抵抗素子ＴＭＲとソース線ＳＬを介する接地電圧ＧＮＤとが電気的に結合される。
【００９５】
また同様のタイミングにおいて、ダミーワード線ＤＷＬのうち偶数列に対応するダミーワード線ＤＷＬＥが活性化される。また図示しないがコラムアドレスＣＡに基づいてリード用のコラム選択線ＲＣＳＬが活性化されコラム選択線ＲＣＳＬの活性化に応答して、ゲートトランジスタＲＳＧ１，ＲＳＧ２がオンし、ビット線ＢＬ１，ＢＬ２と入出力線ＤＩＯ１，ＤＩＯ２とがそれぞれ電気的に結合される。これに伴い、上述したように入出力線ＤＩＯ１は所定の電圧レベルにプリチャージされているため、選択されたメモリセルＭＣに対して選択メモリセルＭＣが有するトンネル磁気抵抗素子の抵抗値に応じたデータ読出電流が流れる。すなわち、入出力線ＤＩＯ１の電圧レベルはこのデータ読出電流に基づく記憶データに応じた値に設定される。一方、上述したように入出力線ＤＩＯ２は、所定の電圧レベルにプリチャージされているため、ダミーメモリセルＤＭＣに対してダミーメモリセルＤＭＣが有するトンネル磁気抵抗素子の抵抗値に応じたデータ読出電流が流れる。上述したようにダミーメモリセルＤＭＣのトンネル磁気抵抗素子の抵抗値は、正規のメモリセルのトンネル磁気抵抗素子が有する抵抗値Ｒｍａｘ，Ｒｍｉｎの中間抵抗値を有する。入出力線ＤＩＯ２の電圧レベルは、これに伴い、所定の基準電圧Ｖｒｅｆの電圧レベルに設定される。
【００９６】
この入出力線ＤＩＯ２に設定された基準電圧Ｖｒｅｆの電圧レベルを基準として、増幅回路２０２〜２０４で入出力線ＤＩＯ１に設定された電圧との電圧差が増幅され、読出データＲＤＴが生成されて、出力ピン２１２に出力データＤＯＵＴ（「１」）が出力される。
【００９７】
時刻ｔ５においては、再びデータ書込が実行される。すなわち制御信号ＣＳおよび制御信号ＷＤがクロック信号ＣＬＫの立ち上がりに同期して入力され、データ書込が実行される。
【００９８】
ここで、書込制御回路３００は、入力データＤＩＮ（「０」）の入力を受けるものとする。書込制御回路３００は、入力データＤＩＮ（「０」）の入力に基づいて書込制御信号ＷＤＴａ，ＷＤＴｂを「Ｌ」レベル、「Ｈ」レベルにそれぞれ設定する。なお、本例においては、入力されるコラムアドレスＣＡに基づいてビット線ＢＬ２が選択されるものとする。
【００９９】
これに伴い、上述したようにライトドライバデコーダＷＤＣ１およびＷＤＣ２は書込制御信号に応じてドライバＤＲＶ１およびＤＲＶ２を駆動してデータ書込電流をビット線ＢＬ２に供給する。また同様の時刻ｔ５において、図示しない入力されるロウアドレスＲＡに応じたデジット線ＷＤＬが選択され、選択デジット線ＷＤＬと選択ビット線ＢＬ２に流れるデータ書込電流により選択されたメモリセルＭＣに対するデータ「０」のデータ書込を実行することができる。
【０１００】
時刻ｔ６においては、再びデータ読出が実行される。具体的には制御信号ＣＳおよび制御信号ＲＤがクロック信号ＣＬＫの立上がりに同期して入力される。本例においてはビット線ＢＬ２のデータ読出が実行される。
【０１０１】
具体的には入力されるロウアドレスＲＡの入力に基づいてワード線ＷＬＥとダミーワード線ＤＷＬＯがそれぞれ活性化される。また同様のタイミングにおいて、図示しないがコラムアドレスＣＡに基づいてリード用のコラム選択線ＲＣＳＬが活性化され、コラム選択線ＲＣＳＬの活性化に応答して、ゲートトランジスタＲＳＧ１，ＲＳＧ２がオンする。これに伴い、ビット線ＢＬ１，ＢＬ２と入出力線ＤＩＯ１，ＤＩＯ２とがそれぞれ電気的に結合される。上記で説明したのと同様にビット線ＢＬ１にはダミーメモリセルＤＭＣが有する抵抗値に基づく基準電圧Ｖｒｅｆがビット線ＢＬ１に設定される。一方、選択されたビット線ＢＬ２には記憶されているデータ「０」に応じたトンネル磁気抵抗素子ＴＭＲの抵抗値に基づく電圧レベルが設定される。したがって、入出力線対ＤＩＯＰに選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの記憶しているデータレベルに応じた電圧レベルが伝達される。これに伴い、読出制御回路２００は、上述した動作と同様、入出力線ＤＩＯ１およびＤＩＯ２の電圧差を増幅して、読出データＲＤＴを生成して出力ピン２１２から出力データＤＯＵＴ（「０」）を出力する。
【０１０２】
上記においては、本発明の実施の形態１に従う電流駆動系回路のドライバ回路のデータ書込およびデータ読出等について説明したが、以下においては、上記のドライバ回路を用いた本発明の実施の形態１に従うバーンイン試験について説明する。特に本願明細書は、デバイス内に構成されるビット線およびデジット線ならびにメモリセルＭＣに対する信頼性試験について向けられたものである。
【０１０３】
図１１は、テストモードにおいて本発明の実施の形態１に従う電圧加速試験を説明するドライバ回路の概略構成図である。
【０１０４】
図１１を参照して、ここでは各ライトドライバデコーダＷＤＣと電気的に結合されているデコード線ＤＫＳの集合群がデコード線群ＤＫＳＧとして示されている。また、本実施の形態においては、ライトドライバデコーダＷＤＣ１に対応してテスト用のデコード線ＴＬ１，ＴＬ２が設けられ、ライトドライバデコーダＷＤＣ２に対応してテスト用のデコード線ＴＬ３．ＴＬ４が設けられる。テスト用のデコード線ＴＬ１〜ＴＬ４の接続関係において、偶数列のビット線に対応するライトドライバデコーダＷＤＣと奇数列のビット線に対応するライトドライバデコーダＷＤＣの接続関係は交互に入れ替わる関係にある。
【０１０５】
具体的には、ビット線ＢＬ１のライトドライバデコーダＷＤＣ１のうちの論理回路Ｇ１１は、デコード線ＴＬ２からのデコード信号の入力を受け、論理回路Ｇ１２は、デコード線ＴＬ１からのデコード信号の入力を受ける。ビット線ＢＬ１のライトドライバデコーダＷＤＣ２のうちの論理回路Ｇ１２は、デコード線ＴＬ３からのデコード信号の入力を受け、論理回路Ｇ２２は、デコード線ＴＬ４からのデコード信号の入力を受ける。一方、ビット線ＢＬ２のライトドライバデコーダＷＤＣ１およびＷＤＣ２とデコード線ＴＬ１〜ＴＬ４の接続関係はビット線ＢＬ１と反対である。
【０１０６】
ここで、テストモード時においては、テスト用のデコード線ＴＬ１〜ＴＬ４およびコラム選択線ＣＳＬ以外のデコード線群ＤＫＳＧはすべて「Ｈ」レベルに固定されているものとする。また、本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂはともに「Ｈ」レベルに設定されているものとする。テスト用のデコード線ＴＬ１，ＴＬ２はそれぞれ「Ｌ」レベル「Ｈ」レベルにそれぞれ設定される。一方、デコード線ＴＬ３，ＴＬ４は、共に「Ｌ」レベルに設定される。また、コラム選択線ＣＳＬを「Ｈ」レベルに設定される。
【０１０７】
これに伴い、奇数列のビット線ＢＬの一端側に設けられたライトドライバデコーダＷＤＣ１の論理回路Ｇ１１は「Ｌ」レベルを出力する。これに伴い、ドライバＤＲＶ１のトランジスタＰＴ１がオンし、電源電圧Ｖｃｃａとビット線ＢＬの一端側とが電気的に結合される。他方、デコード線ＴＬ２と電気的に結合された偶数列のビット線ＢＬに対応するライトドライバデコーダＷＤＣ１の論理回路Ｇ２１が活性化され「Ｈ」レベルを出力する。これに伴い、ドライバＤＲＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとビット線ＢＬの一端側とが電気的に結合される。
【０１０８】
したがって、奇数列のビット線ＢＬの一端側はドライバＤＲＶ１のトランジスタＰＴ１を介して電源電圧Ｖｃｃａと電気的に結合され、偶数列のビット線ＢＬに対応するドライバＤＲＶ１はトランジスタＮＴ１を介して接地電圧ＧＮＤとそれぞれ電気的に結合される。したがって、ビット線と隣接する周辺回路間等との間での電圧ストレスを掛けることができ、その不良を顕在化させることができる。また、本実施例においては、偶数列と奇数列とのビット線ＢＬ間に高電界のストレスが印加される。したがって、隣接するビット線ＢＬ間の不良も検出し、顕在化させることが可能となる。
【０１０９】
また、偶数列と奇数列とをそれぞれ独立に制御することができるため多様なテストを実行することができ有用な信頼性試験を実行することができる。
【０１１０】
次に、ビット線ＢＬの断線不良等を検査するための信頼性試験について説明する。
【０１１１】
図１２は、本発明の実施の形態１に従う電流加速試験を説明する電流駆動系回路の概念図である。
【０１１２】
図１２を参照して、本例においてはデコード線ＴＬ１，ＴＬ２をそれぞれ「Ｌ」レベル、「Ｈ」レベルに設定する。また、デコード線ＴＬ３，ＴＬ４をそれぞれ「Ｌ」レベル、「Ｈ」レベルに設定する。また、書込制御信号ＷＤＴａ，ＷＤＴｂをともに「Ｈ」レベルに設定する。これに伴い、上述したように奇数列のビット線ＢＬに対応するドライバＤＲＶ１の一端側は電源電圧Ｖｃｃａと電気的に結合され、偶数列のビット線ＢＬに対応するドライバＤＲＶ１の一端側は接地電圧ＧＮＤと電気的に結合される。他方、デコード線ＴＬ３，ＴＬ４の論理レベルに応じて奇数列のビット線ＢＬの他端側に対応するドライバＤＲＶ２のトランジスタＮＴ２がオンする。すなわち、奇数列のビット線ＢＬの他端側と接地電圧ＧＮＤとが電気的に結合される。また、偶数列のビット線ＢＬの他端側に対応するドライバＤＲＶ２のトランジスタＰＴ２がオンする。すなわち、偶数列のビット線ＢＬの他端側と電源電圧Ｖｃｃａとが電気的に結合される。
【０１１３】
これに伴い、奇数列のビット線ＢＬには、一端側から他端側への電流経路が形成される。また、偶数列のビット線ＢＬには、他端側から一端側への電流経路が形成される。これにより全ビット線に電流経路を形成することができ、ビット線の断線不良やビット線の断線不良の要因となるエレクトロマイグレーションを顕在化させることが可能となる。なお、エレクトロマイグレーションは、配線に過度の電流が流れると金属の粒子が移動し局所的に粒子の空間ができ配線を断線させる現象をいう。この粒子の移動の状態は電流密度が高いほど移動する。なお、この場合には互いに逆方向の電流経路が偶数列および奇数列で形成されるため電源系統の負荷が軽減される。
【０１１４】
また、本実施の形態においては、電源電圧Ｖｃｃａの電圧レベルを試験モードの場合に通常時よりも高い電圧レベルに設定する。これにより、通常時よりも電流量を増大させることにより効果的に加速試験を実行することができる。また、並列に実行することにより、加速試験を効率的に実行することができる。
【０１１５】
なお、本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂはともに「Ｈ」レベルの状態であるものとして説明したが、書込制御信号ＷＤＴａ，ＷＤＴｂの論理レベルの組合せを変更することにより、さらに多様な信頼性試験を実行することも可能である。例えば、書込制御信号ＷＤＴａ，ＷＤＴｂを「Ｈ」レベルおよび「Ｌ」レベルに設定することにより、奇数列のビット線のみに電流経路を形成させ、偶数列のビット線には電流経路を形成させないことも可能である。したがって、多様な信頼性試験を実行することにより精度の高い試験を実行することができる。
【０１１６】
図１３は、図１２で説明した電流加速試験の流れる電流方向が逆の場合の概念図である。
【０１１７】
図１３を参照して、具体的にはデコードＴＬ１，ＴＬ２の論理レベルをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定し、デコード線ＴＬ３，ＴＬ４に入力する論理レベルを「Ｈ」レベル、「Ｌ」レベルに設定する。これに伴い、奇数列のビット線ＢＬに対応するドライバＤＲＶ２のトランジスタＰＴ２とドライバＤＲＶ１のトランジスタＮＴ１がオンし、奇数列のビット線ＢＬの他端側から一端側への電流経路が形成される。また、偶数列のビット線ＢＬに対応するドライバＤＲＶ１のトランジスタＰＴ１とドライバＤＲＶ２のトランジスタＮＴ２がオンし、偶数列のビット線ＢＬの一端側から他端側への電流経路が形成される。したがって、図１２と同様の電流加速試験を実行することができ、同様の効果を得ることができる。
【０１１８】
図１４のタイミングチャート図を用いて、本発明の実施の形態に従う信頼性試験について説明する。
【０１１９】
時刻ｔ０〜ｔ２の期間においては、図１０のタイミングチャート図で説明したのと同様であるのでその説明は繰返さない。
【０１２０】
時刻ｔ１０において、クロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤの入力とともに制御信号ＴＭが入力される。これに伴い上記図１１〜図１３で説明したいずれかのテストモードが実行される。なお、本実施の形態に従う種々のテストモードは、入力される制御信号ＴＭの入力に基づいてコントロール回路５で判定され、所定の動作を実行するように制御されるものとする。ここでは、本実施の形態においては、単に制御信号ＴＭの入力によりコントロール回路５で所定のテストモードを判定するとして説明するが、制御信号ＴＭの入力とともに、入力されるアドレスＡＤＤの所定の組合せに基づいて所定のテストモードを実行することができる。あるいは、コントロール回路５は、特定のテストモードに入ることを示す制御信号の入力を受けて、所定のテストモードを実行するように制御することも可能である。
【０１２１】
本発明の実施の形態においては、所定数のクロックサイクル期間、電圧加速試験あるいは電流加速試験のテストモードを実行し続けて不良をより顕在化させる構成について説明する。なお、本例においては、図１１で説明した試験について示されている。また、本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂは、ともに「Ｈ」レベルに設定されるものとする。さらに、「Ｈ」レベルのプリデコード信号がデコード線ＤＫＳに伝達され、デコード線ＴＬ１，ＴＬ２には上述した論理レベルの信号が伝達されるものとする。
【０１２２】
ここで、デコーダＭＤＣ１のテストモード時の動作について説明する。再び図６を参照して、デコーダＭＤＣ１において、ラッチ回路ＬＣ１でラッチした制御信号ＴＭ（「Ｈ」レベル）の入力に伴い、スイッチ制御回路ＳＷが信号Ｓ２をコラム選択線ＣＳＬに伝達する。
【０１２３】
フリップフロップ回路ＦＦは、入力される制御信号ＴＭと制御信号ＷＤの入力に伴い信号Ｓ２（「Ｈ」レベル）をセットし、次の制御信号ＷＤ（「Ｈ」レベル）の入力まで信号Ｓ２を「Ｈ」レベルにラッチし続ける。したがって、このテストモード時において、コラム選択線ＣＳＬは、ＮＯＲ回路ＮＲからの信号Ｓ１に基づくワンショットパルスにより活性化されるのではなく、フリップフロップ回路ＦＦから出力される信号Ｓ２に基づいて所定期間活性化されつづける。
【０１２４】
なお、次の時刻ｔ１１において、入力される制御信号ＷＤ（「Ｈ」レベル）の入力に応答してフリップフロップ回路ＦＦの出力信号Ｓ２は「Ｌ」レベルに設定される。また、ラッチ回路ＬＣ１は、制御信号ＷＤ（「Ｈ」レベル）に応答して入力される制御信号ＴＭ（「Ｌ」レベル）をラッチし、スイッチ制御回路ＳＷを通常時の動作に再設定する。すなわち、信号Ｓ１がコラム選択線ＣＳＬに伝達されるように設定される。
【０１２５】
したがって、図１１で説明したトランジスタのオン／オフ動作は図１４で示される所定のクロック数期間動作し続け、加速試験をより効果的に実行することが可能となり不良をさらに顕在化させることが可能となる。
【０１２６】
なお、図１４のタイミングチャート図においては、時刻ｔ１２において制御信号ＣＳと制御信号ＲＤの入力に伴い、データ読出が実行される構成が示されているが、図１０のタイミングチャート図の時刻ｔ６で説明したのと同様の読出動作であるのでその説明は繰返さない。また、図１２，１３で説明した試験についても同様に適用可能である。
【０１２７】
図１５は、本発明の実施の形態に従うデジット線ＷＤＬにおける電流加速試験を説明する概念図である。
【０１２８】
図１５を参照して、行選択回路２０は、上述した選択領域１２０ｂと、選択領域１２０ｂに対応して設けられ、複数のデジット線ＷＤＬを選択的に活性化させるデコーダ帯２１とを含む。選択領域１２０ｂは、複数のデジット線ＷＤＬにそれぞれ対応して設けられる複数のドライバトランジスタＴｄを有する。
【０１２９】
デコーダ帯２１は、複数のドライバトランジスタＴｄにそれぞれ対応して設けられる複数の論理回路ＡＤと、複数の論理回路ＡＤにそれぞれ対応して設けられる複数のデコーダＭＤＣ＃１とを有する。論理回路ＡＤの出力信号は、対応するドライバトランジスタＴｄのゲートと電気的に結合される。デコーダＭＤＣ＃１は、プリデコード信号が伝達されるデコード線ＭＬＫＳの入力に基づいてデコード線ＭＤＳを活性化（「Ｈ」レベル）させる。デコード線ＭＤＳは、他のデコード線ＤＬＫＳとともに論理回路ＡＤの入力ノードと電気的に結合される。デコーダＭＤＣ＃は、図７で説明したデコーダＭＤＣと同様の構成である。具体的には、通常時においては、入力されるデコード線ＭＬＫＳのプリデコード信号に基づいてワンショットパルスの「Ｈ」レベルの信号がデコード線ＭＤＳに伝達される。一方、テストモード時においては、入力される制御信号ＴＭ，ＷＤに応答して所定のクロックサイクル数の期間、デコード線ＭＤＳを活性化させる。
【０１３０】
図１５においては、デジット線ＷＤＬ１とＷＤＬ２に対応して設けられるドライバトランジスタＴｄのゲートとそれぞれ電気的に結合された論理回路ＡＤ１およびＡＤ２が示される。
【０１３１】
複数の論理回路ＡＤは、デコード線ＤＬＫＳの入力に基づいて選択的にドライバトランジスタＴｄを活性化させる。
【０１３２】
ここでは、各論理回路と電気的に結合されているデコード線ＤＬＫＳの集合群をデコード線群ＤＬＫＳＧとして示している。また、本実施の形態においては、デコード線ＤＬＫＳと電気的に結合されるテスト用のデコード線ＴＤＬ１，ＴＤＬ２が設けられる。具体的には、奇数行のデジット線に対応する論理回路ＡＤのデコード線ＤＬＫＳとテスト用のデコード線ＴＤＬ１とが電気的に結合される。また、偶数行のデジット線に対応する論理回路ＡＤのデコード線ＤＬＫＳとテスト用のデコード線ＴＤＬ２とが電気的に結合される。
【０１３３】
本例においては、デコード線ＴＤＬ１，ＴＤＬ２はともに「Ｈ」レベルに設定される。また、デコード線ＴＤＬ１，ＴＤＬ２以外の他のデコード線群ＤＬＫＳＧについてもすべて「Ｈ」レベルに設定されるものとする。
【０１３４】
これに伴い、選択領域１２０ｂのドライバトランジスタＴｄすべてがオンする。したがって、全デジット線ＷＤＬを介して電源電圧Ｖｃｃと接地電圧ＧＮＤとが電気的に結合され、全デジット線ＷＤＬに電流経路が形成される。
【０１３５】
また、本例においては、通常時よりも高い電源電圧Ｖｃｃが与えられるものとする。これに伴い、通常時よりも多い電流が流れる。この電流加速によりデジット線ＷＤＬにおいて流れる電流の配線電流密度を上昇させることができエレクトロマイグレーションという不良を顕在化させて、断線不良を加速化させることができる。
【０１３６】
図１６は、別の電流加速試験について説明する概念図である。
図１６を参照して、本例においてはデコード線ＴＤＬ１，ＴＤＬ２を「Ｈ」レベル、「Ｌ」レベルにそれぞれ設定する。他のデコード線群ＤＬＫＳＧは、全て「Ｈ」レベルに設定されているものとする。
【０１３７】
デコード線ＴＤＬ１が「Ｈ」レベルに設定されているため、奇数行のデジット線ＷＤＬに対応するドライバトランジスタＴｄがオンし、デジット線ＷＤＬと接地電圧ＧＮＤとが電気的に結合される。
【０１３８】
したがって、奇数行のデジット線ＷＤＬに電流経路が形成されるが、偶数行のデジット線ＷＤＬには電流経路は形成されない。本方式により、奇数行と偶数行のデジット線に対して独立に試験を実行することができる。なお、デコード線ＴＤＬ１，ＴＤＬ２の論理レベルを反転させることにより、奇数行のデジット線ＷＤＬにのみ電流経路を形成させることも可能である。
【０１３９】
図１７は、本発明の実施の形態に従うデジット線ＷＤＬにおける断線不良を加速する電流加速試験を実行する場合のタイミングチャート図である。
【０１４０】
図１７を参照して、時刻ｔ１０♯においてクロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤとともに制御信号ＴＭが入力される。これに伴い図１５および図１６で説明したテストモードが実行される。このテストモードの実行の開始に伴い、デジット線ＷＤＬは、図１４のタイミングチャート図で説明したのと同様に所定のクロック数期間経過後の時刻ｔ１１に入力される制御信号ＷＤの入力があるまでの所定の期間活性化すなわち選択され続ける。これにより電流加速試験を所定のクロックサイクル期間実行し続けることができるためデジット線の電流加速試験を効率的に実行し、エレクトロマイグレーション等による断線不良を顕在化させることができる。
【０１４１】
時刻ｔ１２においては、クロック信号ＣＬＫの立ち上がりに同期して制御信号ＣＳおよび制御信号ＲＤが入力され、図１０のタイミングチャート図と同様のデータ読出が実行されるのでその詳細な説明は繰り返さない。
【０１４２】
次に、ビット線とデジット線間の短絡不良を加速する加速試験（以下、ビット−デジット加速試験とも称する）について説明する。
【０１４３】
図１８のタイミングチャート図を用いて、本発明の実施の形態１に従うビット−デジット加速試験について説明する。
【０１４４】
図１８を参照して、時刻ｔ１０＃ａにおいて、クロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤとともに制御信号ＴＭが入力される。これに伴いテストモードが実行される。このテストモードは、上述したように次の制御信号ＷＤの入力まで実行される。
【０１４５】
本例においては、デジット線ＷＤＬとビット線ＢＬにストレスを印加する場合について説明する。具体的にはビット線を所定の電圧にプルアップし、デジット線を接地電圧ＧＮＤレベルにする構成について説明する。時刻ｔ１０ａ＃において、コントロール回路５からの指示に応答してセレクタＳＥＬｒは、デジット線ＷＤＬを接地電圧ＧＮＤと電気的に結合する。
【０１４６】
また、テスト用のデコード線ＴＬ１，ＴＬ２をともに「Ｈ」レベルに設定する。また、書込制御信号ＷＤＴａ，ＷＤＴｂをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定する。
【０１４７】
これにより、ドライバＤＲＶ１のトランジスタＰＴ１がオンし、ビット線ＢＬの一旦側と電源電圧Ｖｃｃａとが電気的に結合される。したがって、ビット線ＢＬは所定電圧にプルアップされた状態であり、デジット線ＷＤＬは接地電圧ＧＮＤにプルダウンされているためビット線ＢＬとデジット線ＷＤＬとの間に電界が生じ、その間における短絡不良を加速させることができる。なお、本例においては、ビット線ＢＬを所定の電圧レベルにプルアップし、デジット線ＷＤＬを接地電圧ＧＮＤ（０Ｖ）に設定する場合について説明したが、電圧関係を反転させることも当然に可能である。
【０１４８】
次に、メモリセルＭＣのトンネル膜の不良をテストするテストモードについて説明する。具体的には、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加する。
【０１４９】
図１９は、トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加するテストモードについて説明するタイミングチャート図である。
【０１５０】
図１９を参照して、時刻ｔ１０＃ｂにおいて制御信号ＣＳ，ＴＭ，ＷＤの入力に伴いテストモードが実行される。
【０１５１】
具体的には、時刻ｔ１０＃ｂにおいて、テスト用のデコード線ＴＬ１，ＴＬ２をともに「Ｈ」レベルに設定される。また、書込制御信号ＷＤＴａ，ＷＤＴｂをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定される。これにともない、図１８で説明したのと同様にビット線ＢＬの一端側と電源電圧Ｖｃｃａとが電気的に結合される。また、同様のタイミングにおいてワード線ＷＬも活性化される。したがって、活性化されたワード線ＷＬに対応するメモリセルＭＣのアクセストランジスタＡＴＲがオンする。これに伴い、ワード線ＷＬに対応するメモリセルＭＣを介してビット線ＢＬとソース線ＳＬとが電気的に結合され、メモリセルＭＣに通過電流いわゆるトンネル電流が流れる。これにより、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの両端に電界を印加することができトンネル膜の欠陥不良を加速させることができる。
【０１５２】
図２０は、トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加する他のテストモードについて説明するタイミングチャート図である。
【０１５３】
図２０を参照して、時刻ｔ１０＃ｃにおいて、制御信号ＣＳ，ＴＭ，ＷＤの入力に伴いテストモードが実行される。具体的には、テスト用のデコード線ＴＬ１，ＴＬ２をともに「Ｈ」レベルに設定する。また、書込制御信号ＷＤＴａ，ＷＤＴｂをそれぞれ「Ｌ」レベル、「Ｈ」レベルに設定する。これに伴い、ドライバＤＲＶ１のトランジスタＮＴ１がオンし、ビット線ＢＬの一端側と接地電圧ＧＮＤとが電気的に結合される。また、同様のタイミングにおいてワード線ＷＬも活性化される。また、本例においては、セレクタＳＥＬｇがコントロール回路５からの指示に応答して電源電圧Ｖｃｃｅとソース線ＳＬとを電気的に結合する。したがって、図２０で説明したのと逆の電流経路がワード線ＷＬに対応するメモリセルＭＣを流れることとなる。したがって、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの両端に電界を印加することができトンネル膜の欠陥不良を加速させることができる。
【０１５４】
（実施の形態１の変形例）
図２１は、本発明の実施の形態１の変形例に従う電流駆動系回路の概略構成図である。
【０１５５】
図２１を参照して、本発明の実施の形態１の変形例に従う電流駆動系回路は、図５で説明した電流駆動系回路と比較してドライバＤＲＶ１およびＤＲＶ２をドライバＤＲＶ１♯およびドライバＤＲＶ２♯に置換した点と、ライトドライバデコーダＷＤＣ１，ＷＤＣ２をライトドライバデコーダＷＤＣ１♯，ＷＤＣ２♯にそれぞれ置換した点とが異なる。その他の点では同様であるのでその説明は繰返さない。
【０１５６】
ドライバＤＲＶ１♯は、ドライバＤＲＶ１と比較して、トランジスタＰＴ１をＮ型のＮチャネルＭＯＳトランジスタＮＴ３に置換した点が異なる。ドライバＤＲＶ２♯は、ドライバＤＲＶ２と比較して、トランジスタＰＴ２をＮチャネルＭＯＳトランジスタＮＴ４に置換して点が異なる。ライトドライバデコーダＷＤＣ１♯は、論理回路Ｇ１１を論理回路Ｇ１３に置換した点が異なる。ライトドライバデコーダＷＤＣ２♯は、ライトドライバデコーダＷＤＣ２と比較して、論理回路Ｇ１２を論理回路Ｇ１４に置換した点が異なる。すなわち、ドライバＤＲＶ１♯，ＤＲＶ２♯のドライバトランジスタをＮ型のドライバトランジスタに全て変更したことに伴う回路構成の変形例である。
【０１５７】
図２２は、図２１で示した実施の形態１の変形例に従う電流駆動系回路におけるスリープ期間の電圧供給線に供給する電圧レベルを説明する概念図である。
【０１５８】
図２２を参照して、ここでは、制御信号／ＡＣＴ（「Ｈ」レベル）に応答してセレクタＳＥＬ１〜ＳＥＬ４がそれぞれ動作し、図７と同様に電圧供給線ＶＬ１には接地電圧ＧＮＤが供給される。電圧供給線ＶＬ２には電源電圧ＶｃｃｂがトランジスタＴ１およびＮ６０を介して電気的に結合される。電圧供給線ＶＬ３は、トランジスタＴ２およびトランジスタＮ６２を介して電源電圧Ｖｃｃｂと電気的に結合される。電圧供給線ＶＬ４は、トランジスタＮ６６のオンに応答して接地電圧ＧＮＤと電気的に結合される。したがって、上述した図７で説明したのと同様にデバイスのスリープ期間における消費電力を低減することができる。
【０１５９】
ここで、トランジスタＮＴ３がオフする際、本実施の形態の構成においては、論理回路Ｇ１３が「Ｌ」レベルの出力信号として電源電圧ＶｃｃｆをトランジスタＮＴ３のゲートに入力する。したがって、これにより、トランジスタＮＴ３のゲート−ソース間電圧は過大になりすぎることがなく、高電界が薄膜のトランジスタＮＴ３に掛からないためゲート絶縁膜の信頼性を補償することができる。
【０１６０】
図２３は、デバイスの活性化時における電圧供給線に供給される電圧レベルを説明する概念図である。
【０１６１】
図２３を参照して、具体的には図８で説明したのと同様であり、電圧供給線ＶＬ１に電源電圧Ｖｃｃｅが供給され、電圧供給線ＶＬ２に電源電圧Ｖｃｃａが供給される。また、電圧供給線ＶＬ３には電源電圧Ｖｃｃａが供給され、電圧供給線ＶＬ４には電源電圧Ｖｃｃｅが供給される。
【０１６２】
図２４は、本発明の実施の形態１の変形例に従う電流駆動系回路のデータ書込時におけるドライバ回路の動作を説明する概念図である。
【０１６３】
図２４を参照して、本例においては、ビット線ＢＬ１が選択されるものとする。したがって、デコーダＭＤＣ１は、デコード線ＭＫＳの入力に基づいてコラム選択線ＣＳＬ１を活性化（「Ｈ」レベル）させる。また、ライトドライバデコーダＷＤＣ１＃およびＷＤＣ２＃には、全て「Ｈ」レベルのプリデコード信号がデコード線ＤＫＳを介して伝達されるものとする。また、書込制御信号ＷＤＴａ，ＷＤＴｂは、それぞれ「Ｈ」レベル、「Ｌ」レベルに設定されるものとする。
【０１６４】
この場合、ライトドライバデコーダＷＤＣ１＃の論理回路Ｇ１３は「Ｈ」レベルを出力する。一方、ライトドライバデコーダＷＤＣ２＃の論理回路Ｇ２２は、「Ｈ」レベルを出力する。これに伴い、トランジスタＮＴ３およびＮＴ２がオンする。したがって電圧供給線ＶＬ２とビット線ＢＬの一端側とがトランジスタＮＴ３を介して電気的に結合され、ビット線ＢＬの他端側と接地電圧ＧＮＤとが電気的に結合されてビット線ＢＬの一端側から他端側への電流経路が形成される。このビット線ＢＬを流れるデータ書込電流により選択されたメモリセルＭＣへのデータ書込を実行することが可能になる。
【０１６５】
したがって、図２１の本発明の実施の形態１の変形例に従う電流駆動系回路の構成においても実施の形態１で説明した電流駆動系回路と同様に動作する。したがって、電流もしくは電圧加速試験についても実施の形態１で説明した方式を同様に適用することができ、上記の実施の形態１で説明したのと同様の効果を得ることができる。
【０１６６】
（実施の形態２）
本発明の実施の形態２においては、実施の形態１およびその変形例とは異なる別のドライバ回路を用いた電流駆動系回路の構成における加速試験について説明する。
【０１６７】
図２５は、本発明の実施の形態２に従う電流駆動系回路の回路構成図である。
図２５を参照して、本発明の実施の形態２に従う電流駆動系回路は、図５で示した実施の形態１に従う電流駆動系回路と比較して、ビット線ＢＬの他端側に設けられたライトドライバデコーダＷＤＣ２を削除した点と、セレクタＳＥＬ２とＳＥＬ４とをセレクタＳＥＬ５およびＳＥＬ６にそれぞれ置換した点と、プリチャージ電圧を供給するためにトランジスタＴ５，Ｐ１を削除した点とが異なる。その他の図５で示したビット線ＢＬの一端側に設けられた周辺回路等については同様の構成であるのでその説明は繰返さない。
【０１６８】
図２５に示される本実施の形態２に従う電流駆動系回路は、片側のみにデコーダ帯を配置した構成であるので図５で示した電流駆動系回路と比較してデコーダ帯の回路面積を削減するとともにデコード信号の配線数を削減し、効率的なレイアウト配置が可能である。
【０１６９】
セレクタＳＥＬ５は、トランジスタＮ７０，Ｎ８０，Ｐ７０，Ｐ８０とを含む。トランジスタＮ７０，Ｎ８０は、一例としてＮチャネルＭＯＳトランジスタとする。トランジスタＰ７０，Ｐ８０は、一例としてＰチャネルＭＯＳトランジスタとする。
【０１７０】
トランジスタＮ７０は、電源電圧Ｖｃｃｇ（＜Ｖｃｃａ）と電圧供給線ＶＬ５との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＮ８０は、電源電圧Ｖｃｃｉ（＜Ｖｃｃｇ）とノードＮｄ１との間に配置され、そのゲートは制御信号ＣＩの入力を受ける。トランジスタＰ８０は、電源電圧Ｖｃｃｊ（＞Ｖｃｃｇ）とノードＮｄ１との間に配置され、そのゲートは制御信号ＣＩの入力を受ける。トランジスタＰ７０は、ノードＮｄ１と電圧供給線ＶＬ５との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。
【０１７１】
このセレクタＳＥＬ５は、制御信号／ＢＩの入力に応答して通常時と試験時用の電源電圧の供給レベルを切換える。具体的には制御信号／ＢＩが「Ｈ」レベルの場合には通常時の電源電圧Ｖｃｃｇが電圧供給線ＶＬ５に供給される。一方、テスト時に入力される制御信号／ＢＩ（「Ｌ」レベル）が入力された場合にはトランジスタＰ７０がオンし、電源電圧Ｖｃｃｉもしくは電源電圧Ｖｃｃｊが電圧供給線ＶＬ５と電気的に結合される。
【０１７２】
セレクタＳＥＬ６は、トランジスタＮ７２，Ｎ７４，Ｎ７６，Ｎ７８，Ｐ７２，Ｐ７４，Ｐ７６，Ｐ７８とを含む。トランジスタＮ７２，Ｎ７４，Ｎ７６，Ｎ７８は、一例としてＮチャネルＭＯＳトランジスタとする。トランジスタＰ７２，Ｐ７４，Ｐ７６，Ｐ７８は、一例としてＰチャネルＭＯＳトランジスタとする。
【０１７３】
トランジスタＮ７２は、電源電圧Ｖｃｃｋと電圧供給線ＶＬ６との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＰ７２は、ノードＮｄ２と電圧供給線ＶＬ６との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＮ７４は、電源電圧Ｖｃｃｋと電圧供給線ＶＬ７との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＰ７４は、ノードＮｄ３と電圧供給線ＶＬ７との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＰ７６は、ノードＮｄ２と電源電圧Ｖｃｃｈ（＞Ｖｃｃａ）との間に配置され、そのゲートは制御信号ＶＣＥの入力を受ける。トランジスタＮ７６は、ノードＮｄ２と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＣＥの入力を受ける。トランジスタＮ７８は、ノードＮｄ３と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＣＯの入力を受ける。トランジスタＰ７８は、ノードＮｄ３と電源電圧Ｖｃｃｈとの間に配置され、そのゲートは制御信号ＶＣＯの入力を受ける。
【０１７４】
セレクタＳＥＬ６もセレクタＳＥＬ５と同様に、テスト時に入力される制御信号／ＢＩの入力に応答して通常時およびテスト時に供給する電源電圧の電圧レベルを切換える。具体的には、通常動作時において制御信号／ＢＩ（「Ｈ」レベル）に応答して、電圧供給線ＶＬ６およびＶＬ７は、電源電圧Ｖｃｃｋと電気的に結合される。
【０１７５】
一方、テストモード時に置いて制御信号／ＢＩ（「Ｌ」レベル）の場合には入力される制御信号ＶＣＥおよびＶＣＯの論理レベルに応じて、テストモード時における電圧供給線ＶＬ６，ＶＬ７にそれぞれ与えられる電圧レベルが設定される。
【０１７６】
図２６は、デバイスのスリープ期間における本発明の実施の形態２に従う電流駆動系回路の電圧供給線に供給される電圧レベルを説明する概念図である。
【０１７７】
この場合においては、図７において説明していたのと同様に、電圧供給線ＶＬ１は、トランジスタＮ６４を介して接地電圧ＧＮＤと電気的に結合される。電圧供給線ＶＬ２は、トランジスタＴ１およびＮ６０を介する電源電圧Ｖｃｃｂが電気的に結合される。
【０１７８】
電圧供給線ＶＬ６およびＶＬ７について考える。コラム選択線ＣＳＬは「Ｌ」レベルに設定されているため、ドライバＤＲＶ２ａのトランジスタＰＴ２はオン状態でありビット線ＢＬの他端側と電圧供給線ＶＬ６およびＶＬ７が電気的に結合される。したがって、奇数列に対応するビット線ＢＬ１は電圧供給線ＶＬ７と電気的に結合され、偶数列に対応するビット線ＢＬ２は電圧供給線ＶＬ６と電気的に結合される。
【０１７９】
一方、セレクタＳＥＬ６は、制御信号／ＢＩ（「Ｈ」レベル）に応答してトランジスタＮ７２，Ｎ７４がオンし、電圧供給線ＶＬ６およびＶＬ７と電源電圧Ｖｃｃｋとが電気的に結合される。これにより図７で説明したのと同様に所定のプリチャージ電圧Ｖｃｃｋがビット線ＢＬに供給される。
【０１８０】
図２７は、本発明の実施の形態２に従う電流駆動系回路においてデバイスの活性化時に電圧供給線に与えられる電圧レベルを説明する概念図である。
【０１８１】
図２７を参照して、セレクタＳＥＬ１は、図８で説明したのと同様に制御信号／ＡＣＴの入力に応答して電圧供給線ＶＬ２と電源電圧Ｖｃｃａとが電気的に結合される。セレクタＳＥＬ３は、図８で説明したのと同様に制御信号／ＡＣＴの入力に応答して電圧供給線ＶＬ１と電源電圧Ｖｃｃｆとが電気的に結合される。また、この場合においては図２６で説明したのと同様にプリチャージ電圧が各ビット線ＢＬに供給される。
【０１８２】
図２８は、本発明の実施の形態２に従う電流駆動系回路のデータ書込を説明する概念図である。
【０１８３】
図２８を参照して、ここではビット線ＢＬ１にデータ書込を実行する場合について説明する。本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂは「Ｈ」レベル、「Ｌ」レベルに設定されているものとする。これに伴い、ライトドライバデコーダＷＤＣ１の論理回路Ｇ１１が「Ｌ」レベルを出力し、ドライバＤＲＶ１のトランジスタＰＴ１がオンする。またコラム選択線ＣＳＬの活性化に伴いトランジスタＮＴ２がオンする。これにより、電源電圧Ｖｃｃａと電源電圧Ｖｃｃｇ（＜Ｖｃｃａ）との電圧差に基づくデータ書込電流がビット線ＢＬ１の一端側から他端側に供給され、選択されたメモリセルＭＣに対するデータ書込を実行することができる。
【０１８４】
図２９は、本発明の実施の形態２に従う電流駆動系回路の別のデータ書込を説明する概念図である。
【０１８５】
図２９を参照して、ここでは書込制御信号ＷＤＴａ，ＷＤＴｂが「Ｌ」レベル、「Ｈ」レベルに設定されている場合について説明する。この場合において、ドライバＤＲＶ２ａのトランジスタＮＴ２はオン状態である。
【０１８６】
一方、ドライバＤＲＶ１のトランジスタＮＴ１はライトドライバデコーダＷＤＣ１の論理回路Ｇ２１の活性化に伴い、接地電圧ＧＮＤとビット線ＢＬ１とを電気的に結合する。したがって電源電圧Ｖｃｃｇから接地電圧ＧＮＤへの電流経路が形成される。具体的にはビット線ＢＬ１の他端側から一端側へのデータ書込電流が流れ、選択されたメモリセルＭＣに対するデータ書込を実行することができる。なお、本例においては、電源電圧Ｖｃｃｇは、一例として十分なデータ書込電流をビット線ＢＬ１に供給すべく、電源電圧Ｖｃｃａと接地電圧ＧＮＤとの間の中間電圧に設定することができる。
【０１８７】
図３０は、本発明の実施の形態２に従う電流駆動系回路における電圧加速試験を説明する概念図である。
【０１８８】
図３０を参照して、ここでは制御信号／ＢＩ（「Ｌ」レベル）が入力されるものとする。これに伴い、セレクタＳＥＬ６のトランジスタＰ７２およびＰ７４がオンし、制御信号ＶＣＥおよびＶＣＯの論理レベルの組合せに応じた電源電圧が電圧供給線ＶＬ６，ＶＬ７を介してビット線ＢＬに供給される。
【０１８９】
本例においては、制御信号ＶＣＥ，ＶＣＯをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定する。これに伴い、電圧供給線ＶＬ６は、トランジスタＰ７２，Ｎ７６を介して接地電圧ＧＮＤと電気的に結合される。電圧供給線ＶＬ７は、制御信号ＶＣＯに応答してトランジスタＰ７４，Ｐ７８を介して電源電圧Ｖｃｃｈと電気的に結合される。
【０１９０】
したがって、電圧供給線ＶＬ７と電気的に結合される奇数列のビット線ＢＬは電源電圧Ｖｃｃｈが供給され、偶数列のビット線ＢＬは接地電圧ＧＮＤが供給されることになる。
【０１９１】
したがって、実施の形態１の図１１で説明したのと同様に偶数列、奇数列にそれぞれ異なる電圧を印加することによりビット線間の短絡不良を加速し、顕在化させることが可能となる。
【０１９２】
図３１は、本発明の実施の形態２に従う電流駆動系回路における別の電圧加速試験を説明する概念図である。
【０１９３】
図３１を参照して、本例においては制御信号ＶＣＥ，ＶＣＯの論理レベルを反転させる。これに伴い、電圧供給線ＶＬ６，ＶＬ７に供給される電圧レベルが反転し、一例としてビット線ＢＬ１，ＢＬ２に供給される電圧レベルと対称の電圧ストレスを印加することができる。
【０１９４】
次に、本発明の実施の形態２に従う電流駆動系回路の電流加速試験について説明する。
【０１９５】
図３２は、本発明の実施の形態２に従う電流駆動系回路の電流加速試験を説明する概念図である。
【０１９６】
図３２を参照して、本例においては、コラム選択線ＣＳＬは「Ｈ」レベルに設定されているものとする。すなわちドライバＤＲＶ２ａのトランジスタＮＴ２はオン状態である。したがって、ビット線ＢＬ１の他端側と電圧供給線ＶＬ５とが電気的に結合されている。
【０１９７】
また、制御信号ＣＩは「Ｈ」レベルに設定される。これに伴いトランジスタＮ８０とＰ７０を介して電源電圧Ｖｃｃｉ（＜Ｖｃｃｇ）と電圧供給線ＶＬ５とが電気的に結合される。電源電圧Ｖｃｃｉは電源電圧Ｖｃｃｇよりも電圧レベルが低く、電源電圧Ｖｃｃａと電源電圧Ｖｃｃｉとの電圧差は通常時よりも大きい。したがって、ビット線ＢＬ１，ＢＬ２を流れるデータ書込電流の量は通常時よりも大きなデータ書込電流が流れる。
【０１９８】
また、本例においては並列に電流加速試験を実行することができるため効率的な試験が可能である。
【０１９９】
図３３は、本発明の実施の形態２に従う電流駆動系回路の別の電流加速試験を説明する概念図である。
【０２００】
制御信号ＣＩは「Ｌ」レベルに設定される。これに伴い、トランジスタＰ８０，Ｐ７０を介して電源電圧Ｖｃｃｊ（＞Ｖｃｃｇ）と電圧供給線ＶＬ５とが電気的に結合される。したがって、ビット線ＢＬ１およびＢＬ２は、電源電圧Ｖｃｃｊから接地電圧ＧＮＤへの電流経路が形成される際、通常時よりも電圧差が大きくなるためビット線ＢＬの他端側から一端側へ流れるデータ書込電流の電流量は大きくなる。
【０２０１】
また、本例においては並列に電流加速試験を実行することができるため効率的な試験が可能である。
【０２０２】
これにより電流加速試験を効率的かつ高速に実行することができ配線不良を顕在化させることができる。
【０２０３】
また、図１４，図１７〜図２０のタイミングチャートで説明した方式に従って同様のテストモードを実行することが可能であり、所定のクロックサイクル数期間テストモードを実行し続けることによりさらに不良を顕在化させることもできる。
【０２０４】
（実施の形態２の変形例）
図３４は、実施の形態２の変形例に従う電流駆動系回路の概念図である。
【０２０５】
図３４を参照して、ここでは、図２１で説明したのと同様のデコーダＷＤＣ１＃およびドライバＤＲＶ１＃を図２９の実施の形態２に従う電流駆動系回路に適用したものである。具体的な動作については上述したのと同様の動作であるのでその詳細な説明は繰り返さない。
【０２０６】
本実施の形態２の変形例に従う電流駆動系回路においても、実施の形態２と同様の効果を得ることができる。
【０２０７】
なお、上記においては、主にＭＲＡＭメモリセルの信頼性試験について説明してきたが、ＰＣＭデバイスの相転移による可変抵抗メモリの信頼性試験についても同様に適用することが可能である。
【０２０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０９】
【発明の効果】
この発明は以上説明したように、テスト時に少なくとも１本の書込電流線の一端および他端にデータ書込時よりも大きな電圧差を設定することにより、データ書込時よりも大きい電流量が書込電流線に流れる。これにより、書込電流線の断線不良を検出し、顕在化させることができる。
【０２１０】
また、テスト時において、書込電流線を駆動するドライバ回路の動作期間を規定するワンショットパルスの選択信号の出力期間を調整するタイミング調整回路を設ける。これにより、テスト時間を調整し、精度の高いテストを実行することができる。
【０２１１】
また、テスト時に少なくとも１本のビット線の一端を第１の電圧および第２の電圧のいずれか一方と電気的に結合し、他端を開放状態に設定する。これにより、ビット線と他の隣接する回路等との間に電圧ストレスを掛けることができ不良を検出することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】メモリアレイ１０およびその周辺回路の概略構成図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である。
【図６】本発明の実施の形態に従うデコーダＭＤＣ１の回路構成図である。
【図７】電流駆動系回路においてデバイスのスリープモード時における電圧供給線の電圧レベルを説明する概念図である。
【図８】デバイスの活性化時において、電流駆動系回路が動作を実行していないスタンバイ時の電圧供給線の電圧レベルを説明する概念図である。
【図９】データ書込時における電流駆動系回路の動作について説明する概念図である。
【図１０】本発明の実施の形態に従うデータ書込およびデータ読出の一連の動作について説明するタイミングチャート図である。
【図１１】テストモードにおいて本発明の実施の形態１に従う電圧加速試験を説明するドライバ回路の概略構成図である。
【図１２】本発明の実施の形態１に従う電流加速試験を説明する電流駆動系回路の概念図である。
【図１３】電流加速試験の流れる電流方向が逆の場合の概念図である。
【図１４】本発明の実施の形態に従う信頼性試験について説明するタイミングチャート図である。
【図１５】本発明の実施の形態に従うデジット線ＷＤＬにおける電流加速試験を説明する概念図である。
【図１６】別の電流加速試験について説明する概念図である。
【図１７】本発明の実施の形態に従うデジット線ＷＤＬにおける断線不良を加速する電流加速試験を実行する場合のタイミングチャート図である。
【図１８】本発明の実施の形態１に従うビット−デジット加速試験について説明するタイミングチャート図である。
【図１９】トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加するテストモードについて説明するタイミングチャート図である。
【図２０】トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加する他のテストモードについて説明するタイミングチャート図である。
【図２１】本発明の実施の形態１の変形例に従う電流駆動系回路の概略構成図である。
【図２２】実施の形態１の変形例に従う電流駆動系回路におけるスリープ期間の電圧供給線に供給する電圧レベルを説明する概念図である。
【図２３】デバイスの活性化時における電圧供給線に供給される電圧レベルを説明する概念図である。
【図２４】本発明の実施の形態１の変形例に従う電流駆動系回路のデータ書込時におけるドライバ回路の動作を説明する概念図である。
【図２５】本発明の実施の形態２に従う電流駆動系回路の回路構成図である。
【図２６】デバイスのスリープ期間における本発明の実施の形態２に従う電流駆動系回路の電圧供給線に供給される電圧レベルを説明する概念図である。
【図２７】本発明の実施の形態２に従う電流駆動系回路においてデバイスの活性化時に電圧供給線に与えられる電圧レベルを説明する概念図である。
【図２８】本発明の実施の形態２に従う電流駆動系回路のデータ書込を説明する概念図である。
【図２９】本発明の実施の形態２に従う電流駆動系回路の別のデータ書込を説明する概念図である。
【図３０】本発明の実施の形態２に従う電流駆動系回路における電圧加速試験を説明する概念図である。
【図３１】本発明の実施の形態２に従う電流駆動系回路における別の電圧加速試験を説明する概念図である。
【図３２】本発明の実施の形態２に従う電流駆動系回路の電流加速試験を説明する概念図である。
【図３３】本発明の実施の形態２に従う電流駆動系回路の別の電流加速試験を説明する概念図である。
【図３４】実施の形態２の変形例に従う電流駆動系回路の概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリアレイ、１５ 列デコーダ、２０ 行選択回路、２５，３０ 読出／書込制御回路、２００ 読出制御回路、３００ 書込制御回路、ＳＥＬ１〜ＳＥＬ６，ＳＥＬｇ，ＳＥＬｒセレクタ、ＤＲＶ１，ＤＲＶ２，ＤＲＶ１＃，ＤＲＶ２＃ ドライバ、ＷＤＣ１，ＷＤＣ１＃，ＷＤＣ２，ＷＤＣ２＃ ライトドライバデコーダ。
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、信頼性評価のための試験を実行する回路を備えた不揮発性記憶装置に関する。
【０００２】
【従来の技術】
一般に、デバイスの故障は３つの期間に大別され、時間の経過につれて初期故障期間、偶発故障期間、摩耗故障期間等を挙げることができる。初期故障は、使用直後に発生する故障でデバイス作製時の欠陥が現われたものである。マージン系の不良はこの部類に属する。この故障の割合は時間とともに急速に減少していく。その後は低い故障率がある一定期間長く続く偶発故障期間に入る。やがてデバイスは耐用寿命に近づき急激に故障率が増大する（摩耗故障期間）。デバイスは、偶発故障期間内で使用することが望ましくこの領域が耐用期間となる。したがって、デバイスの信頼性を高めるためには偶発故障が低く一定でかつ偶発故障期間が長く続くことが要求される。
【０００３】
一方で、初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。これを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し早く偶発故障に入ることが望ましい。現在このスクリーニング手法の１つとして一般に高温・高圧等の加速動作試験（バーンイン試験）が行なわれている。これは実デバイスを用いて、回路を構成するトランジスタ等の誘電体膜等を直接評価することができる方式であり、配線間ショートをはじめ、あらゆる不良要因を高温かつ高電界のストレス等を印加することにより加速的に顕在化させることができる。
【０００４】
特開２００１−６７８９８号公報においては、テスト時に書込あるいは読出時に用いられるドライバ回路を駆動して、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセル等のバーンイン試験を実行する方式が開示されている。
【０００５】
【特許文献１】
特開２００１−６７８９８号公報
【０００６】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００ ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ＴＡ７．２），ｐ．１２８−１２９
【０００７】
【非特許文献２】
長広泰明「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス，日経ＢＰ社，２００２年３月号，ｐ．６５−７８
【０００８】
【発明が解決しようとする課題】
一方、近年の新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス（特許文献１参照）や薄膜のカルケナイドという材料を用いてデータ記憶を実行するＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｉｅｓ）デバイス（特許文献２参照）が特に注目されている。
【０００９】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの構造はＤＲＡＭ等のメモリセルの素子とは異なり、また、データ記憶の方式も異なる。
【００１０】
したがって、メモリセルのデータ書込や読出等に用いられるドライバ回路等も異なる。したがって、従来のＤＲＡＭ等の半導体記憶装置で周辺回路として設けられるドライバ回路を用いたバーンイン試験をそのままＭＲＡＭデバイスやＰＣＭデバイスに適用することは困難である。
【００１１】
本発明は、上記のような問題を解決するためになされたものであって、周辺回路であるドライバ回路を用いて、簡易かつ効率的にデバイスのバーンイン試験を実行することが可能な不揮発性記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、メモリアレイと、書込電流線と、ドライバ回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。書込電流線は、複数のメモリセルのうち所定区分毎に対応して設けられる。ドライバ回路は、各書込電流線に対応して設けられ、対応する書込電流線に書込電流を供給する。テスト時に、各ドライバ回路のうちの少なくとも１つは活性化されて、対応する書込電流線の一端および他端に与えられる電圧差をデータ書込時に与えられる電圧差よりも大きく設定する。
【００１３】
また、不揮発性記憶装置は、メモリアレイと、書込電流線と、ドライバ回路と、制御回路とを含む。メモリアレイは、各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。書込電流線は、複数のメモリセルのうち所定区分毎に設けられる。ドライバ回路は、書込電流線に対応して設けられ、対応する書込電流線にデータ書込電流を供給する。制御回路は、各ドライバ回路に対応して設けられ、対応するドライバ回路の駆動を制御する。各制御回路は、信号生成回路と、タイミング調整回路とを含む。信号生成回路は、データ書込時に外部からのアドレス指示に基づいて対応するドライバ回路の動作期間を規定するワンショットパルスの選択信号を生成する。タイミング調整回路は、テスト時に信号生成回路から生成される選択信号を出力する期間を調整する。
【００１４】
また、不揮発性記憶装置は、メモリアレイと、複数のビット線と、複数の第１のドライバ回路とを含む。メモリアレイは、各々において、記憶データに応じた電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含む。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。複数の第１のドライバ回路は、複数のビット線にそれぞれ対応して設けられ、対応するビット線に第１の書込電流を供給する。テスト時に、各第１のドライバ回路のうちの少なくとも１つは活性化されて、対応するビット線の一端を第１の電圧および第２の電圧のいずれか一方と電気的に結合し、他端を開放状態に設定する。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【００１７】
なお、以下の説明で明らかなように、本発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、データ書込および読出の際に通過電流（データ書込電流およびデータ読出電流）が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１８】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０と、列デコーダ１５と、行選択回路２０とを備える。
【００１９】
列デコーダ１５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０の列選択動作を実行する。行選択回路２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、アクセス対象となるメモリアレイ１０における行選択動作を実行する。
【００２０】
また、ＭＲＡＭデバイス１は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づくデータ書込あるいは出力データＤＯＵＴとして外部に出力するデータ読出を実行する読出／書込制御回路２５，３０をさらに備える。なお、以下においては信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２１】
また、メモリアレイ１０の行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００２２】
メモリアレイ１０は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＷＤＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと複数のソース線ＳＬとをさらに備える。なお、図１には、代表的に１つのメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＷＤＬがそれぞれ１本ずつ示されている。またメモリセルＭＣのメモリセル列に対応してビット線ＢＬおよびソース線ＳＬが代表的に１本ずつ示されている。
【００２３】
また、メモリアレイ１０を挟んで行選択回路２０の反対領域に、コントロール回路５からの指示に応答してデジット線ＷＤＬに供給される電源電圧Ｖｃｃを接地電圧ＧＮＤに切換えるセレクタＳＥＬｒと、コントロール回路５からの指示に応答してソース線ＳＬに供給される接地電圧ＧＮＤを電源電圧Ｖｃｃｅに切換えるセレクタＳＥＬｇとが設けられる。
【００２４】
図２は、メモリアレイ１０およびその周辺回路の概略構成図である。
図２を参照して、メモリアレイ１０は、行列状に集積配置された正規のメモリセルＭＣを含むメモリ領域１０ａと、複数のダミーメモリセルＤＭＣを含むメモリ領域１０ｂとを含む。各ダミーメモリセルＤＭＣは、メモリ領域１０ａの正規のメモリセルＭＣとメモリセル列を共有するようにそれぞれ配置される。
【００２５】
また、メモリ領域１０ａは、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、複数のデジット線ＷＤＬとを含む。また、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと複数のソース線ＳＬとを含む。ワード線ＷＬは、メモリセル行に対応して設けられる２本のワード線のそれぞれを総括して標記したものである。具体的には、図２において、奇数列のビット線ＢＬに対応するメモリセルと電気的に結合されるワード線ＷＬＯと、偶数列のビット線ＢＬに対応するメモリセルと電気的に結合されるワード線ＷＬＥとが示される。
【００２６】
また、メモリ領域１０ｂは、メモリセル行に対応して設けられるデジット線ＤＷＤＬと、ダミーワード線ＤＷＬとを含む。ダミーワード線ＤＷＬは、メモリセル行に対応して設けられる２本のダミーワード線のそれぞれを総括的に標記したものである。具体的には、図２において、奇数列のビット線ＢＬに対応するダミーメモリセルと電気的に結合されるダミーワード線ＤＷＬＯと、偶数列のビット線ＢＬに対応するメモリセルと電気的に結合されるダミーワード線ＤＷＬＥとが示される。
【００２７】
メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００２８】
ここで、ＭＴＪメモリセルの構造およびデータ記憶原理について説明する。
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２９】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３０】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３１】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３２】
図４は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３３】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３５】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３６】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００３７】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００３８】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。なお、ダミーメモリセルＤＭＣの電気抵抗値はＲｍａｘ，Ｒｍｉｎの中間抵抗値Ｒｍｉｄに設定される
再び図２を参照して、行選択回路２０は、ロウアドレスＲＡに基づいてワード線ＷＬを選択する選択領域１２０ａと、ロウアドレスＲＡに基づいてデジット線ＷＤＬを選択する選択領域１２０ｂとを含む。
【００３９】
選択領域１２０ａは、複数のワード線ＷＬおよびダミーワード線ＤＷＬにそれぞれ対応して設けられた複数のトランジスタを含む。具体的には、ワード線ＷＬＥに対応してトランジスタＴｗｅが設けられる。また、ワード線ＷＬＯに対応してトランジスタＴｗｏが設けられる。選択領域１２０ａに含まれる複数のトランジスタは、図示しない行選択回路２０の行選択結果に応答して選択的にオンする。これに伴い、対応するワード線ＷＬ等が活性化（「Ｈ」レベル）される。
【００４０】
選択領域１２０ｂは、複数のデジット線ＷＤＬおよびＤＷＤＬにそれぞれ対応して設けられた複数のトランジスタＴｄを含む。選択領域１２０ｂに含まれる複数のトランジスタＴｄは、図示しない行選択回路２０の行選択結果に応答して選択的にオンする。これに伴い、対応するデジット線ＷＤＬにデータ書込電流が供給される。
【００４１】
読出／書込制御回路２５は、複数のビット線ＢＬの一端側にそれぞれ設けられた複数のドライバＤＲＶ１と、複数のドライバＤＲＶ１にそれぞれ対応して設けられる複数のライトドライバデコーダＷＤＣ１とを含む。また、読出／書込制御回路２５は、複数のドライバＤＲＶ１に共通に設けられ、セレクタＳＥＬ１からの電圧を供給する電圧供給線ＶＬ２と、電圧供給線ＶＬ２に供給する２種類の電源電圧（Ｖｃｃａ，Ｖｃｃｂ（＜Ｖｃｃａ））を選択するセレクタＳＥＬ１と、トランジスタＴ１とを含む。
【００４２】
トランジスタＴ１は、電源電圧ＶｃｃｂとセレクタＳＥＬ１との間に配置され、そのゲートはソース側と電気的に結合されている。いわゆるダイオード接続されている。したがって、セレクタＳＥＬ１は、電源電圧Ｖｃｃａもしくは電源電圧Ｖｃｃｂからトランジスタの閾値電圧分降下した電圧のいずれか一方を電圧供給線ＶＬ２に供給する。
【００４３】
ドライバＤＲＶ１は、トランジスタＰＴ１とＮＴ１とを含む。トランジスタＰＴ１は、電圧供給線ＶＬ２とビット線ＢＬの一端側との間に配置され、そのゲートはライトドライバデコーダＷＤＣからのデコード結果の入力を受ける。トランジスタＮＴ１は、ビット線ＢＬの一端側と接地電圧ＧＮＤとの間に配置され、そのゲートはライトドライバデコーダＷＤＣ１のデコード結果の入力を受ける。
【００４４】
ライトドライバデコーダＷＤＣ１は、入力される書込制御信号ＷＤＴａ，ＷＤＴｂとともに図示しない列デコーダ１５からのプリデコード信号を受けてデコード処理し、その結果をドライバＤＲＶ１に出力する。
【００４５】
読出／書込制御回路３０は、複数のビット線ＢＬの他端側にそれぞれ設けられた複数のドライバＤＲＶ２と、複数のドライバＤＲＶ２にそれぞれ対応して設けられる複数のライトドライバデコーダＷＤＣ２とを含む。また、読出／書込制御回路３０は、複数のドライバＤＲＶ２に共通に設けられ、セレクタＳＥＬ２により選択した電圧を供給する電圧供給線ＶＬ３と、電圧供給線ＶＬ３に供給する２種類の電源電圧（Ｖｃｃａ，Ｖｃｃｂ（＜Ｖｃｃａ））を選択するセレクタＳＥＬ２と、トランジスタＴ２とを含む。
【００４６】
トランジスタＴ２は、電源電圧ＶｃｃｂとセレクタＳＥＬ２との間にトランジスタＴ１と同様にダイオード接続される。したがって、セレクタＳＥＬ２は、電源電圧Ｖｃｃａもしくは電源電圧Ｖｃｃｂからトランジスタの閾値電圧分降下した電圧のいずれか一方を電圧供給線ＶＬ３に供給する。
【００４７】
ドライバＤＲＶ２は、トランジスタＰＴ２とＮＴ２とを含む。トランジスタＰＴ２は、電圧供給線ＶＬ３とビット線ＢＬの他端側との間に配置され、そのゲートはライトドライバデコーダＷＤＣ２からのデコード結果の入力を受ける。トランジスタＮＴ２は、ビット線ＢＬの他端側と接地電圧ＧＮＤとの間に配置され、そのゲートはライトドライバデコーダＷＤＣ２のデコード結果の入力を受ける。
【００４８】
ライトドライバデコーダＷＤＣ２は、入力される書込制御信号ＷＤＴａ，ＷＤＴｂとともに図示しない列デコーダ１５からのプリデコード信号を受けてデコード処理し、その結果をドライバＤＲＶ２に出力する。
【００４９】
また、読出／書込制御回路３０は、データ読出に用いられる入出力線対ＤＩＯＰと、データ読出時にビット線ＢＬと入出力線対ＤＩＯＰとのゲートとして用いられる複数のゲートトランジスタＲＳＧと、読出制御回路２００と、書込制御回路３００と、ビット線ＢＬにそれぞれ対応して設けられプリチャージ電圧を供給する電圧供給線ＶＬ５と、メモリセル列にそれぞれ対応して設けられる複数のトランジスタＰ１と、トランジスタＴ５と、隣接する２列ずつのビット線にそれぞれ対応して設けられる複数のデータ読出用のコラム選択線ＲＣＳＬとをさらに含む。
【００５０】
入出力線対ＤＩＯＰは、入出力線ＤＩＯ１，ＤＩＯ２を含む。ゲートトランジスタＲＳＧは、奇数列のビット線に対応して設けられる複数のゲートトランジスタＲＳＧ１と、偶数列のビット線に対応して設けられる複数のゲートトランジスタＲＳＧ２とを総括的に標記したものである。ゲートトランジスタＲＳＧ１の各々は、対応するビット線と入出力線ＤＩＯ１との間に配置され、そのゲートはデータ読出用のコラム選択線ＲＣＳＬと電気的に結合される。ゲートトランジスタＲＳＧ２の各々は、対応するビット線と入出力線ＤＩＯ２との間に配置され、そのゲートは、データ読出用のコラム選択線ＲＣＳＬと電気的に結合される。図２においては、ゲートトランジスタＲＳＧ１およびＲＳＧ２のゲートとそれぞれ電気的に結合されている１本のコラム選択線ＲＣＳＬが示されている。したがって、１本のコラム選択線ＲＣＳＬを活性化することにより奇数列に対応するビット線と入出力線ＤＩＯ１とが電気的に結合され、偶数列に対応するビット線と入出力線ＤＩＯ２とが電気的に結合される。
【００５１】
また、トランジスタＴ５は、ダイオード接続されて電源電圧Ｖｃｃｄと電圧供給線ＶＬ５との間に配置される。また、トランジスタＰ１は、電圧供給線ＶＬ５と対応するビット線との間に配置される。トランジスタＰ１の活性化に応答して電圧供給線ＶＬ５からプリチャージ電圧を各ビット線に対して供給する。なお、トランジスタＴ５，Ｐ１は、一例としてそれぞれＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタとする。
【００５２】
読出制御回路２００は、増幅回路２０２，２０４，２０６と、ラッチ回路２０８と、バッファ回路２１０と、トランジスタＴ３，Ｔ４と、出力ピン２１２とを含む。トランジスタＴ３，Ｔ４はそれぞれダイオード接続されて入出力線ＧＩＯ１，ＧＩＯ２とそれぞれ電気的に結合される。したがって、ゲートトランジスタＲＳＧが駆動してない場合、入出力線対ＤＩＯＰは電源電圧ＶｃｃからトランジスタＴ３，Ｔ４の閾値電圧分降下した電圧レベルにプリチャージされる。
【００５３】
増幅回路２０２，２０４，２０６は、２段の増幅回路群を構成し、入出力線ＤＩＯ１，ＤＩＯ２と電気的に結合される増幅回路２０２，２０４により、入出力線ＤＩＯ１，ＤＩＯ２の電圧差を増幅するとともに増幅回路２０６でさらにその電圧差を増幅する。ラッチ回路２０８は、増幅回路２０６で増幅した読出データＲＤＴをラッチして、バッファ回路２１０に出力する。バッファ回路２１０は、読出データＲＤＴを出力データＤＯＵＴとして出力ピン２１２に出力する。
【００５４】
書込制御回路３００は、制御信号ＷＤ，ＴＭの入力に応じて動作し、入力データＤＩＮの入力に基づいて、書込制御信号ＷＤＴａ，ＷＤＴｂを生成する。
【００５５】
図５は、本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である（以下、電流駆動系回路とも称する）。
【００５６】
図５を参照して、本発明の実施の形態１に従う電流駆動系回路において、読出／書込制御回路２５，３０は、上述したようにビット線ＢＬの一端側に設けられるドライバＤＲＶ１と、他端側に設けられるドライバＤＲＶ２と、ドライバＤＲＶ１およびＤＲＶ２にそれぞれ対応して設けられるライトドライバデコーダＷＤＣ１およびＷＤＣ２とを含む。
【００５７】
さらに、読出／書込制御回路２５は、複数のビット線ＢＬにそれぞれ対応して設けられる複数のコラム選択線ＣＳＬを選択的に活性化させる複数のデコーダＭＤＣ１と、ライトドライバデコーダＷＤＣ１に対応して設けられる電圧供給線ＶＬ１，ＶＬ２と、電圧供給線ＶＬ１，ＶＬ２にそれぞれ対応して設けられるセレクタＳＥＬ３，ＳＥＬ１と、ライトドライバデコーダＷＤＣ２に対応して設けられる電圧供給線ＶＬ３，ＶＬ４と、電圧供給線ＶＬ３，ＶＬ４にそれぞれ対応して設けられるセレクタＳＥＬ２，ＳＥＬ４とを含む。図５においては、ビット線ＢＬに対応して設けられたコラム選択線ＣＳＬ１が示され、コラム選択線ＣＳＬ１を活性化させるためのデコーダＭＤＣ１が１つ示されている。
【００５８】
デコーダＭＤＣ１は、コラムアドレスＣＡの一部ビットに基づく行選択回路２０からのプリデコード信号を伝達するデコード線ＭＫＳからの入力を受け、入力結果に基づいてコラム選択線ＣＳＬ１を活性化させる。
【００５９】
ライトドライバデコーダＷＤＣ１は、論理回路Ｇ１１，Ｇ２１を含む。また、ライトドライバデコーダＷＤＣ２は、論理回路Ｇ１２，Ｇ２２とを含む。
【００６０】
ライトドライバデコーダＷＤＣ１，ＷＤＣ２は、コラム選択線ＣＳＬ１に伝達される信号およびデコード線ＤＫＳにより伝達されるプリデコード信号および書込制御信号ＷＤＴａ，ＷＤＴｂに基づいてドライバＤＲＶ１およびＤＲＶ２をそれぞれ駆動する。デコード線ＤＫＳには、行選択回路２０からのコラムアドレスＣＡの一部ビット以外の残りのビットに基づくプリデコード信号が伝達されるものとする。
【００６１】
セレクタＳＥＬ１は、トランジスタＮ６０とトランジスタＰ６０とを含む。トランジスタＮ６０は、トランジスタＴ１と電圧供給線ＶＬ２との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６０は、電源電圧Ｖｃｃａと電圧供給線ＶＬ２との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。セレクタＳＥＬ２は、トランジスタＮ６２と、トランジスタＰ６２とを含む。トランジスタＮ６２は、トランジスタＴ２と電圧供給線ＶＬ３との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６２は、電源電圧Ｖｃｃａと電圧供給線ＶＬ３との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。
【００６２】
したがって、制御信号／ＡＣＴの入力に基づいてセレクタＳＥＬ１およびＳＥＬ２の切換動作により電圧供給線ＶＬ２およびＶＬ３に供給される電圧レベルが変化する。具体的には、制御信号／ＡＣＴ（「Ｌ」レベル）に応答して電源電圧Ｖｃｃａと電圧供給線ＶＬ２およびＶＬ３とが電気的に結合される。一方、制御信号／ＡＣＴ（「Ｈ」レベル）に応答してトランジスタＴ１もしくはＴ２を介して電源電圧Ｖｃｃｂと電圧供給線ＶＬ２およびＶＬ３とが電気的に結合される。なお、一例としてトランジスタＮ６０，Ｎ６２は、それぞれＮチャネルＭＯＳトランジスタ，トランジスタＰ６０，Ｐ６２は、ＰチャネルＭＯＳトランジスタとする。
【００６３】
セレクタＳＥＬ３は、トランジスタＮ６４とトランジスタＰ６４とを含む。
トランジスタＮ６４は、電圧供給線ＶＬ１と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６４は、電圧供給線ＶＬ１と電源電圧Ｖｃｃｆ（＜Ｖｃｃａ）との間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。セレクタＳＥＬ４は、トランジスタＮ６６と、トランジスタＰ６６とを含む。トランジスタＮ６６は、電圧供給線ＶＬ４と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。トランジスタＰ６６は、電圧供給線ＶＬ４と電源電圧Ｖｃｃｆとの間に配置され、そのゲートは制御信号／ＡＣＴの入力を受ける。
【００６４】
したがって、制御信号／ＡＣＴの入力に基づいてセレクタＳＥＬ３およびＳＥＬ４の切換動作により電圧供給線ＶＬ１およびＶＬ４に供給される電圧レベルが変化する。具体的には、制御信号／ＡＣＴ（「Ｈ」レベル）に応答して接地電圧ＧＮＤと電圧供給線ＶＬ１およびＶＬ４とが電気的に結合される。一方、制御信号／ＡＣＴ（「Ｌ」レベル）に応答して電源電圧Ｖｃｃｆと電圧供給線ＶＬ１およびＶＬ４とが電気的に結合される。なお、一例としてトランジスタＮ６４，Ｎ６６は、それぞれＮチャネルＭＯＳトランジスタとする。トランジスタＰ６４，Ｐ６６は、ＰチャネルＭＯＳトランジスタとする。
【００６５】
また、トランジスタＰ１は、トランジスタＴ５とビット線ＢＬとの間に配置され、そのゲートはコラム選択線ＣＳＬ１と電気的に結合される。したがって、コラム選択線ＣＳＬ１（「Ｌ」レベル）の場合には、トランジスタＰ１がオンし、ビット線ＢＬに電源電圧ＶｃｃｄからトランジスタＴ５の閾値電圧分ドロップしたプリチャージ電圧が供給される。
【００６６】
本実施の形態においては、薄膜および厚膜のゲート絶縁膜を有する２種類のトランジスタで構成され、ドライバＤＲＶ１，ＤＲＶ２等は、動作高速性を確保する観点から薄膜トランジスタが用いられている。一方、電源電圧あるいは接地電圧と電気的に結合されているトランジスタについては内部回路の動作安定性を補償する観点から厚膜トランジスタが用いられている。たとえば、セレクタＳＥＬ等を構成するトランジスタや、ダイオード接続されたトランジスタＴ１，Ｔ２，Ｔ５等を挙げることができる。
【００６７】
なお、特に本実施の形態においては、デバイスの活性化時に通常時と異なる高い電圧をドライバＤＲＶ１，ＤＲＶ２の薄膜のトランジスタＰＴ１，ＰＴ２のソース側に供給する。したがって、ドライバＤＲＶ１，ＤＲＶ２を構成する薄膜トランジスタを破壊しないように薄膜のトランジスタＰＴ１，ＰＴ２に与える電圧レベルを調整する必要があるため論理回路Ｇ１１，Ｇ１２を駆動する電圧供給線ＶＬ１〜ＶＬ４が示されているが、論理回路Ｇ２１，Ｇ２２を駆動する電圧供給線も当然備えられている。ここで、ドライバＤＲＶ１，ＤＲＶ２の薄膜のトランジスタＮＴ１，ＮＴ２のソース側は常に接地電圧ＧＮＤに固定されているため特別な制御をする必要が無く一般的な構成である。したがって、本実施の形態においては特に薄膜トランジスタＰＴ１，ＰＴ２のゲートとそれぞれ電気的に結合される論理回路Ｇ１１，Ｇ１２を駆動する電圧供給線ＶＬ１〜ＶＬ４について主に説明する。
【００６８】
図６は、本発明の実施の形態に従うデコーダＭＤＣ１の回路構成図である。
図６を参照して、デコーダＭＤＣ１は、ＡＮＤ回路ＡＤＣと、遅延段ＤＬＹと、ＮＯＲ回路ＮＲと、スイッチ制御回路ＳＷと、フリップフロップ回路ＦＦと、ラッチ回路ＬＣ１とを含む。ＡＮＤ回路ＡＤＣは、デコード線ＭＫＳに伝達されるプリデコード信号に基づいてそのＡＮＤ論理演算結果を信号Ｓ０として出力する。遅延段ＤＬＹは奇数段のいわゆるインバータチェーンで構成され、入力される信号Ｓ０を遅延させてその反転信号Ｓ０＃をＮＯＲ回路ＮＲの入力ノードに出力する。ＮＯＲ回路ＮＲは、信号Ｓ０およびＳ０♯のＮＯＲ論理演算結果を信号Ｓ１として出力する。この遅延段ＤＬＹおよびＮＯＲ回路ＮＲは、入力される信号Ｓ０に基づいてワンショットパルスを生成する。具体的には入力される信号Ｓ０の立下がりに応答して信号Ｓ１が生成される。
【００６９】
スイッチ制御回路ＳＷは、ラッチ回路ＬＣ１でラッチされる制御信号ＴＭ（「Ｈ」レベル）に基づいて通常時において電気的に結合されているＮＯＲ回路ＮＲの出力ノードとコラム選択線ＣＳＬ１とを切断して、後述するテストモード時にフリップフロップ回路ＦＦの出力ノードとコラム選択線ＣＳＬとを電気的に結合させる。なお、ラッチ回路ＬＣ１は、制御信号ＷＤ（「Ｈ」レベル）に応答して制御信号ＴＭをラッチする。
【００７０】
フリップフロップ回路ＦＦは、制御信号ＴＭおよび制御信号ＷＤの入力を受け、信号Ｓ２を生成する。具体的には、後述するテストモードにおいて、所定条件の入力に基づいて信号Ｓ２を「Ｈ」レベルにラッチし続ける。
【００７１】
図７は、図５で説明した電流駆動系回路においてデバイスのスリープモード時における電圧供給線の電圧レベルを説明する概念図である。
【００７２】
図７を参照して、デバイスのスリープモード時においては制御信号／ＡＣＴが「Ｈ」レベルに設定される。これに伴い、セレクタＳＥＬ１のトランジスタＮ６０がオンし、トランジスタＴ１の閾値電圧分ドロップした電源電圧Ｖｃｃｂが電圧供給線ＶＬ２に供給される。また、セレクタＳＥＬ２のトランジスタＮ６２がオンし、トランジスタＴ２の閾値電圧分ドロップした電源電圧Ｖｃｃｂが電圧供給線ＶＬ３に供給される。
【００７３】
セレクタＳＥＬ３およびＳＥＬ４は、制御信号／ＡＣＴ（「Ｈ」レベル）の入力に応答して接地電圧ＧＮＤと電圧供給線ＶＬ１およびＶＬ４とを電気的に結合する。なお、コラム選択線ＣＳＬ１は「Ｌ」レベルに設定されているためビット線ＢＬはプリチャージ状態である。
【００７４】
電圧供給線ＶＬ２およびＶＬ３には、電源電圧Ｖｃｃａよりも電圧レベルの低い電源電圧Ｖｃｃｂが用いられ、さらにトランジスタの閾値電圧分ドロップした電圧レベルが供給されるためドライバＤＲＶ１およびＤＲＶ２を構成するトランジスタのリーク電流を低減し、デバイスのスリープモード時においてデバイス全体の消費電力を低減することができる。
【００７５】
次に、デバイスのスリープ期間以外の活性化時における本発明の実施の形態１に従う電流駆動系回路の電圧供給線の電圧レベルについて説明する。
【００７６】
図８は、デバイスの活性化時において、電流駆動系回路が動作を実行していないスタンバイ時の電圧供給線の電圧レベルを説明する概念図である。
【００７７】
図８を参照して、デバイスの活性化時において制御信号／ＡＣＴは「Ｌ」レベルに設定される。したがって、セレクタＳＥＬ１およびＳＥＬ２は、トランジスタＰ６０およびＰ６２をオンし、電源電圧Ｖｃｃａと電圧供給線ＶＬ２およびＶＬ３とが電気的にそれぞれ結合される。
【００７８】
一方、セレクタＳＥＬ３およびＳＥＬ４は、制御信号／ＡＣＴ（「Ｌ」レベル）の入力に応答してトランジスタＰ６４，Ｐ６６を共にオンし、電源電圧Ｖｃｃｆと電圧供給線ＶＬ１およびＶＬ４のそれぞれとが電気的に結合される。なお、コラム選択線ＣＳＬ１は「Ｌ」レベルに設定されているためビット線ＢＬはプリチャージ状態である。
【００７９】
ここで、ライトドライバデコーダＷＤＣについて考えると、活性化時であるが列選択はまだ実行されていない状態であり論理回路Ｇ１１の出力する論理レベルすなわちドライバＤＲＶ１のトランジスタＰＴ１に入力される論理レベルは「Ｈ」レベルである。すなわち論理回路Ｇ１１は、電圧供給線ＶＬ１およびＶＬ２からの電源電圧からの電圧レベルの供給を受けて動作するためトランジスタＰＴ１のゲートには「Ｈ」レベルに相当する電源電圧Ｖｃｃａの電圧レベルが印加される。
【００８０】
この場合、トランジスタＰＴ１のゲートおよびソースに供給される電圧は共に同じ電圧レベルであるためゲート−ソース間に高電界がかからず薄膜のトランジスタＰＴ１を破壊することはなくゲート絶縁膜の信頼性を補償することができる。また、プリチャージ電圧がビット線ＢＬに供給されるためゲート−ドレイン間に高電界がかからず薄膜のトランジスタＰＴ１を破壊することはなくゲート絶縁膜の信頼性を補償することができる。
【００８１】
なお、ここでは、ドライバＤＲＶ１のトランジスタＰＴ１について説明したがドライバＤＲＶ２のトランジスタＰＴ２についても同様である。
【００８２】
次に、本発明の実施の形態１に従う電流駆動系回路におけるデータ書込時の動作について説明する。
【００８３】
図９は、データ書込時における電流駆動系回路の動作について説明する概念図である。
【００８４】
図９を参照して、本例においては、ビット線ＢＬ１が選択されるものとする。したがって、デコーダＭＤＣ１は、デコード線ＭＫＳの入力に基づいてコラム選択線ＣＳＬ１を活性化（「Ｈ」レベル）させる。また、ライトドライバデコーダＷＤＣ１およびＷＤＣ２には、全て「Ｈ」レベルのプリデコード信号がデコード線ＤＫＳを介して伝達されるものとする。また、書込制御信号ＷＤＴａ，ＷＤＴｂは、それぞれ「Ｈ」レベル，「Ｌ」レベルに設定されるものとする。
【００８５】
この場合、ライトドライバデコーダＷＤＣ１の論理回路Ｇ１１は「Ｌ」レベルを出力する。一方、ライトドライバデコーダＷＤＣ２の論理回路Ｇ２２は、「Ｈ」レベルを出力する。これに伴い、トランジスタＰＴ１およびＮＴ２がオンする。したがって、電圧供給線ＶＬ２とビット線ＢＬの一端側とがトランジスタＰＴ１を介して電気的に結合され、ビット線ＢＬの他端側と接地電圧ＧＮＤとが電気的に結合されてビット線ＢＬの一端側から他端側への電流経路が形成される。このビット線ＢＬを流れるデータ書込電流により選択されたメモリセルＭＣへのデータ書込を実行することが可能になる。
【００８６】
ここで、トランジスタＰＴ１がオンする際、本実施の形態の構成においては、論理回路Ｇ１１の「Ｌ」レベルの出力信号として電源電圧Ｖｃｃｆ（＜Ｖｃｃａ）がトランジスタＰＴ１のゲートに入力される。仮に、「Ｌ」レベルの出力信号として接地電圧ＧＮＤが供給される場合、トランジスタＰＴ１のゲート−ソース間電圧が過大になりすぎるため、トランジスタＰＴ１の薄膜のゲート絶縁膜が破壊される恐れがある。したがって、本実施の形態のドライバ回路の構成により、トランジスタＰＴ１のゲート−ソース間電圧は過大になりすぎることがなく、高電界が薄膜のトランジスタＰＴ１に掛からないためゲート絶縁膜の信頼性を補償することができる。ドライバＤＲＶ２のトランジスタＰＴ２についても同様である。
【００８７】
図１０のタイミングチャート図を用いて本発明の実施の形態に従うデータ書込およびデータ読出の一連の動作について説明する。
【００８８】
図１０を参照して、時刻ｔ０においてデバイスに電源が投入される。これに伴い、電圧供給線ＶＬ２の電圧レベルは、徐々に上昇し時刻ｔ１において電源電圧ＶｃｃｂからトランジスタＴ１の閾値電圧分降下した電圧レベルに設定される。なお、この時刻ｔ１からデバイスが活性化される時刻ｔ２までの期間がいわゆるスリープ期間である。この場合においては、制御信号／ＡＣＴは「Ｈ」レベルに設定されている。
【００８９】
次に、デバイスが活性化される時刻ｔ２において、制御信号ＡＣＴは「Ｈ」レベルに設定される。すなわち、制御信号／ＡＣＴは、「Ｌ」レベルに設定される。これに伴い、セレクタＳＥＬ１〜ＳＥＬ４が上述した切換動作を実行する。
【００９０】
時刻ｔ２以降、デバイスの動作を規定するクロック信号ＣＬＫが安定する時刻ｔ３において、クロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤが入力される。この制御信号の組合せに応じてデータ書込が実行される。
【００９１】
一例として、書込制御回路３００は、入力データＤＩＮ（「１」）の入力を受ける。書込制御回路３００は、入力データＤＩＮ（「１」）の入力に基づいて書込制御信号ＷＤＴａ，ＷＤＴｂを「Ｈ」レベル，「Ｌ」レベルにそれぞれ設定する。なお、本例においては、入力されるコラムアドレスＣＡに基づいてビット線ＢＬ１が選択されるものとする。
【００９２】
これに伴い、上述したようにライトドライバデコーダＷＤＣ１およびＷＤＣ２は書込制御信号に応じてドライバＤＲＶ１およびＤＲＶ２を駆動してデータ書込電流をビット線ＢＬ１に供給する。また同様の時刻ｔ３において、図示しない入力されるロウアドレスＲＡに応じたデジット線ＷＤＬが選択され、選択デジット線ＷＤＬと選択ビット線ＢＬ１に流れるデータ書込電流により選択されたメモリセルＭＣに対するデータ「１」のデータ書込を実行することができる。
【００９３】
次に、本発明の実施の形態に従うデータ読出について説明する。
ここではビット線ＢＬ１に対応する選択されたメモリセルＭＣのデータ読出について説明する。
【００９４】
時刻ｔ４において、クロック信号ＣＬＫの立上がりに同期して入力される制御信号ＣＳおよび制御信号ＲＤの入力に伴いデータ読出が実行される。この時刻ｔ４において、本例においては図示しないコラムアドレスＣＡの入力にともない奇数列のビット線ＢＬ１が選択されるものとする。また、図示しないロウアドレスＲＡの入力に伴い選択されたワード線ＷＬが活性化される。具体的には、奇数列のビット線ＢＬに対応するワード線ＷＬＯが活性化される。したがって、選択された選択メモリセルＭＣおよびダミーメモリセルＤＭＣのトンネル磁気抵抗素子ＴＭＲとソース線ＳＬを介する接地電圧ＧＮＤとが電気的に結合される。
【００９５】
また同様のタイミングにおいて、ダミーワード線ＤＷＬのうち偶数列に対応するダミーワード線ＤＷＬＥが活性化される。また図示しないがコラムアドレスＣＡに基づいてリード用のコラム選択線ＲＣＳＬが活性化されコラム選択線ＲＣＳＬの活性化に応答して、ゲートトランジスタＲＳＧ１，ＲＳＧ２がオンし、ビット線ＢＬ１，ＢＬ２と入出力線ＤＩＯ１，ＤＩＯ２とがそれぞれ電気的に結合される。これに伴い、上述したように入出力線ＤＩＯ１は所定の電圧レベルにプリチャージされているため、選択されたメモリセルＭＣに対して選択メモリセルＭＣが有するトンネル磁気抵抗素子の抵抗値に応じたデータ読出電流が流れる。すなわち、入出力線ＤＩＯ１の電圧レベルはこのデータ読出電流に基づく記憶データに応じた値に設定される。一方、上述したように入出力線ＤＩＯ２は、所定の電圧レベルにプリチャージされているため、ダミーメモリセルＤＭＣに対してダミーメモリセルＤＭＣが有するトンネル磁気抵抗素子の抵抗値に応じたデータ読出電流が流れる。上述したようにダミーメモリセルＤＭＣのトンネル磁気抵抗素子の抵抗値は、正規のメモリセルのトンネル磁気抵抗素子が有する抵抗値Ｒｍａｘ，Ｒｍｉｎの中間抵抗値を有する。入出力線ＤＩＯ２の電圧レベルは、これに伴い、所定の基準電圧Ｖｒｅｆの電圧レベルに設定される。
【００９６】
この入出力線ＤＩＯ２に設定された基準電圧Ｖｒｅｆの電圧レベルを基準として、増幅回路２０２〜２０４で入出力線ＤＩＯ１に設定された電圧との電圧差が増幅され、読出データＲＤＴが生成されて、出力ピン２１２に出力データＤＯＵＴ（「１」）が出力される。
【００９７】
時刻ｔ５においては、再びデータ書込が実行される。すなわち制御信号ＣＳおよび制御信号ＷＤがクロック信号ＣＬＫの立ち上がりに同期して入力され、データ書込が実行される。
【００９８】
ここで、書込制御回路３００は、入力データＤＩＮ（「０」）の入力を受けるものとする。書込制御回路３００は、入力データＤＩＮ（「０」）の入力に基づいて書込制御信号ＷＤＴａ，ＷＤＴｂを「Ｌ」レベル、「Ｈ」レベルにそれぞれ設定する。なお、本例においては、入力されるコラムアドレスＣＡに基づいてビット線ＢＬ２が選択されるものとする。
【００９９】
これに伴い、上述したようにライトドライバデコーダＷＤＣ１およびＷＤＣ２は書込制御信号に応じてドライバＤＲＶ１およびＤＲＶ２を駆動してデータ書込電流をビット線ＢＬ２に供給する。また同様の時刻ｔ５において、図示しない入力されるロウアドレスＲＡに応じたデジット線ＷＤＬが選択され、選択デジット線ＷＤＬと選択ビット線ＢＬ２に流れるデータ書込電流により選択されたメモリセルＭＣに対するデータ「０」のデータ書込を実行することができる。
【０１００】
時刻ｔ６においては、再びデータ読出が実行される。具体的には制御信号ＣＳおよび制御信号ＲＤがクロック信号ＣＬＫの立上がりに同期して入力される。本例においてはビット線ＢＬ２のデータ読出が実行される。
【０１０１】
具体的には入力されるロウアドレスＲＡの入力に基づいてワード線ＷＬＥとダミーワード線ＤＷＬＯがそれぞれ活性化される。また同様のタイミングにおいて、図示しないがコラムアドレスＣＡに基づいてリード用のコラム選択線ＲＣＳＬが活性化され、コラム選択線ＲＣＳＬの活性化に応答して、ゲートトランジスタＲＳＧ１，ＲＳＧ２がオンする。これに伴い、ビット線ＢＬ１，ＢＬ２と入出力線ＤＩＯ１，ＤＩＯ２とがそれぞれ電気的に結合される。上記で説明したのと同様にビット線ＢＬ１にはダミーメモリセルＤＭＣが有する抵抗値に基づく基準電圧Ｖｒｅｆがビット線ＢＬ１に設定される。一方、選択されたビット線ＢＬ２には記憶されているデータ「０」に応じたトンネル磁気抵抗素子ＴＭＲの抵抗値に基づく電圧レベルが設定される。したがって、入出力線対ＤＩＯＰに選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの記憶しているデータレベルに応じた電圧レベルが伝達される。これに伴い、読出制御回路２００は、上述した動作と同様、入出力線ＤＩＯ１およびＤＩＯ２の電圧差を増幅して、読出データＲＤＴを生成して出力ピン２１２から出力データＤＯＵＴ（「０」）を出力する。
【０１０２】
上記においては、本発明の実施の形態１に従う電流駆動系回路のドライバ回路のデータ書込およびデータ読出等について説明したが、以下においては、上記のドライバ回路を用いた本発明の実施の形態１に従うバーンイン試験について説明する。特に本願明細書は、デバイス内に構成されるビット線およびデジット線ならびにメモリセルＭＣに対する信頼性試験について向けられたものである。
【０１０３】
図１１は、テストモードにおいて本発明の実施の形態１に従う電圧加速試験を説明するドライバ回路の概略構成図である。
【０１０４】
図１１を参照して、ここでは各ライトドライバデコーダＷＤＣと電気的に結合されているデコード線ＤＫＳの集合群がデコード線群ＤＫＳＧとして示されている。また、本実施の形態においては、ライトドライバデコーダＷＤＣ１に対応してテスト用のデコード線ＴＬ１，ＴＬ２が設けられ、ライトドライバデコーダＷＤＣ２に対応してテスト用のデコード線ＴＬ３．ＴＬ４が設けられる。テスト用のデコード線ＴＬ１〜ＴＬ４の接続関係において、偶数列のビット線に対応するライトドライバデコーダＷＤＣと奇数列のビット線に対応するライトドライバデコーダＷＤＣの接続関係は交互に入れ替わる関係にある。
【０１０５】
具体的には、ビット線ＢＬ１のライトドライバデコーダＷＤＣ１のうちの論理回路Ｇ１１は、デコード線ＴＬ２からのデコード信号の入力を受け、論理回路Ｇ１２は、デコード線ＴＬ１からのデコード信号の入力を受ける。ビット線ＢＬ１のライトドライバデコーダＷＤＣ２のうちの論理回路Ｇ１２は、デコード線ＴＬ３からのデコード信号の入力を受け、論理回路Ｇ２２は、デコード線ＴＬ４からのデコード信号の入力を受ける。一方、ビット線ＢＬ２のライトドライバデコーダＷＤＣ１およびＷＤＣ２とデコード線ＴＬ１〜ＴＬ４の接続関係はビット線ＢＬ１と反対である。
【０１０６】
ここで、テストモード時においては、テスト用のデコード線ＴＬ１〜ＴＬ４およびコラム選択線ＣＳＬ以外のデコード線群ＤＫＳＧはすべて「Ｈ」レベルに固定されているものとする。また、本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂはともに「Ｈ」レベルに設定されているものとする。テスト用のデコード線ＴＬ１，ＴＬ２はそれぞれ「Ｌ」レベル「Ｈ」レベルにそれぞれ設定される。一方、デコード線ＴＬ３，ＴＬ４は、共に「Ｌ」レベルに設定される。また、コラム選択線ＣＳＬを「Ｈ」レベルに設定される。
【０１０７】
これに伴い、奇数列のビット線ＢＬの一端側に設けられたライトドライバデコーダＷＤＣ１の論理回路Ｇ１１は「Ｌ」レベルを出力する。これに伴い、ドライバＤＲＶ１のトランジスタＰＴ１がオンし、電源電圧Ｖｃｃａとビット線ＢＬの一端側とが電気的に結合される。他方、デコード線ＴＬ２と電気的に結合された偶数列のビット線ＢＬに対応するライトドライバデコーダＷＤＣ１の論理回路Ｇ２１が活性化され「Ｈ」レベルを出力する。これに伴い、ドライバＤＲＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとビット線ＢＬの一端側とが電気的に結合される。
【０１０８】
したがって、奇数列のビット線ＢＬの一端側はドライバＤＲＶ１のトランジスタＰＴ１を介して電源電圧Ｖｃｃａと電気的に結合され、偶数列のビット線ＢＬに対応するドライバＤＲＶ１はトランジスタＮＴ１を介して接地電圧ＧＮＤとそれぞれ電気的に結合される。したがって、ビット線と隣接する周辺回路間等との間での電圧ストレスを掛けることができ、その不良を顕在化させることができる。また、本実施例においては、偶数列と奇数列とのビット線ＢＬ間に高電界のストレスが印加される。したがって、隣接するビット線ＢＬ間の不良も検出し、顕在化させることが可能となる。
【０１０９】
また、偶数列と奇数列とをそれぞれ独立に制御することができるため多様なテストを実行することができ有用な信頼性試験を実行することができる。
【０１１０】
次に、ビット線ＢＬの断線不良等を検査するための信頼性試験について説明する。
【０１１１】
図１２は、本発明の実施の形態１に従う電流加速試験を説明する電流駆動系回路の概念図である。
【０１１２】
図１２を参照して、本例においてはデコード線ＴＬ１，ＴＬ２をそれぞれ「Ｌ」レベル、「Ｈ」レベルに設定する。また、デコード線ＴＬ３，ＴＬ４をそれぞれ「Ｌ」レベル、「Ｈ」レベルに設定する。また、書込制御信号ＷＤＴａ，ＷＤＴｂをともに「Ｈ」レベルに設定する。これに伴い、上述したように奇数列のビット線ＢＬに対応するドライバＤＲＶ１の一端側は電源電圧Ｖｃｃａと電気的に結合され、偶数列のビット線ＢＬに対応するドライバＤＲＶ１の一端側は接地電圧ＧＮＤと電気的に結合される。他方、デコード線ＴＬ３，ＴＬ４の論理レベルに応じて奇数列のビット線ＢＬの他端側に対応するドライバＤＲＶ２のトランジスタＮＴ２がオンする。すなわち、奇数列のビット線ＢＬの他端側と接地電圧ＧＮＤとが電気的に結合される。また、偶数列のビット線ＢＬの他端側に対応するドライバＤＲＶ２のトランジスタＰＴ２がオンする。すなわち、偶数列のビット線ＢＬの他端側と電源電圧Ｖｃｃａとが電気的に結合される。
【０１１３】
これに伴い、奇数列のビット線ＢＬには、一端側から他端側への電流経路が形成される。また、偶数列のビット線ＢＬには、他端側から一端側への電流経路が形成される。これにより全ビット線に電流経路を形成することができ、ビット線の断線不良やビット線の断線不良の要因となるエレクトロマイグレーションを顕在化させることが可能となる。なお、エレクトロマイグレーションは、配線に過度の電流が流れると金属の粒子が移動し局所的に粒子の空間ができ配線を断線させる現象をいう。この粒子の移動の状態は電流密度が高いほど移動する。なお、この場合には互いに逆方向の電流経路が偶数列および奇数列で形成されるため電源系統の負荷が軽減される。
【０１１４】
また、本実施の形態においては、電源電圧Ｖｃｃａの電圧レベルを試験モードの場合に通常時よりも高い電圧レベルに設定する。これにより、通常時よりも電流量を増大させることにより効果的に加速試験を実行することができる。また、並列に実行することにより、加速試験を効率的に実行することができる。
【０１１５】
なお、本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂはともに「Ｈ」レベルの状態であるものとして説明したが、書込制御信号ＷＤＴａ，ＷＤＴｂの論理レベルの組合せを変更することにより、さらに多様な信頼性試験を実行することも可能である。例えば、書込制御信号ＷＤＴａ，ＷＤＴｂを「Ｈ」レベルおよび「Ｌ」レベルに設定することにより、奇数列のビット線のみに電流経路を形成させ、偶数列のビット線には電流経路を形成させないことも可能である。したがって、多様な信頼性試験を実行することにより精度の高い試験を実行することができる。
【０１１６】
図１３は、図１２で説明した電流加速試験の流れる電流方向が逆の場合の概念図である。
【０１１７】
図１３を参照して、具体的にはデコードＴＬ１，ＴＬ２の論理レベルをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定し、デコード線ＴＬ３，ＴＬ４に入力する論理レベルを「Ｈ」レベル、「Ｌ」レベルに設定する。これに伴い、奇数列のビット線ＢＬに対応するドライバＤＲＶ２のトランジスタＰＴ２とドライバＤＲＶ１のトランジスタＮＴ１がオンし、奇数列のビット線ＢＬの他端側から一端側への電流経路が形成される。また、偶数列のビット線ＢＬに対応するドライバＤＲＶ１のトランジスタＰＴ１とドライバＤＲＶ２のトランジスタＮＴ２がオンし、偶数列のビット線ＢＬの一端側から他端側への電流経路が形成される。したがって、図１２と同様の電流加速試験を実行することができ、同様の効果を得ることができる。
【０１１８】
図１４のタイミングチャート図を用いて、本発明の実施の形態に従う信頼性試験について説明する。
【０１１９】
時刻ｔ０〜ｔ２の期間においては、図１０のタイミングチャート図で説明したのと同様であるのでその説明は繰返さない。
【０１２０】
時刻ｔ１０において、クロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤの入力とともに制御信号ＴＭが入力される。これに伴い上記図１１〜図１３で説明したいずれかのテストモードが実行される。なお、本実施の形態に従う種々のテストモードは、入力される制御信号ＴＭの入力に基づいてコントロール回路５で判定され、所定の動作を実行するように制御されるものとする。ここでは、本実施の形態においては、単に制御信号ＴＭの入力によりコントロール回路５で所定のテストモードを判定するとして説明するが、制御信号ＴＭの入力とともに、入力されるアドレスＡＤＤの所定の組合せに基づいて所定のテストモードを実行することができる。あるいは、コントロール回路５は、特定のテストモードに入ることを示す制御信号の入力を受けて、所定のテストモードを実行するように制御することも可能である。
【０１２１】
本発明の実施の形態においては、所定数のクロックサイクル期間、電圧加速試験あるいは電流加速試験のテストモードを実行し続けて不良をより顕在化させる構成について説明する。なお、本例においては、図１１で説明した試験について示されている。また、本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂは、ともに「Ｈ」レベルに設定されるものとする。さらに、「Ｈ」レベルのプリデコード信号がデコード線ＤＫＳに伝達され、デコード線ＴＬ１，ＴＬ２には上述した論理レベルの信号が伝達されるものとする。
【０１２２】
ここで、デコーダＭＤＣ１のテストモード時の動作について説明する。再び図６を参照して、デコーダＭＤＣ１において、ラッチ回路ＬＣ１でラッチした制御信号ＴＭ（「Ｈ」レベル）の入力に伴い、スイッチ制御回路ＳＷが信号Ｓ２をコラム選択線ＣＳＬに伝達する。
【０１２３】
フリップフロップ回路ＦＦは、入力される制御信号ＴＭと制御信号ＷＤの入力に伴い信号Ｓ２（「Ｈ」レベル）をセットし、次の制御信号ＷＤ（「Ｈ」レベル）の入力まで信号Ｓ２を「Ｈ」レベルにラッチし続ける。したがって、このテストモード時において、コラム選択線ＣＳＬは、ＮＯＲ回路ＮＲからの信号Ｓ１に基づくワンショットパルスにより活性化されるのではなく、フリップフロップ回路ＦＦから出力される信号Ｓ２に基づいて所定期間活性化されつづける。
【０１２４】
なお、次の時刻ｔ１１において、入力される制御信号ＷＤ（「Ｈ」レベル）の入力に応答してフリップフロップ回路ＦＦの出力信号Ｓ２は「Ｌ」レベルに設定される。また、ラッチ回路ＬＣ１は、制御信号ＷＤ（「Ｈ」レベル）に応答して入力される制御信号ＴＭ（「Ｌ」レベル）をラッチし、スイッチ制御回路ＳＷを通常時の動作に再設定する。すなわち、信号Ｓ１がコラム選択線ＣＳＬに伝達されるように設定される。
【０１２５】
したがって、図１１で説明したトランジスタのオン／オフ動作は図１４で示される所定のクロック数期間動作し続け、加速試験をより効果的に実行することが可能となり不良をさらに顕在化させることが可能となる。
【０１２６】
なお、図１４のタイミングチャート図においては、時刻ｔ１２において制御信号ＣＳと制御信号ＲＤの入力に伴い、データ読出が実行される構成が示されているが、図１０のタイミングチャート図の時刻ｔ６で説明したのと同様の読出動作であるのでその説明は繰返さない。また、図１２，１３で説明した試験についても同様に適用可能である。
【０１２７】
図１５は、本発明の実施の形態に従うデジット線ＷＤＬにおける電流加速試験を説明する概念図である。
【０１２８】
図１５を参照して、行選択回路２０は、上述した選択領域１２０ｂと、選択領域１２０ｂに対応して設けられ、複数のデジット線ＷＤＬを選択的に活性化させるデコーダ帯２１とを含む。選択領域１２０ｂは、複数のデジット線ＷＤＬにそれぞれ対応して設けられる複数のドライバトランジスタＴｄを有する。
【０１２９】
デコーダ帯２１は、複数のドライバトランジスタＴｄにそれぞれ対応して設けられる複数の論理回路ＡＤと、複数の論理回路ＡＤにそれぞれ対応して設けられる複数のデコーダＭＤＣ＃１とを有する。論理回路ＡＤの出力信号は、対応するドライバトランジスタＴｄのゲートと電気的に結合される。デコーダＭＤＣ＃１は、プリデコード信号が伝達されるデコード線ＭＬＫＳの入力に基づいてデコード線ＭＤＳを活性化（「Ｈ」レベル）させる。デコード線ＭＤＳは、他のデコード線ＤＬＫＳとともに論理回路ＡＤの入力ノードと電気的に結合される。デコーダＭＤＣ＃は、図７で説明したデコーダＭＤＣと同様の構成である。具体的には、通常時においては、入力されるデコード線ＭＬＫＳのプリデコード信号に基づいてワンショットパルスの「Ｈ」レベルの信号がデコード線ＭＤＳに伝達される。一方、テストモード時においては、入力される制御信号ＴＭ，ＷＤに応答して所定のクロックサイクル数の期間、デコード線ＭＤＳを活性化させる。
【０１３０】
図１５においては、デジット線ＷＤＬ１とＷＤＬ２に対応して設けられるドライバトランジスタＴｄのゲートとそれぞれ電気的に結合された論理回路ＡＤ１およびＡＤ２が示される。
【０１３１】
複数の論理回路ＡＤは、デコード線ＤＬＫＳの入力に基づいて選択的にドライバトランジスタＴｄを活性化させる。
【０１３２】
ここでは、各論理回路と電気的に結合されているデコード線ＤＬＫＳの集合群をデコード線群ＤＬＫＳＧとして示している。また、本実施の形態においては、デコード線ＤＬＫＳと電気的に結合されるテスト用のデコード線ＴＤＬ１，ＴＤＬ２が設けられる。具体的には、奇数行のデジット線に対応する論理回路ＡＤのデコード線ＤＬＫＳとテスト用のデコード線ＴＤＬ１とが電気的に結合される。また、偶数行のデジット線に対応する論理回路ＡＤのデコード線ＤＬＫＳとテスト用のデコード線ＴＤＬ２とが電気的に結合される。
【０１３３】
本例においては、デコード線ＴＤＬ１，ＴＤＬ２はともに「Ｈ」レベルに設定される。また、デコード線ＴＤＬ１，ＴＤＬ２以外の他のデコード線群ＤＬＫＳＧについてもすべて「Ｈ」レベルに設定されるものとする。
【０１３４】
これに伴い、選択領域１２０ｂのドライバトランジスタＴｄすべてがオンする。したがって、全デジット線ＷＤＬを介して電源電圧Ｖｃｃと接地電圧ＧＮＤとが電気的に結合され、全デジット線ＷＤＬに電流経路が形成される。
【０１３５】
また、本例においては、通常時よりも高い電源電圧Ｖｃｃが与えられるものとする。これに伴い、通常時よりも多い電流が流れる。この電流加速によりデジット線ＷＤＬにおいて流れる電流の配線電流密度を上昇させることができエレクトロマイグレーションという不良を顕在化させて、断線不良を加速化させることができる。
【０１３６】
図１６は、別の電流加速試験について説明する概念図である。
図１６を参照して、本例においてはデコード線ＴＤＬ１，ＴＤＬ２を「Ｈ」レベル、「Ｌ」レベルにそれぞれ設定する。他のデコード線群ＤＬＫＳＧは、全て「Ｈ」レベルに設定されているものとする。
【０１３７】
デコード線ＴＤＬ１が「Ｈ」レベルに設定されているため、奇数行のデジット線ＷＤＬに対応するドライバトランジスタＴｄがオンし、デジット線ＷＤＬと接地電圧ＧＮＤとが電気的に結合される。
【０１３８】
したがって、奇数行のデジット線ＷＤＬに電流経路が形成されるが、偶数行のデジット線ＷＤＬには電流経路は形成されない。本方式により、奇数行と偶数行のデジット線に対して独立に試験を実行することができる。なお、デコード線ＴＤＬ１，ＴＤＬ２の論理レベルを反転させることにより、奇数行のデジット線ＷＤＬにのみ電流経路を形成させることも可能である。
【０１３９】
図１７は、本発明の実施の形態に従うデジット線ＷＤＬにおける断線不良を加速する電流加速試験を実行する場合のタイミングチャート図である。
【０１４０】
図１７を参照して、時刻ｔ１０♯においてクロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤとともに制御信号ＴＭが入力される。これに伴い図１５および図１６で説明したテストモードが実行される。このテストモードの実行の開始に伴い、デジット線ＷＤＬは、図１４のタイミングチャート図で説明したのと同様に所定のクロック数期間経過後の時刻ｔ１１に入力される制御信号ＷＤの入力があるまでの所定の期間活性化すなわち選択され続ける。これにより電流加速試験を所定のクロックサイクル期間実行し続けることができるためデジット線の電流加速試験を効率的に実行し、エレクトロマイグレーション等による断線不良を顕在化させることができる。
【０１４１】
時刻ｔ１２においては、クロック信号ＣＬＫの立ち上がりに同期して制御信号ＣＳおよび制御信号ＲＤが入力され、図１０のタイミングチャート図と同様のデータ読出が実行されるのでその詳細な説明は繰り返さない。
【０１４２】
次に、ビット線とデジット線間の短絡不良を加速する加速試験（以下、ビット−デジット加速試験とも称する）について説明する。
【０１４３】
図１８のタイミングチャート図を用いて、本発明の実施の形態１に従うビット−デジット加速試験について説明する。
【０１４４】
図１８を参照して、時刻ｔ１０＃ａにおいて、クロック信号ＣＬＫの立上がりに同期して制御信号ＣＳおよび制御信号ＷＤとともに制御信号ＴＭが入力される。これに伴いテストモードが実行される。このテストモードは、上述したように次の制御信号ＷＤの入力まで実行される。
【０１４５】
本例においては、デジット線ＷＤＬとビット線ＢＬにストレスを印加する場合について説明する。具体的にはビット線を所定の電圧にプルアップし、デジット線を接地電圧ＧＮＤレベルにする構成について説明する。時刻ｔ１０ａ＃において、コントロール回路５からの指示に応答してセレクタＳＥＬｒは、デジット線ＷＤＬを接地電圧ＧＮＤと電気的に結合する。
【０１４６】
また、テスト用のデコード線ＴＬ１，ＴＬ２をともに「Ｈ」レベルに設定する。また、書込制御信号ＷＤＴａ，ＷＤＴｂをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定する。
【０１４７】
これにより、ドライバＤＲＶ１のトランジスタＰＴ１がオンし、ビット線ＢＬの一旦側と電源電圧Ｖｃｃａとが電気的に結合される。したがって、ビット線ＢＬは所定電圧にプルアップされた状態であり、デジット線ＷＤＬは接地電圧ＧＮＤにプルダウンされているためビット線ＢＬとデジット線ＷＤＬとの間に電界が生じ、その間における短絡不良を加速させることができる。なお、本例においては、ビット線ＢＬを所定の電圧レベルにプルアップし、デジット線ＷＤＬを接地電圧ＧＮＤ（０Ｖ）に設定する場合について説明したが、電圧関係を反転させることも当然に可能である。
【０１４８】
次に、メモリセルＭＣのトンネル膜の不良をテストするテストモードについて説明する。具体的には、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加する。
【０１４９】
図１９は、トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加するテストモードについて説明するタイミングチャート図である。
【０１５０】
図１９を参照して、時刻ｔ１０＃ｂにおいて制御信号ＣＳ，ＴＭ，ＷＤの入力に伴いテストモードが実行される。
【０１５１】
具体的には、時刻ｔ１０＃ｂにおいて、テスト用のデコード線ＴＬ１，ＴＬ２をともに「Ｈ」レベルに設定される。また、書込制御信号ＷＤＴａ，ＷＤＴｂをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定される。これにともない、図１８で説明したのと同様にビット線ＢＬの一端側と電源電圧Ｖｃｃａとが電気的に結合される。また、同様のタイミングにおいてワード線ＷＬも活性化される。したがって、活性化されたワード線ＷＬに対応するメモリセルＭＣのアクセストランジスタＡＴＲがオンする。これに伴い、ワード線ＷＬに対応するメモリセルＭＣを介してビット線ＢＬとソース線ＳＬとが電気的に結合され、メモリセルＭＣに通過電流いわゆるトンネル電流が流れる。これにより、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの両端に電界を印加することができトンネル膜の欠陥不良を加速させることができる。
【０１５２】
図２０は、トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加する他のテストモードについて説明するタイミングチャート図である。
【０１５３】
図２０を参照して、時刻ｔ１０＃ｃにおいて、制御信号ＣＳ，ＴＭ，ＷＤの入力に伴いテストモードが実行される。具体的には、テスト用のデコード線ＴＬ１，ＴＬ２をともに「Ｈ」レベルに設定する。また、書込制御信号ＷＤＴａ，ＷＤＴｂをそれぞれ「Ｌ」レベル、「Ｈ」レベルに設定する。これに伴い、ドライバＤＲＶ１のトランジスタＮＴ１がオンし、ビット線ＢＬの一端側と接地電圧ＧＮＤとが電気的に結合される。また、同様のタイミングにおいてワード線ＷＬも活性化される。また、本例においては、セレクタＳＥＬｇがコントロール回路５からの指示に応答して電源電圧Ｖｃｃｅとソース線ＳＬとを電気的に結合する。したがって、図２０で説明したのと逆の電流経路がワード線ＷＬに対応するメモリセルＭＣを流れることとなる。したがって、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの両端に電界を印加することができトンネル膜の欠陥不良を加速させることができる。
【０１５４】
（実施の形態１の変形例）
図２１は、本発明の実施の形態１の変形例に従う電流駆動系回路の概略構成図である。
【０１５５】
図２１を参照して、本発明の実施の形態１の変形例に従う電流駆動系回路は、図５で説明した電流駆動系回路と比較してドライバＤＲＶ１およびＤＲＶ２をドライバＤＲＶ１♯およびドライバＤＲＶ２♯に置換した点と、ライトドライバデコーダＷＤＣ１，ＷＤＣ２をライトドライバデコーダＷＤＣ１♯，ＷＤＣ２♯にそれぞれ置換した点とが異なる。その他の点では同様であるのでその説明は繰返さない。
【０１５６】
ドライバＤＲＶ１♯は、ドライバＤＲＶ１と比較して、トランジスタＰＴ１をＮ型のＮチャネルＭＯＳトランジスタＮＴ３に置換した点が異なる。ドライバＤＲＶ２♯は、ドライバＤＲＶ２と比較して、トランジスタＰＴ２をＮチャネルＭＯＳトランジスタＮＴ４に置換して点が異なる。ライトドライバデコーダＷＤＣ１♯は、論理回路Ｇ１１を論理回路Ｇ１３に置換した点が異なる。ライトドライバデコーダＷＤＣ２♯は、ライトドライバデコーダＷＤＣ２と比較して、論理回路Ｇ１２を論理回路Ｇ１４に置換した点が異なる。すなわち、ドライバＤＲＶ１♯，ＤＲＶ２♯のドライバトランジスタをＮ型のドライバトランジスタに全て変更したことに伴う回路構成の変形例である。
【０１５７】
図２２は、図２１で示した実施の形態１の変形例に従う電流駆動系回路におけるスリープ期間の電圧供給線に供給する電圧レベルを説明する概念図である。
【０１５８】
図２２を参照して、ここでは、制御信号／ＡＣＴ（「Ｈ」レベル）に応答してセレクタＳＥＬ１〜ＳＥＬ４がそれぞれ動作し、図７と同様に電圧供給線ＶＬ１には接地電圧ＧＮＤが供給される。電圧供給線ＶＬ２には電源電圧ＶｃｃｂがトランジスタＴ１およびＮ６０を介して電気的に結合される。電圧供給線ＶＬ３は、トランジスタＴ２およびトランジスタＮ６２を介して電源電圧Ｖｃｃｂと電気的に結合される。電圧供給線ＶＬ４は、トランジスタＮ６６のオンに応答して接地電圧ＧＮＤと電気的に結合される。したがって、上述した図７で説明したのと同様にデバイスのスリープ期間における消費電力を低減することができる。
【０１５９】
ここで、トランジスタＮＴ３がオフする際、本実施の形態の構成においては、論理回路Ｇ１３が「Ｌ」レベルの出力信号として電源電圧ＶｃｃｆをトランジスタＮＴ３のゲートに入力する。したがって、これにより、トランジスタＮＴ３のゲート−ソース間電圧は過大になりすぎることがなく、高電界が薄膜のトランジスタＮＴ３に掛からないためゲート絶縁膜の信頼性を補償することができる。
【０１６０】
図２３は、デバイスの活性化時における電圧供給線に供給される電圧レベルを説明する概念図である。
【０１６１】
図２３を参照して、具体的には図８で説明したのと同様であり、電圧供給線ＶＬ１に電源電圧Ｖｃｃｅが供給され、電圧供給線ＶＬ２に電源電圧Ｖｃｃａが供給される。また、電圧供給線ＶＬ３には電源電圧Ｖｃｃａが供給され、電圧供給線ＶＬ４には電源電圧Ｖｃｃｅが供給される。
【０１６２】
図２４は、本発明の実施の形態１の変形例に従う電流駆動系回路のデータ書込時におけるドライバ回路の動作を説明する概念図である。
【０１６３】
図２４を参照して、本例においては、ビット線ＢＬ１が選択されるものとする。したがって、デコーダＭＤＣ１は、デコード線ＭＫＳの入力に基づいてコラム選択線ＣＳＬ１を活性化（「Ｈ」レベル）させる。また、ライトドライバデコーダＷＤＣ１＃およびＷＤＣ２＃には、全て「Ｈ」レベルのプリデコード信号がデコード線ＤＫＳを介して伝達されるものとする。また、書込制御信号ＷＤＴａ，ＷＤＴｂは、それぞれ「Ｈ」レベル、「Ｌ」レベルに設定されるものとする。
【０１６４】
この場合、ライトドライバデコーダＷＤＣ１＃の論理回路Ｇ１３は「Ｈ」レベルを出力する。一方、ライトドライバデコーダＷＤＣ２＃の論理回路Ｇ２２は、「Ｈ」レベルを出力する。これに伴い、トランジスタＮＴ３およびＮＴ２がオンする。したがって電圧供給線ＶＬ２とビット線ＢＬの一端側とがトランジスタＮＴ３を介して電気的に結合され、ビット線ＢＬの他端側と接地電圧ＧＮＤとが電気的に結合されてビット線ＢＬの一端側から他端側への電流経路が形成される。このビット線ＢＬを流れるデータ書込電流により選択されたメモリセルＭＣへのデータ書込を実行することが可能になる。
【０１６５】
したがって、図２１の本発明の実施の形態１の変形例に従う電流駆動系回路の構成においても実施の形態１で説明した電流駆動系回路と同様に動作する。したがって、電流もしくは電圧加速試験についても実施の形態１で説明した方式を同様に適用することができ、上記の実施の形態１で説明したのと同様の効果を得ることができる。
【０１６６】
（実施の形態２）
本発明の実施の形態２においては、実施の形態１およびその変形例とは異なる別のドライバ回路を用いた電流駆動系回路の構成における加速試験について説明する。
【０１６７】
図２５は、本発明の実施の形態２に従う電流駆動系回路の回路構成図である。
図２５を参照して、本発明の実施の形態２に従う電流駆動系回路は、図５で示した実施の形態１に従う電流駆動系回路と比較して、ビット線ＢＬの他端側に設けられたライトドライバデコーダＷＤＣ２を削除した点と、セレクタＳＥＬ２とＳＥＬ４とをセレクタＳＥＬ５およびＳＥＬ６にそれぞれ置換した点と、プリチャージ電圧を供給するためにトランジスタＴ５，Ｐ１を削除した点とが異なる。その他の図５で示したビット線ＢＬの一端側に設けられた周辺回路等については同様の構成であるのでその説明は繰返さない。
【０１６８】
図２５に示される本実施の形態２に従う電流駆動系回路は、片側のみにデコーダ帯を配置した構成であるので図５で示した電流駆動系回路と比較してデコーダ帯の回路面積を削減するとともにデコード信号の配線数を削減し、効率的なレイアウト配置が可能である。
【０１６９】
セレクタＳＥＬ５は、トランジスタＮ７０，Ｎ８０，Ｐ７０，Ｐ８０とを含む。トランジスタＮ７０，Ｎ８０は、一例としてＮチャネルＭＯＳトランジスタとする。トランジスタＰ７０，Ｐ８０は、一例としてＰチャネルＭＯＳトランジスタとする。
【０１７０】
トランジスタＮ７０は、電源電圧Ｖｃｃｇ（＜Ｖｃｃａ）と電圧供給線ＶＬ５との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＮ８０は、電源電圧Ｖｃｃｉ（＜Ｖｃｃｇ）とノードＮｄ１との間に配置され、そのゲートは制御信号ＣＩの入力を受ける。トランジスタＰ８０は、電源電圧Ｖｃｃｊ（＞Ｖｃｃｇ）とノードＮｄ１との間に配置され、そのゲートは制御信号ＣＩの入力を受ける。トランジスタＰ７０は、ノードＮｄ１と電圧供給線ＶＬ５との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。
【０１７１】
このセレクタＳＥＬ５は、制御信号／ＢＩの入力に応答して通常時と試験時用の電源電圧の供給レベルを切換える。具体的には制御信号／ＢＩが「Ｈ」レベルの場合には通常時の電源電圧Ｖｃｃｇが電圧供給線ＶＬ５に供給される。一方、テスト時に入力される制御信号／ＢＩ（「Ｌ」レベル）が入力された場合にはトランジスタＰ７０がオンし、電源電圧Ｖｃｃｉもしくは電源電圧Ｖｃｃｊが電圧供給線ＶＬ５と電気的に結合される。
【０１７２】
セレクタＳＥＬ６は、トランジスタＮ７２，Ｎ７４，Ｎ７６，Ｎ７８，Ｐ７２，Ｐ７４，Ｐ７６，Ｐ７８とを含む。トランジスタＮ７２，Ｎ７４，Ｎ７６，Ｎ７８は、一例としてＮチャネルＭＯＳトランジスタとする。トランジスタＰ７２，Ｐ７４，Ｐ７６，Ｐ７８は、一例としてＰチャネルＭＯＳトランジスタとする。
【０１７３】
トランジスタＮ７２は、電源電圧Ｖｃｃｋと電圧供給線ＶＬ６との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＰ７２は、ノードＮｄ２と電圧供給線ＶＬ６との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＮ７４は、電源電圧Ｖｃｃｋと電圧供給線ＶＬ７との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＰ７４は、ノードＮｄ３と電圧供給線ＶＬ７との間に配置され、そのゲートは制御信号／ＢＩの入力を受ける。トランジスタＰ７６は、ノードＮｄ２と電源電圧Ｖｃｃｈ（＞Ｖｃｃａ）との間に配置され、そのゲートは制御信号ＶＣＥの入力を受ける。トランジスタＮ７６は、ノードＮｄ２と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＣＥの入力を受ける。トランジスタＮ７８は、ノードＮｄ３と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＣＯの入力を受ける。トランジスタＰ７８は、ノードＮｄ３と電源電圧Ｖｃｃｈとの間に配置され、そのゲートは制御信号ＶＣＯの入力を受ける。
【０１７４】
セレクタＳＥＬ６もセレクタＳＥＬ５と同様に、テスト時に入力される制御信号／ＢＩの入力に応答して通常時およびテスト時に供給する電源電圧の電圧レベルを切換える。具体的には、通常動作時において制御信号／ＢＩ（「Ｈ」レベル）に応答して、電圧供給線ＶＬ６およびＶＬ７は、電源電圧Ｖｃｃｋと電気的に結合される。
【０１７５】
一方、テストモード時に置いて制御信号／ＢＩ（「Ｌ」レベル）の場合には入力される制御信号ＶＣＥおよびＶＣＯの論理レベルに応じて、テストモード時における電圧供給線ＶＬ６，ＶＬ７にそれぞれ与えられる電圧レベルが設定される。
【０１７６】
図２６は、デバイスのスリープ期間における本発明の実施の形態２に従う電流駆動系回路の電圧供給線に供給される電圧レベルを説明する概念図である。
【０１７７】
この場合においては、図７において説明していたのと同様に、電圧供給線ＶＬ１は、トランジスタＮ６４を介して接地電圧ＧＮＤと電気的に結合される。電圧供給線ＶＬ２は、トランジスタＴ１およびＮ６０を介する電源電圧Ｖｃｃｂが電気的に結合される。
【０１７８】
電圧供給線ＶＬ６およびＶＬ７について考える。コラム選択線ＣＳＬは「Ｌ」レベルに設定されているため、ドライバＤＲＶ２ａのトランジスタＰＴ２はオン状態でありビット線ＢＬの他端側と電圧供給線ＶＬ６およびＶＬ７が電気的に結合される。したがって、奇数列に対応するビット線ＢＬ１は電圧供給線ＶＬ７と電気的に結合され、偶数列に対応するビット線ＢＬ２は電圧供給線ＶＬ６と電気的に結合される。
【０１７９】
一方、セレクタＳＥＬ６は、制御信号／ＢＩ（「Ｈ」レベル）に応答してトランジスタＮ７２，Ｎ７４がオンし、電圧供給線ＶＬ６およびＶＬ７と電源電圧Ｖｃｃｋとが電気的に結合される。これにより図７で説明したのと同様に所定のプリチャージ電圧Ｖｃｃｋがビット線ＢＬに供給される。
【０１８０】
図２７は、本発明の実施の形態２に従う電流駆動系回路においてデバイスの活性化時に電圧供給線に与えられる電圧レベルを説明する概念図である。
【０１８１】
図２７を参照して、セレクタＳＥＬ１は、図８で説明したのと同様に制御信号／ＡＣＴの入力に応答して電圧供給線ＶＬ２と電源電圧Ｖｃｃａとが電気的に結合される。セレクタＳＥＬ３は、図８で説明したのと同様に制御信号／ＡＣＴの入力に応答して電圧供給線ＶＬ１と電源電圧Ｖｃｃｆとが電気的に結合される。また、この場合においては図２６で説明したのと同様にプリチャージ電圧が各ビット線ＢＬに供給される。
【０１８２】
図２８は、本発明の実施の形態２に従う電流駆動系回路のデータ書込を説明する概念図である。
【０１８３】
図２８を参照して、ここではビット線ＢＬ１にデータ書込を実行する場合について説明する。本例においては、書込制御信号ＷＤＴａ，ＷＤＴｂは「Ｈ」レベル、「Ｌ」レベルに設定されているものとする。これに伴い、ライトドライバデコーダＷＤＣ１の論理回路Ｇ１１が「Ｌ」レベルを出力し、ドライバＤＲＶ１のトランジスタＰＴ１がオンする。またコラム選択線ＣＳＬの活性化に伴いトランジスタＮＴ２がオンする。これにより、電源電圧Ｖｃｃａと電源電圧Ｖｃｃｇ（＜Ｖｃｃａ）との電圧差に基づくデータ書込電流がビット線ＢＬ１の一端側から他端側に供給され、選択されたメモリセルＭＣに対するデータ書込を実行することができる。
【０１８４】
図２９は、本発明の実施の形態２に従う電流駆動系回路の別のデータ書込を説明する概念図である。
【０１８５】
図２９を参照して、ここでは書込制御信号ＷＤＴａ，ＷＤＴｂが「Ｌ」レベル、「Ｈ」レベルに設定されている場合について説明する。この場合において、ドライバＤＲＶ２ａのトランジスタＮＴ２はオン状態である。
【０１８６】
一方、ドライバＤＲＶ１のトランジスタＮＴ１はライトドライバデコーダＷＤＣ１の論理回路Ｇ２１の活性化に伴い、接地電圧ＧＮＤとビット線ＢＬ１とを電気的に結合する。したがって電源電圧Ｖｃｃｇから接地電圧ＧＮＤへの電流経路が形成される。具体的にはビット線ＢＬ１の他端側から一端側へのデータ書込電流が流れ、選択されたメモリセルＭＣに対するデータ書込を実行することができる。なお、本例においては、電源電圧Ｖｃｃｇは、一例として十分なデータ書込電流をビット線ＢＬ１に供給すべく、電源電圧Ｖｃｃａと接地電圧ＧＮＤとの間の中間電圧に設定することができる。
【０１８７】
図３０は、本発明の実施の形態２に従う電流駆動系回路における電圧加速試験を説明する概念図である。
【０１８８】
図３０を参照して、ここでは制御信号／ＢＩ（「Ｌ」レベル）が入力されるものとする。これに伴い、セレクタＳＥＬ６のトランジスタＰ７２およびＰ７４がオンし、制御信号ＶＣＥおよびＶＣＯの論理レベルの組合せに応じた電源電圧が電圧供給線ＶＬ６，ＶＬ７を介してビット線ＢＬに供給される。
【０１８９】
本例においては、制御信号ＶＣＥ，ＶＣＯをそれぞれ「Ｈ」レベル、「Ｌ」レベルに設定する。これに伴い、電圧供給線ＶＬ６は、トランジスタＰ７２，Ｎ７６を介して接地電圧ＧＮＤと電気的に結合される。電圧供給線ＶＬ７は、制御信号ＶＣＯに応答してトランジスタＰ７４，Ｐ７８を介して電源電圧Ｖｃｃｈと電気的に結合される。
【０１９０】
したがって、電圧供給線ＶＬ７と電気的に結合される奇数列のビット線ＢＬは電源電圧Ｖｃｃｈが供給され、偶数列のビット線ＢＬは接地電圧ＧＮＤが供給されることになる。
【０１９１】
したがって、実施の形態１の図１１で説明したのと同様に偶数列、奇数列にそれぞれ異なる電圧を印加することによりビット線間の短絡不良を加速し、顕在化させることが可能となる。
【０１９２】
図３１は、本発明の実施の形態２に従う電流駆動系回路における別の電圧加速試験を説明する概念図である。
【０１９３】
図３１を参照して、本例においては制御信号ＶＣＥ，ＶＣＯの論理レベルを反転させる。これに伴い、電圧供給線ＶＬ６，ＶＬ７に供給される電圧レベルが反転し、一例としてビット線ＢＬ１，ＢＬ２に供給される電圧レベルと対称の電圧ストレスを印加することができる。
【０１９４】
次に、本発明の実施の形態２に従う電流駆動系回路の電流加速試験について説明する。
【０１９５】
図３２は、本発明の実施の形態２に従う電流駆動系回路の電流加速試験を説明する概念図である。
【０１９６】
図３２を参照して、本例においては、コラム選択線ＣＳＬは「Ｈ」レベルに設定されているものとする。すなわちドライバＤＲＶ２ａのトランジスタＮＴ２はオン状態である。したがって、ビット線ＢＬ１の他端側と電圧供給線ＶＬ５とが電気的に結合されている。
【０１９７】
また、制御信号ＣＩは「Ｈ」レベルに設定される。これに伴いトランジスタＮ８０とＰ７０を介して電源電圧Ｖｃｃｉ（＜Ｖｃｃｇ）と電圧供給線ＶＬ５とが電気的に結合される。電源電圧Ｖｃｃｉは電源電圧Ｖｃｃｇよりも電圧レベルが低く、電源電圧Ｖｃｃａと電源電圧Ｖｃｃｉとの電圧差は通常時よりも大きい。したがって、ビット線ＢＬ１，ＢＬ２を流れるデータ書込電流の量は通常時よりも大きなデータ書込電流が流れる。
【０１９８】
また、本例においては並列に電流加速試験を実行することができるため効率的な試験が可能である。
【０１９９】
図３３は、本発明の実施の形態２に従う電流駆動系回路の別の電流加速試験を説明する概念図である。
【０２００】
制御信号ＣＩは「Ｌ」レベルに設定される。これに伴い、トランジスタＰ８０，Ｐ７０を介して電源電圧Ｖｃｃｊ（＞Ｖｃｃｇ）と電圧供給線ＶＬ５とが電気的に結合される。したがって、ビット線ＢＬ１およびＢＬ２は、電源電圧Ｖｃｃｊから接地電圧ＧＮＤへの電流経路が形成される際、通常時よりも電圧差が大きくなるためビット線ＢＬの他端側から一端側へ流れるデータ書込電流の電流量は大きくなる。
【０２０１】
また、本例においては並列に電流加速試験を実行することができるため効率的な試験が可能である。
【０２０２】
これにより電流加速試験を効率的かつ高速に実行することができ配線不良を顕在化させることができる。
【０２０３】
また、図１４，図１７〜図２０のタイミングチャートで説明した方式に従って同様のテストモードを実行することが可能であり、所定のクロックサイクル数期間テストモードを実行し続けることによりさらに不良を顕在化させることもできる。
【０２０４】
（実施の形態２の変形例）
図３４は、実施の形態２の変形例に従う電流駆動系回路の概念図である。
【０２０５】
図３４を参照して、ここでは、図２１で説明したのと同様のデコーダＷＤＣ１＃およびドライバＤＲＶ１＃を図２９の実施の形態２に従う電流駆動系回路に適用したものである。具体的な動作については上述したのと同様の動作であるのでその詳細な説明は繰り返さない。
【０２０６】
本実施の形態２の変形例に従う電流駆動系回路においても、実施の形態２と同様の効果を得ることができる。
【０２０７】
なお、上記においては、主にＭＲＡＭメモリセルの信頼性試験について説明してきたが、ＰＣＭデバイスの相転移による可変抵抗メモリの信頼性試験についても同様に適用することが可能である。
【０２０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０９】
【発明の効果】
この発明は以上説明したように、テスト時に少なくとも１本の書込電流線の一端および他端にデータ書込時よりも大きな電圧差を設定することにより、データ書込時よりも大きい電流量が書込電流線に流れる。これにより、書込電流線の断線不良を検出し、顕在化させることができる。
【０２１０】
また、テスト時において、書込電流線を駆動するドライバ回路の動作期間を規定するワンショットパルスの選択信号の出力期間を調整するタイミング調整回路を設ける。これにより、テスト時間を調整し、精度の高いテストを実行することができる。
【０２１１】
また、テスト時に少なくとも１本のビット線の一端を第１の電圧および第２の電圧のいずれか一方と電気的に結合し、他端を開放状態に設定する。これにより、ビット線と他の隣接する回路等との間に電圧ストレスを掛けることができ不良を検出することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】メモリアレイ１０およびその周辺回路の概略構成図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】本発明の実施の形態１に従うデータ書込電流を供給する回路帯の概念図である。
【図６】本発明の実施の形態に従うデコーダＭＤＣ１の回路構成図である。
【図７】電流駆動系回路においてデバイスのスリープモード時における電圧供給線の電圧レベルを説明する概念図である。
【図８】デバイスの活性化時において、電流駆動系回路が動作を実行していないスタンバイ時の電圧供給線の電圧レベルを説明する概念図である。
【図９】データ書込時における電流駆動系回路の動作について説明する概念図である。
【図１０】本発明の実施の形態に従うデータ書込およびデータ読出の一連の動作について説明するタイミングチャート図である。
【図１１】テストモードにおいて本発明の実施の形態１に従う電圧加速試験を説明するドライバ回路の概略構成図である。
【図１２】本発明の実施の形態１に従う電流加速試験を説明する電流駆動系回路の概念図である。
【図１３】電流加速試験の流れる電流方向が逆の場合の概念図である。
【図１４】本発明の実施の形態に従う信頼性試験について説明するタイミングチャート図である。
【図１５】本発明の実施の形態に従うデジット線ＷＤＬにおける電流加速試験を説明する概念図である。
【図１６】別の電流加速試験について説明する概念図である。
【図１７】本発明の実施の形態に従うデジット線ＷＤＬにおける断線不良を加速する電流加速試験を実行する場合のタイミングチャート図である。
【図１８】本発明の実施の形態１に従うビット−デジット加速試験について説明するタイミングチャート図である。
【図１９】トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加するテストモードについて説明するタイミングチャート図である。
【図２０】トンネル磁気抵抗素子ＴＭＲのトンネル膜に電界を印加する他のテストモードについて説明するタイミングチャート図である。
【図２１】本発明の実施の形態１の変形例に従う電流駆動系回路の概略構成図である。
【図２２】実施の形態１の変形例に従う電流駆動系回路におけるスリープ期間の電圧供給線に供給する電圧レベルを説明する概念図である。
【図２３】デバイスの活性化時における電圧供給線に供給される電圧レベルを説明する概念図である。
【図２４】本発明の実施の形態１の変形例に従う電流駆動系回路のデータ書込時におけるドライバ回路の動作を説明する概念図である。
【図２５】本発明の実施の形態２に従う電流駆動系回路の回路構成図である。
【図２６】デバイスのスリープ期間における本発明の実施の形態２に従う電流駆動系回路の電圧供給線に供給される電圧レベルを説明する概念図である。
【図２７】本発明の実施の形態２に従う電流駆動系回路においてデバイスの活性化時に電圧供給線に与えられる電圧レベルを説明する概念図である。
【図２８】本発明の実施の形態２に従う電流駆動系回路のデータ書込を説明する概念図である。
【図２９】本発明の実施の形態２に従う電流駆動系回路の別のデータ書込を説明する概念図である。
【図３０】本発明の実施の形態２に従う電流駆動系回路における電圧加速試験を説明する概念図である。
【図３１】本発明の実施の形態２に従う電流駆動系回路における別の電圧加速試験を説明する概念図である。
【図３２】本発明の実施の形態２に従う電流駆動系回路の電流加速試験を説明する概念図である。
【図３３】本発明の実施の形態２に従う電流駆動系回路の別の電流加速試験を説明する概念図である。
【図３４】実施の形態２の変形例に従う電流駆動系回路の概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリアレイ、１５ 列デコーダ、２０ 行選択回路、２５，３０ 読出／書込制御回路、２００ 読出制御回路、３００ 書込制御回路、ＳＥＬ１〜ＳＥＬ６，ＳＥＬｇ，ＳＥＬｒセレクタ、ＤＲＶ１，ＤＲＶ２，ＤＲＶ１＃，ＤＲＶ２＃ ドライバ、ＷＤＣ１，ＷＤＣ１＃，ＷＤＣ２，ＷＤＣ２＃ ライトドライバデコーダ。
Claims (11)
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルのうち所定区分毎に対応して設けられる書込電流線と、
各前記書込電流線に対応して設けられ、対応する書込電流線に前記書込電流を供給するためのドライバ回路とを備え、
テスト時に、各前記ドライバ回路のうちの少なくとも１つは活性化されて、前記対応する書込電流線の一端および他端に与えられる電圧差をデータ書込時に与えられる電圧差よりも大きく設定する、不揮発性記憶装置。 - 前記テスト時において、複数個の前記ドライバ回路は、並列にテストされる第１および第２のグループに分割され、
前記テスト時に前記第１のグループに属する各前記ドライバ回路は、第１のテスト信号に応答して活性化され、
前記テスト時に前記第２のグループに属する各前記ドライバ回路は、第２のテスト信号に応答して活性化される、請求項１記載の不揮発性記憶装置。 - 各前記ドライバ回路は、前記データ書込時に前記記憶データに応じて第１および第２の電圧の一方および他方を前記対応する書込電流線の一端および他端側と電気的に結合し、前記テスト時にテストデータに応じて第３および第４の電圧の一方および他方を前記対応する書込電流線の一端および他端側と電気的に結合する、請求項１記載の不揮発性記憶装置。
- 各々において、記憶データに応じたデータ書込電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルのうち所定区分毎に設けられた書込電流線と、
前記書込電流線に対応して設けられ、対応する書込電流線に前記データ書込電流を供給するためのドライバ回路と、
各前記ドライバ回路に対応して設けられ、対応するドライバ回路の駆動を制御する制御回路とをさらに備え、
各前記制御回路は、
データ書込時に外部からのアドレス指示に基づいて前記対応するドライバ回路の動作期間を規定するワンショットパルスの選択信号を生成する信号生成回路と、
テスト時に前記信号生成回路から生成される前記選択信号を出力する期間を調整するタイミング調整回路とを含む、不揮発性記憶装置。 - 前記タイミング調整回路は、前記テスト時に前記選択信号を複数のクロックサイクル期間出力する、請求項４記載の不揮発性記憶装置。
- 各々において、記憶データに応じた電流の供給を受けてデータ記憶を実行する行列状に配置された複数のメモリセルを含むメモリアレイと、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線にそれぞれ対応して設けられ、対応するビット線に第１の書込電流を供給するための複数の第１のドライバ回路とを備え、
テスト時に、各前記第１のドライバ回路のうちの少なくとも１つは活性化されて、前記対応するビット線の一端を第１の電圧および第２の電圧のいずれか一方と電気的に結合し、他端を開放状態に設定する、不揮発性記憶装置。 - 前記複数の第１のドライバ回路は、前記テスト時に第１および第２のグループに分割され、
前記第１のグループに属する第１のドライバ回路の各々は、対応するビット線の一端を前記第１の電圧と電気的に結合し、他端を開放状態に設定し、
前記第２のグループに属する第１のドライバ回路の各々は、対応するビット線の一端を前記第２の電圧と電気的に結合し、他端を開放状態に設定する、請求項６記載の不揮発性記憶装置。 - 前記第１のグループに属する第１のドライバ回路の各々は、前記メモリセル列のうちの奇数列のビット線に対応し、前記第２のグループに属する第１のドライバ回路の各々は、前記メモリセル列のうちの偶数列のビット線に対応する、請求項７記載の不揮発性記憶装置。
- メモリセル行にそれぞれ対応して設けられ、データ書込時に選択的に第２の書込電流が供給される複数のデジット線と、
前記テスト時において、前記複数のデジット線の一端側と所定電圧とを電気的に結合する電圧制御回路とをさらに備える、請求項６記載の不揮発性記憶装置。 - 各前記第１のドライバ回路は、前記不揮発性記憶装置の活性化期間と非活性化期間とにおいて、供給される動作電圧がそれぞれ異なる、請求項６記載の不揮発性記憶装置。
- メモリセル行にそれぞれ対応して設けられる複数のワード線と、
メモリセル列にそれぞれ対応して設けられる複数のソース線と、
前記複数のワード線にそれぞれ対応して設けられ、対応するワード線を活性化させるための複数の第２のドライバ回路と、
前記複数のソース線と電気的に結合する電圧を制御する電圧制御回路とをさらに備え、
前記複数のメモリセルの各々は、
前記記憶データに応じた抵抗値を有する記憶素子と、
対応するワード線の活性化に応答して、前記記憶素子を介して対応するソース線と対応するビット線とを電気的に結合するアクセス素子とを含み、
前記テスト時に、前記電圧制御回路は、前記複数のソース線と第３の電圧とを電気的に結合し、
前記テスト時に、前記複数の第２のドライバ回路は、前記複数のワード線のうちの少なくとも１本のワード線を活性化させて、前記少なくとも１本のビット線とソース線との間に電流経路を形成させる、請求項６記載の不揮発性記憶装置。
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060424 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080905 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090127 |