【０００１】
【発明の属する技術分野】
この発明は、パラレルバスでデータ授受を行う二台の外部装置に係り、それら外部装置を離れた場所に設置しても、データ授受の性能低下をもたらすことのないバス延長装置に関するものである。
【０００２】
【従来の技術】
従来のシリアル伝送装置は伝送されるデータをパラレルデータとして受信し、シリアル伝送に必要な手順を用いてデータを送信し、送られてきたシリアルデータを受信し、パラレルデータとして復元するものである（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平７−２８１７１９号公報（図３）
【０００４】
【発明が解決しようとする課題】
従来のシリアル伝送装置では当初からバスを延長することを目的としており、例えば伝送距離が既に規定されているバスケーブル接続でシステムの設計をしている場合、このシリアル伝送装置を用いてバスの延長を行うことは出来ない。具体的には従来の場合は、ストローブ信号の立下り信号がシリアルＩＯバスの送信トリガとなっているため、ストローブ信号の立下りに対して他の信号線の有意が確定しないような場合や、装置間において同期化があらかじめ取られている同期化パラレルバスのようにストローブ信号が存在しない場合には用いることができないという問題点があった。
【０００５】
また、ストローブ信号を基準として必要な信号のみを送信しているため、ライトデータの読み取り手順なども合わせて送信する必要があり、その手順データを作成する必要があり手間がかかる、また、読み取り側においても、その手順を展開するために時間を要し、かつ、回路が複雑になるという問題点があった。
【０００６】
この発明は上記のような問題点を解消するためになされたもので、パラレルデータの授受の外部装置間における応答性がよく、既存のシステムへの設置が容易と成るバス延長装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るバス延長装置は、第１の外部装置に接続された第１のバス延長部と、第１のバス延長部と第２の外部装置との間に接続された第２のバス延長部とを有し、第１の外部装置の複数のパラレルデータを第１および第２のバス延長部を介して第２の外部装置に送信するバス延長装置において、第１のバス延長部は、第１の外部装置から複数のパラレルデータを入力するパラレル入力部と、第１のバス延長部内の動作の基準クロックを作成する発振部と、基準クロックに同期した時点における複数のパラレルデータをサンプリングするサンプリング部と、サンプリングされた複数のパラレルデータをシリアルデータに変換するパラレル／シリアル変換部と、シリアルデータを第２のバス延長部に出力するシリアルデータ出力部とを備え、第２のバス延長部は、シリアルデータを入力するシリアルデータ入力部と、シリアルデータのクロックを検出して同期化クロックを生成する生成手段と、シリアルデータを同期化クロックに基づいてパラレルデータに変換するシリアル／パラレル変換部と、パラレルデータを第２の外部装置に出力するパラレルデータ出力部とを備えたものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１のバス延長装置の構成を示すブロック図である。図において、第１および第２の外部装置１４、１７のバス延長を行うために第１および第２のバス延長部１ａ、１ｂが第１および第２のパラレルバス１５、１６にて接続されている。第１および第２のバス延長部１ａ、１ｂは以下のものを備えている。
【０００９】
まず、各バス延長部１ａ、１ｂ内の動作の基準と成るバスクロック（基準クロック）を作成して発振する発振部としての第１および第２の発振回路２ａ、２ｂ、このバスクロックから逓倍クロックを作成して発信する逓倍部としての第１および第２の逓倍回路３ａ、３ｂ、第１および第２の外部装置１４、１７から複数のパラレルデータを入力するパラレル入力部、および、第１および第２の外部装置１４、１７に複数のパラレルデータを出力するパラレル出力部としての第１および第２のパラレルバスＩ／Ｆ４ａ、４ｂである。
【００１０】
そして、複数のパラレルデータをバスクロックに同期した時点でサンプリングするサンプリング部としての第１および第２のパラレルデータ同期化回路５ａ、５ｂ、サンプリングされたパラレルデータを逓倍クロックに同期化させシリアルデータに変換する第１および第２のパラレル／シリアル変換部６ａ、６ｂ、シリアルデータを第１のバス延長部１ａから第２のバス延長部１ｂに、また、第２のバス延長部１ｂから第１のバス延長部１ａに送信するための第１および第２のシリアルデータ信号線１２、１３である。
【００１１】
そして、シリアルデータを送信する第１および第２のシリアルバスＩ／Ｆ送信部７ａ、７ｂ、シリアルデータを受信する第１および第２のシリアルバスＩ／Ｆ受信部８ａ、８ｂ、シリアルデータのクロックを検出して同期化クロックを作成する第１および第２のシリアルデータ同期化部９ａ、９ｂ、同期化クロックを用いてシリアルデータを同期化してパラレルデータに変換する第１および第２のシリアル／パラレルデータ変換部１０ａ、１０ｂ、各バス延長部１ａ、１ｂを駆動させるための第１および第２の電源１１ａ、１１ｂ、各電源１１ａ、１１ｂの電圧の監視を行い異常の際にリセット信号を各部に送信する第１および第２の電源監視回路１１１ａ、１１１ｂとを備える。
【００１２】
図２は図１に示した各バス延長装置の動作を説明するための図である。図において、第１および第２のパラレルバス１５、１６にて送受信されるパラレルデータで、リード／ライト信号１５ａ、１６ａ、データ信号１５ｂ、１６ｂ、アクノリッジ信号１５ｄ、１６ｄなどである。第１のシリアルデータ信号線１２、第２のシリアルデータ信号線１３をそれぞれ流れるシリアルデータ信号１２ａ、１２ｂ、第１の発振回路２ａから発振されるバスクロック１５ｅ、第２のシリアルデータ同期化部９ｂにて検出して作成された同期化クロックとしてのバスクロック１６ｅ、動作を説明するためのタイミング１８ａ、１８ｂ、１９ａ、１９ｂ、２０ａ、２０ｂ、２１ａ、２１ｂを示す。
【００１３】
次いで上記のように構成された実施の形態１のバス延長装置の動作について説明する。第１の外部装置１４が第１のパラレルバス１５を介して複数のパラレルデータを第１のバス延長部１ａに送信する。次に、パラレルデータは第１のパラレルバスＩ／Ｆ４ａで受信される。次に、受信された複数のパラレルデータは、第１のパラレルデータ同期化回路５ａによって、第１の発振回路２ａが発振するバスクロック（基本クロックを指す）に同期した時点でサンプリングされる。
【００１４】
次に、第１の発振回路２ａが発振するバスクロックは、第１の逓倍回路３ａにも送られ、第１の逓倍回路３ａはバスクロックを逓倍しバスクロックより高い周波数の逓倍クロックを生成する。次に、第１の逓倍回路３ａが生成した逓倍クロックは、第１のパラレル／シリアル変換部６ａに送られる。次に、第１のパラレルデータ同期化回路５ａでサンプリングされた複数のパラレルデータは、第１のパラレル／シリアル変換部６ａに送られ、第１のパラレル／シリアル変換部６ａは第１の逓倍回路３ａが生成した逓倍クロックに同期してパラレルデータをあらかじめ設定された順番通りにシリアルデータに変換する。
【００１５】
そして、生成されたシリアルデータは第１のシリアルバスＩ／Ｆ送信部７ａにより、第１のシリアルデータ信号線１２を介して第２のバス延長部１ｂに伝送される。尚、シリアルデータを伝送する具体的な手段としては、電気、電波、光のいずれの手段も利用可能であることはいうまでもない。次に、第１のシリアルデータ信号線１２を介して伝送されたシリアルデータは、第２のシリアルバスＩ／Ｆ受信部８ｂにより受信される。
【００１６】
次に、受信されたシリアルデータから第２のシリアルデータ同期化部９ｂによってクロックが検出され同期化クロックが作成される。シリアルデータからのクロック検出は、パラレルデータの内容を含んでいないシリアルデータ（パラレルデータの内容の有無はシリアルデータにあらかじめ書き込まれて作成されている。）を用いて検出することができる。次に、受信されたシリアルデータは第２のシリアル／パラレルデータ変換部１０ｂにて、第２のシリアルデータ同期化部９ｂにて抽出されたバスクロックに同期化され、シリアルデータをパラレルデータに変換される。次に、生成されたパラレルデータは、第２のパラレルバスＩ／Ｆ４ｂにより送信される。次に、第２のパラレルバス１６を介して第２の外部装置１７に伝送される。そして、上記に示した動作と同様に、第２の外部装置１７から送信されるパラレルデータも、第１の外部装置１４に受信される。
【００１７】
また、これら両バス延長部１ａ、１ｂは、第１の電源１１ａおよび第２の電源１１ｂによりそれぞれ駆動している。そして、第１の電源１１ａおよび第２の電源１１ｂの出力電圧の監視を行う第１の電源監視回路１１１ａおよび第２の電源監視回路１１１ｂを備え、電圧が低下した場合にリセット信号を発信している。このことにより、両バス延長部１ａ、１ｂの第１および第２の電源１１ａ、１１ｂのＯＦＦ、ＯＮによる誤動作が生じない。
【００１８】
そしてこのリセット信号を両パラレルデータ同期化回路５ａ、５ｂ、両パラレル／シリアル変換部６ａ、６ｂ、両シリアルデータ同期化部９ａ、９ｂ、両シリアル／パラレルデータ変換部１０ａ、１０ｂに入力し、回路の動作を停止させると共に、両パラレルバスＩ／Ｆ４ａ、４ｂ、両シリアルバスＩ／Ｆ送信部７ａ、７ｂに入力し誤送信を行わないように送信停止を行っている。
【００１９】
次にパラレルデータからシリアルデータ、およびシリアルデータからパラレルデータへの変換の動作について、図２を用いて具体的に説明する。第１のパラレルバス１５を流れる複数のパラレルデータ１５ａ、１５ｂ、１５ｄは、第１のパラレルデータ同期化回路５ａにより、バスクロック１５ｅのタイミング１８ａの時点の信号レベルがサンプリングされる。以降同様に、タイミング１９ａの時点の信号レベルがサンプリングされる。サンプリングされたパラレルデータ１５ａ、１５ｂ、１５ｄは第１のパラレル／シリアル変換部６ａに送られる。そして、ここではあらかじめ設定されている順番、すなわち、リード／ライト信号１５ａ、データ信号１５ｂ、アクノリッジ信号１５ｄの順番にシリアルデータ信号１２ａとして変換される。
【００２０】
このように変換されたシリアルデータ信号１２ａは、第１のシリアルバスＩ／Ｆ送信７ａ、第１のシリアルデータ信号線１２、第２のシリアルバスＩ／Ｆ受信部８ｂを介して、第２のシリアルデータ同期化部９ｂおよび第２のシリアル／パラレルデータ変換部１０ｂに伝送される。そして、第２のシリアルデータ同期化部９ｂでは、あらかじめパラレルデータの内容が存在しないシリアルデータからクロックを検出し、バスクロック１６ｅを作成している。次に、第２のシリアル／パラレルデータ変換部１０ｂは、バスクロック１６ｅのタイミング１８ｂ、１９ｂでシリアルデータをパラレルデータに変換する。この際、シリアルデータ信号１２ａに存在するデータの順番はあらかじめ設定されているため、順番に、リード／ライト信号１６ａ、データ信号１６ｂ、アクノリッジ信号１６ｄとしてパラレルデータとして変換される。
【００２１】
同様に、第２の外部装置１７から送信される応答であるアクノリッジ信号１６ｄは、タイミング２０ｂ、２１ｂでサンプリングされ、上記と同様の手順で変換され、タイミング２０ａ、２１ａで復元されて第１の外部装置１４へ送信される。
【００２２】
上記のように構成された実施の形態１のバス伝送装置は、バス信号上に、例えばストローブ信号が存在していなくても、一定の周期でバス上の全信号をサンプリングして送信することにより、バスのシリアル伝送が可能であり、一定の周期でサンプリングするという方式により、同期化パラレルバスの外部装置への対応が可能と成る。
【００２３】
また、一定の周期でバス上の全信号をサンプリングして送信することにより、バス上の伝送遅延はサンプリング周期とパラレル／シリアル変換およびシリアル伝送に費やす時間のみとなり、手順などのデータの作成が無く、伝送遅延は極力小さく抑えられる。更に、バスをサンプリングしてシリアル伝送し、再びシリアルからパラレルに再生するだけの方式にて行うため、手順などによるバスの制御が必要ないため、装置の設計が簡単となる。以上のようにしてバス延長を行うことができるため、外部装置間を長い距離隔てて配設しても、高速で応答性の良い通信ができ、設置も簡単で、既に設置されているシステムへの追加も容易に実現できる。
【００２４】
【発明の効果】
以上のようにこの発明によれば、第１の外部装置に接続された第１のバス延長部と、第１のバス延長部と第２の外部装置との間に接続された第２のバス延長部とを有し、第１の外部装置の複数のパラレルデータを第１および第２のバス延長部を介して第２の外部装置に送信するバス延長装置において、第１のバス延長部は、第１の外部装置から複数のパラレルデータを入力するパラレル入力部と、第１のバス延長部内の動作の基準クロックを作成する発振部と、基準クロックに同期した時点における複数のパラレルデータをサンプリングするサンプリング部と、サンプリングされた複数のパラレルデータをシリアルデータに変換するパラレル／シリアル変換部と、シリアルデータを第２のバス延長部に出力するシリアルデータ出力部とを備え、第２のバス延長部は、シリアルデータを入力するシリアルデータ入力部と、シリアルデータのクロックを検出して同期化クロックを生成する生成手段と、シリアルデータを同期化クロックに基づいてパラレルデータに変換するシリアル／パラレル変換部と、パラレルデータを第２の外部装置に出力するパラレルデータ出力部とを備えたので、外部装置間を長い距離隔てて配設しても、高速で応答性の良い通信ができ、設置も簡単となるバス伝送装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるバス伝送装置を示す構成図である。
【図２】図１に示したバス伝送装置の動作を示す図である。
【符号の説明】
１ａ 第１のバス延長部、１ｂ 第２のバス延長部、２ａ 第１の発振回路、
２ｂ 第２の発振回路、３ａ 第１の逓倍回路、３ｂ 第１の逓倍回路、
４ａ 第１のパラレルバスＩ／Ｆ、４ｂ 第２のパラレルバスＩ／Ｆ、
５ａ 第１のパラレルデータ同期化回路、
５ｂ 第２のパラレルデータ同期化回路、
６ａ 第１のパラレル／シリアル変換部、
６ｂ 第２のパラレル／シリアル変換部、
７ａ 第１のシリアルバスＩ／Ｆ送信部、
７ｂ 第２のシリアルバスＩ／Ｆ送信部、
８ａ 第１のシリアルバスＩ／Ｆ受信部、
８ｂ 第２のシリアルバスＩ／Ｆ受信部、
９ａ 第１のシリアルデータ同期化部、９ｂ 第２のシリアルデータ同期化部、
１０ａ 第１のシリアル／パラレルデータ変換部、
１０ｂ 第２のシリアル／パラレルデータ変換部、１１ａ 第１の電源、
１１ｂ 第２の電源、１２ 第１のシリアルデータ信号線、
１３ 第２のシリアルデータ信号線、１４ 第１の外部装置、
１７ 第２の外部装置。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to two external devices that exchange data with a parallel bus, and relates to a bus extension device that does not cause a decrease in data exchange performance even if the external devices are installed at remote locations.
[0002]
[Prior art]
A conventional serial transmission device receives transmitted data as parallel data, transmits the data using a procedure necessary for serial transmission, receives the transmitted serial data, and restores the data as parallel data ( For example, see Patent Document 1).
[0003]
[Patent Document 1]
JP-A-7-281719 (FIG. 3)
[0004]
[Problems to be solved by the invention]
The purpose of a conventional serial transmission device is to extend the bus from the beginning.For example, if a system is designed using a bus cable connection whose transmission distance is already specified, use this serial transmission device to extend the bus. Cannot be performed. Specifically, in the conventional case, since the falling signal of the strobe signal is a transmission trigger of the serial IO bus, the significance of another signal line is not determined with respect to the falling of the strobe signal, There is a problem that the apparatus cannot be used when a strobe signal does not exist as in a synchronized parallel bus in which synchronization is previously established between devices.
[0005]
Also, since only necessary signals are transmitted with reference to the strobe signal, it is necessary to transmit the write data reading procedure, etc., and it is necessary to create the procedure data, which is troublesome. However, there is a problem that it takes time to develop the procedure and the circuit becomes complicated.
[0006]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and provides a bus extension device that has good responsiveness between external devices for transmitting and receiving parallel data and that can be easily installed in an existing system. With the goal.
[0007]
[Means for Solving the Problems]
A bus extension device according to the present invention includes a first bus extension connected to a first external device, and a second bus extension connected between the first bus extension and a second external device. A bus extension unit for transmitting a plurality of parallel data of the first external device to the second external device via the first and second bus extension units, wherein the first bus extension unit comprises: A parallel input unit for inputting a plurality of parallel data from a first external device; an oscillating unit for generating a reference clock for an operation in the first bus extension unit; and sampling a plurality of parallel data at a time synchronized with the reference clock A sampling unit, a parallel / serial conversion unit for converting a plurality of sampled parallel data into serial data, and a serial data output unit for outputting serial data to a second bus extension unit The second bus extension unit includes a serial data input unit that inputs serial data, a generation unit that detects a clock of the serial data and generates a synchronization clock, and converts the serial data into parallel data based on the synchronization clock. And a parallel data output unit that outputs parallel data to a second external device.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a bus extension device according to Embodiment 1 of the present invention. In the figure, first and second bus extensions 1a and 1b are connected by first and second parallel buses 15 and 16 in order to extend the buses of first and second external devices 14 and 17 respectively. I have. The first and second bus extensions 1a, 1b include:
[0009]
First, first and second oscillating circuits 2a and 2b as oscillating units for generating and oscillating a bus clock (reference clock) serving as a reference for the operation in each of the bus extension units 1a and 1b. , A first and second multiplying circuit 3a, 3b as a multiplying unit, a parallel input unit for inputting a plurality of parallel data from the first and second external devices 14, 17; First and second parallel bus I / Fs 4a and 4b as parallel output units for outputting a plurality of parallel data to the second external devices 14 and 17.
[0010]
Then, first and second parallel data synchronization circuits 5a and 5b as sampling sections for sampling a plurality of parallel data at the time of synchronizing with the bus clock, synchronize the sampled parallel data with the multiplied clock and convert the parallel data into serial data The first and second parallel / serial converters 6a and 6b for converting serial data from the first bus extension 1a to the second bus extension 1b, and the second bus extension 1b to the first First and second serial data signal lines 12, 13 for transmitting to the bus extension 1a.
[0011]
Then, first and second serial bus I / F transmitting sections 7a and 7b for transmitting serial data, first and second serial bus I / F receiving sections 8a and 8b for receiving serial data, and a clock for serial data And the first and second serial data synchronizers 9a and 9b for generating a synchronization clock by detecting the first and second serial / data converters for synchronizing serial data using the synchronization clock and converting the data into parallel data. The parallel data converters 10a and 10b, the first and second power supplies 11a and 11b for driving the respective bus extension parts 1a and 1b, and the voltages of the respective power supplies 11a and 11b are monitored. , And first and second power supply monitoring circuits 111a and 111b.
[0012]
FIG. 2 is a diagram for explaining the operation of each bus extension device shown in FIG. In the figure, parallel data transmitted and received by the first and second parallel buses 15 and 16 include read / write signals 15a and 16a, data signals 15b and 16b, and acknowledge signals 15d and 16d. The serial data signals 12a and 12b respectively flowing through the first serial data signal line 12 and the second serial data signal line 13, the bus clock 15e oscillated from the first oscillation circuit 2a, the second serial data synchronizer 9b Shows a bus clock 16e as a synchronization clock created and detected by the above, and timings 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b for explaining the operation.
[0013]
Next, the operation of the bus extension device according to the first embodiment configured as described above will be described. The first external device 14 transmits a plurality of parallel data to the first bus extension 1a via the first parallel bus 15. Next, the parallel data is received by the first parallel bus I / F 4a. Next, the received plurality of parallel data are sampled by the first parallel data synchronization circuit 5a at the time when the first oscillation circuit 2a synchronizes with a bus clock (referred to as a basic clock).
[0014]
Next, the bus clock oscillated by the first oscillation circuit 2a is also sent to the first multiplication circuit 3a, and the first multiplication circuit 3a multiplies the bus clock and generates a multiplication clock having a higher frequency than the bus clock. . Next, the multiplied clock generated by the first multiplying circuit 3a is sent to the first parallel / serial converter 6a. Next, the plurality of parallel data sampled by the first parallel data synchronization circuit 5a is sent to a first parallel / serial conversion unit 6a, and the first parallel / serial conversion unit 6a is connected to a first multiplication circuit. The parallel data is converted into serial data in a preset order in synchronization with the multiplied clock generated by 3a.
[0015]
Then, the generated serial data is transmitted by the first serial bus I / F transmission unit 7a to the second bus extension unit 1b via the first serial data signal line 12. It is needless to say that any of electric, radio wave and optical means can be used as specific means for transmitting serial data. Next, the serial data transmitted via the first serial data signal line 12 is received by the second serial bus I / F receiver 8b.
[0016]
Next, a clock is detected from the received serial data by the second serial data synchronizer 9b, and a synchronized clock is created. Clock detection from serial data can be detected using serial data that does not include the contents of parallel data (the presence or absence of the contents of parallel data is written and created in advance in the serial data). Next, the received serial data is synchronized by the second serial / parallel data converter 10b with the bus clock extracted by the second serial data synchronizer 9b, and the serial data is converted into parallel data. Is done. Next, the generated parallel data is transmitted by the second parallel bus I / F 4b. Next, the data is transmitted to the second external device 17 via the second parallel bus 16. Then, similarly to the operation described above, the parallel data transmitted from the second external device 17 is also received by the first external device 14.
[0017]
The bus extensions 1a and 1b are driven by a first power supply 11a and a second power supply 11b, respectively. A first power supply monitoring circuit 111a and a second power supply monitoring circuit 111b for monitoring output voltages of the first power supply 11a and the second power supply 11b are provided, and when a voltage decreases, a reset signal is transmitted. I have. As a result, no malfunction occurs due to the OFF and ON states of the first and second power supplies 11a and 11b of the bus extension sections 1a and 1b.
[0018]
The reset signal is input to both parallel data synchronization circuits 5a and 5b, both parallel / serial conversion units 6a and 6b, both serial data synchronization units 9a and 9b, and both serial / parallel data conversion units 10a and 10b. Is stopped, and transmission is stopped so as not to input to the parallel bus I / Fs 4a and 4b and the serial bus I / F transmission units 7a and 7b to prevent erroneous transmission.
[0019]
Next, the operation of converting from parallel data to serial data and from serial data to parallel data will be specifically described with reference to FIG. The signal level of the plurality of parallel data 15a, 15b, 15d flowing through the first parallel bus 15 is sampled by the first parallel data synchronization circuit 5a at the timing 18a of the bus clock 15e. Thereafter, similarly, the signal level at the timing 19a is sampled. The sampled parallel data 15a, 15b, 15d is sent to the first parallel / serial converter 6a. Here, the serial data signal 12a is converted in a preset order, that is, in the order of the read / write signal 15a, the data signal 15b, and the acknowledge signal 15d.
[0020]
The serial data signal 12a thus converted is supplied to the second serial bus I / F transmission 7a, the first serial data signal line 12, and the second serial bus I / F receiving unit 8b, and then the second serial bus I / F is transmitted to the second serial bus I / F receiving unit 8b. The data is transmitted to the serial data synchronizer 9b and the second serial / parallel data converter 10b. Then, the second serial data synchronizer 9b detects a clock from the serial data in which the content of the parallel data does not exist in advance, and creates the bus clock 16e. Next, the second serial / parallel data converter 10b converts the serial data into parallel data at the timings 18b and 19b of the bus clock 16e. At this time, since the order of the data present in the serial data signal 12a is set in advance, the data is sequentially converted into parallel data as the read / write signal 16a, the data signal 16b, and the acknowledge signal 16d.
[0021]
Similarly, the acknowledgment signal 16d, which is a response transmitted from the second external device 17, is sampled at the timings 20b and 21b, converted in the same procedure as described above, restored at the timings 20a and 21a, and restored at the timings 20a and 21a. Sent to device 14.
[0022]
The bus transmission apparatus according to the first embodiment configured as described above samples and transmits all signals on the bus at a fixed cycle even if, for example, a strobe signal does not exist on the bus signal. , The serial transmission of the bus is possible, and the method of sampling at a fixed cycle enables the synchronization parallel bus to correspond to an external device.
[0023]
Also, by sampling and transmitting all signals on the bus at a fixed cycle, the transmission delay on the bus is limited to the sampling cycle and the time spent for parallel / serial conversion and serial transmission, and there is no need to create data such as procedures. In addition, the transmission delay can be suppressed as small as possible. Further, since the bus is sampled and transmitted serially, and the data is reproduced in parallel from the serial data again, the control of the bus by a procedure or the like is not required, so that the design of the apparatus is simplified. Since the bus can be extended as described above, even if the external devices are arranged at a long distance, high-speed and responsive communication can be performed, installation is simple, and the system can be easily installed. Can be easily realized.
[0024]
【The invention's effect】
As described above, according to the present invention, the first bus extension connected to the first external device and the second bus connected between the first bus extension and the second external device An extension unit for transmitting a plurality of parallel data of the first external device to the second external device via the first and second bus extension units, wherein the first bus extension unit is A parallel input unit for inputting a plurality of parallel data from a first external device, an oscillating unit for generating a reference clock for operation in the first bus extension unit, and sampling a plurality of parallel data at a time synchronized with the reference clock A serial / parallel conversion unit for converting a plurality of sampled parallel data into serial data, and a serial data output unit for outputting serial data to the second bus extension unit. The second bus extension unit includes a serial data input unit that inputs serial data, a generation unit that detects a clock of the serial data and generates a synchronization clock, and converts the serial data into parallel data based on the synchronization clock. And a parallel data output unit that outputs parallel data to a second external device. Therefore, even if the external devices are arranged at a long distance, high-speed, high-response communication can be performed. And a bus transmission device that can be easily installed.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a bus transmission device according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating an operation of the bus transmission device illustrated in FIG. 1;
[Explanation of symbols]
1a first bus extension, 1b second bus extension, 2a first oscillator circuit,
2b second oscillator circuit, 3a first multiplier circuit, 3b first multiplier circuit,
4a first parallel bus I / F, 4b second parallel bus I / F,
5a a first parallel data synchronization circuit,
5b a second parallel data synchronization circuit,
6a a first parallel / serial converter,
6b a second parallel / serial converter,
7a a first serial bus I / F transmission unit,
7b a second serial bus I / F transmission unit;
8a first serial bus I / F receiving unit,
8b a second serial bus I / F receiver;
9a a first serial data synchronizer, 9b a second serial data synchronizer,
10a first serial / parallel data converter,
10b second serial / parallel data converter, 11a first power supply,
11b second power supply, 12 first serial data signal line,
13 second serial data signal line, 14 first external device,
17 Second external device.