JP2004280947A - 半導体記憶装置 - Google Patents

Abstract

【課題】内部ライトサイクルが長い動作でも、ライトリカバリタイムを短縮可能な、半導体記憶装置を提供する。
【解決手段】コマンド制御回路４００は、内部コマンド信号を生成し、コマンド待機信号発生回路５００は、ライト動作が長い場合に、次のコマンド動作を行う内部コマンド信号の発生を遅延させるコマンド待機信号ｂｉｃｓｚを発生する。判定回路１００ａは、コマンド待機信号ｂｉｃｓｚをもとに、ライト動作の終了と、次のコマンド動作の開始の関係を判定し、ライト動作が、次のコマンド動作の開始まで終わらない場合、次のコマンド動作がリード動作ならば、リフレッシュ動作の実行を禁止して、リード動作を実行し、リード動作の終了後に、待機中のリフレッシュコマンドｒｅｆｐｚを出力してリフレッシュを実行する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、常に内部リフレッシュ動作を行う半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の携帯電話や、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ（Ｄａｔａ） Ａｓｓｉｓｔａｎｔｓ）などの小型移動端末装置では、インターネットとの連携により、扱うデータ量が多くなっている。これに伴い、高速・大容量のメモリが必要となっている。
【０００３】
現在携帯電話には消費電力の少ないＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられることが多いが、ＳＲＡＭの集積度が低く容量を大きくするとコストが増えてしまうという問題がある。これに対してＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は低コストで大容量化が可能であるため、ＳＲＡＭインターフェース型のＤＲＡＭが要求されている。
【０００４】
ＤＲＡＭは揮発性メモリであるため、記憶保持のリフレッシュ動作を一定間隔で行う必要がある。ＳＲＡＭにおいてはその必要がないので、ＳＲＡＭインターフェース型ＤＲＡＭでは、メモリ内部の制御によるなんらかの手段が必要となる。
【０００５】
この手段として、常に内部リフレッシュを行い、リード（読み出し）／ライト（書き込み）コマンドが外部から投入されると内部で発生するリフレッシュコマンドと外部からのコマンド信号を比較し、内部リフレッシュの要求の方が早ければ、リフレッシュの後にリード／ライトを実行、そしてリード／ライトコマンドの方が早ければコマンドの後にリフレッシュを行う制御方法がある。このような方法により、メモリ外部からはリフレッシュ動作が見えなくなるのでＳＲＡＭのようにリフレッシュコマンドが不必要となる（例えば、特許文献１参照）。
【０００６】
図１７は、従来のＤＲＡＭの制御系の一部のブロック図である。
この制御系は、リフレッシュ／コマンド判定回路９５０、コマンドデコード回路９５１、ＲＡＳ系動作制御回路９５２、コマンド制御回路９５３、とから構成されている。
【０００７】
リフレッシュ／コマンド判定回路９５０は、チップ・イネーブル信号／ＣＥから発生する状態遷移検出信号ａｔｄｐｚと内部のリフレッシュ要求信号ｓｒｔｚのうち、どちらが先に入力されるかを判定する。状態遷移検出信号ａｔｄｐｚがリフレッシュ要求信号ｓｒｔｚより遅い場合は、リフレッシュコマンドｒｅｆｐｚ及びリフレッシュ信号ｒｅｆｚを出力する。
【０００８】
コマンドデコード回路９５１は、状態遷移検出信号ａｔｄｐｚと、出力イネーブル信号／ＯＥ、ライト・イネーブル信号／ＷＥまたはチップ・イネーブル信号／ＣＥを入力して、コマンド信号（リードコマンドｒｄｐｚ、ライトコマンドｗｒｐｚ、アクティブコマンドａｃｔｐｚ）を生成する。
【０００９】
ＲＡＳ（ロウアドレスストローブ）系動作制御回路９５２は、リフレッシュ信号ｒｅｆｚ、リフレッシュコマンドｒｅｆｐｚ、アクティブコマンドａｃｔｐｚを入力し、コアを活性化させるロウアドレスストローブ信号ｒａｓｚを出力する。また、前サイクルの動作が終了するまで、次の動作を待機させる信号ｉｃｓｘを出力する。なお、信号ｉｃｓｘは、ロウアドレスストローブ信号ｒａｓｚの、逆相で遅延された信号となる。
【００１０】
コマンド制御回路９５３は、コマンド信号とリフレッシュ信号ｒｅｆｚを入力し、内部コマンド信号（内部リードコマンドｒｄｐｘ、内部ライトコマンドｗｒｐｘ）を出力する。
【００１１】
図１８は、リフレッシュを先に行う場合の、従来の半導体記憶装置の動作を示すタイミング図である。
リフレッシュ要求信号ｓｒｔｚ（Ｈレベルの単一パルス）が、状態遷移検出信号ａｔｄｐｚ（Ｈレベルの単一パルス）より先の場合には、リフレッシュ／コマンド判定回路９５０により、リフレッシュコマンドｒｅｆｐｚ（Ｈレベルの単一パルス）が出力され、リフレッシュ信号ｒｅｆｚがＨレベルに立ち上がる。また、入力されたリフレッシュコマンドｒｅｆｐｚに同期して、ＲＡＳ系動作制御回路９５２は、ロウアドレスストローブ信号ｒａｓｚをＨレベルに立ち上げコアを活性化し、リフレッシュ動作を行う。この際、信号ｉｃｓｘは、Ｌ（Ｌｏｗ）レベルとなり、リフレッシュが終了するとＨレベルになる。
【００１２】
なお、リフレッシュ要求信号ｓｒｔｚに引き続いて入力された、状態遷移検出信号ａｔｄｐｚを検出して、コマンドデコード回路９５１は、アクティブコマンドａｃｔｐｚ（Ｈレベルの単一パルス）を出力するが、リードコマンドｒｄｐｚまたはライトコマンドｗｒｐｚは、コマンド制御回路９５３で待機される。リフレッシュ動作が終了して、信号ｉｃｓｘがＨレベルになると、リフレッシュ信号ｒｅｆｚがＬレベルになる。これを受けてコマンド制御回路９５３は、待機していた内部リードコマンドｒｄｐｘまたは内部ライトコマンドｗｒｐｘを出力し、ロウアドレスストローブ信号ｒａｓｚをＨレベルに立ち上げ、コアを活性化して、リードまたはライト動作を行う。
【００１３】
図１９は、リードまたはライト動作を先に行う場合の、従来の半導体記憶装置の動作を示すタイミング図である。
状態遷移検出信号ａｔｄｐｚが、リフレッシュ要求信号ｓｒｔｚより先の場合には、リフレッシュ／コマンド判定回路９５０により、リフレッシュコマンドｒｅｆｐｚの出力が遅延される。このとき、アクティブコマンドａｃｔｐｚにより、ロウアドレスストローブ信号ｒａｓｚがＨレベルになり、内部コマンド信号に応じて、リードまたはライト動作を実行する。リフレッシュ動作は、リードまたはライト動作が終了した後、信号ｉｃｓｘがＨレベルになると出力されるリフレッシュコマンドｒｅｆｐｚにより実行される。
【００１４】
なお、半導体記憶装置のライトサイクルには、通常の動作モードよりも、長くなる場合がある。ライトサイクルが長くなる動作モードがある半導体記憶装置では、ＲＡＳ系のライト動作が、次の動作を行うべきサイクルに入り込んでしまうと、前サイクルの動作が終了しないうちに次のサイクルの内部動作が開始され、正常な動作が不可能になる。そこで、前のライトサイクルの終了を検出して、次のサイクルの動作を制御する方法がある。
【００１５】
【特許文献１】
特開２００２−７４９４３号公報（第６図）
【００１６】
【発明が解決しようとする課題】
しかし、ライトサイクルが長い動作モードで、リフレッシュコマンドが待機していた場合、次のサイクルのリード動作とリフレッシュ動作の開始が、ともに、ライトサイクルの終了を検出して行われるために衝突してしまい、正常な動作ができなくなるという問題があった。
【００１７】
ライトサイクルの後のチップ・イネーブル信号／ＣＥがＨレベルの期間（スタンバイ期間またはライトリカバリタイム）を十分に取れば、前サイクルのライト動作を終了した後に、正常な動作を行うことができる。
【００１８】
しかしこの場合、ライトリカバリタイムを十分とることで時間的なオーバーヘッドが生じシステムの性能が落ちてしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、ライトサイクルが長い動作モードでも、ライトリカバリタイムを短縮可能な、半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明では上記課題を解決するために、内部リフレッシュ動作を行う半導体記憶装置において、図１に示すように、コマンド動作を行うための内部コマンド信号を生成するコマンド制御回路４００と、書き込み動作が長い場合に、次のコマンド動作を行う内部コマンド信号を待機させるコマンド待機信号ｂｉｃｓｚを発生するコマンド待機信号発生回路５００と、コマンド待機信号ｂｉｃｓｚをもとに、書き込み動作の終了と、次のコマンド動作の開始の関係を判定し、書き込み動作が、次のコマンド動作の開始まで終わらない場合、次のコマンド動作が読み出し動作ならば、待機中のリフレッシュコマンドｒｅｆｐｚを読み出し動作の終了後に出力する判定回路（図１ではリフレッシュ／コマンド判定回路と表記している）１００ａと、を有することを特徴とする半導体記憶装置が提供される。
【００２０】
上記構成によれば、コマンド制御回路４００は、内部コマンド信号を生成し、コマンド待機信号発生回路５００は、書き込み動作が長い場合に、次のコマンド動作を行う内部コマンド信号の発生を遅延させるコマンド待機信号ｂｉｃｓｚを発生する。判定回路１００ａは、コマンド待機信号ｂｉｃｓｚをもとに、書き込み動作の終了と、次のコマンド動作の開始の関係を判定し、書き込み動作が、次のコマンド動作の開始まで終わらない場合、次のコマンド動作が読み出し動作ならば、待機中のリフレッシュコマンドｒｅｆｐｚを読み出し動作の終了後に出力する。これにより、長い書き込み動作後に、待機中のリフレッシュと、次のコマンド動作である読み出し動作の衝突を防止する。
【００２１】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体記憶装置の制御系の一部のブロック図である。
【００２２】
以下、ＤＲＡＭの制御系を例にして、説明する。
この制御系は、リフレッシュ／コマンド判定回路１００ａ、コマンドデコード回路２００、ＲＡＳ系動作制御回路３００、コマンド制御回路４００、コマンド待機信号発生回路５００、を有する。
【００２３】
リフレッシュ／コマンド判定回路１００ａは、状態遷移検出信号ａｔｄｐｚと、内部のリフレッシュ要求信号ｓｒｔｚのうち、どちらが先に入力されるかを判定する機能を有する。状態遷移検出信号ａｔｄｐｚがリフレッシュ要求信号ｓｒｔｚより遅い場合は、リフレッシュコマンドｒｅｆｐｚ及び、リフレッシュ信号ｒｅｆｚを出力する。なお、状態遷移検出信号ａｔｄｐｚは、チップ・イネーブル信号／ＣＥの立ち下がりを検出して状態遷移検出回路（図示を省略）から出力される。
【００２４】
さらに、本発明の第１の実施の形態のリフレッシュ／コマンド判定回路１００ａは、ＲＡＳ系動作制御回路３００より信号ｉｃｓｘ、コマンド制御回路４００から内部リードコマンドｒｄｐｘ、コマンド待機信号発生回路５００からコマンド待機信号ｂｉｃｓｚをそれぞれ入力する。
【００２５】
これらの信号をもとに、リフレッシュ／コマンド判定回路１００ａはライト動作の終了と、次のサイクルのリード動作の開始の関係を判定する。ここで、ライト動作が、次のリード動作の開始までに終わらない場合、すなわち、コマンド待機信号ｂｉｃｓｚが入力されている状態で、状態遷移検出信号ａｔｄｐｚを検出した場合、リフレッシュ要求が待機中ならば、内部リードコマンドｒｄｐｘが、コマンド制御回路４００により発行されるまで、リフレッシュコマンドｒｅｆｐｚの出力を禁止する。そして、リード動作が終了した後に、リフレッシュコマンドｒｅｆｐｚを出力する。ライト動作が、次のリード動作の開始まで終わる場合は、次のコマンド動作にかかわらず、待機中のリフレッシュ要求に応じて、リフレッシュコマンドｒｅｆｐｚ及びリフレッシュ信号ｒｅｆｚを出力する。
【００２６】
コマンドデコード回路２００は、状態遷移検出信号ａｔｄｐｚと、出力イネーブル信号／ＯＥ、ライト・イネーブル信号／ＷＥまたはチップ・イネーブル信号／ＣＥを入力して、コマンド信号（リードコマンドｒｄｐｚ、ライトコマンドｗｒｐｚ、アクティブコマンドａｃｔｐｚ）を生成し、コマンド制御回路４００に出力する。
【００２７】
ＲＡＳ系動作制御回路３００は、リフレッシュコマンドｒｅｆｐｚ及び、コマンド制御回路４００により生成される内部アクティブコマンドａｃｔｐｘを入力し、コア（図示を省略）を活性化させるロウアドレスストローブ信号ｒａｓｚを出力する。また、ロウアドレスストローブ信号ｒａｓｚが遅延され逆相になった信号ｉｃｓｘを出力する。
【００２８】
コマンド制御回路４００は、コマンド信号とリフレッシュ信号ｒｅｆｚを入力し、内部コマンド信号（内部リードコマンドｒｄｐｘ、内部ライトコマンドｗｒｐｘ、内部アクティブコマンドａｃｔｐｘ）と、ライト動作中であるか否かを示す、信号ｗｒｉｔｅｚを出力する。
【００２９】
コマンド待機信号発生回路５００は、ライトサイクルが長くなることを示す信号であり、モードレジスタなどで設定し発生させるモード信号ｍｏｄｅｚと、信号ｗｒｉｔｅｚを入力する。また、これらの信号をもとに、次のコマンドを待機させるコマンド待機信号ｂｉｃｓｚを出力し、コマンド制御回路４００から出力させる内部コマンド信号を待機させる。
【００３０】
次に、ライト動作のあとにリード動作を行う場合における、図１の制御系の具体的な動作を、各信号についてのタイミング図を用いて説明する。
図２は、第１の実施の形態の半導体記憶装置の、制御系における動作を説明するタイミング図である。
【００３１】
チップ・イネーブル信号／ＣＥがＬレベルに立ち下がると、これを検出して状態遷移検出信号ａｔｄｐｚ（Ｈレベルの単一パルス）が生成される。状態遷移検出信号ａｔｄｐｚは、リフレッシュ／コマンド判定回路１００ａに入力される。リフレッシュ／コマンド判定回路１００ａにおいて、リフレッシュ要求信号ｓｒｔｚ（Ｈレベルの単一パルス）と、状態遷移検出信号ａｔｄｐｚとが比較され、タイミングの早いほうの動作が選択される。図２では、状態遷移検出信号ａｔｄｐｚのほうが、立ち上がりが早いので、コマンド動作が優先される。
【００３２】
サイクル１ではライト動作が実行される。このとき、状態遷移検出信号ａｔｄｐｚを検出して、コマンドデコード回路２００で生成されたアクティブコマンドａｃｔｐｚ（Ｈレベルの単一パルス）により、コマンド制御回路４００で内部アクティブコマンドａｃｔｐｘ（Ｌレベルの単一パルス）が生成される。これに同期してＲＡＳ系動作制御回路３００において、ロウアドレスストローブ信号ｒａｓｚがＨレベルに立ち上がり、コアが活性化される。また、信号ｉｃｓｘはＬレベルとなる。このとき、コアの外部から指定されたアドレスに、図示しない入力バッファからデータが書き込まれる。
【００３３】
さらに、ライト動作の場合、コマンド制御回路４００により、内部ライトコマンドｗｒｐｘ（Ｌレベルの単一パルス）が出力され、これに同期して信号ｗｒｉｔｅｚがＨレベルとなる。また、動作サイクルの長いライト動作の場合は、モード信号ｍｏｄｅｚ（図２では省略）の入力を受けてコマンド待機信号発生回路５００は、図２のようにコマンド待機信号ｂｉｃｓｚをＨレベルにする。
【００３４】
さて、チップ・イネーブル信号／ＣＥが、Ｈレベルに戻り、再びＬレベルとなると、状態遷移検出信号ａｔｄｐｚが出力され、サイクル２の動作が開始する。サイクル２ではリード動作を行う。
【００３５】
図２のように、ライトがサイクル２に入り込む場合、ライト動作継続中のときコマンド待機信号ｂｉｃｓｚがＨレベルであり、コマンド制御回路４００では、内部リードコマンドｒｄｐｘの出力を待機させる。ロウアドレスストローブ信号ｒａｓｚがＬレベルになり信号ｉｃｓｘがＨレベルになって、サイクル１のライト動作が終了すると、コマンド待機信号発生回路５００は、信号ｉｃｓｘの立ち上がりを検出し、コマンド待機信号ｂｉｃｓｚをＬレベルにする。これに同期してコマンド制御回路４００では、内部アクティブコマンドａｃｔｐｘを出力するとともに、待機していた内部リードコマンドｒｄｐｘ（Ｌレベルの単一パルス）を出力してリード動作を行う。またこのとき、内部リードコマンドｒｄｐｘの出力に同期して、信号ｗｒｉｔｅｚがＬレベルになる。
【００３６】
本発明の第１の実施の形態の半導体記憶装置における、リフレッシュ／コマンド判定回路１００ａは、サイクル２に入り込んだライトが終了し、信号ｉｃｓｘがＨレベルになっても、待機していたリフレッシュコマンドｒｅｆｐｚを出力しない。リフレッシュコマンドｒｅｆｐｚは、リード動作の終了の際の信号ｉｃｓｘの立ち上がりで出力される。これにより、リフレッシュ信号ｒｅｆｚをＨレベルにするとともに、ロウアドレスストローブ信号ｒａｓｚをＨレベルに立ち上げ、リフレッシュ動作を行う。
【００３７】
このように、本発明の第１の実施の形態の半導体記憶装置は、リフレッシュ／コマンド判定回路１００ａにより、ライト動作と、次のリード動作の開始の関係を判定し、ライト動作が、次のリード動作の開始まで終わらない場合、待機中のリフレッシュコマンドをリード動作の終了後に出力する。これにより、リード動作とリフレッシュ動作とが衝突することを防止できる。
【００３８】
次に、リフレッシュ／コマンド判定回路１００ａの詳細を説明する。
図３は、リフレッシュ／コマンド判定回路の一例の回路構成図である。
リフレッシュ／コマンド判定回路１００ａは、コマンド待機信号ｂｉｃｓｚと、状態遷移検出信号ａｔｄｐｚのＮＡＮＤ論理をとるＮＡＮＤ回路１０１と、ＮＡＮＤ回路１０１の出力信号を入力する端子を有するＦＦ回路１０２と、フリップフロップ回路（以下ＦＦ回路と呼ぶ）１０２の出力信号を一方の入力端子に入力するＮＡＮＤ回路１０３を有する。ＮＡＮＤ回路１０３の他方の入力端子には、信号ｉｃｓｘが入力され、ＮＡＮＤ回路１０３の出力信号は、インバータ１０４を介してＮＡＮＤ回路１０５の一方の入力端子に入力される。また、状態遷移検出信号ａｔｄｐｚと、遅延回路１０６で遅延された状態遷移検出信号ａｔｄｐｚとが入力されるＮＯＲ回路１０７の出力信号が、インバータ１０８、１０９を介して、ＮＡＮＤ回路１０５の他方の入力端子に入力される。
【００３９】
ＮＡＮＤ回路１０５の出力信号は、比較部として機能するＦＦ回路１１０に入力される。ＦＦ回路１１０は、ＮＡＮＤ回路１１０ａ、１１０ｂにより構成され、前述のＮＡＮＤ回路１０５の出力信号は、このＮＡＮＤ回路１１０ａの一方の入力端子に入力される。また、ＮＡＮＤ回路１１０ｂの一方の入力端子には、インバータ１１１を介してリフレッシュ要求信号ｓｒｔｚが一方の入力端子に入力されるＦＦ回路１１２の、出力信号が入力される。ＦＦ回路１１２はＮＡＮＤ回路１１２ａ、１１２ｂから構成され、インバータ１１１の出力は、ＮＡＮＤ回路１１２ａの一方の入力端子に入力される。またＦＦ回路１１２の出力は、ＮＡＮＤ回路１１２ａから出力される。
【００４０】
比較部として機能するＦＦ回路１１０の出力は、インバータ１１３を介してＦＦ回路１１４に入力される。ＦＦ回路１１４は、ＮＯＲ回路１１４ａ、１１４ｂから構成される。ここで、インバータ１１３の出力はＮＯＲ回路１１４ａの一方の入力端子に入力され、出力はＮＯＲ回路１１４ｂから出力され、この出力信号がリフレッシュコマンドｒｅｆｐｚとなる。
【００４１】
ＦＦ回路１１４の出力信号は、さらにＦＦ回路１１５に入力される。ＦＦ回路１１５は、ＮＯＲ回路１１５ａ、１１５ｂから構成される。ここで、ＦＦ回路１１４の出力はＮＯＲ回路１１５ａの一方の入力端子に入力され、出力もＮＯＲ回路１１５ａから出力される。ＦＦ回路１１５の出力信号は、インバータ１１６で反転され、リフレッシュ／コマンド判定回路１００ａの外部へ、リフレッシュ信号ｒｅｆｚとして出力される。
【００４２】
なお、ＦＦ回路１１５の出力信号は、遅延回路１１７を介して前述したＦＦ回路１１４を構成するＮＯＲ回路１１４ｂの一方の入力端子に入力されている。さらに、ＦＦ回路１１５の出力信号は、遅延回路１１７、１１８とインバータ１１９を介して、前述したＦＦ回路１１２を構成するＮＡＮＤ回路１１２ｂの一方の入力端子に入力されている。
【００４３】
リフレッシュ／コマンド判定回路１００ａの動作を説明する。
なお、ここで、ノードＡは、インバータ１０９、ノードＢは、ＮＡＮＤ回路１０５、ノードＣは、ＦＦ回路１０２、ノードＤは、インバータ１０４の出力信号として以下説明する。
【００４４】
リフレッシュ要求信号ｓｒｔｚが入力され、リフレッシュ要求がなされると、ＦＦ回路１１２の出力はＨレベルとなり、ＦＦ回路１１０に入力される。
ＦＦ回路１１０は、状態遷移検出信号ａｔｄｐｚと、リフレッシュ要求信号ｓｒｔｚのうち、どちらが先に入力されたかを比較する比較部として機能する。リフレッシュ要求信号ｓｒｔｚより、状態遷移検出信号ａｔｄｐｚが先に入力された場合、ノードＡがＬレベルになりノードＢがＨレベルになることから、リフレッシュ要求信号ｓｒｔｚが、その後に入力されて、ＦＦ回路の１１２の出力がＨレベルになっても、ノードＢがＨレベルの間は保持状態となり、ＦＦ回路１１０はコマンド動作を選択し、リフレッシュコマンドｒｅｆｐｚは出力されない。
【００４５】
このとき、リフレッシュ要求信号ｓｒｔｚはＦＦ回路１１２で保持され、ノードＢがＬレベルになると、ＦＦ回路１１０により、リフレッシュ動作が選択されＦＦ回路１１０の出力がＬレベルとなる。
【００４６】
ＦＦ回路１１０の出力は、インバータ１１３で反転された後、ＦＦ回路１１４に入力される。このとき、ＦＦ回路１１４の出力はＨレベルとなり、リフレッシュコマンドｒｅｆｐｚがＨレベルに立ち上がり出力される。また、ＦＦ回路１１５により、信号ｉｃｓｘがＬレベルとなるリフレッシュ実行中の時間だけ、Ｈレベルを保持し、リフレッシュ信号ｒｅｆｚが出力される。
【００４７】
一方、リフレッシュ要求信号ｓｒｔｚが、状態遷移検出信号ａｔｄｐｚより先に入力された場合、ノードＤがＨレベルであれば、ノードＢはＬレベルとなるので、ＦＦ回路１１０により、リフレッシュ動作が選択され、前述のように、リフレッシュコマンドｒｅｆｐｚ及びリフレッシュ信号ｒｅｆｚが出力される。
【００４８】
ここで、ノードＢの出力レベルは、以下のようにして決定される。
ＦＦ回路１０２において、２つの入力端子のレベルが両方ともＨレベルであれば、保持状態となる。すなわち、コマンド待機信号ｂｉｃｓｚ、状態遷移検出信号ａｔｄｐｚのうち少なくとも一方がＬレベルで、且つ、内部リードコマンドｒｄｐｘがＨレベルの場合である。
【００４９】
ライトサイクルが長い動作モードで、コマンド待機信号ｂｉｃｓｚがＨレベルの状態のとき、次のリードサイクルの開始により、状態遷移検出信号ａｔｄｐｚがＨレベルになると、ＦＦ回路１０２がセットされ、ノードＣは、Ｌレベルとなる。このとき、ノードＤはＬレベルとなり、ノードＢはＨレベルとなる。この状態で、ライト動作が終了し、信号ｉｃｓｘが立ち上がりＨレベルになっても、ノードＤはＬレベルを保持し、ノードＢはＨレベルのままである。つまり、リフレッシュコマンドｒｅｆｐｚは出力されない。
【００５０】
コマンド制御回路４００により、内部リードコマンドｒｄｐｘがＬレベルになる単一パルスが発生すると、ノードＣはＨレベルになる。このとき、ライト動作が終了し、信号ｉｃｓｘが立ち上がりＨレベルになると、ノードＤはＨレベルになり、状態遷移検出信号ａｔｄｐｚは、Ｌレベルであるので、ノードＢはＬレベルとなる。
【００５１】
次に、図３のリフレッシュ／コマンド判定回路１００ａの動作を、主要な信号のタイミングを示したタイミング図を用いて具体的に説明する。
図４は、リフレッシュ／コマンド判定回路の動作を説明するタイミング図である。
【００５２】
なお、図４のタイミング図は、図２の制御系のタイミング図とは、時間軸が一致する。
チップ・イネーブル信号／ＣＥがＬレベルに立ち下がると、これを検出してＨレベルの単一パルスである状態遷移検出信号ａｔｄｐｚが生成される。状態遷移検出信号ａｔｄｐｚは、リフレッシュ／コマンド判定回路１００ａに入力される。リフレッシュ／コマンド判定回路１００ａにおいて、ＦＦ回路１１０により、リフレッシュ要求信号ｓｒｔｚと、状態遷移検出信号ａｔｄｐｚとが比較され、入力されるタイミングの早い信号の動作が選択される。図４では、状態遷移検出信号ａｔｄｐｚが早く、ノードＡはＬレベルになり、これに同期してＦＦ回路１１０の入力となるノードＢはＨレベルになり、コマンド動作が選択される。ノードＡは、遅延回路１０６により、信号ｉｃｓｘがＨレベルの間、Ｌレベルを保ち、その後Ｈレベルに戻る。
【００５３】
サイクル１ではライトが実行され、ロウアドレスストローブ信号ｒａｓｚがＨレベルになりコアが活性化される。また、信号ｉｃｓｘはＬレベルとなる。この信号ｉｃｓｘの立ち下がりを検出して、ノードＤはＬレベルになる。
【００５４】
さて、チップ・イネーブル信号／ＣＥが、Ｈレベルに戻り、再びＬレベルとなると、状態遷移検出信号ａｔｄｐｚが出力され、サイクル２の動作が開始する。サイクル２ではリード動作を行う。
【００５５】
サイクル２の動作が開始すると、状態遷移検出信号ａｔｄｐｚの出力に同期して、ノードＡがＬレベルとなる。このとき、サイクル１のライト動作が継続中であるので、コマンド待機信号ｂｉｃｓｚはＨレベルであるため、ＦＦ回路１０２の出力信号であるノードＣはＬレベルになる。その後、ＦＦ回路１０２は保持状態となるので、ノードＣは、Ｌレベルを保持する。よって、ノードＤは、サイクル１のライト動作が終了して、信号ｉｃｓｘの立ち上がりを検出してもＬレベルを保持し、ノードＢはＨレベルのままである。これにより、リフレッシュコマンドｒｅｆｐｚは出力されず、リフレッシュ動作は開始されない。
【００５６】
ライト動作が終了した後に出力される内部リードコマンドｒｄｐｘを検出すると、ノードＣはＨレベルになる。ここで、サイクル２のリードが終了し、信号ｉｃｓｘがＨレベルになると、その立ち上がりを検出して、ノードＤはＨレベルとなり、ノードＢはＬレベルとなる。ここで、ＦＦ回路１１２に保持されていたリフレッシュ要求が、ＦＦ回路１１０にて選択され、リフレッシュコマンドｒｅｆｐｚが出力され、リフレッシュ信号ｒｅｆｚをＨレベルにし、リフレッシュ動作を行う。
【００５７】
リフレッシュ動作が開始すると、信号ｉｃｓｘがＬレベルになり、これに同期してノードＤもＬレベルになる。また、チップ・イネーブル信号／ＣＥがＨレベルに戻り、再びＬレベルになると、次のサイクルの動作が開始する。このとき状態遷移検出信号ａｔｄｐｚが生成され、これに応じて、ノードＡがＬレベルになる。このときノードＢはＨレベルになる。
【００５８】
上記のように、ライト動作が終了する前に、次のサイクルのリード動作が開始された場合、コマンド待機信号ｂｉｃｓｚと状態遷移検出信号ａｔｄｐｚのＮＡＮＤ論理をとり、これをＦＦ回路１０２に入力して、保持状態にすることにより、内部リードコマンドｒｄｐｘが入力され、保持状態が解除されるまで、ノードＣをＬレベルに保持することで、リフレッシュ動作を実行させないようにすることができる。これにより、長いライトサイクル後でも次のサイクルのリード動作とリフレッシュ動作との衝突を防止することができる。
【００５９】
次に本発明の半導体記憶装置の制御系で用いるコマンド制御回路４００と、コマンド待機信号発生回路５００について説明する。
図５は、コマンド制御回路の回路構成図である。
【００６０】
コマンド制御回路４００は、インバータ４０１を介してアクティブコマンドａｃｔｐｚを一方の入力端子に入力するＦＦ回路４０２と、インバータ４０３を介してリードコマンドｒｄｐｚを一方の入力端子に入力するＦＦ回路４０４と、インバータ４０５を介してライトコマンドｗｒｐｚを一方の入力端子に入力するＦＦ回路４０６と、を有する。これらのＦＦ回路４０２、４０４、４０６は、それぞれ２つのＮＡＮＤ回路からなる。
【００６１】
ＦＦ回路４０２、４０４、４０６の出力信号は、それぞれ、ＮＡＮＤ回路４０７、４０８、４０９の一方の入力端子に入力される。また、ＮＡＮＤ回路４０７、４０８、４０９の他方の入力端子には、リフレッシュ信号ｒｅｆｚとコマンド待機信号ｂｉｃｓｚのＮＯＲ論理をとるＮＯＲ回路４１０の出力信号が入力される。ここで、ＮＡＮＤ回路４０７の出力信号は、内部アクティブコマンドａｃｔｐｘ、ＮＡＮＤ回路４０８の出力信号は内部リードコマンドｒｄｐｘ、ＮＡＮＤ回路４０９の出力信号は内部ライトコマンドｗｒｐｘとして、それぞれコマンド制御回路４００の外部に出力される。
【００６２】
また、ＮＡＮＤ回路４０７、４０８、４０９の出力信号は、ＮＡＮＤ回路４１１に入力され、遅延回路４１２、インバータ４１３を介して、ＦＦ回路４０２、４０４、４０６の他方の入力端子に入力される。
【００６３】
また、ＮＡＮＤ回路４０９、４１０の出力は２つのＮＡＮＤ回路からなるＦＦ回路４１４に入力され、ＦＦ回路４１４の出力信号は、信号ｗｒｉｔｅｚとしてコマンド制御回路４００の外部に出力される。
【００６４】
コマンド制御回路４００の動作を簡単に説明する。
アクティブコマンドａｃｔｐｚ、リードコマンドｒｄｐｚ、ライトコマンドｗｒｐｚ（Ｈレベルの単一パルス）が入力されると、リフレッシュ信号ｒｅｆｚ及びコマンド待機信号ｂｉｃｓｚがＬレベルであれば、それぞれ、内部コマンド信号（Ｌレベルの単一パルス）として出力される。但し、内部コマンド信号のいずれかが出力されている場合は、ＦＦ回路４０２、４０４、４０６は保持状態となり、他の内部コマンド信号は出力されない。なお、信号ｗｒｉｔｅｚは、内部ライトコマンドｗｒｐｘが出力されている場合、同時に出力される。
【００６５】
図６は、コマンド待機信号発生回路の回路構成図である。
コマンド待機信号発生回路５００は、２つのインバータ５０１、５０２と、ＮＯＲ回路５０３を有し、信号ｉｃｓｘと、モード信号ｍｏｄｅｚがインバータ５０１を介して、信号ｗｒｉｔｅｚがインバータ５０２を介して、それぞれＮＯＲ回路５０３に入力される構成である。
【００６６】
ＮＯＲ回路５０３の出力信号は、コマンド待機信号ｂｉｃｓｚとしてコマンド待機信号発生回路５００の外部に出力される。このコマンド待機信号ｂｉｃｓｚは、ライトサイクルが長くなるモードの場合に出力されるモード信号ｍｏｄｅｚがＨレベル、ライト動作を実行していることを示す信号ｗｒｉｔｅｚがＨレベル、信号ｉｃｓｘがＬレベルのときに、Ｈレベルとなる。
【００６７】
次に、図１の制御系の外部の構成について説明する。
図７は、図１の制御系の外部の構成を示すブロック図である。
なお、図１で示した制御系の部分については同一符号とし、説明を省略する。
【００６８】
本発明の実施の形態の半導体記憶装置の制御系は、図１で説明した制御系のほか、アドレスラッチ回路７１０、アドレスデコード回路７２０、ビット線制御回路７３０、ブロック選択回路７４０、ワード線制御回路７５０、ワード線選択回路７６０、センスアンプ制御回路７７０、センスアンプ選択回路７８０を有する。
【００６９】
アドレスラッチ回路７１０は、入力された外部アドレスＡＤＤを一時ラッチする。
アドレスデコード回路７２０は、外部アドレスＡＤＤをデコードし、ブロック選択回路７４０と、ワード線選択回路７６０にアドレス情報を供給する。
【００７０】
ビット線制御回路７３０は、ロウアドレスストローブ信号ｒａｓｚと、内部コマンド信号のうち内部リードコマンドｒｄｐｘ、または内部ライトコマンドｗｒｐｘを入力し、後述するビット線対の短絡を解除するタイミング信号ｂｌｓｐｚを、ブロック選択回路７４０及びワード線制御回路７５０に出力する。
【００７１】
ブロック選択回路７４０は、タイミング信号ｂｌｓｐｚを入力し、アドレスデコード回路７２０からのアドレス情報をもとに、選択されたブロックのビット線対の短絡を解除するビット線ショート制御信号ｂｒｓｘを出力する。また、選択されたブロックを示すブロック選択信号ｒｂｌｋｚを、ワード線選択回路７６０及びセンスアンプ選択回路７８０に出力する。
【００７２】
ワード線制御回路７５０は、タイミング信号ｂｌｓｐｚを入力し、ワード線駆動タイミング信号ｗｌｓｐｚを生成し、ワード線選択回路７６０及びセンスアンプ制御回路７７０に出力する。また、ロウアドレスストローブ信号ｒａｓｚの立ち下りに同期して、ワード線ＷＬをリセットするための、ワード線リセットタイミング信号ｗｌｒｐｚを出力する。
【００７３】
ワード線選択回路７６０は、入力されるブロック選択信号ｒｂｌｋｚと、ワード線選択アドレスをもとに、ワード線駆動タイミング信号ｗｌｓｐｚのタイミングでワード線ＷＬをＨレベルに立ち上げる。また、ワード線リセットタイミング信号ｗｌｒｐｚのタイミングでワード線ＷＬをＬレベルに立ち下げる。
【００７４】
センスアンプ制御回路７７０は、ワード線駆動タイミング信号ｗｌｓｐｚの入力から所定時間後に、後述するセンスアンプを活性化するセンスアンプ活性化タイミング信号ｍｌｅｚをセンスアンプ選択回路７８０に出力する。また、ワード線リセットタイミング信号ｗｌｒｐｚの入力から所定時間後に、センスアンプ活性化タイミング信号ｍｌｅｚをＬレベルに立ち下げる。
【００７５】
センスアンプ選択回路７８０は、ブロック選択信号ｒｂｌｋｚを受けて、センスアンプ活性化タイミング信号ｍｌｅｚのタイミングで、センスアンプ駆動信号ｌｅｚ、ｌｅｘを出力する。
【００７６】
図８はコア回路の一部の構成例を示す回路図である。
コア回路は、マトリクス状に配列した多数のメモリを有し、複数のブロックに分割されている。
【００７７】
図８に示すコア回路の一部は、メモリセル８０１、ビット線プリチャージ用のトランジスタ８０２、８０３、ビット線ショート用のトランジスタ８０４、センスアンプ８０６、センスアンプを制御するトランジスタ８０５、８０７、トランスファーゲートを構成するトランジスタ８０８、８０９を有する。メモリセル８０１は、セルトランジスタ８０１ａとセルキャパシタ８０１ｂで構成されており、１対のビット線ＢＬ、／ＢＬの一方（図８ではＢＬ）に接続されている。
【００７８】
この１対のビット線ＢＬ、／ＢＬはトランジスタ８０８、８０９を介して内部データバスＤＢ、／ＤＢにそれぞれ接続されている。ｖｐｒはビット線プリチャージ電圧である。
【００７９】
以下、リード動作を行う場合を例にして、図７、８の動作を、タイミング図を用いて説明する。
図９は、本発明の実施の形態の半導体記憶装置の動作を示すタイミング図である。
【００８０】
コマンドデコード回路２００により、アクティブコマンドａｃｔｐｚ（Ｈレベルの単一パルス）が生成されると、コマンド制御回路４００は、内部アクティブコマンドａｃｔｐｘ（図９では省略）を生成し、ＲＡＳ系動作制御回路３００で、ロウアドレスストローブ信号ｒａｓｚをＨレベルに立ち上げる。ここで、ビット線制御回路７３０は、ロウアドレスストローブ信号ｒａｓｚの立ち上がりを検出して、タイミング信号ｂｌｓｐｚ（Ｈレベルの単一パルス）を出力する。
【００８１】
ワード線制御回路７５０は、タイミング信号ｂｌｓｐｚを検出すると、ワード線駆動タイミング信号ｗｌｓｐｚ（Ｈレベルの単一パルス）を生成し、センスアンプ制御回路７７０と、ワード線選択回路７６０に出力する。
【００８２】
一方、ブロック選択回路７４０は、タイミング信号ｂｌｓｐｚを検出すると、アドレスデコード回路７２０からのアドレス情報をもとに、選択されたブロックのビット線ショート制御信号ｂｒｓｘをＬレベルにして、図８に示すトランジスタ８０２、８０３、８０４をオフにする。これにより、ビット線ＢＬ、／ＢＬの短絡状態が解除される。
【００８３】
ワード線選択回路７６０は、ブロック選択信号ｒｂｌｋｚと、アドレスデコード回路７２０から出力されるアドレス情報をもとに、ワード線駆動タイミング信号ｗｌｓｐｚの立ち上がりに同期して、ワード線ＷＬをＨレベルに立ち上げる。ワード線ＷＬが立ち上がると、メモリセル８０１のデータがビット線ＢＬ、／ＢＬに読み出される。
【００８４】
一方、センスアンプ制御回路７７０は、入力されたワード線駆動タイミング信号ｗｌｓｐｚの立ち上がりから所定時間遅延させて、センスアンプ活性化タイミング信号ｍｌｅｚをＨレベルに立ち上げる。この信号を検出してセンスアンプ選択回路７８０は、センスアンプ駆動信号ｌｅｘ、ｌｅｚをトランジスタ８０５、８０７に出力し、これらをオンする。これにより、センスアンプ８０６を活性化し、ビット線ＢＬ、／ＢＬの電位差を増幅する。その後、コラム系のコラム選択信号ＣＬ（図７では図示を省略している）をアドレスデコード回路７２０から入力し、トランジスタ８０８、８０９をオンし、センスアンプ８０６で増幅したデータが内部データバスＤＢ、／ＤＢに出力される。
【００８５】
データの読み出しが終了して、リストアが終わると、コマンドデコード回路２００は、プリチャージ動作を行うために、プリチャージコマンドｐｒｅｐｚ（図７では図示を省略している）をＲＡＳ系動作制御回路３００に出力し、ここで、ロウアドレスストローブ信号ｒａｓｚを立ち下げる。これを検出してワード線制御回路７５０は、ワード線リセットタイミング信号ｗｌｒｐｚを生成し、ワード線選択回路７６０に出力する。これを検出して、ワード線選択回路７６０は、選択しているワード線ＷＬをＬレベルに立ち下げる。
【００８６】
また、センスアンプ制御回路７７０は、ワード線リセットタイミング信号ｗｌｒｐｚに応答して、所定時間経過後に、センスアンプ活性化タイミング信号ｍｌｅｚをＬレベルに立ち下げる。これを検出して、センスアンプ選択回路７８０は、センスアンプ駆動信号ｌｅｘ、ｌｅｚを出力し、トランジスタ８０５、８０７をオフし、センスアンプ８０６を非活性化する。
【００８７】
さらに、センスアンプ活性化タイミング信号ｍｌｅｚの立ち下がりに同期して、ビット線制御回路７３０は、ビット線の短絡用のタイミング信号ｂｌｒｐｚ（図７では、図示を省略している）を生成し、ブロック選択回路７４０に出力する。ブロック選択回路７４０は、これを検出し、ビット線ショート制御信号ｂｒｓｘをＨレベルにしてビット線ＢＬ、／ＢＬを短絡する。
【００８８】
以上説明してきた第１の実施の形態の半導体記憶装置では、ライトサイクルの長い動作モードの後、リード動作が行なわれる場合に、リード動作をリフレッシュ動作に優先して行い、衝突を防止するように構成されていた。
【００８９】
半導体記憶装置の動作モードには、サイクルの長いライト動作の後に、ライト動作が行なわれる場合がある。その場合、次のライト動作の前に、リフレッシュ動作を行う必要がある。
【００９０】
ここで、サイクルの長いライト動作の後に、さらにライト動作を行う場合の第１の実施の形態の半導体記憶装置の動作を、リフレッシュ／コマンド判定回路１００ａの主要な信号のタイミングを示したタイミング図を用いて説明する。
【００９１】
図１０は、サイクルの長いライト動作の後に、ライトを行う場合の半導体記憶装置の動作を説明するタイミング図である。
ライト動作の後に、リード動作を行う場合は、前述の図４のように、ライト動作が終了し、内部リードコマンドｒｄｐｘが出力されると、ノードＣはＨレベルとなり、ライト動作後のリフレッシュを禁止し、リード動作の終了後にリフレッシュ動作を行うようにしていた。このため、ライト動作の後に、さらにライト動作を行う場合、図１０のように、サイクル１のライト動作が終了して、信号ｉｃｓｘがＨレベルに立ち上がっても、ノードＢはＨレベルのままであり、リフレッシュ動作はいつまでも開始できない。
【００９２】
本発明の第２の実施の形態の半導体記憶装置は、この点を改良したものである。
以下、本発明の第２の実施の形態の半導体記憶装置について説明する。
【００９３】
図１１は、本発明の第２の実施の形態の半導体記憶装置の制御系の一部のブロック図である。
なお、第１の実施の形態と同じ回路は、同一符号として説明を省略する。
【００９４】
この制御系は、リフレッシュ／コマンド判定回路１００ｂ、コマンドデコード回路２００、ＲＡＳ系動作制御回路３００、コマンド制御回路４００、コマンド待機信号発生回路５００、を有し、さらに第１の実施の形態と異なり、内部ライトコマンドｗｒｐｘを入力して、これを遅延させるライトコマンド遅延回路６００を有する。
【００９５】
第２の実施の形態におけるリフレッシュ／コマンド判定回路１００ｂは、第１の実施の形態のリフレッシュ／コマンド判定回路１００ａと同様に、チップ・イネーブル信号／ＣＥの立ち下がりを検出して発行される状態遷移検出信号ａｔｄｐｚと、内部のリフレッシュ要求信号ｓｒｔｚのうち、どちらが先に入力されるかを判定する機能を有する。状態遷移検出信号ａｔｄｐｚがリフレッシュ要求信号ｓｒｔｚより遅い場合は、リフレッシュコマンドｒｅｆｐｚを出力し、リフレッシュ信号ｒｅｆｚをＨレベルにする。また、ＲＡＳ系動作制御回路３００より信号ｉｃｓｘ、コマンド制御回路４００から内部リードコマンドｒｄｐｘ、コマンド待機信号発生回路５００からコマンド待機信号ｂｉｃｓｚをそれぞれ入力する。
【００９６】
さらに、第１の実施の形態と異なり、リフレッシュ／コマンド判定回路１００ｂは、内部ライトコマンドｗｒｐｘを入力する。
これらの信号をもとに、ライト動作の終了と、次のサイクルのコマンド動作の開始の関係を判定する。ここで、ライト動作が、次のサイクルのコマンド動作の開始までに終わらない場合、次のサイクルのコマンド動作がライト動作ならば、内部ライトコマンドｗｒｐｘを入力して、リフレッシュコマンドｒｅｆｐｚを出力し、リフレッシュ信号ｒｅｆｚをＨレベルにしてリフレッシュ動作を行う。
【００９７】
なお、次のサイクルのコマンド動作がリード動作の場合は、図１で示した第１の実施の形態と同様の動作を行う。
ライトコマンド遅延回路６００は、内部ライトコマンドｗｒｐｘを遅延させて、リフレッシュ信号ｒｅｆｚがＬレベルのときに、その立ち下がりに同期して、ライトコマンド遅延信号ｗｒｐｄｘを出力する。ライトコマンド遅延信号ｗｒｐｄｘは、ＲＡＳ系動作制御回路３００及び、図７で示したビット線制御回路７３０に入力される。
【００９８】
図１２は、ライトコマンド遅延回路の回路図である。
ライトコマンド遅延回路６００は、インバータ６０１、ＮＡＮＤ回路６０２、ＦＦ回路６０３と、２つの遅延回路６０４、６０５を有する。ＦＦ回路６０３は、ＮＡＮＤ回路６０３ａ、６０３ｂからなる。また、ライトコマンド遅延回路６００は、リフレッシュ信号ｒｅｆｚと、内部ライトコマンドｗｒｐｘを入力し、リフレッシュ信号ｒｅｆｚは、インバータ６０１を介してＮＡＮＤ回路６０２の一方の入力端子に入力される。内部ライトコマンドｗｒｐｘは遅延回路６０４で遅延され、ＦＦ回路６０３を構成するＮＡＮＤ回路６０３ａの一方の入力端子に入力される。ＮＡＮＤ回路６０３ａから出力されるＦＦ回路６０３の出力信号は、ＮＡＮＤ回路６０２の他方の入力端子に入力される。ＮＡＮＤ回路６０２の出力信号は、ＦＦ回路６０３を構成するＮＡＮＤ回路６０３ｂの一方の入力端子に入力されるとともに、ライトコマンド遅延信号ｗｒｐｄｘとして、ライトコマンド遅延回路６００の外部に出力される。
【００９９】
次に、図１１の制御系の動作を、各信号におけるタイミング図を用いて説明する。
なお以下では、ライト動作の後に、さらに、ライト動作を行う場合について説明する。
【０１００】
図１３は、第２の実施の形態の半導体記憶装置の、制御系における動作を説明するタイミング図である。
サイクル１の動作は、第１の実施の形態と同じであるので説明を省略し、サイクル２から説明する。
【０１０１】
チップ・イネーブル信号／ＣＥがＬレベルになると、サイクル２の動作が開始する。このとき、サイクル１のライト動作が継続中であるので、コマンド待機信号ｂｉｃｓｚはＨレベルとなっており、次の内部ライトコマンドｗｒｐｘの出力を待機させる。サイクル１のライト動作が終了すると、コマンド待機信号ｂｉｃｓｚはＬレベルとなり、内部ライトコマンドｗｒｐｘが出力される。
【０１０２】
第２の実施の形態のリフレッシュ／コマンド判定回路１００ｂは、サイクル２の内部ライトコマンドｗｒｐｘが出力されると、この立ち下がりを検出して、サイクル１のライト動作中にリフレッシュ要求信号ｓｒｔｚが発生していた場合、リフレッシュコマンドｒｅｆｐｚを出力し、リフレッシュ信号ｒｅｆｚをＨレベルにして、リフレッシュ動作を行う。
【０１０３】
リフレッシュ動作が終了して、信号ｉｃｓｘがＨレベルになりリフレッシュ信号がＬレベルになると、その立ち下がりに同期して、ライトコマンド遅延回路６００は、ライトコマンド遅延信号ｗｒｐｄｘを出力する。この信号は、ＲＡＳ系動作制御回路３００に入力され、ロウアドレスストローブ信号ｒａｓｚをＨレベルにして、サイクル２のライト動作を開始する。
【０１０４】
次に、第２の実施の形態の半導体記憶装置におけるリフレッシュ／コマンド判定回路１００ｂの詳細を説明する。
図１４は、第２の実施の形態の半導体記憶装置におけるリフレッシュ／コマンド判定回路の回路構成図である。
【０１０５】
なお、第１の実施の形態のリフレッシュ／コマンド判定回路１００ａと同じ部分は同一符号とし、説明を省略する。
第２の実施の形態のリフレッシュ／コマンド判定回路１００ｂは、図３で示した第１の実施の形態のリフレッシュ／コマンド判定回路１００ａと異なり、内部ライトコマンドｗｒｐｘを入力する。
【０１０６】
内部ライトコマンドｗｒｐｘは、内部リードコマンドｒｄｐｘとともにＮＡＮＤ回路１２０に入力され、その出力がインバータ１２１を介して、ＦＦ回路１０２を構成するＮＡＮＤ回路１０２ｂの一方の入力端子に入力される。さらに、第１の実施の形態のリフレッシュ／コマンド判定回路１００ａのインバータ１０４、１０９が、ＮＡＮＤ回路１２２、１２３に置き換えられ、これらＮＡＮＤ回路１２２、１２３の一方の入力端子には、内部ライトコマンドｗｒｐｘが入力された構成になっている。
【０１０７】
ここで、ノードＡは、インバータ１０８の出力信号、ノードＢは、ＮＡＮＤ回路１０５の出力信号を示す。また、ノードＣは、ＦＦ回路１０２の出力信号、ノードＤは、ＮＡＮＤ回路１２２の出力信号を示す。
【０１０８】
次に、図１３のリフレッシュ／コマンド判定回路１００ｂの動作の特徴部分を、主要な信号のタイミングを示したタイミング図を用いて、具体的に説明する。図１５は、第２の実施の形態の半導体記憶装置におけるリフレッシュ／コマンド判定回路の動作を説明するタイミング図である。
【０１０９】
なお、図１５のタイミング図は、図１３の制御系のタイミング図とは、時間軸が一致する。
サイクル１の動作は、第１の実施の形態と同様であるので説明を省略し、サイクル２から説明する。
【０１１０】
チップ・イネーブル信号／ＣＥがＬレベルになると、状態遷移検出信号ａｔｄｐｚの検出に同期して、ノードＡはＨレベルになる。このとき、サイクル１のライト動作が継続中であるので、コマンド待機信号ｂｉｃｓｚはＨレベルになっていることから、ノードＣも、状態遷移検出信号ａｔｄｐｚの検出に同期して、Ｌレベルとなる。ここで、図のように、サイクル２に入り込んだライト動作が終了し、信号ｉｃｓｘがＨレベルになると、第１の実施の形態と同様にノードＣはＬレベルを保持する。
【０１１１】
一方、ライト動作終了でＬレベルになるコマンド待機信号ｂｉｃｓｚに同期して生成される、内部ライトコマンドｗｒｐｘのＬレベルの単一パルスを入力すると、ノードＤには、これに同期してＨレベルの単一パルスが生成され、ノードＢにはＬレベルの単一パルスが生成される。
【０１１２】
ノードＢの立ち下がりに同期して、待機中のリフレッシュコマンドｒｅｆｐｚが出力され、リフレッシュ信号ｒｅｆｚをＨレベルにして、リフレッシュ動作が行われる。
【０１１３】
リフレッシュ動作が終了して、信号ｉｃｓｘがＨレベルになりリフレッシュ信号ｒｅｆｚがＬレベルになると、その立ち下がりに同期して、ライトコマンド遅延回路６００は、ライトコマンド遅延信号ｗｒｐｄｘを出力する。この信号は、ＲＡＳ系動作制御回路３００に入力され、ロウアドレスストローブ信号ｒａｓｚをＨレベルにして、サイクル２のライト動作を開始する。
【０１１４】
このように、本発明の第２の実施の形態によれば、ライト動作が次のサイクルのライト動作の開始までに終了しない場合、次のサイクルのライト動作の前に、リフレッシュ動作を行うことができる。
【０１１５】
なお、図７で示した、図１の第１の実施の形態の制御系の外部の構成は、第１の実施の形態における制御系にも適用可能である。但し、図７のビット線制御回路７３０に入力される内部コマンド信号のうち内部ライトコマンドｗｒｐｘの代わりに、第２の実施の形態では、ライトコマンド遅延信号ｗｒｐｄｘが入力される。
【０１１６】
また、上記第２の実施の形態の、リフレッシュ／コマンド判定回路１００ｂでは、ライト動作の次に、さらにライト動作を行う場合について説明したが、第１の実施の形態の半導体記憶装置について説明したような動作、つまりライト動作の後に、リード動作を行う場合に、待機中のリフレッシュ動作をリード動作の後に行うことが同様に可能である。
【０１１７】
最後に本発明の半導体記憶装置の全体構成を説明する。
図１６は、半導体記憶装置の全体構成図である。
半導体記憶装置は、アドレス入力端子９０１、コマンド入力端子９０２、９０３、９０４、データ入出力端子９０５、アドレス入力端子９０１及びコマンド入力端子９０２〜９０４にそれぞれ接続された入力バッファ９０６、９０７、９０８、９０９、リフレッシュ制御回路９１０、入出力バッファ９１１、アドレスラッチ／デコード回路９１２、制御回路９１３、データ制御回路９１４、メモリセルアレイ９１５及びライトアンプ／センスバッファ回路９１６、とから構成される。
【０１１８】
ここで、アドレスラッチ／デコード回路９１２は、図７に示すアドレスラッチ回路７１０、アドレスデコード回路７２０を含む。また、制御回路９１３は、図１で示した第１の実施の形態における制御系、または、図１１で示した第２の実施の形態における制御系を含み、さらに、図７で示した制御系のアドレスラッチ回路７１０、アドレスデコード回路７２０を省いた各部を有する。メモリセルアレイ９１５は、図８に示した構成を含む。ライトアンプ／センスバッファ回路９１６は、図８に示した内部データバスＤＢ、／ＤＢに接続されるライトアンプやセンスアンプバッファを含む。
【０１１９】
また、リフレッシュ制御回路９１０は、タイマーなどを具備し、リフレッシュ要求信号ｓｒｔｚ生成し、制御回路９１３に出力する。データ制御回路９１４は、制御回路９１３の制御のもとデータの入出力を制御する。
【０１２０】
以下、簡単に図１５で示した半導体記憶装置の動作を説明する。
外部アドレスＡＤＤが、アドレス入力端子９０１に入力されると、入力バッファ９０６を介してアドレスラッチ／デコード回路９１２に入力される。これにより、デコードされたロウアドレス及びコラムアドレスを指定して、メモリセルアレイ９１５におけるワード線及びコラムを選択する。
【０１２１】
一方、外部からの制御信号（チップ・イネーブル信号／ＣＥ、ライト・イネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ）が入力されると、これらは入力バッファ９０７、９０８、９０９を介して制御回路９１３に入力される。これらの制御信号をもとに、前述したライト動作やリード動作をメモリセルアレイ９１５に対して行い、データは、選択されたアドレスにおいて、データ制御回路９１４の制御のもと入出力バッファ９１１を介して、入出力される。また、リフレッシュは、リフレッシュ制御回路９１０で生成されるリフレッシュ要求信号ｓｒｔｚが、制御回路９１３に入力されることにより行われる。
【０１２２】
【発明の効果】
以上説明したように本発明では、長い書き込み動作後に、待機中のリフレッシュと、次のコマンド動作である読み出し動作の衝突を防止することができ、且つ、ライトリカバリ時間を短縮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の制御系の一部のブロック図である。
【図２】第１の実施の形態の半導体記憶装置の、制御系における動作を説明するタイミング図である。
【図３】リフレッシュ／コマンド判定回路の一例の回路構成図である。
【図４】リフレッシュ／コマンド判定回路の動作を説明するタイミング図である。
【図５】コマンド制御回路の回路構成図である。
【図６】コマンド待機信号発生回路の回路構成図である。
【図７】図１の制御系の外部の構成を示すブロック図である。
【図８】コア回路の一部の構成例を示す回路図である。
【図９】本発明の実施の形態の半導体記憶装置の動作を示すタイミング図である。
【図１０】サイクルの長いライト動作の後に、ライトを行う場合の第１の実施の形態の半導体記憶装置の動作を説明するタイミング図である。
【図１１】本発明の第２の実施の形態の半導体記憶装置の制御系の一部のブロック図である。
【図１２】ライトコマンド遅延回路の回路図である。
【図１３】第２の実施の形態の半導体記憶装置の、制御系における動作を説明するタイミング図である。
【図１４】第２の実施の形態の半導体記憶装置におけるリフレッシュ／コマンド判定回路の回路構成図である。
【図１５】第２の実施の形態の半導体記憶装置におけるリフレッシュ／コマンド判定回路の動作を説明するタイミング図である。
【図１６】半導体記憶装置の全体構成図である。
【図１７】従来のＤＲＡＭの制御系の一部のブロック図である。
【図１８】リフレッシュを先に行う場合の、従来の半導体記憶装置の動作を示すタイミング図である。
【図１９】リードまたはライト動作を先に行う場合の、従来の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１００ａ リフレッシュ／コマンド判定回路
２００ コマンドデコード回路
３００ ＲＡＳ系動作制御回路
４００ コマンド制御回路
５００ コマンド待機信号発生回路

Claims (5)

1. 内部リフレッシュ動作を行う半導体記憶装置において、
   コマンド動作を行うための内部コマンド信号を生成するコマンド制御回路と、
   書き込み動作が長い場合に、次のコマンド動作を行う前記内部コマンド信号を待機させるコマンド待機信号を発生するコマンド待機信号発生回路と、
   前記コマンド待機信号をもとに、前記書き込み動作の終了と、前記次のコマンド動作の開始の関係を判定し、前記書き込み動作が、前記次のコマンド動作の開始まで終わらない場合、前記次のコマンド動作が読み出し動作ならば、待機中のリフレッシュコマンドを前記読み出し動作の終了後に出力する判定回路と、
   を有することを特徴とする半導体記憶装置。
2. 前記判定回路は、状態遷移検出信号と、前記コマンド待機信号とのＮＡＮＤ論理を取り、これを保持して前記内部リフレッシュ動作を禁止するフリップフロップ回路を有し、前記フリップフロップ回路に、読み出し動作を行う前記内部コマンド信号を入力させることで、前記保持を解除することを特徴する請求項１記載の半導体記憶装置。
3. 前記判定回路は、前記次のコマンド動作が書き込み動作ならば、リフレッシュ禁止を保持する前記フリップフロップ回路を解除し、かつ待機中の前記リフレッシュコマンドを前記書き込み動作の開始前に出力することを特徴とする請求項２記載の半導体記憶装置。
4. 前記書き込み動作に対応した前記内部コマンド信号を入力し、前記内部リフレッシュ動作の終了を検出して出力するように遅延させる、ライトコマンド遅延回路を有することを特徴とする請求項３記載の半導体記憶装置。
5. 前記書き込み動作が、前記次のコマンド動作の開始まで終了する場合、前記次のコマンド動作に関わらず待機中の前記リフレッシュコマンドを出力することを特徴する請求項１記載の半導体記憶装置。

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