JP2004039705A

JP2004039705A - Semiconductor device

Info

Publication number: JP2004039705A
Application number: JP2002191633A
Authority: JP
Inventors: Hitoshi Tsuno; 津野　仁志; Masato Nishigori; 西郡　正人
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-07-01
Filing date: 2002-07-01
Publication date: 2004-02-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for suppressing an impact on microfabrication of an integrated circuit to realize a low resistance MOSFET. <P>SOLUTION: An n-type well region 3 and a p-type well region 4 are formed on the surface of a p-type silicon substrate 1, and an element separation insulation film 2 separates between the well regions 3 and 4. Gate electrodes 7 comprising polycrystalline silicon are formed on the regions 3 and 4 through gate insulation films 6, and gate sidewall insulation films 14 are formed on the side of the gate electroce 7. A p-tyep semiconductor region 17 and an n-type semiconductor region 18 are respectively formed on both sides of the electrodes 7 on the surface of the regions 3 and 4. Silicide layers 21 are formed on the surface of the region 17 and region 18, and upper faces of the electrodes 7. A gate electrode 8 is formed on the film 2 and the layers 21 are formed on upper and side face of the electrode 8. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＤＤ−ＭＯＳＦＥＴ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ−　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）構造を有した半導体装置に関する。
【０００２】
【従来の技術】
通常、半導体領域上のゲート電極を形成する際、配線や抵抗等に用いるため素子分離絶縁膜上にもゲート電極が同時に形成される。これらのゲート電極の形成工程について図１２〜図１３を用いて説明する。
【０００３】
図１２（ａ）に示す構造は、シリコン基板１０１上にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）からなる素子分離絶縁膜１０２を形成し、その後ウェル領域１０３，１０４の形成、ゲート電極１０７，１０８の形成、ソース及びドレインエクステンション１０９，１１０の形成、ゲート側壁絶縁膜１１４の形成、高濃度不純物領域１１５，１１６の形成の工程によって形成されている。
【０００４】
次に図１２（ｂ）に示すように、ゲート電極１０７，１０８、半導体領域１１７，１１８及び素子分離領域１０２上にＴｉやＣｏなどの金属膜１２０を堆積する。
【０００５】
次に図１２（ｃ）に示すように熱処理を行う。ゲート電極１０７，１０８の上面及び半導体領域１１７，１１８上におけるシリコンは、前記金属膜１２０と触れ合っているので熱処理によってシリサイド反応を起してシリサイド層１２１を形成する。
【０００６】
次に図１３（ｄ）に示すように堆積した金属膜１２０、即ち未反応の金属膜１２０のみを選択的に取り除く。
【０００７】
図１３（ｅ）に示すように、層間絶縁膜１２２の堆積、コンタクト１２３及び配線の形成を行い、更にこれらの工程を繰り返すことによって半導体素子を形成する。
【０００８】
【発明が解決しようとする課題】
しかし、上記図１２（ｃ）で形成されるシリサイド層１２１はシリコンと触れ合った部分しか形成されない。つまり、ゲート電極１０７，１０８の側面はゲート側壁絶縁膜１０２に覆われているためにシリサイド層１２１は形成されず、上面のみにシリサイド層１２１が形成されるだけである。
【０００９】
上面のみにしかシリサイド層１２１が形成されないと集積回路の微細化が進みゲート電極１０８が細くなるにつれてシリサイド層１２１の成膜面積も小さくなる。またその結果、比抵抗の低いシリサイド層１２１の不成膜を生じてゲート電極１０８の抵抗値が上昇することになる。
【００１０】
更に、不純物層形成時の異なるイオン種の打ち込みによって、シリコンがシリサイド反応を起しにくくなることや、集積回路の微細化が進みゲート電極が細かくなること等によってゲート電極１０８上面のシリサイド層１２１の成膜面積が小さくなる。
【００１１】
このような場合、製造工程におけるダスト等の影響により部分的にシリサイド層１２１の不成膜が起こることによって、ゲート電極１０８全体の抵抗値が上昇し抵抗値のばらつきも大きな問題となる。
【００１２】
なお、集積回路の微細化によって半導体領域１１７，１１８と素子分離絶縁膜１０２上のゲート側壁絶縁膜１１４間の距離が接近するにつれて、半導体領域１１７，１１８のＪｕｎｃｔｉｏｎ　Ｌｅａｋ電流が増加する。これは、素子分離絶縁膜１０２上のゲート側壁絶縁膜１１４により、半導体領域１１７，１１８と素子分離絶縁膜１０２の界面での結晶欠陥が誘起するためと考えられる。
【００１３】
また、集積回路の微細化が進み図１４のように素子分離絶縁膜１０２上のゲート電極１０８ａに形成されたゲート側壁絶縁膜１１４ａが半導体領域１１７上まで覆うようになると、半導体領域１１７上に形成するはずのシリサイド層１２１が形成されなくなる。
【００１４】
この事態を防ぐために半導体領域１１７，１１８と素子分離絶縁膜１０２上のゲート電極１０８に形成されたゲート側壁絶縁膜１１４が重ならないようにマージンを取ると、集積回路の微細化の妨げになる。
【００１５】
そこで、本発明は集積回路の微細化への影響を抑え、ＭＯＳＦＥＴの低抵抗化を図る半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明は、半導体基板と、この半導体基板の表面に形成された一導電型の半導体領域と、この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２のゲート電極とを具備し、前記第２のゲート電極の比抵抗は、前記第１のゲート電極の比抵抗よりも低いことを特徴とする半導体装置を提供する。
【００１７】
また、半導体基板と、この半導体基板の表面に形成された一導電型の半導体領域と、この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２のゲート電極と、前記素子分離絶縁膜上であって、前記第２のゲート電極の側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置を提供する。
【００１８】
また、半導体基板と、この半導体基板の表面に形成された一導電型の半導体領域と、この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２のゲート電極と、前記素子分離絶縁膜上であって、前記第２のゲート電極の上面及び側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置を提供する。
【００１９】
また、半導体基板と、この半導体基板の表面に形成された第１及び第２の素子分離絶縁膜と、この第１の素子分離絶縁膜上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記第２の素子分離絶縁膜上に形成された第２のゲート電極と、前記第２の素子分離絶縁膜上であって、前記第２のゲート電極の側面に形成された金属又はシリサイド層とを具備することを特徴とする半導体装置を提供する。
【００２０】
また、半導体基板と、この半導体基板の表面に形成された第１及び第２の素子分離絶縁膜と、この第１の素子分離絶縁膜上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記第２の素子分離絶縁膜上に形成された第２のゲート電極と、前記第２の素子分離絶縁膜上であって、前記第２のゲート電極の上面及び側面に形成された金属又はシリサイド層とを具備することを特徴とする半導体装置を提供する。
【００２１】
また、半導体基板と、この半導体基板の表面に形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成され、側面の一部領域がゲート側壁絶縁膜で覆われ、側面の残りの領域に金属又はシリサイド層が形成されているゲート電極とを具備することを特徴とする半導体装置を提供する。
【００２２】
上記解決手段によって、素子分離絶縁膜上に形成されたゲート電極の側面に金属膜又はシリサイド層が形成されているので、ゲート電極の抵抗値の上昇を抑えることができる。また、ゲート電極表面の金属膜又はシリサイド層の成膜面積が大きくなるので、製造過程におけるダスト等の影響による不成膜による抵抗値のばらつきを抑えることができる。さらに、ゲート電極の側面にゲート側壁絶縁膜がないので、集積回路の微細化にも有益である。
【００２３】
【発明の実施の形態】
本発明の実施形態の一例について図を参照しながら説明する。
【００２４】
［第１の実施形態］図１は本発明の第１の実施形態に係る半導体装置の構造を示した断面図である。
【００２５】
図１に示す半導体装置は、例えばｐ型シリコン基板１の表面にｎ型ウェル領域３，ｐ型ウェル領域４を形成し、このウェル領域３，４間を素子分離絶縁膜２によって分離している。ウェル領域３，４上にはそれぞれＭＯＳＦＥＴ５が形成されている。
【００２６】
ウェル領域３，４上にゲート絶縁膜６を介して多結晶シリコンからなるゲート電極７が形成されている。このゲート電極７及びゲート絶縁膜６の側面にはゲート側壁絶縁膜１４が形成されている。ｎ型ウェル領域３表面にはゲート電極７の左右にｐ型半導体領域１７が形成されており、ｐ型ウェル領域４表面にはゲート電極７の左右にｎ型半導体領域１８が形成されている。
【００２７】
また、ｐ型半導体領域１７、ｎ型半導体領域１８はそれぞれ高濃度不純物層１５（ｐ^＋型），１６（ｎ^＋型）からなるソース及びドレインと、このソース端及びドレイン端に形成された低濃度不純物層９（ｐ⁻型），１０（ｎ⁻型）からなるエクステンション部から構成されている。ｐ型半導体領域１７表面、ｎ型半導体領域１８表面及びゲート電極７上面にはシリサイド層２１が形成されている。
【００２８】
また、任意のＭＯＳＦＥＴから延在して素子分離絶縁膜２上にもゲート電極８が形成されている。このゲート電極８には上面及び側面にシリサイド層２１が形成されている。
【００２９】
これらＭＯＳＦＥＴ５及び素子分離絶縁膜２上に層間絶縁膜２２が形成され、この層間絶縁膜２２にはゲート電極７，８のコンタクト２３が形成されている。
【００３０】
図２〜図５は図１に示す半導体装置の製造方法を表したものである。
【００３１】
先ず、図２（ａ）に示すように、シリコン基板１上にトレンチ溝を形成し、このトレンチ溝に絶縁膜を埋め込むことによって素子分離絶縁膜２を形成する。
【００３２】
次に図２（ｂ）に示すように、シリコン基板１が露出した領域に不純物をイオン注入し、ウェル領域３，４を形成する。
【００３３】
次に図２（ｃ）に示すように、図２（ｂ）において形成したウェル領域３，４上にゲート絶縁膜６を介したゲート電極７を形成する。また、素子分離絶縁膜２上にもゲート電極８を形成する。
【００３４】
次に図３（ｄ）に示すように、図２（ｃ）において形成したゲート電極７をマスクにして不純物をイオン注入し、ウェル領域３，４の表面に低濃度不純物領域９，１０を形成する。
【００３５】
次に図３（ｅ）に示すように、ゲート電極７，８、低濃度不純物領域９，１０及び素子分離絶縁膜２上に酸化シリコン１１，窒化シリコン１２，酸化シリコン１３を順次形成し、酸化シリコン１３を異方性エッチングによりエッチバックしてゲート電極７，８側面のみに残す。更に窒化シリコン１２，酸化シリコン１１をエッチング除去することによって、図２（ｃ）において形成したゲート絶縁膜６及びゲート電極７並びにゲート電極８の側面にゲート側壁絶縁膜１４を形成する。なお、ゲート側壁絶縁膜１４は本実施形態のように絶縁膜１１，１２，１３からなる３層構造に限らず、１層又は２層若しくは４層以上の絶縁膜から形成されてもよい。
【００３６】
次に図３（ｆ）に示すように、図２（ｃ）及び図３（ｅ）において形成したゲート電極７及びゲート側壁絶縁膜１４をマスクとして、低濃度不純物領域９，１０上に不純物をイオン注入し、高濃度不純物領域１５，１６を形成する。この低濃度不純物領域９，１０及び高濃度不純物領域１５，１６はイオン注入及びアニールによって形成され、これらを合わせて一導電型の半導体領域１７，１８を構成する。
【００３７】
次に図４（ｇ）に示すように、ゲート電極７，８、一導電型の半導体領域１７，１８及び素子分離絶縁膜２上にレジスト１９を形成し、このレジスト１９を素子分離絶縁膜２上のゲート電極８のみを露出するようにパターニングする。
【００３８】
次に図４（ｈ）に示すように、図４（ｇ）においてパターニングされたレジスト１９をマスクとして素子分離絶縁膜２上のゲート電極８の側面に形成されたゲート側壁絶縁膜１４をエッチング処理により除去する。続けて不用になったレジスト１９も除去し、素子表面を洗浄して一導電型の半導体領域１７，１８及びゲート電極７，８を露出させる。
【００３９】
次に図５（ｉ）に示すように、ゲート電極７，８、ゲート側壁絶縁膜１４、一導電型の半導体領域１７，１８及び素子分離絶縁膜２上にＴｉ、Ｍｏ又はＷ等の金属膜２０を堆積後、熱処理を行う。
【００４０】
この工程によってシリコンと接する金属がシリサイド反応し、シリコン基板１表面に露出している一導電型の半導体領域１７，１８及びＭＯＳＦＥＴ５のゲート電極７の上面並びに素子分離絶縁膜２上のゲート電極８の上面及び側面に自己整合的にシリサイド層２１が形成される。ここで、ゲート電極７，８は多結晶シリコンに限らない。シリサイド層が形成可能である例えばＳｉＧｅ等から構成されてもよい。
【００４１】
なお、堆積する金属膜２０はＴｉ等の金属に限らず、Ｃｏ、Ｎｉ又はＰｔ等であってもよい。
【００４２】
また、シリサイド層２１に代えてＷ等の金属膜を形成していも良い。例えばＷ等を選択ＣＶＤ法によってシリコンが露出した一導電型の半導体領域１７，１８及びゲート電極７の上面並びにゲート電極８の上面及び側面に金属膜を形成することができる。
【００４３】
次に図５（ｊ）に示すように、不用になった未反応の金属膜２０を選択的に取り除き、続けて層間絶縁膜２２の堆積、コンタクト２３及び配線の形成を行い、更にこれらの工程を繰り返すことによって半導体素子を形成する。
【００４４】
素子分離絶縁膜２上のゲート電極８に形成されたシリサイド層２１は上面に限らず側面へも形成されるので、ゲート電極８のシリサイド層２１の成膜面積が大きくなることが明らかである。
【００４５】
したがって、素子分離絶縁膜２上のゲート電極８の低抵抗化を図ることができ、更に製造工程におけるダスト等により生ずる不成膜がゲート電極全体の抵抗値を上昇させることによる抵抗値のバラツキの影響を低く抑えることができる。
【００４６】
また、集積回路の微細化やマスクのズレ等の原因によって素子分離絶縁膜２上のゲート電極８が一導電型の半導体領域１７，１８に近接して形成された場合でも、ゲート電極８のゲート側壁絶縁膜が除去されているのでゲート側壁絶縁膜が一導電型の半導体領域１７，１８を覆うことがない。
【００４７】
したがって、素子分離絶縁膜２上のゲート電極８におけるシリサイド２１層の成膜面積がゲート側壁絶縁膜によって狭められることがなく、また、素子分離絶縁膜２上のゲート側壁絶縁膜分のマージンを考慮する必要が無いので、集積回路の微細化に有益である。
【００４８】
更に、素子分離絶縁膜２上のゲート電極８のゲート側壁絶縁膜１４と一導電型の半導体領域１７，１８とが近接することによって誘起される素子分離絶縁膜２―半導体領域１７，１８界面の結晶欠陥を抑制することができる。
【００４９】
［第２の実施形態］図６は本発明の第２の実施形態に係る半導体装置の構造を表す断面図である。
【００５０】
図６の半導体装置は、例えばｐ型シリコン基板１の表面にｎ型ウェル領域３，ｐ型ウェル領域４を形成し、このウェル領域３，４間を素子分離絶縁膜２によって分離している。ウェル領域３，４上にはそれぞれＭＯＳＦＥＴ５が形成されている。
【００５１】
ウェル領域３，４上にゲート絶縁膜６を介して多結晶シリコンからなるゲート電極７が形成されている。このゲート電極７及びゲート絶縁膜６の側面にはゲート側壁絶縁膜１４が形成されている。ｎ型ウェル領域３表面にはゲート電極７の左右にｐ型半導体領域１７が形成されており、ｐ型ウェル領域４表面にはゲート電極７の左右にｎ型半導体領域１８が形成されている。
【００５２】
また、一導電型の半導体領域１７，１８はそれぞれ高濃度不純物層１５（ｐ^＋型），１６（ｎ^＋型）からなるソース及びドレインと、このソース端及びドレイン端に形成された低濃度不純物層９（ｐ⁻型），１０（ｎ⁻型）からなるエクステンション部から構成されている。一導電型の半導体領域１７，１８表面及びゲート電極７上面にはシリサイド層２１が形成されている。
【００５３】
また、素子分離絶縁膜２ａ，２ｂ上にもＭＯＳＦＥＴ５のゲート電極７と同時に形成されたゲート電極８ａ，８ｂが形成されている。一部の素子分離絶縁膜２ａ上のゲート電極８ａは上述した第１の実施形態のゲート電極８と同様にゲート側壁絶縁膜がなく上面及び側面にシリサイド層２１が形成されている。一方、その他の素子分離絶縁膜２ｂ上のゲート電極８ｂは一導電型の半導体領域１７，１８上のゲート電極７と同様に上面のみにシリサイド層２１を形成し、側面にはゲート側壁絶縁膜１４を有している。
【００５４】
図７〜図８は図６に示す半導体装置の製造方法である。
【００５５】
図７（ａ）に示す構造は、第１の実施形態において図２（ａ）〜図３（ｆ）と同様の製造方法により形成されているので、説明を省略する。
【００５６】
図７（ｂ）に示すように、一導電型の半導体領域１７，１８及びゲート電極７，８ａ，８ｂ上にレジスト１９を形成し、このレジスト１９を一部の素子分離絶縁膜２ａ上のゲート電極８ａのみを露出するようにパターニングする。
【００５７】
次に図７（ｃ）に示すようにパターニングされたレジスト１９をマスクとして素子分離絶縁膜２ａ上のゲート電極８ａの側面に形成されたゲート側壁絶縁膜１４をエッチング処理により除去する。続けて不用になったレジスト１９も除去し、素子表面を洗浄して一導電型の半導体領域１７，１８及びゲート電極７，８ａ，８ｂ表面を露出させる。
【００５８】
次に図８（ｄ）に示すように露出した一導電型の半導体領域１７，１８及びゲート電極７，８ａ，８ｂ上にＴｉやＣｏ等の金属膜２０を堆積させた後、熱処理を行う。この処理によってシリコンと接する金属が反応し、シリコン基板１表面上に露出している一導電型の半導体領域１７，１８、図７（ｃ）においてゲート側壁絶縁膜が除去されたゲート電極８ａの上面及び側面、並びにゲート側壁絶縁膜１４が除去されなかったゲート電極７，８ｂの上面の表面に自己整合的にシリサイド層２１が形成される。
【００５９】
なお第１の実施形態と同様に、シリサイド層２１に代えてＷ等の金属膜を形成していも良い。例えばＷ等を選択ＣＶＤ法によってシリコンが露出した一導電型の半導体領域１７，１８及びゲート電極７，８ｂの上面並びにゲート電極８ａの上面及び側面に金属膜を形成することができる。
【００６０】
次に図８（ｅ）に示すように不用になった未反応の金属膜２０を選択的に取り除き、続けて層間絶縁膜２２の堆積、コンタクト２３及び配線の形成を行い、更にこれらの工程を繰り返すことによって半導体素子を形成する。
【００６１】
第１の実施形態と同様に一部の素子分離絶縁膜２ａ上のゲート電極８ａに形成されたシリサイド層２１は上面に限らず側面へも形成されるので、ゲート電極８ａのシリサイド層２１の成膜面積が大きくなることが明らかである。
【００６２】
したがって、ゲート電極８ａの低抵抗化を図ることができ、更に製造工程におけるダスト等により生ずる不成膜がゲート電極全体の抵抗値を上昇させることによる抵抗値のバラツキの影響を低く抑えることができる。
【００６３】
同様に、集積回路の微細化やマスクのズレ等の原因によって素子分離絶縁膜２ａ上のゲート電極８ａが拡散層に近接して形成された場合でも、ゲート電極８ａのゲート側壁絶縁膜が除去されているのでゲート側壁絶縁膜が一導電型の半導体領域１７，１８を覆うことがない。したがって、一導電型の半導体領域１７，１８上におけるシリサイド層２１の成膜面積がゲート側壁絶縁膜によって狭められることがない。
【００６４】
また、本実施形態は例えば図９に示すような半導体装置を上面から見た平面図にも応用することができる。ＭＯＳＦＥＴ５のｎ型半導体領域２４とｐ型半導体領域２５は、素子分離絶縁膜３０を挟んで交互に形成されている。各半導体領域上２４，２５には多結晶シリコンにより各ＭＯＳＦＥＴに共通のゲート電極２８が形成されている。この共通のゲート電極２８の側面の各半導体領域）２４，２５上はゲート側壁絶縁膜２９が形成されているが、一導電型の半導体領域２４，２５間の一部領域の素子分離絶縁膜３０上はゲート側壁絶縁膜が形成されていない。一導電型の半導体領域２４，２５及びゲート電極２８が露出した部分はシリサイド層が形成されている。
【００６５】
通常、一導電型の半導体領域２４，２５の形成は実際の一導電型の半導体領域２４，２５よりも広い領域に不純物をドープするため、各不純物注入領域は図９に示す領域２６，２７となる。集積回路の微細化が進むと、不純物注入領域はｎ型半導体領域２４の不純物注入領域２６とｐ型半導体領域２５の不純物注入領域２７との境界領域が領域３０ａのように接近するか、若しくは領域３０ｂのように重なってしまう。
【００６６】
このように異なる導電型不純物の注入がゲート電極上で接近若しくは重なると、その領域のシリサイド層が形成し難くなる。その結果，その領域におけるゲート電極のシリサイド層の不成膜が起こり、ゲート電極の抵抗値が上昇してしまう。
【００６７】
そこで、ｎ型不純物注入領域とｐ型不純物注入領域との境界領域が接近するか、若しくは重なる領域上のゲート電極のゲート側壁絶縁膜を選択的に除去することによって、シリサイド層の形成し難いゲート電極の上面に代えて側面にシリサイド層を形成できるので、ゲート電極の抵抗値の上昇を抑えることができる。
【００６８】
更に、本実施形態は図１０及び図１１に示すような半導体装置にも応用することができる。
【００６９】
図１０は半導体装置の構造を表す断面図であり、図１１（ａ）（ｂ）は図１０のａ部におけるゲート電極を拡大し上面から見た平面図である。
【００７０】
図１０に示すように、素子分離絶縁膜２ｂ上のゲート電極８ｂはコンタクト２３と接触した断面図であり、このゲート電極８ｂにはゲート側壁絶縁膜１４が形成されているが、このゲート電極８ｂの総てにゲート側壁絶縁膜１４が形成されているわけではない。
【００７１】
すなわち、図１１（ａ）のようにゲート電極８ｂの総てにゲート側壁絶縁膜１４を形成した後、図１１（ｂ）のようにコンタクト２３と接する周縁のゲート電極部分８ｃのみゲート側壁絶縁膜１４を残し、残りのゲート電極部分８ｄのゲート側壁絶縁膜を除去し、シリサイド層２１を露出したゲート電極の上面及び側面に形成している。
【００７２】
コンタクト孔形成時にマスクのずれ等によってコンタクト孔がゲート電極８ｂからずれて形成されてもゲート電極８ｂの側面にゲート側壁絶縁膜１４があればコンタクト孔が素子分離絶縁膜２ｂまで達することはなく、素子分離絶縁膜２ｂを損傷することはない。すなわち、ゲート側壁絶縁膜１４はコンタクト孔形成時にストッパー膜としての役割を果たすのである。
【００７３】
このように、ゲート電極の側面に形成されるゲート側壁絶縁膜を選択的に除去することによって、マージンが厳しくないゲート電極のゲート側壁絶縁膜は除去し抵抗値の上昇を抑え、逆にマージンの厳しいゲート電極はゲート側壁絶縁膜によってデバイスの損傷を抑えることができる。
【００７４】
なお、前述した実施形態の例では、ゲート電極の側面だけでなく上面にもシリサイド層を形成させた。しかし、本発明は側面だけにシリサイド層を形成してもよい。
【００７５】
例えば、第１の実施形態の製造工程の説明における図２（ｃ）において、上面に適当な絶縁膜が形成されたゲート電極７，８を形成後、図３（ｄ）〜図５（ｊ）の工程を繰り返すことによって側面のみにシリサイド層を形成することができる。
【００７６】
本実施形態は上述した実施形態に限定されるものではなく、例えば一部の素子分離領域の面積が狭い場合などは、その素子分離領域上のゲート電極のみのゲート側壁絶縁膜を除去することによって、隣接する一導電型の半導体領域表面のシリサイド層の不成膜を防止することができる。
【００７７】
【発明の効果】
以上詳述したように本発明によると、素子分離絶縁膜上におけるゲート電極のゲート側壁絶縁膜を除去するので、集積回路の微細化を妨げることはなく、シリサイド層の成膜面積増大による抵抗値を抑えた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を示す断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図６】本発明の第２の実施形態の半導体装置を示す断面図である。
【図７】本発明の第２の実施形態の半導体装置の製造工程を示した断面図である。
【図８】本発明の第２の実施形態の半導体装置の製造工程を示した断面図である。
【図９】本発明の第２の実施形態の半導体装置におけるゲート電極を拡大し上面から見た平面図である。
【図１０】本発明の第２の実施形態の半導体装置における断面図及びそのゲート電極を拡大し上面から見た平面図である。
【図１１】図１０に示す半導体装置のａ領域におけるゲート電極を拡大し上面からみた平面図である。
【図１２】従来技術における半導体装置の製造工程を示した断面図である。
【図１３】従来技術における半導体装置の製造工程を示した断面図である。
【図１４】従来技術における半導体装置の一例を示した断面図である。
【符号の説明】１・・・シリコン基板、２・・・素子分離絶縁膜、３，４・・・ウェル領域、５・・・ＭＯＳＦＥＴ、６・・・ゲート絶縁膜、７，８・・・ゲート電極、９，１０・・・低濃度不純物領域、１１，１３・・・酸化シリコン、１２・・・窒化シリコン、１４・・・ゲート側壁絶縁膜、１５，１６・・・高濃度不純物領域、１７，１８・・・一導電型の半導体領域、１９・・・レジスト、２０・・・金属膜、２１・・・シリサイド層、２２・・・層間絶縁膜、２３・・・コンタクト、２４・・・ｎ型半導体領域、２５・・・ｐ型半導体領域、２６・・・ｎ型不純物注入領域、２７・・・ｐ型不純物注入領域、２８・・・ゲート電極、２９・・・ゲート側壁絶縁膜、３０・・・素子分離領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having an LDD-MOSFET (Lightly Doped Drain-Metal Oxide Semiconductor Field Effect Transistor) structure.
[0002]
[Prior art]
Normally, when forming a gate electrode on a semiconductor region, the gate electrode is also formed on the element isolation insulating film at the same time for use in wiring, resistance, and the like. The steps of forming these gate electrodes will be described with reference to FIGS.
[0003]
In the structure shown in FIG. 12A, an element isolation insulating film 102 made of STI (Shallow Trench Isolation) is formed on a silicon substrate 101, and then, well regions 103 and 104, gate electrodes 107 and 108, a source, The drain extensions 109 and 110 are formed, the gate sidewall insulating film 114 is formed, and the high concentration impurity regions 115 and 116 are formed.
[0004]
Next, as shown in FIG. 12B, a metal film 120 such as Ti or Co is deposited on the gate electrodes 107 and 108, the semiconductor regions 117 and 118, and the element isolation region 102.
[0005]
Next, heat treatment is performed as shown in FIG. Since silicon on the upper surfaces of the gate electrodes 107 and 108 and the semiconductor regions 117 and 118 is in contact with the metal film 120, a silicide reaction is caused by heat treatment to form a silicide layer 121.
[0006]
Next, as shown in FIG. 13D, the deposited metal film 120, that is, only the unreacted metal film 120 is selectively removed.
[0007]
As shown in FIG. 13E, a semiconductor element is formed by depositing an interlayer insulating film 122, forming contacts 123 and wiring, and repeating these steps.
[0008]
[Problems to be solved by the invention]
However, the silicide layer 121 formed in FIG. 12 (c) is formed only in a portion in contact with silicon. That is, since the side surfaces of the gate electrodes 107 and 108 are covered with the gate sidewall insulating film 102, the silicide layer 121 is not formed, and the silicide layer 121 is formed only on the upper surface.
[0009]
If the silicide layer 121 is formed only on the upper surface, the size of the silicide layer 121 becomes smaller as the size of the gate electrode 108 becomes smaller as the integrated circuit becomes finer. As a result, non-deposition of the silicide layer 121 having low specific resistance occurs, and the resistance value of the gate electrode 108 increases.
[0010]
Further, implantation of different ion species at the time of forming the impurity layer makes it difficult for silicon to cause a silicide reaction, and the miniaturization of an integrated circuit advances and the gate electrode becomes finer. The film formation area is reduced.
[0011]
In such a case, the non-deposition of the silicide layer 121 occurs partially due to the influence of dust or the like in the manufacturing process, so that the resistance value of the entire gate electrode 108 increases, and the variation in the resistance value becomes a serious problem.
[0012]
Note that as the distance between the semiconductor regions 117 and 118 and the gate sidewall insulating film 114 on the element isolation insulating film 102 becomes smaller due to the miniaturization of the integrated circuit, the junction leak current of the semiconductor regions 117 and 118 increases. This is presumably because the gate sidewall insulating film 114 on the element isolation insulating film 102 induces crystal defects at the interface between the semiconductor regions 117 and 118 and the element isolation insulating film 102.
[0013]
Further, as the miniaturization of the integrated circuit progresses and the gate sidewall insulating film 114a formed on the gate electrode 108a on the element isolation insulating film 102 covers up to the semiconductor region 117 as shown in FIG. The silicide layer 121 which should be formed is not formed.
[0014]
If a margin is provided so that the semiconductor regions 117 and 118 do not overlap with the gate sidewall insulating film 114 formed on the gate electrode 108 on the element isolation insulating film 102 in order to prevent this situation, the miniaturization of the integrated circuit is hindered.
[0015]
Therefore, an object of the present invention is to provide a semiconductor device that suppresses the influence on miniaturization of an integrated circuit and reduces the resistance of a MOSFET.
[0016]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a semiconductor substrate, a semiconductor region of one conductivity type formed on a surface of the semiconductor substrate, and a semiconductor region formed on a semiconductor substrate adjacent to the semiconductor region of one conductivity type. A first gate electrode, an element isolation insulating film formed on the surface of the semiconductor substrate so as to be adjacent to the one conductivity type semiconductor region, and a second gate electrode formed on the element isolation insulating film. In addition, a semiconductor device is provided in which the second gate electrode has a lower specific resistance than the first gate electrode.
[0017]
A semiconductor substrate; a semiconductor region of one conductivity type formed on the surface of the semiconductor substrate; a first gate electrode formed on the semiconductor substrate adjacent to the semiconductor region of the one conductivity type; A gate sidewall insulating film formed on the side surface of the gate electrode, an element isolation insulating film formed on the surface of the semiconductor substrate so as to be adjacent to the one conductivity type semiconductor region, and formed on the element isolation insulating film. A second gate electrode, and a metal or silicide layer formed on the element isolation insulating film and on a side surface of the second gate electrode.
[0018]
A semiconductor substrate; a semiconductor region of one conductivity type formed on the surface of the semiconductor substrate; a first gate electrode formed on the semiconductor substrate adjacent to the semiconductor region of the one conductivity type; A gate sidewall insulating film formed on the side surface of the gate electrode, an element isolation insulating film formed on the surface of the semiconductor substrate so as to be adjacent to the one conductivity type semiconductor region, and formed on the element isolation insulating film. A second gate electrode, and a metal or silicide layer formed on an upper surface and side surfaces of the second gate electrode on the element isolation insulating film. .
[0019]
A semiconductor substrate; first and second element isolation insulating films formed on the surface of the semiconductor substrate; a first gate electrode formed on the first element isolation insulating film; A gate sidewall insulating film formed on a side surface of the gate electrode, a second gate electrode formed on the second element isolation insulating film, and the second element isolation insulating film; And a metal or silicide layer formed on a side surface of the second gate electrode.
[0020]
A semiconductor substrate; first and second element isolation insulating films formed on the surface of the semiconductor substrate; a first gate electrode formed on the first element isolation insulating film; A gate sidewall insulating film formed on a side surface of the gate electrode, a second gate electrode formed on the second element isolation insulating film, and the second element isolation insulating film; And a metal or silicide layer formed on an upper surface and side surfaces of the second gate electrode.
[0021]
Further, a semiconductor substrate, an element isolation insulating film formed on the surface of the semiconductor substrate, and a part of the side surface formed on the element isolation insulating film and covered with the gate side wall insulating film, and the remaining region of the side surface And a gate electrode on which a metal or silicide layer is formed.
[0022]
According to the above solution, since the metal film or the silicide layer is formed on the side surface of the gate electrode formed on the element isolation insulating film, an increase in the resistance value of the gate electrode can be suppressed. In addition, since the film formation area of the metal film or the silicide layer on the surface of the gate electrode is increased, it is possible to suppress the variation in the resistance value due to the non-film formation due to the influence of dust and the like in the manufacturing process. Further, since there is no gate side wall insulating film on the side surface of the gate electrode, it is useful for miniaturization of an integrated circuit.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
An example of an embodiment of the present invention will be described with reference to the drawings.
[0024]
[First Embodiment] FIG. 1 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.
[0025]
In the semiconductor device shown in FIG. 1, for example, an n-type well region 3 and a p-type well region 4 are formed on the surface of a p-type silicon substrate 1, and the well regions 3 and 4 are separated by an element isolation insulating film 2. . MOSFETs 5 are formed on the well regions 3 and 4, respectively.
[0026]
A gate electrode 7 made of polycrystalline silicon is formed on well regions 3 and 4 with a gate insulating film 6 interposed therebetween. A gate sidewall insulating film 14 is formed on side surfaces of the gate electrode 7 and the gate insulating film 6. A p-type semiconductor region 17 is formed on the left and right sides of the gate electrode 7 on the surface of the n-type well region 3, and an n-type semiconductor region 18 is formed on the left and right sides of the gate electrode 7 on the surface of the p-type well region 4.
[0027]
Further, the p-type semiconductor region 17 and the n-type semiconductor region 18 are each formed of the high-concentration impurity layer 15 (p ⁺ Type), 16 (n ⁺ ), And a low-concentration impurity layer 9 (p) formed at the source end and the drain end. ⁻ Type), 10 (n ⁻ (Type). A silicide layer 21 is formed on the surface of the p-type semiconductor region 17, the surface of the n-type semiconductor region 18, and the upper surface of the gate electrode 7.
[0028]
Further, a gate electrode 8 is formed on the element isolation insulating film 2 so as to extend from an arbitrary MOSFET. The gate electrode 8 has a silicide layer 21 formed on the upper surface and side surfaces.
[0029]
An interlayer insulating film 22 is formed on the MOSFET 5 and the element isolation insulating film 2, and contacts 23 for the gate electrodes 7 and 8 are formed on the interlayer insulating film 22.
[0030]
2 to 5 show a method of manufacturing the semiconductor device shown in FIG.
[0031]
First, as shown in FIG. 2A, a trench is formed on a silicon substrate 1, and an element isolation insulating film 2 is formed by embedding an insulating film in the trench.
[0032]
Next, as shown in FIG. 2B, impurities are ion-implanted into a region where the silicon substrate 1 is exposed, and well regions 3 and 4 are formed.
[0033]
Next, as shown in FIG. 2C, a gate electrode 7 with a gate insulating film 6 interposed is formed on the well regions 3 and 4 formed in FIG. 2B. Further, a gate electrode 8 is also formed on the element isolation insulating film 2.
[0034]
Then, as shown in FIG. 3D, impurities are ion-implanted using the gate electrode 7 formed in FIG. 2C as a mask to form low-concentration impurity regions 9 and 10 on the surfaces of the well regions 3 and 4. I do.
[0035]
Next, as shown in FIG. 3E, silicon oxide 11, silicon nitride 12, and silicon oxide 13 are sequentially formed on the gate electrodes 7, 8, the low-concentration impurity regions 9, 10, and the element isolation insulating film 2, and the The silicon 13 is etched back by anisotropic etching to leave only the side surfaces of the gate electrodes 7 and 8. Further, by removing the silicon nitride 12 and the silicon oxide 11 by etching, a gate sidewall insulating film 14 is formed on the side surfaces of the gate insulating film 6, the gate electrode 7, and the gate electrode 8 formed in FIG. Note that the gate sidewall insulating film 14 is not limited to the three-layer structure including the insulating films 11, 12, and 13 as in the present embodiment, and may be formed of one, two, or four or more insulating films.
[0036]
Next, as shown in FIG. 3F, using the gate electrode 7 and the gate sidewall insulating film 14 formed in FIGS. 2C and 3E as a mask, Ion implantation is performed to form high concentration impurity regions 15 and 16. The low-concentration impurity regions 9 and 10 and the high-concentration impurity regions 15 and 16 are formed by ion implantation and annealing, and together form one conductivity type semiconductor regions 17 and 18.
[0037]
Next, as shown in FIG. 4G, a resist 19 is formed on the gate electrodes 7 and 8, the one conductivity type semiconductor regions 17 and 18, and the element isolation insulating film 2. Patterning is performed so that only the upper gate electrode 8 is exposed.
[0038]
Next, as shown in FIG. 4H, the gate sidewall insulating film 14 formed on the side surface of the gate electrode 8 on the element isolation insulating film 2 is etched by using the resist 19 patterned in FIG. To remove. Subsequently, the unnecessary resist 19 is also removed, and the element surface is washed to expose the semiconductor regions 17 and 18 of one conductivity type and the gate electrodes 7 and 8.
[0039]
Next, as shown in FIG. 5I, a metal film such as Ti, Mo, or W is formed on the gate electrodes 7 and 8, the gate sidewall insulating film 14, the semiconductor regions 17 and 18 of one conductivity type, and the element isolation insulating film 2. After depositing 20, heat treatment is performed.
[0040]
In this step, the metal in contact with silicon undergoes a silicide reaction, and the semiconductor regions 17 and 18 of one conductivity type exposed on the surface of the silicon substrate 1 and the upper surface of the gate electrode 7 of the MOSFET 5 and the gate electrode 8 on the element isolation insulating film 2 are formed. A silicide layer 21 is formed on the upper surface and side surfaces in a self-aligned manner. Here, the gate electrodes 7 and 8 are not limited to polycrystalline silicon. It may be made of, for example, SiGe or the like on which a silicide layer can be formed.
[0041]
The metal film 20 to be deposited is not limited to a metal such as Ti, but may be Co, Ni, Pt, or the like.
[0042]
Further, a metal film such as W may be formed instead of the silicide layer 21. For example, a metal film can be formed on the upper surfaces of the semiconductor regions 17 and 18 of one conductivity type where silicon is exposed, the gate electrode 7 and the upper surface and side surfaces of the gate electrode 8 by selective CVD of W or the like.
[0043]
Next, as shown in FIG. 5 (j), the unnecessary unreacted metal film 20 is selectively removed, followed by deposition of an interlayer insulating film 22, formation of contacts 23 and wiring, and furthermore, in these steps Is repeated to form a semiconductor element.
[0044]
Since the silicide layer 21 formed on the gate electrode 8 on the element isolation insulating film 2 is formed not only on the upper surface but also on the side surface, it is apparent that the film formation area of the silicide layer 21 of the gate electrode 8 increases.
[0045]
Therefore, the resistance of the gate electrode 8 on the element isolation insulating film 2 can be reduced, and the non-film formation caused by dust or the like in the manufacturing process increases the resistance value of the entire gate electrode. The effect can be kept low.
[0046]
Further, even when the gate electrode 8 on the element isolation insulating film 2 is formed close to the semiconductor regions 17 and 18 of one conductivity type due to the miniaturization of the integrated circuit or the misalignment of the mask, the gate of the gate electrode 8 is not formed. Since the sidewall insulating film is removed, the gate sidewall insulating film does not cover the semiconductor regions 17 and 18 of one conductivity type.
[0047]
Therefore, the film formation area of the silicide 21 layer in the gate electrode 8 on the element isolation insulating film 2 is not reduced by the gate sidewall insulating film, and the margin for the gate sidewall insulating film on the element isolation insulating film 2 is taken into consideration. This is advantageous for miniaturization of an integrated circuit because there is no need to carry out.
[0048]
Further, the interface between the device isolation insulating film 2 and the semiconductor regions 17 and 18 induced by the proximity of the gate sidewall insulating film 14 of the gate electrode 8 on the device isolation insulating film 2 to the semiconductor regions 17 and 18 of one conductivity type. Crystal defects can be suppressed.
[0049]
[Second Embodiment] FIG. 6 is a sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.
[0050]
In the semiconductor device of FIG. 6, for example, an n-type well region 3 and a p-type well region 4 are formed on the surface of a p-type silicon substrate 1, and the well regions 3 and 4 are separated by an element isolation insulating film 2. MOSFETs 5 are formed on the well regions 3 and 4, respectively.
[0051]
A gate electrode 7 made of polycrystalline silicon is formed on well regions 3 and 4 with a gate insulating film 6 interposed therebetween. A gate sidewall insulating film 14 is formed on side surfaces of the gate electrode 7 and the gate insulating film 6. A p-type semiconductor region 17 is formed on the left and right sides of the gate electrode 7 on the surface of the n-type well region 3, and an n-type semiconductor region 18 is formed on the left and right sides of the gate electrode 7 on the surface of the p-type well region 4.
[0052]
In addition, the semiconductor regions 17 and 18 of one conductivity type are respectively formed in the high-concentration impurity layers 15 (p ⁺ Type), 16 (n ⁺ ), And a low-concentration impurity layer 9 (p) formed at the source end and the drain end. ⁻ Type), 10 (n ⁻ (Type). A silicide layer 21 is formed on the surfaces of the semiconductor regions 17 and 18 of one conductivity type and the upper surface of the gate electrode 7.
[0053]
Gate electrodes 8a and 8b formed simultaneously with the gate electrode 7 of the MOSFET 5 are also formed on the element isolation insulating films 2a and 2b. The gate electrode 8a on a part of the element isolation insulating film 2a has no gate side wall insulating film similarly to the gate electrode 8 of the above-described first embodiment, and the silicide layer 21 is formed on the upper surface and side surfaces. On the other hand, as for the gate electrode 8b on the other element isolation insulating film 2b, the silicide layer 21 is formed only on the upper surface similarly to the gate electrode 7 on the semiconductor regions 17 and 18 of one conductivity type, and the gate sidewall insulating film 14 on the side surface. have.
[0054]
7 and 8 show a method of manufacturing the semiconductor device shown in FIG.
[0055]
Since the structure shown in FIG. 7A is formed by the same manufacturing method as in FIGS. 2A to 3F in the first embodiment, the description is omitted.
[0056]
As shown in FIG. 7B, a resist 19 is formed on the semiconductor regions 17 and 18 of one conductivity type and the gate electrodes 7, 8a and 8b, and the resist 19 is formed on a part of the gate insulating film 2a on the element isolation insulating film 2a. Patterning is performed so that only the electrode 8a is exposed.
[0057]
Next, as shown in FIG. 7C, the gate sidewall insulating film 14 formed on the side surface of the gate electrode 8a on the element isolation insulating film 2a is removed by etching using the patterned resist 19 as a mask. Subsequently, the unnecessary resist 19 is also removed, and the surface of the element is washed to expose the surfaces of the semiconductor regions 17, 18 of one conductivity type and the gate electrodes 7, 8a, 8b.
[0058]
Next, as shown in FIG. 8D, a metal film 20 such as Ti or Co is deposited on the exposed one-conductivity-type semiconductor regions 17, 18 and the gate electrodes 7, 8a, 8b, and then heat treatment is performed. By this processing, the metal in contact with silicon reacts, and the semiconductor regions 17 and 18 of one conductivity type exposed on the surface of the silicon substrate 1 and the upper surface of the gate electrode 8a from which the gate sidewall insulating film is removed in FIG. A silicide layer 21 is formed in a self-aligning manner on the side surfaces and on the upper surfaces of the gate electrodes 7 and 8b from which the gate sidewall insulating film 14 has not been removed.
[0059]
Note that, similarly to the first embodiment, a metal film such as W may be formed instead of the silicide layer 21. For example, a metal film can be formed on the upper surfaces of the semiconductor regions 17 and 18 of one conductivity type where silicon is exposed and the gate electrodes 7 and 8b and the upper surface and side surfaces of the gate electrode 8a by exposing silicon by selective CVD.
[0060]
Next, as shown in FIG. 8E, the unreacted unreacted metal film 20 is selectively removed, followed by deposition of an interlayer insulating film 22, formation of contacts 23 and wiring, and furthermore, these steps are performed. By repeating, a semiconductor element is formed.
[0061]
As in the first embodiment, the silicide layer 21 formed on the gate electrode 8a on a part of the element isolation insulating film 2a is formed not only on the upper surface but also on the side surface, so that the silicide layer 21 of the gate electrode 8a is formed. It is clear that the film area increases.
[0062]
Therefore, it is possible to reduce the resistance of the gate electrode 8a, and furthermore, it is possible to suppress the influence of the variation in the resistance value caused by the increase in the resistance value of the entire gate electrode due to the non-film formation caused by dust or the like in the manufacturing process. .
[0063]
Similarly, even when the gate electrode 8a on the element isolation insulating film 2a is formed close to the diffusion layer due to a cause such as miniaturization of an integrated circuit or misalignment of a mask, the gate sidewall insulating film of the gate electrode 8a is removed. As a result, the gate sidewall insulating film does not cover the semiconductor regions 17 and 18 of one conductivity type. Therefore, the film formation area of the silicide layer 21 on the one conductivity type semiconductor regions 17 and 18 is not reduced by the gate sidewall insulating film.
[0064]
In addition, the present embodiment can be applied to, for example, a plan view of a semiconductor device as shown in FIG. The n-type semiconductor regions 24 and the p-type semiconductor regions 25 of the MOSFET 5 are formed alternately with the element isolation insulating film 30 interposed therebetween. On each of the semiconductor regions 24 and 25, a gate electrode 28 common to each MOSFET is formed of polycrystalline silicon. A gate sidewall insulating film 29 is formed on each of the semiconductor regions (24, 25) on the side surface of the common gate electrode 28, but an element isolation insulating film 30 in a partial region between the semiconductor regions 24, 25 of one conductivity type. Above, no gate sidewall insulating film is formed. A silicide layer is formed in a portion where the semiconductor regions 24 and 25 of one conductivity type and the gate electrode 28 are exposed.
[0065]
Normally, the formation of the one conductivity type semiconductor regions 24 and 25 is performed by doping impurities into a region wider than the actual one conductivity type semiconductor regions 24 and 25. Therefore, each impurity implantation region is formed by the regions 26 and 27 shown in FIG. Become. As the miniaturization of the integrated circuit advances, the boundary region between the impurity-implanted region 26 of the n-type semiconductor region 24 and the impurity-implanted region 27 of the p-type semiconductor region 25 approaches the region 30a. They overlap like 30b.
[0066]
When the implantation of impurities of different conductivity types approaches or overlaps on the gate electrode, it becomes difficult to form a silicide layer in that region. As a result, non-deposition of the silicide layer of the gate electrode occurs in that region, and the resistance value of the gate electrode increases.
[0067]
Therefore, the gate region where the silicide layer is difficult to form is formed by selectively removing the gate sidewall insulating film of the gate electrode on the region where the boundary region between the n-type impurity implantation region and the p-type impurity implantation region approaches or overlaps with each other. Since a silicide layer can be formed on the side surface instead of the upper surface of the electrode, an increase in the resistance value of the gate electrode can be suppressed.
[0068]
Further, the present embodiment can be applied to a semiconductor device as shown in FIGS.
[0069]
FIGS. 10A and 10B are cross-sectional views illustrating the structure of the semiconductor device. FIGS. 11A and 11B are enlarged plan views of the gate electrode at a portion a in FIG.
[0070]
As shown in FIG. 10, the gate electrode 8b on the element isolation insulating film 2b is a cross-sectional view in contact with a contact 23. The gate electrode 8b has a gate sidewall insulating film 14 formed thereon. Not all of the gate sidewall insulating films 14 are formed.
[0071]
That is, after the gate sidewall insulating film 14 is formed on all the gate electrodes 8b as shown in FIG. 11A, only the peripheral gate electrode portion 8c in contact with the contact 23 as shown in FIG. The gate sidewall insulating film of the remaining gate electrode portion 8d is removed except for the gate electrode portion 14, and the silicide layer 21 is formed on the exposed top and side surfaces of the gate electrode.
[0072]
Even when the contact hole is formed so as to be shifted from the gate electrode 8b due to a mask shift or the like at the time of forming the contact hole, the contact hole does not reach the element isolation insulating film 2b if the gate side wall insulating film 14 is present on the side surface of the gate electrode 8b. The element isolation insulating film 2b is not damaged. That is, the gate side wall insulating film 14 plays a role as a stopper film when forming the contact hole.
[0073]
In this manner, by selectively removing the gate sidewall insulating film formed on the side surface of the gate electrode, the gate sidewall insulating film of the gate electrode whose margin is not severe is removed to suppress a rise in resistance value, and conversely, the margin of the margin is reduced. Strict gate electrodes can suppress device damage by the gate sidewall insulating film.
[0074]
In the example of the above-described embodiment, the silicide layer is formed not only on the side surface but also on the upper surface of the gate electrode. However, in the present invention, the silicide layer may be formed only on the side surface.
[0075]
For example, in FIG. 2C in the description of the manufacturing process of the first embodiment, after forming the gate electrodes 7 and 8 having an appropriate insulating film formed on the upper surface, FIGS. 3D to 5J. By repeating this step, a silicide layer can be formed only on the side surfaces.
[0076]
The present embodiment is not limited to the above-described embodiment.For example, when the area of a part of the element isolation region is small, the gate sidewall insulating film of only the gate electrode on the element isolation region is removed. In addition, non-deposition of the silicide layer on the surface of the adjacent one conductivity type semiconductor region can be prevented.
[0077]
【The invention's effect】
As described in detail above, according to the present invention, the gate side wall insulating film of the gate electrode on the element isolation insulating film is removed, so that the miniaturization of the integrated circuit is not hindered, and the resistance value due to the increase in the area of the silicide layer is increased. A semiconductor device with reduced noise can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention;
FIG. 4 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention;
FIG. 5 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a cross-sectional view illustrating a semiconductor device according to a second embodiment of the present invention.
FIG. 7 is a sectional view illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention;
FIG. 8 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the second embodiment of the present invention.
FIG. 9 is an enlarged plan view of a gate electrode in a semiconductor device according to a second embodiment of the present invention, as viewed from above.
FIG. 10 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention and a plan view of a gate electrode of the semiconductor device, which is enlarged and viewed from above.
11 is an enlarged plan view of a gate electrode in a region a of the semiconductor device shown in FIG. 10 as viewed from above.
FIG. 12 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 13 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 14 is a cross-sectional view illustrating an example of a semiconductor device according to the related art.
[Description of Symbols] 1 ... silicon substrate, 2 ... element isolation insulating film, 3, 4 ... well region, 5 ... MOSFET, 6 ... gate insulating film, 7, 8 ... Gate electrode, 9, 10: low concentration impurity region, 11, 13, silicon oxide, 12: silicon nitride, 14, gate side wall insulating film, 15, 16: high concentration impurity region, 17, 18 ... one conductivity type semiconductor region, 19 ... resist, 20 ... metal film, 21 ... silicide layer, 22 ... interlayer insulating film, 23 ... contact, 24 ... · N-type semiconductor region, 25 ··· p-type semiconductor region, 26 ··· n-type impurity implantation region, 27 ··· p-type impurity implantation region, 28 ··· gate electrode, 29 ··· gate side wall insulating film , 30 ... element isolation region

Claims

A semiconductor substrate;
A semiconductor region of one conductivity type formed on the surface of the semiconductor substrate;
A first gate electrode formed on a semiconductor substrate adjacent to the one conductivity type semiconductor region;
An element isolation insulating film formed adjacent to the one conductivity type semiconductor region on the surface of the semiconductor substrate;
A second gate electrode formed on the element isolation insulating film,
The semiconductor device according to claim 1, wherein a specific resistance of the second gate electrode is lower than a specific resistance of the first gate electrode.

A semiconductor substrate;
A semiconductor region of one conductivity type formed on the surface of the semiconductor substrate;
A first gate electrode formed on a semiconductor substrate adjacent to the one conductivity type semiconductor region;
A gate sidewall insulating film formed on a side surface of the first gate electrode;
An element isolation insulating film formed adjacent to the one conductivity type semiconductor region on the surface of the semiconductor substrate;
A second gate electrode formed on the element isolation insulating film;
A semiconductor or a silicide layer formed on a side surface of the second gate electrode on the element isolation insulating film.

A semiconductor substrate;
A semiconductor region of one conductivity type formed on the surface of the semiconductor substrate;
A first gate electrode formed on a semiconductor substrate adjacent to the one conductivity type semiconductor region;
A gate sidewall insulating film formed on a side surface of the first gate electrode;
An element isolation insulating film formed adjacent to the one conductivity type semiconductor region on the surface of the semiconductor substrate;
A second gate electrode formed on the element isolation insulating film;
A semiconductor device, comprising: a metal or silicide layer formed on an upper surface and side surfaces of the second gate electrode on the element isolation insulating film.

4. The semiconductor device according to claim 1, wherein the one conductivity type semiconductor region is formed in a well region.

A semiconductor substrate;
First and second element isolation insulating films formed on the surface of the semiconductor substrate;
A first gate electrode formed on the first element isolation insulating film;
A gate sidewall insulating film formed on a side surface of the first gate electrode;
A second gate electrode formed on the second element isolation insulating film;
A semiconductor device, comprising: a metal or a silicide layer formed on a side surface of the second gate electrode on the second element isolation insulating film.

A semiconductor substrate;
First and second element isolation insulating films formed on the surface of the semiconductor substrate;
A first gate electrode formed on the first element isolation insulating film;
A gate sidewall insulating film formed on a side surface of the first gate electrode;
A second gate electrode formed on the second element isolation insulating film;
A semiconductor device comprising: a metal or a silicide layer formed on an upper surface and side surfaces of the second gate electrode on the second element isolation insulating film.

A semiconductor substrate;
An element isolation insulating film formed on the surface of the semiconductor substrate,
A gate electrode formed on the element isolation insulating film, a part of the side surface is covered with the gate side wall insulating film, and a metal or silicide layer is formed in the remaining region of the side surface. Semiconductor device.

Comprising a contact to the gate electrode,
8. The semiconductor device according to claim 7, wherein the partial region of the side surface is a region of a side surface of the gate electrode on the periphery of the contact.

A semiconductor substrate;
A first conductivity type well region formed on a surface of the semiconductor substrate;
A second conductivity type well region formed adjacent to the first conductivity type well region on a surface of the semiconductor substrate;
A second conductivity type semiconductor region formed on a surface of the first conductivity type well region;
A first conductivity type semiconductor region formed on a surface of the second conductivity type well region;
An element isolation insulating film formed between the semiconductor region of the second conductivity type and the semiconductor region of the first conductivity type;
A common gate electrode formed on the first conductivity type well region, the second conductivity type well region, and the element isolation insulating film;
On the side surface of the common gate electrode, a gate sidewall insulating film is formed on the first conductivity type well region and the second conductivity type well region, and a metal or silicide layer is formed on the element isolation insulating film. A semiconductor device.

10. The semiconductor device according to claim 7, wherein a metal or a silicide layer is formed on an upper surface of the gate electrode.

11. The semiconductor device according to claim 2, wherein said metal or silicide layer is formed in a self-aligned manner.