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JP2004022575A - 半導体装置 - Google Patents

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Abstract

【課題】動作寿命を向上させることが可能な半導体装置を提供する。
【解決手段】上記半導体装置は、ｐ型シリコン基板１（第１導電層）と、ゲート電極５（第２導電層）と、ｐ型シリコン基板１とゲート電極５との間に形成され、塩素が導入されたシリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜５とを備えている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ゲート絶縁膜やトンネル絶縁膜などに用いるＳｉＯ２膜（シリコン酸化膜）を含む半導体装置に関する。
【０００２】
【従来の技術】
近年、軽量、小型化が実現可能なディスプレイとして液晶表示装置などが注目されている。この表示装置では、駆動するのに１５Ｖ程度の高い電圧を必要とするため、高電圧を負荷しても破壊されない信頼性の高い電界効果トランジスタ（高耐圧トランジスタ）と、低消費電力および高速動作を実現するための微細トランジスタ（低耐圧トランジスタ）とからなる制御用ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）が一般に用いられる。
【０００３】
従来、高耐圧トランジスタの耐電特性を向上させて、高い信頼性を得るためには、高耐圧トランジスタを構成するゲート電極とシリコン基板との間に挟まれたゲート絶縁膜の絶縁性を向上させることが有効である。ゲート絶縁膜の絶縁性を向上させる方法として、通常、ＳｉＯ２膜からなるゲート絶縁膜の膜厚を厚くする方法が用いられる。
【０００４】
また、近年、ドライエッチング技術を用いて基板の表面に溝部を浅く形成した後、その溝部に絶縁体を埋め込むことにより、素子間の分離を行うＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）技術が広く用いられている。高耐圧トランジスタの素子分離としてＳＴＩを用いる場合に、厚いＳｉＯ２膜からなる高耐圧トランジスタ用のゲート絶縁膜を熱酸化法を用いて形成すると、ＳＴＩの溝部上端のコーナー部でゲート絶縁膜の厚みが小さくなる。そのため、高耐圧トランジスタの耐圧特性が低下するという不都合がある。したがって、高耐圧トランジスタのゲート絶縁膜の形成方法としては、ＳＴＩの溝部の上端のコーナー部を含む全面を均一な厚みで被覆することが可能なＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法が有効である。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＣＶＤ法により形成されたゲート絶縁膜や、熱酸化法により形成された薄いゲート絶縁膜では、一般に膜質が悪いという不都合がある。すなわち、ＳｉＯ２膜の形成初期には、自然酸化膜や構造遷移層などに起因する不完全なＳｉＯ２が形成されやすい。この不完全なＳｉＯ２には、完全なＯ−Ｓｉ−Ｏの形を取らないダングリングボンドが含まれている。このため、ＣＶＤ法により形成されたゲート絶縁膜や熱酸化法により形成された薄いゲート絶縁膜では、ゲート絶縁膜に電子を連続的に注入したときに、ゲート絶縁膜中に多くの電子トラップが発生するという不都合がある。その結果、電子の注入時間の経過にともなって、電子トラップに捕獲される電子の数が増加するので、高耐圧トランジスタのしきい値電圧が大きく変化してしまうという不都合があった。これにより、高耐圧トランジスタの特性上、許容可能なしきい値電圧変化量の最大値に到達するまでの時間が短くなるため、動作信頼性（動作寿命）が低下するという問題点があった。
【０００６】
一方、近年、磁気メモリであるハードディスクやフロッピーディスクに代替可能な半導体メモリとして、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）などの不揮発性メモリが注目されている。
【０００７】
ＥＰＲＯＭやＥＥＰＲＯＭでは、メモリセルを構成する浮遊ゲート電極に蓄積された電子の有無によりデータの記憶が行われる。また、データの読み出しは、浮遊ゲート電極に蓄積された電子の有無によるしきい値電圧の変化を検出することにより行われる。また、ＥＥＰＲＯＭの中で、メモリセルアレイ全体でデータ消去を行う、または、メモリセルアレイを任意のブロックに分けて各ブロック単位で一括してデータの消去を行うフラッシュＥＥＰＲＯＭが知られている。このフラッシュＥＥＰＲＯＭは、フラッシュメモリと呼ばれ、大容量化、低消費電力化、高速化および耐衝撃性に優れるという特徴を有する。このため、フラッシュメモリは、様々な携帯機器に用いられている。また、フラッシュメモリでは、１つのメモリセルが１つのトランジスタから構成されるので、高集積化が容易であるという利点も有する。
【０００８】
従来、フラッシュメモリを構成するメモリセル構造の一例として、スタックトゲート型のメモリセルが知られている。このスタックトゲート型のフラッシュメモリのメモリセルでは、半導体基板の表面に、所定の間隔を隔ててチャネル領域を挟むように、ソース領域およびドレイン領域が設けられている。また、チャネル領域上には、トンネル絶縁膜を介して浮遊ゲート電極が設けられている。浮遊ゲート電極上には、ゲート絶縁膜を介して制御ゲート電極が形成されている。
【０００９】
このスタックトゲート型のフラッシュメモリのデータの書き込み動作としては、制御ゲート電極に十数Ｖの電圧を印加するとともに、ドレイン領域に電圧を印加して半導体基板のチャネル領域中に流れる電子をホットエレクトロンにする。これにより、ホットエレクトロンを浮遊ゲート電極に注入することによって、データが書き込まれる。また、データの消去動作としては、ソース領域に十数Ｖの電圧を印加する。これにより、ソース領域から浮遊ゲート電極に向かって、ファウラー−ノルドハイム・トンネル電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　Ｔｕｎｎｅｌ　Ｃｕｒｒｅｎｔ；ＦＮトンネル電流）を流すことによって、トンネル絶縁膜を介して、浮遊ゲート電極内に蓄積された電子を引き抜く。また、データの読み出し動作としては、浮遊ゲート電極に蓄積された電子の有無により、ソース領域とドレイン領域との間に流れる電流（セル電流）が変化するので、このセル電流を検出する。これにより、データの判別が行われる。
【００１０】
このように、従来のスタックトゲート型のメモリセルでは、書き込み動作において、浮遊ゲート電極に電子を注入するのにホットエレクトロンを利用し、消去動作において、浮遊ゲート電極に蓄積された電子を引き抜くのにＦＮトンネル電流を利用している。
【００１１】
ここで、通常、フラッシュメモリのトンネル絶縁膜としては、熱酸化法により形成された薄いＳｉＯ２膜が用いられる。しかし、薄いＳｉＯ２膜は、上記したように、不完全なＳｉＯ２を多く含んでいるという不都合がある。そのため、ソース領域に電圧を印加してデータ消去を行う際、高電界で加速された電子が不完全なＳｉＯ２を含むトンネル絶縁膜を通過するので、トンネル絶縁膜に大きなストレスが負荷される。その結果、トンネル絶縁膜中に多くの電子トラップが発生するという不都合がある。トンネル絶縁膜中の電子トラップは、データ消去時の浮遊ゲートからソース領域への電子の移動を阻害するので、浮遊ゲートからの電子の引き抜きが十分でなくなる。そして、データの書き込み回数および消去回数の増加にともなって、不完全なＳｉＯ２に起因して電子トラップも増加するので、浮遊ゲート電極からの電子の引き抜き量がより減少する。このため、消去後の浮遊ゲート電極に蓄積される電子の数が増加するので、消去状態でのデータ読み出し時のセル電流が低下するという不都合がある。この場合、データの書き込み回数および消去回数の増加にともなって、書き込み状態でのセル電流と消去状態でのセル電流との差が少なくなるので、データの判別が困難になる。したがって、従来では、データの書き換え回数を増加させることが困難であり、その結果、動作寿命を向上させることが困難であるという問題点があった。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、動作寿命を向上させることが可能な半導体装置を提供することである。
【００１３】
この発明のもう１つの目的は、上記の半導体装置において、ＳｉＯ２膜（シリコン酸化膜）中の電子トラップの生成を抑制することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１による半導体装置は、第１導電層と、第２導電層と、第１導電層と第２導電層との間に形成され、塩素が導入されたシリコン酸化膜とを備えている。
【００１５】
請求項１では、上記のように、第１導電層と第２導電層との間に、塩素が導入されたシリコン酸化膜を設けることによって、たとえば、塩素が導入されたシリコン酸化膜を、半導体基板（第１導電層）とゲート電極（第２導電層）との間にゲート絶縁膜が設けられた高耐圧の電界効果型トランジスタのゲート絶縁膜として使用すれば、塩素が導入されたシリコン酸化膜からなるゲート絶縁膜では、ゲート絶縁膜を構成するシリコン酸化膜中のＳｉのダングリングボンド（未結合手）と塩素とが結合されると考えられるので、ゲート絶縁膜を構成するシリコン酸化膜に電子が注入される初期状態における電子トラップの生成を抑制することができると考えられる。また、塩素が導入されたシリコン酸化膜からなるゲート絶縁膜では、ゲート絶縁膜に電子が注入される初期状態で、半導体基板とゲート絶縁膜との界面近傍に多くの正孔が発生すると考えられる。上記した電子トラップの生成の抑制と多くの正孔の発生とによって、ゲート絶縁膜に電子が注入される初期段階では、ゲート電位（しきい値電圧）は正の方向に変動する。そして、その後、電子の注入時間の増加に伴って電子トラップが増加されるとともに、その電子トラップに捕獲される電子も増加されるので、ゲート電位（しきい値電圧）は、徐々に負の方向に変動する。このように、請求項１では、しきい値電圧が初期段階で正の方向に変動した後、負の方向に変動するので、所定の時間経過後におけるしきい値電圧の初期しきい値電圧からの変化量を少なくすることができる。その結果、電界効果型トランジスタの特性上、許容可能なしきい値電圧変化量の最大値に到達するまでの時間を長くすることができるので、動作信頼性（動作寿命）を向上させることができる。
【００１６】
また、塩素が導入されたシリコン酸化膜を、たとえば、半導体基板（第１導電層）と浮遊ゲート（第２導電層）との間にトンネル絶縁膜が設けられた不揮発性メモリのトンネル絶縁膜として使用すれば、塩素が導入されたシリコン酸化膜からなるトンネル絶縁膜では、トンネル絶縁膜を構成するシリコン酸化膜中のＳｉのダングリングボンド（未結合手）と塩素とが結合されると考えられるので、トンネル絶縁膜を構成するシリコン酸化膜に電子が注入される初期状態における電子トラップの生成を抑制することができると考えられる。また、塩素が導入されたシリコン酸化膜からなるトンネル絶縁膜では、トンネル絶縁膜に電子が注入される初期段階で、半導体基板とトンネル絶縁膜との界面近傍に多くの正孔が発生すると考えられる。上記した電子トラップの生成の抑制と多くの正孔の発生とによって、トンネル絶縁膜に電子が注入される初期段階では、浮遊ゲート電位は正の方向に変動する。そして、その後、電子の注入時間の増加に伴って電子トラップが増加されるとともに、その電子トラップに捕獲される電子も増加されるので、浮遊ゲート電位は、徐々に負の方向に変動する。このように、請求項１では、浮遊ゲート電位が初期段階で正の方向に変動した後、負の方向に変動するので、所定の時間経過後における浮遊ゲート電位の変化量を少なくすることができる。つまり、所定時間経過後において、データ消去時に浮遊ゲートからソース／ドレイン領域に電子を引き抜く際に、従来に比べて電子をより引き抜きやすくすることができるので、所定時間経過後において、データ消去（電子の引き抜き）を行った場合に、浮遊ゲート内に残る電子の数を減少させることができる。これにより、データ消去後に浮遊ゲート内に残る電子の数の増加に伴ってデータ読み出し時の消去状態でのセル電流が低下するという不都合を緩和することができる。このため、所定時間経過後に、読み出し時の消去状態でのセル電流が低下することに起因してデータの判別が困難になるという不都合を緩和することができるので、データの書き換え回数を増加させることができる。その結果、動作寿命を向上させることができる。
【００１７】
請求項２における半導体装置は、請求項１の構成において、シリコン酸化膜中の塩素濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上である。このように構成すれば、容易に、シリコン酸化膜に電子が注入される初期段階において、シリコン酸化膜の電子トラップの生成を抑制することができるとともに、多くの正孔を発生させることができる。
【００１８】
請求項３における半導体装置は、請求項１または請求項２の構成において、シリコン酸化膜中の最大塩素濃度が、１×１０２１ａｔｏｍｓ／ｃｍ３以下である。このように構成すれば、容易に、シリコン酸化膜に電子が注入される初期段階において、シリコン酸化膜の電子トラップの生成を抑制することができるとともに、多くの正孔を発生させることができる。また、過剰な塩素を導入することによるシリコン酸化膜の膜質の低下を抑制することができる。
【００１９】
請求項４における半導体装置は、請求項１〜３のいずれかの構成において、シリコン酸化膜には、塩素に加えて、窒素が、１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で導入されている。このように構成すれば、窒素はシリコン酸化膜中のＳｉのダングリングボンドと結合しやすいので、シリコン酸化膜に電子が注入される初期段階において、電子トラップの生成をより抑制することができる。
【００２０】
請求項５における半導体装置は、請求項４の構成において、シリコン酸化膜に導入された窒素の濃度プロファイルが最大となる位置は、シリコン酸化膜に導入された塩素の濃度プロファイルが最大となる位置よりも、シリコン酸化膜と、第１導電層との界面側に位置する。このように構成すれば、第１導電層の界面近傍に、Ｓｉとの結合エネルギが強いため結合が切れにくいＳｉＮを形成することができる。これにより、シリコン酸化膜に電子が注入される初期段階において、容易に、電子トラップの生成をより抑制することができる。
【００２１】
請求項６における半導体装置は、請求項４の構成において、シリコン酸化膜に導入された窒素の濃度プロファイルが最大となる位置は、シリコン酸化膜に導入された塩素の濃度プロファイルが最大となる位置よりも、シリコン酸化膜と、第２導電層との界面側に位置する。このように構成すれば、第２導電層の界面近傍に、Ｓｉとの結合エネルギが強いため結合が切れにくいＳｉＮを形成することができる。これにより、シリコン酸化膜に電子が注入される初期段階において、容易に、電子トラップの生成をより抑制することができる。
【００２２】
請求項７における半導体装置は、請求項１〜６のいずれかの構成において、シリコン酸化膜は、不揮発性メモリのトンネル絶縁膜を含む。このように構成すれば、塩素が導入されたシリコン酸化膜からなるトンネル絶縁膜では、トンネル絶縁膜を構成するシリコン酸化膜中のＳｉのダングリングボンド（未結合手）と塩素とが結合されると考えられるので、トンネル絶縁膜を構成するシリコン酸化膜に電子が注入される初期状態における電子トラップの生成を抑制することができると考えられる。また、塩素が導入されたシリコン酸化膜からなるトンネル絶縁膜では、トンネル絶縁膜に電子が注入される初期段階で、半導体基板とトンネル絶縁膜との界面近傍に多くの正孔が発生すると考えられる。上記した電子トラップの生成の抑制と多くの正孔の発生とによって、トンネル絶縁膜に電子が注入される初期段階では、浮遊ゲート電位は正の方向に変動する。そして、その後、電子の注入時間の増加に伴って電子トラップが増加されるとともに、その電子トラップに捕獲される電子も増加されるので、浮遊ゲート電位は、徐々に負の方向に変動する。このように、請求項７では、浮遊ゲート電位が初期段階で正の方向に変動した後、負の方向に変動するので、所定の時間経過後における浮遊ゲート電位の変化量を少なくすることができる。つまり、所定時間経過後において、データ消去時に浮遊ゲートからソース／ドレイン領域に電子を引き抜く際に、従来に比べて電子をより引き抜きやすくすることができるので、所定時間経過後において、データ消去（電子の引き抜き）を行った場合に、浮遊ゲート内に残る電子の数を減少させることができる。これにより、データ消去後に浮遊ゲート内に残る電子の数の増加に伴ってデータ読み出し時の消去状態でのセル電流が低下するという不都合を緩和することができる。このため、所定時間経過後に、読み出し時の消去状態でのセル電流が低下することに起因してデータの判別が困難になるという不都合を緩和することができるので、データの書き換え回数を増加させることができる。その結果、動作寿命を向上させることができる。
【００２３】
請求項８における半導体装置は、請求項１〜６のいずれかの構成において、シリコン酸化膜は、電界効果型トランジスタのゲート絶縁膜を含む。このように構成すれば、塩素が導入されたシリコン酸化膜からなるゲート絶縁膜では、ゲート絶縁膜を構成するシリコン酸化膜中のＳｉのダングリングボンド（未結合手）と塩素とが結合されると考えられるので、ゲート絶縁膜を構成するシリコン酸化膜に電子が注入される初期状態における電子トラップの生成を抑制することができると考えられる。また、塩素が導入されたシリコン酸化膜からなるゲート絶縁膜では、ゲート絶縁膜に電子が注入される初期状態で、半導体基板とゲート絶縁膜との界面近傍に多くの正孔が発生すると考えられる。上記した電子トラップの生成の抑制と多くの正孔の発生とによって、ゲート絶縁膜に電子が注入される初期段階では、ゲート電位（しきい値電圧）は正の方向に変動する。そして、その後、電子の注入時間の増加に伴って電子トラップが増加されるとともに、その電子トラップに捕獲される電子も増加されるので、ゲート電位（しきい値電圧）は、徐々に負の方向に変動する。このように、請求項８では、しきい値電圧が初期段階で正の方向に変動した後、負の方向に変動するので、所定の時間経過後におけるしきい値電圧の初期しきい値電圧からの変化量を少なくすることができる。その結果、電界効果型トランジスタの特性上、許容可能なしきい値電圧変化量の最大値に到達するまでの時間を長くすることができるので、動作信頼性（動作寿命）を向上させることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２５】
（第１実施形態）
図１は、本発明の第１実施形態による高耐圧トランジスタ（半導体装置）を示した断面図である。
【００２６】
まず、図１を参照して、第１実施形態による高耐圧トランジスタの構造について説明する。第１実施形態では、図１に示すように、ｐ型シリコン基板１の表面に、ｎ型のソース領域２およびドレイン領域３が所定の間隔を隔てて形成されている。また、ソース領域２とドレイン領域３との間のチャネル領域上には、約１５ｎｍの大きい厚みを有するとともに、塩素と窒素とを含むＳｉＯ２膜（シリコン酸化膜）からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４の上面上には、約１５０ｎｍの厚みを有するとともに、リン（Ｐ）が不純物として導入されたポリシリコン膜からなるゲート電極５が形成されている。ゲート絶縁膜４とゲート電極５との側面上と、ｐ型シリコン基板１の上面の一部上とには、ＳｉＯ２膜からなるサイドウォール絶縁膜６が形成されている。なお、ｐ型シリコン基板１は、本発明の「第１導電層」の一例であり、ゲート電極５は、本発明の「第２導電層」の一例である。また、ゲート絶縁膜４は、本発明の「シリコン酸化膜」の一例である。
【００２７】
また、ｐ型シリコン基板１、ゲート電極５およびサイドウォール絶縁膜６の上面の全面を覆うように、コンタクトホール７ａを有する層間絶縁膜７が形成されている。コンタクトホール７ａ内には、ソース領域２、ドレイン領域３およびゲート電極５にそれぞれ接続するように、プラグ電極８が形成されている。層間絶縁膜７上には、プラグ電極８に接続するように、メタル配線９が形成されている。
【００２８】
図２は、窒素および塩素が導入されていない従来のＳｉＯ２膜、窒素が導入されたＳｉＯ２膜、および、窒素と塩素とが導入された第１実施形態によるＳｉＯ２膜からなるゲート絶縁膜を有する高耐圧トランジスタの電圧印加時間としきい値電圧との関係を示した特性図である。次に、図２を参照して、窒素と塩素とが導入されたＳｉＯ２膜からなるゲート絶縁膜４を有する第１実施形態の高耐圧トランジスタの効果について説明する。図２では、塩素と窒素とが導入されていない従来のＳｉＯ２膜をゲート絶縁膜とする高耐圧トランジスタ、窒素が最大で５×１０２０ａｔｏｍｓ／ｃｍ３程度導入されたＳｉＯ２膜をゲート絶縁膜とする高耐圧トランジスタ、および、塩素が最大で２×１０２０ａｔｏｍｓ／ｃｍ３程度導入され、かつ、窒素が最大で５×１０２０ａｔｏｍｓ／ｃｍ３程度導入されたＳｉＯ２膜をゲート絶縁膜４とする第１実施形態による高耐圧トランジスタに、それぞれ、連続的に電子を注入した。この場合、それぞれの高耐圧トランジスタのしきい値電圧は、図２に示すように変動した。なお、±ΔＶｔｈｍａｘは、高耐圧トランジスタの特性上、許容可能なしきい値電圧変化量の最大値である。
【００２９】
ここで、しきい値電圧が負の方向の最大値−ΔＶｔｈｍａｘになるまでの時間は、図２に示すように、窒素と塩素とが導入されたＳｉＯ２膜からなるゲート絶縁膜４を有する第１実施形態の高耐圧トランジスタがもっとも長いことがわかる。これは、第１実施形態による高耐圧トランジスタでは、ゲート絶縁膜４に電子が注入された初期段階で、しきい値電圧が、正の方向に変動し、その後、電子の注入時間の増加にともなって、負の方向に徐々に変動するといういわゆるターンアラウンド効果を示すためである。なお、窒素のみが導入されたＳｉＯ２膜からなるゲート絶縁膜を有する高耐圧トランジスタにおいても、ターンアラウンド効果を示すが、窒素と塩素とが導入されたＳｉＯ２膜からなるゲート絶縁膜４を有する第１実施形態の高耐圧トランジスタに比べると、しきい値電圧Ｖｔｈが正の方向に移動する変化量ΔＶｔｈは少ない。
【００３０】
第１実施形態では、上記したように、ゲート絶縁膜４に塩素と窒素とを導入することによって、ゲート絶縁膜４に電子が注入された初期段階で、しきい値電圧が正の方向に変動し、その後、電子の注入時間の増加にともなって、しきい値電圧が徐々に負の方向に変動するターンアラウンド効果を示すので、所定の時間経過後におけるしきい値電圧Ｖｔｈの初期しきい値電圧からの変動量ΔＶｔｈを減少させることができる。これにより、高耐圧トランジスタの特性上、許容可能なしきい値電圧の変化量の負の最大値−ΔＶｔｈｍａｘに到達するまでの時間を長くすることができる。その結果、動作信頼性（動作寿命）を向上させることができる。
【００３１】
なお、第１実施形態における高耐圧トランジスタがターンアラウンド効果を示すのは以下の理由によるものと考えられる。すなわち、第１実施形態による高耐圧トランジスタでは、ゲート絶縁膜４を構成するＳｉＯ２膜に塩素を導入することによって、ＳｉＯ２膜中のＳｉのダングリングボンドは、塩素と結合されやすいので、ゲート絶縁膜４を構成するＳｉＯ２膜に電子が注入される初期段階における電子トラップの生成を抑制することができると考えられる。また、塩素を含むＳｉＯ２膜からなるゲート絶縁膜４では、ゲート絶縁膜４に電子が注入される初期段階で、ｐ型シリコン基板１とゲート絶縁膜４との界面近傍に多くの正孔が発生すると考えられる。上記した電子トラップの生成の抑制と多くの正孔の発生とによって、ゲート絶縁膜４に電子が注入される初期段階では、図２に示すように、しきい値電圧は正の方向に変動する。そして、その後、電子の注入時間の増加にともなって電子トラップが増加するとともに、その電子トラップに捕獲される電子も増加するので、しきい値電圧が、徐々に負の方向に変動する。このようにして、ターンアラウンド効果が生じるものと考えられる。
【００３２】
また、第１実施形態では、上記したように、ゲート絶縁膜４を構成するＳｉＯ２膜に、塩素に加えて、窒素を導入することによって、窒素はゲート絶縁膜４中のＳｉのダングリングボンドと結合しやすいので、ゲート絶縁膜４に電子が注入される初期段階において、電子トラップの生成をより抑制することができる。
【００３３】
図３〜図１１は、図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。なお、図３、図５〜図１１は、図１と同じ断面での製造プロセスを示しており、図４は、図３に示した断面から９０°回転した面に沿った断面での製造プロセスを示している。図１２は、第１実施形態による高耐圧トランジスタのゲート絶縁膜の堆積直後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。図１３は、第１実施形態による高耐圧トランジスタのゲート絶縁膜に熱処理を施した後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。次に、図１および図３〜図１３を参照して、第１実施形態による高耐圧トランジスタの製造プロセスについて説明する。
【００３４】
まず、図３および図４に示すように、ｐ型シリコン基板１の表面の所定領域に、ＳＴＩ技術により、絶縁膜１０を形成することによって、素子間の分離を行う。
【００３５】
次に、図５に示すように、ｐ型シリコン基板１上に、減圧ＣＶＤ法を用いて、塩素と窒素とが導入されたＳｉＯ２膜からなるゲート絶縁膜４を約１５ｎｍの厚みで形成する。具体的な形成条件としては、圧力；１３３×１０Ｐａ、基板温度；約８００℃、材料ガス；ジクロロシランガス（１０ｓｃｃｍ〜２０ｓｃｃｍ）、Ｎ２Ｏガス（０．５ＳＬＭ（Ｓｔａｎｄａｒｄ　Ｌｉｔｅｒ　ｐｅｒ　Ｍｉｎｕｔｅ）〜１．０ＳＬＭ）の条件下で、約１ｎｍ／ｍｉｎの堆積速度で形成する。これにより、図１２に示した濃度プロファイルを有するＳｉＯ２膜からなるゲート絶縁膜４が形成される。その後、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）法により、約１０００℃の酸窒化ガス雰囲気中で約３０秒間の熱処理を行うことによって、ＳｉＯ２膜からなるゲート絶縁膜４を緻密化するとともに、窒素をさらに導入する。このように、酸窒化ガス雰囲気中で熱処理することによって、ゲート絶縁膜４を構成するＳｉＯ２膜の濃度プロファイルは、図１３に示すような濃度プロファイルに変化する。
【００３６】
ここで、第１実施形態では、ゲート絶縁膜４を構成するＳｉＯ２膜の塩素濃度の最大値は、図１３に示すように、約２×１０２１ａｔｏｍｓ／ｃｍ３であり、窒素濃度の最大値は、約５×１０２０ａｔｏｍｓ／ｃｍ３である。また、ゲート絶縁膜４を構成するＳｉＯ２膜では、窒素の濃度プロファイルが最大となるピーク位置ａは、塩素の濃度プロファイルが最大となるピーク位置ｂよりも、ゲート絶縁膜４と、ｐ型シリコン基板１との界面側に位置している。
【００３７】
第１実施形態では、上記したように、ゲート絶縁膜４中の窒素（Ｎ）の濃度プロファイルが最大となるピーク位置ａが、塩素の濃度プロファイルが最大となるピーク位置ｂよりも、ゲート絶縁膜４と、ｐ型シリコン基板１との界面近傍側に位置するように形成することによって、界面近傍に、Ｓｉとの結合エネルギが強いため結合が切れにくいＳｉＮを形成することができるので、ゲート絶縁膜４に電子が注入される初期段階において、電子トラップの生成をより抑制することができる。
【００３８】
次に、図６に示すように、ＳｉＯ２膜からなるゲート絶縁膜４上に、ポリシリコン膜５ａを約１５０ｎｍの厚みで堆積する。そして、ポリシリコン膜５ａの上面上から、リンをイオン注入することによって、ポリシリコン膜５ａに導電性が付与される。
【００３９】
次に、図７に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜５ａ上の所定領域に、レジスト膜１１を形成する。そして、レジスト膜１１をマスクとして、ポリシリコン膜５ａおよびゲート絶縁膜４を選択的にエッチングすることによって、パターニングする。これにより、図８に示されるような、ゲート絶縁膜４およびゲート電極５が形成される。この後、レジスト膜１１を除去する。
【００４０】
次に、図９に示すように、ｐ型シリコン基板１およびゲート電極５の上面の全面を覆うように、ＳｉＯ２膜からなる絶縁膜６ａを堆積する。この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法により、絶縁膜６ａの全面をエッチバックすることによって、図１０に示すような、サイドウォール絶縁膜６が形成される。
【００４１】
次に、図１１に示すように、サイドウォール絶縁膜６をマスクとして、ｐ型シリコン基板１に、注入エネルギ；６５ｋｅＶ、ドーズ量；５．０×１０１５ｃｍ−２の条件下で、Ａｓ（ヒ素）をイオン注入することによって、ｎ型のソース領域２およびドレイン領域３を形成する。
【００４２】
最後に、通常のＭＯＳ−ＬＳＩ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ　Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）の製造プロセスと同様、図１に示したように、ｐ型シリコン基板１、ゲート電極５およびサイドウォール絶縁膜６の上面の全面を覆うように、層間絶縁膜７を形成した後、その層間絶縁膜７にコンタクトホール７ａを形成する。そして、そのコンタクトホール７ａ内に、ソース領域２、ドレイン領域３およびゲート電極５とにそれぞれ電気的に接続するように、プラグ電極８を形成する。そして、プラグ電極８に接続するように、メタル配線９を形成する。これにより、第１実施形態によるＬＳＩを構成する高耐圧トランジスタが完成される。
【００４３】
（第２実施形態）
図１４は、本発明の第２実施形態によるスタックトゲート型のフラッシュメモリ（半導体装置）を構成するメモリセルを示した断面図である。この第２実施形態では、スタックトゲート型のフラッシュメモリのトンネル絶縁膜を構成するＳｉＯ２膜に塩素と窒素とを導入した例について説明する。
【００４４】
まず、図１４を参照して、第２実施形態によるスタックゲート型のフラッシュメモリのメモリセルの構造について説明する。第２実施形態では、図１４に示すように、ｐ型シリコン基板２１の表面に、ｎ型のソース領域２２およびドレイン領域２３が所定の間隔を隔てて形成されている。
【００４５】
ここで、第２実施形態では、ｐ型シリコン基板２１の上面上に、約８ｎｍ〜約１０ｎｍの厚みを有するとともに、塩素と窒素とが導入されたＳｉＯ２膜（シリコン酸化膜）からなるトンネル絶縁膜２４が形成されている。また、ソース領域２２とドレイン領域２３との間のトンネル絶縁膜２４上には、約１００ｎｍの厚みを有するとともに、リンがドープされたポリシリコン膜からなる浮遊ゲート電極２５が形成されている。また、浮遊ゲート電極２５は、ソース領域２２とオーバーラップするように形成されている。この浮遊ゲート電極２５上には、約１５ｎｍの厚みを有するＳｉＯ２膜からなるゲート絶縁膜２６を介して、リンがドープされたポリシリコン膜からなる制御ゲート電極２７が形成されている。なお、ｐ型シリコン基板２１は、本発明の「第１導電層」の一例であり、浮遊ゲート電極２５は、本発明の「第２導電層」の一例である。また、トンネル絶縁膜２４は、本発明の「シリコン酸化膜」の一例である。
【００４６】
次に、第２実施形態によるメモリセルの動作について説明する。動作時に、メモリセルのソース領域２２、ドレイン領域２３および制御ゲート電極２７にそれぞれ印加される電圧を、以下の表１に示す。
【００４７】
【表１】
Figure 2004022575
上記した表１を参照して、スタックトゲート型のメモリセルにおけるデータの書き込み時には、制御ゲート電極２７に１０Ｖ〜１５Ｖの電圧を印加するとともに、ソース領域２２をＧＮＤにし、ドレイン領域２３に４Ｖの電圧を印加する。これにより、ドレイン領域２３の近傍に発生したチャネルホットエレクトロン（電子）が、浮遊ゲート電極２５内に注入されることによって、データの書き込みが行われる。また、データの消去時には、上記表１に示したように、ソース領域２２に１０Ｖ〜１５Ｖの電圧を印加するとともに、制御ゲート電極２５をＧＮＤにし、ドレイン領域２３をオープン状態にする。これにより、ソース領域２２から浮遊ゲート電極２５に向かってＦＮトンネル電流が流れる。すなわち、浮遊ゲート電極２５に蓄積された電子が、トンネル絶縁膜２４を介して、ソース領域２２に引き抜かれることによって、データの消去が行われる。また、データの読み出し時には、上記表１に示したように、制御ゲート電極２７に５Ｖの電圧を印加するとともに、ソース領域２２をＧＮＤにし、ドレイン領域２３に０．５Ｖ〜１．０Ｖの電圧を印加する。これにより、浮遊ゲート電極２５に蓄積された電子の有無によって、ソース領域２２とドレイン領域２３との間を流れるセル電流が変化するので、このセル電流の値を検出することによって、データ「１」かデータ「０」かの判別が行われる。
【００４８】
図１５は、窒素および塩素が導入されない従来のＳｉＯ２膜、窒素が導入されたＳｉＯ２膜、および、塩素と窒素とが導入された第２実施形態によるＳｉＯ２膜からなるトンネル絶縁膜を有するメモリセルの電圧印加時間とゲート電位との関係を示した特性図である。図１６は、塩素と窒素とが導入された第２実施形態によるＳｉＯ２膜からなるトンネル絶縁膜を有するメモリセルと、塩素と窒素とが導入されない従来のＳｉＯ２膜からなるトンネル絶縁膜を有するメモリセルとの複数回のデータ書き換えを行った後のセル電流の変動を示した特性図である。次に、図１５および図１６を参照して、窒素と塩素とが導入された第２実施形態のＳｉＯ２膜からなるトンネル絶縁膜２４を有するメモリセルの効果について説明する。
【００４９】
まず、図１５では、塩素と窒素とが導入されていない従来のＳｉＯ２膜をトンネル絶縁膜とするメモリセル、窒素が最大で５×１０２０ａｔｏｍｓ／ｃｍ３程度導入されたＳｉＯ２膜をトンネル絶縁膜とするメモリセル、および、塩素が最大で２×１０２０ａｔｏｍｓ／ｃｍ３程度導入され、かつ、窒素が最大で５×１０２０程度導入された第２実施形態のＳｉＯ２膜をトンネル絶縁膜２４とするメモリセルに、それぞれ、連続的に電子を注入した。この場合、それぞれのメモリセルの浮遊ゲート電極の電位（ゲート電位）は、図１５に示すように変動した。なお、±ΔＶｇｍａｘは、メモリセルのデータ読み出しが可能なゲート電位の変動量ΔＶｇの許容最大値である。ここで、ゲート電位が負の方向の最大値−ΔＶｇｍａｘになるまでの時間は、図１５に示すように、窒素と塩素とが導入された第２実施形態のＳｉＯ２膜からなるトンネル絶縁膜２４を有するメモリセルがもっとも長いことがわかる。これは、第２実施形態によるメモリセルでは、トンネル絶縁膜２４に電子が注入された初期段階で、ゲート電位が、正の方向に変動し、その後、電子の注入時間の増加にともなって、負の方向に徐々に変動するといういわゆるターンアラウンド効果を示すためである。なお、窒素のみが導入されたＳｉＯ２膜からなるトンネル絶縁膜を有するメモリセルにおいても、ターンアラウンド効果を示すが、窒素と塩素とが導入された第２実施形態のＳｉＯ２膜からなるトンネル絶縁膜２４を有するフラッシュメモリに比べると、ゲート電位Ｖｇが正の方向に移動する変化量ΔＶｇは少ない。
【００５０】
第２実施形態では、上記したように、トンネル絶縁膜２４に塩素と窒素とを導入することによって、トンネル絶縁膜２４に電子が注入された初期段階で、ゲート電位が正の方向に変動し、その後、電子の注入時間の増加にともなって、ゲート電位が徐々に負の方向に変動するターンアラウンド効果を示すので、所定の時間経過後におけるゲート電位の変動量ΔＶｇを減少させることができる。つまり、所定時間経過後において、データ消去時に浮遊ゲート電極２５からソース領域２２に電子を引き抜く際に、電子をより引き抜きやすくすることができるので、所定時間経過後において、データ消去（電子の引き抜き）を行った場合に、浮遊ゲート電極２５内に残る電子の数を減少させることができる。これにより、浮遊ゲート電極２５に蓄積された電子の数が増加することにともなって、データ読み出し時の消去状態でのセル電流が低下するという不都合を緩和することができる（図１６参照）。このため、所定の時間経過後のデータ読み出し時に、消去状態でのセル電流が低下することに起因してデータの判別が困難になるという不都合を緩和することができるので、データの書き換え回数を増加させることができる。その結果、動作寿命を向上させることができる。
【００５１】
また、第２実施形態では、上記したように、トンネル絶縁膜２４を構成するＳｉＯ２膜に、塩素に加えて、窒素を導入することによって、窒素はトンネル絶縁膜２４中のＳｉのダングリングボンドと結合しやすいので、トンネル絶縁膜２４に電子が注入される初期段階において、電子トラップの生成をより抑制することができる。
【００５２】
図１７〜図２６は、図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。なお、図１７〜図２０は、図１４に示したメモリセルの断面から９０°回転した面に沿った断面での製造プロセスを示しており、図２１〜図２６は、図１４に示したメモリセルと同じ断面での製造プロセスを示している。図２７は、第２実施形態によるメモリセルのトンネル絶縁膜の堆積直後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。図２８は、第２実施形態によるメモリセルのトンネル絶縁膜に熱処理を施した後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。図１４および図１７〜図２８を参照して、以下に第２実施形態によるフラッシュメモリの製造プロセスについて説明する。
【００５３】
まず、図１７に示すように、ｐ型シリコン基板２１の表面の所定領域に、ＳＴＩ技術による絶縁膜３０を形成することによって、素子間の分離を行う。
【００５４】
次に、図１８に示すように、ｐ型シリコン基板２１上に、熱酸化法を用いて、塩素と窒素とが導入されたＳｉＯ２膜からなるトンネル絶縁膜２４を約８ｎｍ〜約１０ｎｍの厚みで形成する。具体的な形成条件としては、基板温度；約８００℃、導入ガス；酸素（５ＳＬＭ〜１０ＳＬＭ）、塩素；（１０ｓｃｃｍ〜５０ｓｃｃｍ）の条件下で、約１ｎｍ／ｍｉｎの速度で形成する。これにより、図２７に示した濃度プロファイルを有するＳｉＯ２膜からなるトンネル絶縁膜２４が形成される。その後、ＲＴＡ法により、約１０００℃の酸窒化ガス雰囲気中で約３０秒間の熱処理を行うことによって、ＳｉＯ２膜からなるトンネル絶縁膜２４を緻密化するとともに、窒素をさらに導入する。このように、酸窒化ガス雰囲気中で熱処理することによって、トンネル絶縁膜２４を構成するＳｉＯ２膜の濃度プロファイルは、図２８に示すような濃度プロファイルに変化する。
【００５５】
ここで、第２実施形態では、トンネル絶縁膜２４を構成するＳｉＯ２膜中の塩素濃度の最大値は、図２８に示すように、約２×１０２０ａｔｏｍｓ／ｃｍ３であり、窒素濃度の最大値は、約５×１０２０ａｔｏｍｓ／ｃｍ３である。また、トンネル絶縁膜２４を構成するＳｉＯ２膜では、窒素の濃度プロファイルが最大となるピーク位置ｃは、塩素の濃度プロファイルが最大となるピーク位置ｄよりも、トンネル絶縁膜２４と、ｐ型シリコン基板２１との界面側に位置している。
【００５６】
第２実施形態では、上記したように、トンネル絶縁膜２４中の窒素の濃度プロファイルが最大となるピーク位置ｃが、塩素の濃度プロファイルが最大となるピーク位置ｄよりも、トンネル絶縁膜２４と、ｐ型シリコン基板２１との界面近傍側に位置するように形成することによって、界面近傍に、Ｓｉとの結合エネルギが強いため結合が切れにくいＳｉＮを形成することができるので、トンネル絶縁膜２４に電子が注入される初期段階において、電子トラップの生成をより抑制することができる。
【００５７】
次に、図１８に示すように、ＳｉＯ２膜からなるトンネル絶縁膜２４上に、ポリシリコン膜２５ａを約１００ｎｍの厚みで堆積する。そして、ポリシリコン膜２５ａの上面上から、ポリシリコン膜２５ａ中のリン濃度が５×１０１９ａｔｏｍｓ／ｃｍ３程度の濃度になるように、リンをイオン注入することによって、ポリシリコン膜２５ａに導電性が付与される。
【００５８】
次に、図１９に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜２５ａ上の所定領域に、紙面と垂直な方向に延びるストライプ形状を有するレジスト膜３１を形成する。そして、レジスト膜３１をマスクとして、ＲＩＥ法により、ポリシリコン膜２５ａを選択的にエッチングすることによって、パターニングする。これにより、図２０に示されるような、紙面と垂直な方向に延びるストライプ形状を有するポリシリコン膜２５ｂが形成される。この後、レジスト膜３１を除去する。
【００５９】
次に、図２０に示した工程以降の工程を、図２１〜図２６を参照して、図１７〜図２０に示した断面とは９０°異なる断面で説明する。図２０に示した工程の後、図２１に示すように、ポリシリコン膜２５ｂの上面上に、熱酸化法により、ＳｉＯ２膜２６ａを約１５ｎｍの厚みで形成する。
【００６０】
次に、図２２に示すように、ＳｉＯ２膜２６ａ上に、ポリシリコン膜２７ａを堆積した後、導電性を付与するため、ポリシリコン膜２７ａの上面上から、リンをイオン注入する。
【００６１】
次に、図２３に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜２７ａ上の所定領域に、レジスト膜３２を形成する。
【００６２】
次に、レジスト膜３２をマスクとして、ＲＩＥ法により、ポリシリコン膜２７ａ、ＳｉＯ２膜２６ａおよびポリシリコン膜２５ｂを選択的にエッチングすることによって、パターニングする。これにより、図２４に示されるような、浮遊ゲート電極２５、ゲート絶縁膜２６および制御ゲート電極２７が形成される。この後、レジスト膜３２を除去する。
【００６３】
次に、図２５に示すように、ソース領域２２を形成する領域以外の領域を覆うように、イオン注入マスク層３３を形成する。そして、イオン注入マスク層３３をマスクとして、ｐ型シリコン基板２１に、注入エネルギ；約４０ｋｅＶ、ドーズ量；約１×１０１５〜約４×１０１５ａｔｏｍｓ／ｃｍ−２の条件下で、リンをイオン注入することによって、ｎ型のソース領域２２を形成する。この後、イオン注入マスク層３３を除去する。
【００６４】
次に、図２６に示すように、ドレイン領域２３を形成する領域以外の領域を覆うように、イオン注入マスク層３４を形成する。そして、イオン注入マスク層３４をマスクとして、ｐ型シリコン基板２１に、注入エネルギ；約６０ｋｅＶ、ドーズ量；約１×１０１５〜約４×１０１５ａｔｏｍｓ／ｃｍ−２の条件下でヒ素をイオン注入することによって、ｎ型のドレイン領域２３を形成する。この後、イオン注入マスク層３４を除去する。これにより、図１４に示したメモリセルを含む第２実施形態によるスタックゲート型のフラッシュメモリが完成される。
【００６５】
（第３実施形態）
図２９は、本発明の第３実施形態によるスプリットゲート型のフラッシュメモリ（半導体装置）を構成するメモリセルを示した断面図である。この第３実施形態では、スプリットゲート型のフラッシュメモリのトンネル絶縁膜を構成するＳｉＯ２膜に、塩素と窒素とを導入する例について説明する。
【００６６】
まず、図２９を参照して、第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの構造について説明する。第３実施形態では、図２９に示すように、ｐ型シリコン基板４１の表面に、ｎ型のソース領域４２およびドレイン領域４３が所定の間隔を隔てて形成されている。ｐ型シリコン基板４１の上面上に、約１０ｎｍ〜１５ｎｍの厚みを有するＳｉＯ２膜からなるゲート絶縁膜４４が形成されている。また、ソース領域４２とドレイン領域４３との間のゲート絶縁膜４４上には、約１００ｎｍの厚みを有するとともに、リンがドープされたポリシリコン膜からなる浮遊ゲート電極４５が形成されている。また、浮遊ゲート電極４５は、ソース領域４２とオーバーラップするように形成されている。
【００６７】
ここで、第３実施形態では、浮遊ゲート電極４５の上面および側面を覆うように、約８ｎｍ〜約１０ｎｍの厚みを有するとともに、塩素と窒素とが導入されたＳｉＯ２膜（シリコン酸化膜）からなるトンネル絶縁膜４６が形成されている。また、ソース領域４２とドレイン領域４３との間に位置するゲート絶縁膜４４の一部上に形成されるとともに、浮遊ゲート電極４５の上面の一部に乗り上げるように、リンがドープされたポリシリコン膜からなる制御ゲート電極４７が形成されている。なお、浮遊ゲート電極４５は、本発明の「第１導電層」の一例であり、制御ゲート電極４７は、本発明の「第２導電層」の一例である。また、トンネル絶縁膜４６は、本発明の「シリコン酸化膜」の一例である。
【００６８】
なお、第３実施形態によるトンネル絶縁膜４６のＯ、Ｓｉ、ＮおよびＣｌの濃度プロファイルは、図２８に示した第２実施形態と同様である。
【００６９】
次に、第３実施形態によるメモリセルの動作について説明する。動作時に、メモリセルのドレイン領域４３、ソース領域４２および制御ゲート電極４７にそれぞれ印加される電圧を、以下の表２に示す。
【００７０】
【表２】
Figure 2004022575
上記表２を参照して、スプリットゲート型のメモリセルにおけるデータの書き込み時には、制御ゲート電極４７に１．５Ｖ〜３Ｖの電圧を印加するとともに、ドレイン領域４３に０．３Ｖ〜１．０Ｖ、ソース領域４２に８Ｖ〜１０Ｖの電圧を印加する。これにより、ｐ型半導体基板４１のチャネル領域中を流れるホットエレクトロン（電子）が、浮遊ゲート電極４５内に注入されることによって、データの書き込みが行われる。また、データの消去時には、上記表２に示したように、制御ゲート電極４７に９Ｖ〜１４Ｖの電圧を印加するとともに、ソース領域４２およびドレイン領域４３をＧＮＤ電位にする。これにより、制御ゲート電極４７から浮遊ゲート電極４５に向かってＦＮトンネル電流が流れる。すなわち、浮遊ゲート電極４５に蓄積された電子が、トンネル絶縁膜４６を介して、制御ゲート電極４７に引き抜かれることによって、データの消去が行われる。また、データの読み出し時には、上記表２に示したように、制御ゲート電極４７に２．５Ｖ〜５Ｖの電圧を印加するとともに、ソース領域４２をＧＮＤにし、ドレイン領域４３に０．５Ｖ〜１．０Ｖの電圧を印加する。これにより、浮遊ゲート電極４５に蓄積された電子の有無によって、セル電流が変化するので、このセル電流の値を検出することによって、データ「１」かデータ「０」かの判別が行われる。
【００７１】
第３実施形態では、上記したように、制御ゲート電極４７と浮遊ゲート電極４５との間に位置するトンネル絶縁膜４６に、塩素と窒素とを導入することによって、図１５に示した第２実施形態の場合と同様、トンネル絶縁膜４６に電子が注入された初期段階で、ゲート電位が正の方向に変動し、その後、電子の注入時間の増加にともなって、ゲート電位が徐々に負の方向に変動するターンアラウンド効果を示すので、所定の時間経過後におけるゲート電位の変動量ΔＶｇを減少させることができる。つまり、所定時間経過後において、データ消去時に浮遊ゲート電極４５から制御ゲート電極４７に電子を引き抜く際に、電子をより引き抜きやすくすることができるので、所定時間経過後において、データ消去（電子の引き抜き）を行った場合に、浮遊ゲート電極４５内に残る電子の数を減少させることができる。これにより、第２実施形態と同様、浮遊ゲート電極４５に蓄積された電子の数が増加することにともなって、データ読み出し時の消去状態でのセル電流が低下するという不都合を緩和することができる（図１６参照）。このため、所定の時間経過後のデータ読み出し時に、消去状態でのセル電流が低下することに起因してデータの判別が困難になるという不都合を緩和することができるので、データの書き換え回数を増加させることができる。その結果、動作寿命を向上させることができる。
【００７２】
また、第３実施形態によるフラッシュメモリを構成するメモリセルのその他の効果は、第２実施形態と同様である。
【００７３】
図３０〜図３９は、図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。図２９〜図３９を参照して、以下に、第３実施形態によるフラッシュメモリの製造プロセスについて説明する。
【００７４】
まず、図３０に示すように、ｐ型シリコン基板４１上に、熱酸化法により、約１０ｎｍ〜１５ｎｍの厚みを有するＳｉＯ２膜からなるゲート絶縁膜４４を形成する。
【００７５】
次に、図３１に示すように、ゲート絶縁膜４４上に、ポリシリコン膜４５ａを約１００ｎｍの厚みで堆積した後、導電性を付与するため、ポリシリコン膜４５ａ中のリンを約５×１０１９ａｔｏｍｓ／ｃｍ３程度の濃度になるように、イオン注入する。
【００７６】
次に、図３２に示すように、フォトリソグラフィ技術により、ポリシリコン膜４５ａ上の所定領域に、レジスト膜５０を形成する。
【００７７】
この後、レジスト膜５０をマスクとして、ＲＩＥ法により、ポリシリコン膜４５ａを選択エッチングすることによって、パターニングする。これにより、図３３に示されるような、浮遊ゲート電極４５が形成される。この後、レジスト膜５０を除去する。
【００７８】
次に、図３４に示すように、浮遊ゲート電極４５の上面および側面を覆うように、減圧ＣＶＤ法を用いて、塩素と窒素とが導入されたＳｉＯ２膜からなるトンネル絶縁膜４６を約８ｎｍ〜約１０ｎｍの厚みで形成する。具体的な形成条件としては、圧力；１３３×１０Ｐａ、基板温度；約８００℃、材料ガス；ジクロロシランガス（１０ｓｃｃｍ〜２０ｓｃｃｍ）、Ｎ２Ｏガス（０．５ＳＬＭ〜１．０ＳＬＭ）の条件下で、約１ｎｍ／ｍｉｎの堆積速度で形成する。これにより、図２７に示した第２実施形態と同様の濃度プロファイルを有するＳｉＯ２膜からなるトンネル絶縁膜４６が形成される。その後、ＲＴＡ法により、約１０００℃の酸窒化ガス雰囲気中で約３０秒間の熱処理を行うことによって、ＳｉＯ２膜からなるトンネル絶縁膜４６を緻密化するとともに、窒素をさらに導入する。このように、酸窒化ガス雰囲気中で熱処理することによって、トンネル絶縁膜４６を構成するＳｉＯ２膜の濃度プロファイルは、図２８に示した第２実施形態と同様の濃度プロファイルに変化する。
【００７９】
ここで、第３実施形態では、トンネル絶縁膜４６を構成するＳｉＯ２膜中の塩素濃度の最大値は、図２８に示した第２実施形態と同様、約２×１０２０ａｔｏｍｓ／ｃｍ３であり、窒素濃度の最大値は、約５×１０２０ａｔｏｍｓ／ｃｍ３である。また、トンネル絶縁膜４６を構成するＳｉＯ２膜では、窒素の濃度プロファイルが最大となるピーク位置は、塩素の濃度プロファイルが最大となるピーク位置よりも、トンネル絶縁膜４６と、浮遊ゲート電極４５との界面側に位置している。
【００８０】
第３実施形態では、第２実施形態と同様、トンネル絶縁膜４６中の窒素の濃度プロファイルが最大となるピーク位置が、塩素の濃度プロファイルが最大となるピーク位置よりも、トンネル絶縁膜４６と、浮遊ゲート電極４５との界面近傍側に位置するように形成することによって、界面近傍に、Ｓｉとの結合エネルギが強いため結合が切れにくいＳｉＮを形成することができるので、トンネル絶縁膜４６に電子が注入される初期段階において、容易に、電子トラップの生成をより抑制することができる。
【００８１】
次に、図３５に示すように、ゲート絶縁膜４４およびトンネル絶縁膜４６の上面の全面を覆うように、ポリシリコン膜４７ａを堆積した後、導電性を付与するため、ポリシリコン膜４７ａにリンをイオン注入する。
【００８２】
次に、図３６に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜４７ａ上の所定領域に、レジスト膜５１を形成する。この後、レジスト膜５１をマスクとして、ＲＩＥ法により、ポリシリコン膜４７ａを選択エッチングすることによって、図３７に示すような形状を有する制御ゲート電極４７が形成される。この後、レジスト膜５１を除去する。
【００８３】
次に、図３８に示すように、フォトリソグラフィ技術を用いて、ソース領域４２が形成される領域以外の領域を覆うように、イオン注入マスク層５２を形成する。そして、イオン注入マスク層５２をマスクとして、ｐ型シリコン基板４１に、注入エネルギ；約４０ｋｅＶ、ドーズ量；約１×１０１５〜約４×１０１５ａｔｏｍｓ／ｃｍ−２の条件下でリンをイオン注入することによって、ｎ型のソース領域４２を形成する。この後、イオン注入マスク層５２を除去する。
【００８４】
次に、図３９に示すように、ドレイン領域４３が形成される領域以外の領域を覆うように、イオン注入マスク層５３を形成する。そして、イオン注入マスク層５３をマスクとして、ｐ型シリコン基板４１に、注入エネルギ；約６０ｋｅＶ、ドーズ量；約１×１０１５〜４×１０１５ａｔｏｍｓ／ｃｍ−２の条件下でヒ素をイオン注入することによって、ｎ型のドレイン領域４３を形成する。この後、イオン注入マスク層５３を除去する。これにより、図２９に示したメモリセルを含む第３実施形態によるスプリットゲート型のフラッシュメモリが完成される。
【００８５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８６】
たとえば、上記第１〜第３実施形態では、ゲート絶縁膜またはトンネル絶縁膜を構成するＳｉＯ２膜（シリコン酸化膜）に、塩素と窒素とを導入する例を示したが、本発明はこれに限らず、ゲート絶縁膜またはトンネル絶縁膜を構成するＳｉＯ２膜（シリコン酸化膜）に塩素のみを導入してもよい。この場合も、同様の効果を得ることができる。
【００８７】
また、上記第１〜第３実施形態では、ＳｉＯ２膜（シリコン酸化膜）を有する高耐圧トランジスタおよびフラッシュメモリについて説明したが、本発明はこれに限らず、ＳｉＯ２膜（シリコン酸化膜）からなる絶縁膜を有する他の半導体装置に適用してもよい。
【００８８】
また、上記第１〜第３実施形態では、ゲート絶縁膜またはトンネル絶縁膜を構成するＳｉＯ２膜（シリコン酸化膜）中の窒素濃度の最大値を約５×１０２０ａｔｏｍｓ／ｃｍ３に設定する例を示したが、本発明はこれに限らず、１×１０２０ａｔｏｍｓ／ｃｍ３以上の窒素濃度であれば、同様の効果を得ることができる。
【００８９】
また、上記第１〜第３実施形態では、ＳｉＯ２膜（シリコン酸化膜）からなるゲート絶縁膜またはトンネル絶縁膜中の塩素濃度の最大値を、約２×１０２０ａｔｏｍｓ／ｃｍ３に設定した場合について説明したが、本発明はこれに限らず、ＳｉＯ２膜（シリコン酸化膜）の塩素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲内であればよい。この範囲であれば、ゲート絶縁膜またはトンネル絶縁膜に電子が導入される初期段階において、ゲート絶縁膜またはトンネル絶縁膜中の電子トラップの生成を抑制することができるとともに、多くの正孔を発生させることができる。また、過剰な塩素を導入することによるゲート絶縁膜またはトンネル絶縁膜の膜質の低下を抑制することができる。
【００９０】
また、上記第１および第３実施形態では、ＳｉＯ２膜（シリコン酸化膜）からなるゲート絶縁膜またはトンネル絶縁膜の材料ガスとして、ジクロロシランおよびＮ２Ｏガスを用いたが、本発明はこれに限らず、他の材料ガスを用いてもよい。たとえば、モノシランガスに塩素を添加した混合ガスを用いてもよい。また、シリコンを含むガスと、塩素を含むガスとの混合ガスを用いてもよい。
【００９１】
また、上記第１〜第３実施形態では、ＳｉＯ２膜（シリコン酸化膜）からなるゲート絶縁膜またはトンネル絶縁膜を、酸窒化（Ｎ２Ｏ）ガス雰囲気中で熱処理することによって、ＳｉＯ２膜（シリコン酸化膜）中に窒素を導入したが、本発明はこれに限らず、他の雰囲気ガスを用いてもよい。たとえば、ＮＯガスやＮＨ３ガスを用いてもよい。また、Ｎ２Ｏガス、ＮＯガスおよびＮＨ３ガス等を含む混合ガスを用いてもよい。
【００９２】
また、上記第１〜第３実施形態では、ポリシリコン膜に導電性を付与するため、イオン注入法により、不純物元素を導入したが、本発明はこれに限らず、他の方法で不純物元素を導入してもよい。たとえば、ＰＯＣＬ３ガスを用いた拡散技術により、不純物元素を導入してもよい。
【００９３】
また、上記第１実施形態では、高耐圧トランジスタについて説明したが、本発明はこれに限らず、通常の電界効果型トランジスタでもよい。
【００９４】
【発明の効果】
以上のように、本発明によれば、動作寿命を向上させることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による高耐圧トランジスタ（半導体装置）を示した断面図である。
【図２】図１に示した第１実施形態による高耐圧トランジスタの効果を説明するための特性図である。
【図３】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図４】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図５】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図８】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図９】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図１０】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図１１】図１に示した第１実施形態による高耐圧トランジスタの製造プロセスを説明するための断面図である。
【図１２】第１実施形態による高耐圧トランジスタのゲート絶縁膜の堆積直後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。
【図１３】第１実施形態による高耐圧トランジスタのゲート絶縁膜に熱処理を施した後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。
【図１４】本発明の第２実施形態によるスタックトゲート型のフラッシュメモリ（半導体装置）を構成するメモリセルを示した断面図である。
【図１５】図１４に示した第２実施形態によるフラッシュメモリの効果を説明するための特性図である。
【図１６】図１４に示した第２実施形態によるフラッシュメモリの効果を説明するための特性図である。
【図１７】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図１８】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図１９】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２０】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２１】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２２】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２３】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２４】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２５】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２６】図１４に示した第２実施形態によるスタックゲート型のフラッシュメモリを構成するメモリセルの製造プロセスを説明するための断面図である。
【図２７】第２実施形態によるメモリセルのトンネル絶縁膜の堆積直後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。
【図２８】第２実施形態によるメモリセルのトンネル絶縁膜に熱処理を施した後のＳｉ、Ｏ、ＣｌおよびＮの濃度プロファイルを示した特性図である。
【図２９】本発明の第３実施形態によるスプリットゲート型のフラッシュメモリ（半導体装置）を構成するメモリセルを示した断面図である。
【図３０】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３１】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３２】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３３】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３４】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３５】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３６】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３７】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３８】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【図３９】図２９に示した第３実施形態によるスプリットゲート型のフラッシュメモリのメモリセルの製造プロセスを説明するための断面図である。
【符号の説明】
１、２１　ｐ型シリコン基板（第１導電層）
４　ゲート絶縁膜（シリコン酸化膜）
５　ゲート電極（第２導電層）
２５　浮遊ゲート電極（第２導電層）
２４、４６　トンネル絶縁膜（シリコン酸化膜）
４５　浮遊ゲート電極（第１導電層）
４７　制御ゲート電極（第２導電層）

Claims (8)

  1. 第１導電層と、
    第２導電層と、
    前記第１導電層と第２導電層との間に形成され、塩素が導入されたシリコン酸化膜とを備えた、半導体装置。
  2. 前記シリコン酸化膜中の塩素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上である、請求項１に記載の半導体装置。
  3. 前記シリコン酸化膜中の最大塩素濃度は、１×１０２１ａｔｏｍｓ／ｃｍ３以下である、請求項１または請求項２に記載の半導体装置。
  4. 前記シリコン酸化膜には、前記塩素に加えて、窒素が１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で導入されている、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記シリコン酸化膜に導入された前記窒素の濃度プロファイルが最大となる位置は、前記シリコン酸化膜に導入された塩素の濃度プロファイルが最大となる位置よりも、前記シリコン酸化膜と、前記第１導電層との界面側に位置する、請求項４に記載の半導体装置。
  6. 前記シリコン酸化膜に導入された前記窒素の濃度プロファイルが最大となる位置は、前記シリコン酸化膜に導入された塩素の濃度プロファイルが最大となる位置よりも、前記シリコン酸化膜と、前記第２導電層との界面側に位置する、請求項４に記載の半導体装置。
  7. 前記シリコン酸化膜は、不揮発性メモリのトンネル絶縁膜を含む、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記シリコン酸化膜は、電界効果型トランジスタのゲート絶縁膜を含む、請求項１〜６のいずれか１項に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305966A (ja) * 2006-04-14 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2008053412A (ja) * 2006-08-24 2008-03-06 Sharp Corp 半導体装置および半導体装置の製造方法および携帯電子機器
JP2011103488A (ja) * 2005-12-05 2011-05-26 Taiwan Semiconductor Manufacturing Co Ltd メモリデバイス

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007074775A1 (ja) * 2005-12-26 2009-06-04 日本電気株式会社 Ｎｍｏｓｆｅｔ及びその製造方法並びにｃｍｏｓｆｅｔ及びその製造方法
JP2008283051A (ja) 2007-05-11 2008-11-20 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2009076637A (ja) * 2007-09-20 2009-04-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR101418434B1 (ko) * 2008-03-13 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템
TWI834972B (zh) * 2020-05-29 2024-03-11 日商國際電氣股份有限公司 基板處理方法、半導體裝置之製造方法、基板處理裝置及程式
KR102370148B1 (ko) * 2020-08-05 2022-03-04 한국과학기술원 스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07102653B2 (ja) 1990-02-09 1995-11-08 株式会社クラレ 多層フイルムおよびスキンパツク
EP0459763B1 (en) * 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
JPH04157765A (ja) 1990-10-20 1992-05-29 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲート型電界効果トランジスタ及びその製法
JPH06169083A (ja) 1992-11-30 1994-06-14 Hitachi Ltd 半導体装置およびその製造方法
KR100287266B1 (ko) * 1992-12-25 2001-12-28 이데이 노부유끼 실리콘산화막형성방법및모스트랜지스터의게이트산화막
KR0143873B1 (ko) * 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US5712208A (en) * 1994-06-09 1998-01-27 Motorola, Inc. Methods of formation of semiconductor composite gate dielectric having multiple incorporated atomic dopants
JP3389685B2 (ja) 1994-07-15 2003-03-24 富士通株式会社 ガス吸着能測定方法
JP4149013B2 (ja) 1996-12-26 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JPH10256391A (ja) 1997-03-07 1998-09-25 Fujitsu Ltd 半導体装置の製造方法
US5837598A (en) * 1997-03-13 1998-11-17 Lsi Logic Corporation Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same
US6191463B1 (en) * 1997-07-15 2001-02-20 Kabushiki Kaisha Toshiba Apparatus and method of improving an insulating film on a semiconductor device
WO1999031732A2 (en) 1997-12-18 1999-06-24 Micron Technology, Inc. Semiconductor processing method and field effect transistor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011103488A (ja) * 2005-12-05 2011-05-26 Taiwan Semiconductor Manufacturing Co Ltd メモリデバイス
JP2007305966A (ja) * 2006-04-14 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
US8278697B2 (en) 2006-04-14 2012-10-02 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2008053412A (ja) * 2006-08-24 2008-03-06 Sharp Corp 半導体装置および半導体装置の製造方法および携帯電子機器

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