JP2003319644A - Dc-dc converter - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は各種電子機器に用い
られ、バッテリ等の直流電圧を入力して負荷に制御され
た直流電圧を供給するDC−DCコンバータであり、特
に入出力非反転で昇圧及び降圧が可能なDC−DCコン
バータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DC-DC converter which is used in various electronic devices and which supplies a controlled DC voltage to a load by inputting a DC voltage from a battery or the like. And a DC-DC converter capable of stepping down.
【0002】[0002]
【従来の技術】バッテリ等の直流電源から入力される直
流電圧を、入出力非反転(入力直流電圧と出力直流電圧
の極性が同じであること)で昇圧又は降圧した直流電圧
を負荷に供給するDC−DCコンバータの従来例として
は、図10の(a)及び(b)に示す従来技術がある
(例えば特許文献1参照)。昇圧とは、入力直流電圧よ
り高い電圧の出力直流電圧を出力することであり、降圧
とはその逆である。図10の(a)は特許文献1に開示
されたDC−DCコンバータの回路図であり、図10の
(b)はその動作時の各部の信号の波形図である。2. Description of the Related Art A DC voltage input from a DC power source such as a battery is stepped up or down by input / output non-inversion (the input DC voltage and the output DC voltage have the same polarity) to supply the DC voltage to a load. As a conventional example of the DC-DC converter, there is a conventional technique shown in (a) and (b) of FIG. 10 (for example, refer to Patent Document 1). Boosting means outputting an output DC voltage higher than the input DC voltage, and vice versa. FIG. 10A is a circuit diagram of the DC-DC converter disclosed in Patent Document 1, and FIG. 10B is a waveform diagram of signals at various parts during its operation.
【0003】図10の(a)に示すように、このDC−
DCコンバータには、電圧Eiの入力直流電源31が接
続されており、第1のスイッチ32、第1のダイオード
33とインダクタ34からなる降圧コンバータ部、イン
ダクタ34を共有して第2のスイッチ35と第2のダイ
オード36からなる昇圧コンバータ部および出力コンデ
ンサ37が設けられている。出力コンデンサ37の電圧
Eoは出力直流電圧として負荷38に印加されている。
図10の(b)に示すように、第1のスイッチ32及び
第2のスイッチ35は同じスイッチング周期Tでオンオ
フ動作する。第1のスイッチ32及び第2のスイッチ3
5の1スイッチング周期におけるそれぞれのオン時間の
割合を、時比率δ1、時比率δ2とする。図に示すよう
に時比率δ1は時比率δ2より大きくしてある(δ1>
δ2)。As shown in FIG. 10 (a), this DC-
An input DC power supply 31 of a voltage Ei is connected to the DC converter, and a step-down converter unit including a first switch 32, a first diode 33 and an inductor 34, and an inductor 34 in common with a second switch 35. A boost converter section composed of the second diode 36 and an output capacitor 37 are provided. The voltage Eo of the output capacitor 37 is applied to the load 38 as an output DC voltage.
As shown in FIG. 10B, the first switch 32 and the second switch 35 are turned on and off in the same switching cycle T. First switch 32 and second switch 3
The ratios of the respective ON times in one switching cycle of No. 5 are set as duty ratio δ1 and duty ratio δ2. As shown in the figure, the duty δ1 is larger than the duty δ2 (δ1>
δ2).
【0004】第1のスイッチ32及び第2のスイッチ3
5が共にオンしている時、入力直流電源31の電圧Ei
はインダクタ34に印加される。この印加時間は時比率
δ2とスイッチング周期Tとの積(δ2・T)である。
この時、入力直流電源31からインダクタ34に電流が
流れ、磁気エネルギーが蓄積される。次に、第2のスイ
ッチ35がオフになると、第2のダイオード36が導通
し、インダクタ34には入力直流電圧Eiと出力直流電
圧Eoの差の電圧(Ei−Eo)が印加される。この印
加時間は、時比率δ1とスイッチング周期Tとの積と、
時比率δ2とスイッチング周期Tとの積の差(δ1・T
−δ2・T)である。この印加時間中、インダクタ34
を経て入力直流電源31から出力コンデンサ37へ電流
が流れる。さらに、第1のスイッチ32がオフになる
と、第1のダイオード33が導通し、インダクタ34に
は出力直流電圧Eoが逆方向に印加される。この印加時
間は時間(T−δ1・T)であり、インダクタ34から
出力コンデンサ37へ電流が流れ、蓄積された磁気エネ
ルギーは放出される。First switch 32 and second switch 3
When both 5 are on, the voltage Ei of the input DC power supply 31
Is applied to the inductor 34. This application time is the product of the duty δ2 and the switching period T (δ2 · T).
At this time, a current flows from the input DC power supply 31 to the inductor 34, and magnetic energy is accumulated. Next, when the second switch 35 is turned off, the second diode 36 becomes conductive, and a voltage (Ei-Eo) which is the difference between the input DC voltage Ei and the output DC voltage Eo is applied to the inductor 34. This application time is equal to the product of the duty ratio δ1 and the switching cycle T,
Difference of product of duty δ2 and switching period T (δ1 · T
−δ2 · T). During this application time, the inductor 34
Then, a current flows from the input DC power supply 31 to the output capacitor 37. Further, when the first switch 32 is turned off, the first diode 33 becomes conductive and the output DC voltage Eo is applied to the inductor 34 in the reverse direction. This application time is time (T−δ1 · T), a current flows from the inductor 34 to the output capacitor 37, and the accumulated magnetic energy is released.
【0005】以上のように磁気エネルギーの蓄積と放出
の動作を繰り返すことにより、出力コンデンサ37から
負荷38へ電力が供給される。インダクタ34の磁気エ
ネルギーの蓄積と放出が均衡する安定動作状態において
は、式(1)に示すように、インダクタ34への印加電
圧と印加時間の積の和はゼロである。Electric power is supplied from the output capacitor 37 to the load 38 by repeating the operation of accumulating and releasing magnetic energy as described above. In a stable operating state in which the accumulation and the release of the magnetic energy of the inductor 34 are balanced, the sum of the product of the voltage applied to the inductor 34 and the application time is zero, as shown in Expression (1).
【0006】 Ei・δ2・T+(Ei−Eo)(δ1・T−δ2・T) −Eo(T−δ1・T)=0 (1)[0006] Ei ・ δ2 ・ T + (Ei-Eo) (δ1 ・ T-δ2 ・ T) −Eo (T−δ1 · T) = 0 (1)
【0007】この式を整理すると式(2)に示す変換特
性式が得られる。By rearranging this equation, the conversion characteristic equation shown in equation (2) is obtained.
【0008】 Eo/Ei=δ1/(1−δ2) (2)[0008] Eo / Ei = δ1 / (1-δ2) (2)
【0009】時比率δ2が零のとき(δ2=0)、出力
直流電圧Eoと入力直流電圧Eiとの比Eo/Eiはδ
1となり(Eo/Ei=δ1)、降圧コンバータとして
動作する。また、また時比率δ1が1のとき(δ1=
1)、比Eo/Eiは1/(1−δ2)となり(Eo/
Ei=1/(1−δ2))、昇圧コンバータとして動作
する。第1及び第2のスイッチ32、35の時比率をそ
れぞれ制御することにより、入出力の電圧の比δ1/
(1−δ2)を0から無限大まで設定可能である。即
ち、理論上は任意の入力直流電圧Eiから任意の出力直
流電圧Eoを得ることができる昇降圧コンバータとして
DC−DCコンバータは動作する。上記のDC−DCコ
ンバータの制御は、例えば図11の(a)に示す制御回
路50を有するDC−DCコンバータにより行うことが
できる(例えば特許文献2参照)。図11の(a)に示
した回路図は特許文献2のFIG.9に記載されている
回路を、説明の便宜上、図10の(a)に示す構成のD
C−DCコンバータに適用して書き直したものである。
その各部の動作波形を図11の(b)に示す。以下に図
11の(a)に示したDC−DCコンバータの動作を図
11の(b)を参照して説明する。When the duty ratio δ2 is zero (δ2 = 0), the ratio Eo / Ei between the output DC voltage Eo and the input DC voltage Ei is δ.
It becomes 1 (Eo / Ei = δ1) and operates as a step-down converter. When the duty ratio δ1 is 1, (δ1 =
1), the ratio Eo / Ei becomes 1 / (1-δ2) (Eo /
Ei = 1 / (1-δ2)), and operates as a boost converter. By controlling the duty ratios of the first and second switches 32 and 35, respectively, the ratio of input / output voltage δ1 /
(1-δ2) can be set from 0 to infinity. That is, theoretically, the DC-DC converter operates as a step-up / down converter that can obtain an arbitrary output DC voltage Eo from an arbitrary input DC voltage Ei. The above DC-DC converter can be controlled by, for example, a DC-DC converter having a control circuit 50 shown in FIG. 11A (see, for example, Patent Document 2). The circuit diagram shown in (a) of FIG. 11 corresponds to FIG. For convenience of explanation, the circuit shown in FIG.
It was rewritten by applying it to a C-DC converter.
The operation waveform of each part is shown in FIG. The operation of the DC-DC converter shown in FIG. 11A will be described below with reference to FIG.
【0010】図11の(a)において、制御回路50の
基準電圧源40は基準電圧Vrを出力し、誤差増幅器4
1に印加する。誤差増幅器41は、出力直流電圧Eoと
基準電圧Vrとを比較して第1の誤差電圧Ve1を出力
する。発振回路42は所定の周期で発振する発振電圧V
tを出力する。オフセット回路44は、第1の誤差電圧
Ve1を入力とし、第1の誤差電圧Ve1に所定のオフ
セット電圧を加算して第2の誤差電圧Ve2を出力す
る。図11の(b)に、発振電圧Vt、2つの誤差電圧
Ve1とVe2、及び2つの駆動信号Vg32及び駆動
信号Vg35の波形を示す。第1の比較器43は、第1
の誤差電圧Ve1と発振電圧Vtとを比較し、第1の誤
差電圧Ve1が発振電圧Vtより大きい(Ve1>V
t)期間に“H”となる駆動信号Vg35を出力す
る(”H”は論理レベル「高」を示す)。駆動信号Vg
35が“H”の時に第2のスイッチ35はオン状態、
“L”の時にオフ状態になるものとする(”L”は論理
レベル「低」を示す)。第2の比較器45は、第2の誤
差電圧Ve2と発振電圧Vtとを比較し、第2の誤差電
圧Ve2が発振電圧Vtより大きい(Ve2>Vt)期
間に“H”となる駆動信号Vg32を出力する。駆動信
号Vg32が“H”の時に第1のスイッチ32はオン状
態、“L”の時にオフ状態になるものとする。In FIG. 11A, the reference voltage source 40 of the control circuit 50 outputs the reference voltage Vr, and the error amplifier 4
1 is applied. The error amplifier 41 compares the output DC voltage Eo with the reference voltage Vr and outputs the first error voltage Ve1. The oscillating circuit 42 oscillates at a predetermined cycle with an oscillating voltage V
Output t. The offset circuit 44 receives the first error voltage Ve1 as an input, adds a predetermined offset voltage to the first error voltage Ve1, and outputs a second error voltage Ve2. FIG. 11B shows the waveforms of the oscillation voltage Vt, the two error voltages Ve1 and Ve2, and the two drive signals Vg32 and Vg35. The first comparator 43 has a first
Error voltage Ve1 is compared with the oscillation voltage Vt, and the first error voltage Ve1 is larger than the oscillation voltage Vt (Ve1> V
During the period t), the drive signal Vg35 that becomes “H” is output (“H” indicates a logic level “high”). Drive signal Vg
When 35 is "H", the second switch 35 is on,
When it is "L", it is turned off ("L" indicates a logic level "low"). The second comparator 45 compares the second error voltage Ve2 with the oscillation voltage Vt, and the drive signal Vg32 is “H” during the period when the second error voltage Ve2 is higher than the oscillation voltage Vt (Ve2> Vt). Is output. It is assumed that the first switch 32 is on when the drive signal Vg32 is "H", and is off when the drive signal Vg32 is "L".
【0011】入力直流電圧Eiが制御目標の出力直流電
圧Eoより充分高い場合、出力直流電圧Eoの安定状態
では第1の誤差電圧Ve1及び第2の誤差電圧Ve2は
低くなる。図11の(b)においてAで示す期間におい
て、第1の誤差電圧Ve1が発振電圧Vtよりも常時低
いと、駆動信号Vg35は常時“L”となり第2のスイ
ッチ35は常時オフ状態となる。一方、第2の誤差電圧
Ve2と発振電圧Vtとの比較によって設定される駆動
信号Vg32は、第1のスイッチ32をオンオフ駆動す
る。即ち、図11の(b)の期間Aにおいては、降圧コ
ンバータとして動作する。入力直流電圧Eiが制御目標
の出力直流電圧Eoの近傍の電圧を有する場合、図11
の(b)のBで示す期間のように、第1の誤差電圧Ve
1と第2の誤差電圧Ve2の波形はいずれも発振電圧V
tの波形と交差する。従って、第1のスイッチ32は駆
動信号Vg32によりオンオフ駆動され、第2のスイッ
チ35は駆動信号Vg35によりオンオフ駆動される。
即ち、図11の(b)の期間Bにおいては、昇降圧コン
バータとして動作する。When the input DC voltage Ei is sufficiently higher than the control target output DC voltage Eo, the first error voltage Ve1 and the second error voltage Ve2 are low in the stable state of the output DC voltage Eo. When the first error voltage Ve1 is always lower than the oscillation voltage Vt in the period indicated by A in FIG. 11B, the drive signal Vg35 is always "L" and the second switch 35 is always off. On the other hand, the drive signal Vg32 set by comparing the second error voltage Ve2 and the oscillation voltage Vt drives the first switch 32 on and off. That is, in the period A of FIG. 11B, it operates as a step-down converter. When the input DC voltage Ei has a voltage near the control target output DC voltage Eo, FIG.
As in the period indicated by B in (b), the first error voltage Ve
The waveforms of the first and second error voltages Ve2 are both the oscillation voltage V
intersects the waveform of t. Therefore, the first switch 32 is turned on / off by the drive signal Vg32, and the second switch 35 is turned on / off by the drive signal Vg35.
That is, in the period B of FIG. 11B, it operates as a buck-boost converter.
【0012】さらに、入力直流電圧Eiが制御対象の出
力直流電圧Eoよりも低い場合、図11の(b)のCで
示す期間のように、第2の誤差電圧Ve2が発振電圧V
tよりも常時高くなると、駆動信号Vg32は常時
“H”となり第1のスイッチ32は常時オン状態とな
る。一方、第1の誤差電圧Ve1と発振電圧Vtとの比
較によって設定される駆動信号Vg35は、第2のスイ
ッチ35をオンオフ駆動する。即ち、図11の(b)の
期間Cにおいては、昇圧コンバータとして動作する。Further, when the input DC voltage Ei is lower than the output DC voltage Eo to be controlled, the second error voltage Ve2 becomes the oscillating voltage V, as in the period indicated by C in FIG.
When it is always higher than t, the drive signal Vg32 is always "H" and the first switch 32 is always on. On the other hand, the drive signal Vg35 set by comparing the first error voltage Ve1 and the oscillation voltage Vt drives the second switch 35 on and off. That is, in the period C of FIG. 11B, it operates as a boost converter.
【0013】図11の(b)に示した第1のスイッチ3
2と第2のスイッチ35のオンオフのタイミングは、図
10の(b)に示した第1のスイッチ32と第2のスイ
ッチ35のオンオフのタイミングとは異なる。この差異
は図10と図11で示した制御回路の構成及びその機能
の差異によるものである。DC−DCコンバータにおけ
る、第1のスイッチ32と第2のスイッチ35のオンオ
フの組合わせは、第1のスイッチ32と第2のスイッチ
35がともにオンの状態、第1のスイッチ32がオンで
第2のスイッチ35がオフの状態、第1のスイッチ32
と第2のスイッチ35がともにオフの状態の3種類が基
本となる。第1のスイッチ32がオフ状態で第2のスイ
ッチ35がオン状態の場合には、インダクタ34は短絡
されて入出力間における電力伝達には関与しないので、
この動作状態は避けるようにする。上記3種類の動作状
態をどのように組合わせたとしても、1スイッチング周
期に占める第1のスイッチ32のオン時間の割合をδ
1、1スイッチング周期に占める第2のスイッチ35の
オン時間の割合をδ2とすると、インダクタ34に流れ
る電流が零になることはない条件下において、入出力電
圧間には下記の式(3)の関係が成立する。このこと
は、図10の(b)の波形間で示す各スイッチのオンオ
フ動作のタイミングにおいても、図11の(b)の波形
間で示す各スイッチのオンオフのタイミングにおいても
同様である。The first switch 3 shown in FIG. 11B.
The on / off timings of the second switch 35 and the second switch 35 are different from the on / off timings of the first switch 32 and the second switch 35 shown in FIG. This difference is due to the difference in the configuration and function of the control circuit shown in FIGS. The on / off combination of the first switch 32 and the second switch 35 in the DC-DC converter is such that the first switch 32 and the second switch 35 are both in the on state and the first switch 32 is in the on state. The second switch 35 is off, the first switch 32
Basically, there are three types in which both the second switch 35 and the second switch 35 are off. When the first switch 32 is in the off state and the second switch 35 is in the on state, the inductor 34 is short-circuited and does not participate in the power transfer between the input and the output.
Avoid this operating state. No matter how the above-mentioned three types of operation states are combined, the ratio of the ON time of the first switch 32 in one switching cycle is expressed by δ.
Assuming that the ON time ratio of the second switch 35 in the 1 and 1 switching cycles is δ2, the following equation (3) is used between the input and output voltages under the condition that the current flowing through the inductor 34 does not become zero. The relationship is established. This also applies to the on / off timing of each switch shown between the waveforms in FIG. 10B and the on / off timing of each switch shown between the waveforms in FIG. 11B.
【0014】 Eo/Ei=δ1/(1−δ2) (3)[0014] Eo / Ei = δ1 / (1-δ2) (3)
【0015】昇降圧可能なDC−DCコンバータの制御
方法としては、他の制御方法も考えられている(例えば
特許文献3、4参照)。これらはいずれも発振電圧と誤
差電圧との比較において、発振電圧もしくは誤差電圧に
オフセット電圧を加算もしくは減算する。これにより、
第1のスイッチを駆動する駆動信号と第2のスイッチを
駆動する駆動信号を形成するものである。As a control method of a DC-DC converter capable of stepping up and down, other control methods have been considered (see, for example, Patent Documents 3 and 4). All of these add or subtract an offset voltage to the oscillation voltage or the error voltage in the comparison between the oscillation voltage and the error voltage. This allows
A drive signal for driving the first switch and a drive signal for driving the second switch are formed.
【0016】[0016]
【特許文献1】特公昭58−40913号公報[Patent Document 1] Japanese Patent Publication No. 58-40913
【特許文献2】米国特許4,395,675号[Patent Document 2] US Pat. No. 4,395,675
【特許文献3】米国特許5,402,060号[Patent Document 3] US Pat. No. 5,402,060
【特許文献4】米国特許6,166,527号[Patent Document 4] US Pat. No. 6,166,527
【0017】[0017]
【発明が解決しようとする課題】上記の従来のDC−D
Cコンバータにおいては、複数の誤差電圧Ve1、Ve
2が必要であり、制御回路が複雑化するという問題点が
あった。また、第1のスイッチ32及び第2のスイッチ
35がともにオンオフ動作する昇降圧動作時において
は、降圧動作や昇圧動作の時に比べてスイッチング損失
が増加するという問題がある。これを解決するために昇
降圧動作をする領域を狭くするためには、誤差電圧に加
えるオフセット電圧を発振電圧の振幅に近い電圧にする
必要がある。しかし、オフセット電圧を発振電圧の振幅
に近い電圧にすると、降圧動作や昇圧動作での制御範囲
を確保するための誤差電圧の変動幅が大きくなる。その
ため制御回路の電源電圧が低い場合には設計が困難にな
るといった問題があった。本発明は、上記の問題を解決
し、昇圧動作、昇降圧動作及び降圧動作の制御を簡単な
構成で可能とし、さらには損失を低減した高効率なDC
−DCコンバータを提供することを目的とする。DISCLOSURE OF THE INVENTION The above conventional DC-D
In the C converter, a plurality of error voltages Ve1, Ve
2 is required, and there is a problem that the control circuit becomes complicated. Further, during the step-up / down operation in which both the first switch 32 and the second switch 35 are turned on / off, there is a problem that switching loss increases as compared with the step-down operation or the step-up operation. In order to solve this problem, in order to narrow the region where the step-up / down operation is performed, the offset voltage added to the error voltage needs to be a voltage close to the amplitude of the oscillation voltage. However, if the offset voltage is a voltage close to the amplitude of the oscillation voltage, the fluctuation range of the error voltage for securing the control range in the step-down operation or step-up operation becomes large. Therefore, there is a problem that the design becomes difficult when the power supply voltage of the control circuit is low. The present invention solves the above-mentioned problems, enables boosting operation, buck-boost operation, and step-down operation with a simple configuration, and further reduces loss and is highly efficient DC.
-To provide a DC converter.
【0018】[0018]
【課題を解決するための手段】上記の目的を達成するた
めの、本発明に係るDC−DCコンバータは、第1のス
イッチを有する降圧コンバータ部と、第2のスイッチを
有する昇圧コンバータ部と、前記第1のスイッチと前記
第2のスイッチをそれぞれオンオフする制御部とを備
え、入力直流電圧が印加されて出力直流電圧を負荷へ出
力する昇降圧型のDC−DCコンバータである。前記制
御部は、前記出力直流電圧を所定の電圧と比較して誤差
電圧を出力する誤差増幅回路、発振回路及びパルス幅制
御回路を有する。前記発振回路は、第1の設定電圧と前
記第1の設定電圧より低い第2の設定電圧の間を周期的
に変化する発振電圧であって、前記誤差電圧が前記第1
の設定電圧より高いときは、前記誤差電圧と前記第1の
設定電圧との差の増加に応じて前記発振電圧の1周期に
占める上昇時間の割合もしくは下降時間の割合が増加す
る発振電圧を生成し、前記誤差電圧が前記第2の設定電
圧より低いときは、前記誤差電圧と前記第2の設定電圧
との差の増加に応じて前記発振電圧の1周期に占める上
昇時間の割合もしくは下降時間の割合が増加する発振電
圧を生成する。前記パルス幅制御回路は、前記誤差電圧
と前記発振電圧とを比較し、前記誤差電圧と前記発振電
圧が一致することがない場合には、前記第2のスイッチ
をオフ状態に固定して、前記第1のスイッチをオンオフ
する動作をさせる降圧動作モードの制御をするか、又は
前記第1のスイッチをオン状態に固定して、前記第2の
スイッチをオンオフする動作をさせる昇圧動作モードの
制御をする。前記パルス幅制御回路はさらに前記誤差電
圧と前記発振電圧が一致するすることがある場合には、
前記第1のスイッチと前記第2のスイッチを共にオンオ
フする動作をさせる昇降圧動作モードの制御をするよう
に、前記第1のスイッチのオンオフ時間と前記第2のス
イッチのオンオフ時間を制御する。To achieve the above object, a DC-DC converter according to the present invention comprises a step-down converter section having a first switch, and a step-up converter section having a second switch. A step-up / down type DC-DC converter that includes a control unit that turns on / off the first switch and the second switch, and that outputs an output DC voltage to a load by applying an input DC voltage. The control unit includes an error amplification circuit that compares the output DC voltage with a predetermined voltage and outputs an error voltage, an oscillation circuit, and a pulse width control circuit. The oscillation circuit is an oscillation voltage that periodically changes between a first set voltage and a second set voltage lower than the first set voltage, and the error voltage is the first set voltage.
When the voltage is higher than the set voltage, the oscillating voltage is generated in which the ratio of the rising time or the falling time in one cycle of the oscillating voltage increases in accordance with the increase of the difference between the error voltage and the first setting voltage However, when the error voltage is lower than the second set voltage, the ratio of the rising time or the falling time in one cycle of the oscillation voltage is increased according to the increase in the difference between the error voltage and the second setting voltage. Produces an oscillating voltage that increases in proportion. The pulse width control circuit compares the error voltage with the oscillation voltage, and if the error voltage and the oscillation voltage do not match, the pulse width control circuit fixes the second switch to an off state, Control of a step-down operation mode for turning on / off the first switch, or control of a step-up operation mode for turning on / off the second switch by fixing the first switch to an on state. To do. The pulse width control circuit may further match the error voltage and the oscillation voltage,
The on / off time of the first switch and the on / off time of the second switch are controlled so as to control a step-up / down operation mode in which both the first switch and the second switch are turned on / off.
【0019】本発明のDC−DCコンバータにおいて、
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記誤差電圧が前
記第2の設定電圧より低いときは、前記誤差電圧と前記
第2の設定電圧との差が大きいほど前記発振電圧の1周
期に占める上昇時間の割合を大きくし、前記誤差電圧が
前記第1の設定電圧より高いときは、前記誤差電圧と前
記第1の設定電圧との差が大きいほど前記発振電圧の1
周期に占める上昇時間の割合を大きくするように構成さ
れる。前記パルス幅制御回路は、前記誤差電圧が前記第
2の設定電圧より低い場合には、前記第2のスイッチを
オフ状態に固定するとともに、前記発振電圧の上昇期間
では前記第1のスイッチをオフ状態とし、それ以外の期
間をオン状態とする動作をさせる降圧動作モードの制御
をする。前記パルス幅制御回路は、前記誤差電圧が前記
第1の設定電圧より高い場合には、前記第1のスイッチ
をオン状態に固定するとともに、前記発振電圧の上昇期
間では前記第2のスイッチをオン状態とし、それ以外の
期間をオフ状態とする動作をさせる昇圧動作モードの制
御をする。さらに前記パルス幅制御回路は、前記誤差電
圧が前記発振電圧と一致することがある場合には、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より低い期間では前記第1のスイッチのオフ状態と
し、それ以外の期間をオン状態とする動作をさせ、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より高い期間では前記第2のスイッチのオン状態と
し、それ以外の期間をオフ状態とする動作をさせる昇降
圧動作モードの制御をする。In the DC-DC converter of the present invention,
The error amplifier circuit is configured to output an error voltage that increases as the output DC voltage becomes lower than the predetermined voltage and decreases as the output DC voltage becomes higher than the predetermined voltage. When the error voltage is lower than the second set voltage, the oscillator circuit increases the ratio of the rising time to one cycle of the oscillation voltage as the difference between the error voltage and the second set voltage increases. However, when the error voltage is higher than the first set voltage, the larger the difference between the error voltage and the first set voltage, the more the oscillation voltage becomes 1.
It is configured to increase the proportion of rising time in the cycle. The pulse width control circuit fixes the second switch to an off state when the error voltage is lower than the second set voltage, and turns off the first switch during a rising period of the oscillation voltage. The control is performed in the step-down operation mode in which the operation is performed in the state where the switch is in the state and the other periods are in the on state. The pulse width control circuit fixes the first switch to an ON state when the error voltage is higher than the first set voltage, and turns on the second switch during a rising period of the oscillation voltage. The step-up operation mode is controlled in which the operation is performed in the off state for the rest of the period. Further, the pulse width control circuit, when the error voltage may coincide with the oscillation voltage, the pulse width control circuit is configured to operate the first switch during a period in which the error voltage is lower than the oscillation voltage within a rising period of the oscillation voltage. The second switch is turned on during a period in which the error voltage is higher than the oscillation voltage during the rising period of the oscillation voltage, and an operation is performed during the period when the error voltage is higher than the oscillation voltage. Controls the step-up / down operation mode for turning off.
【0020】本発明のDC−DCコンバータにおいて、
前記発振回路は、所定の周期を有するパルス信号に応じ
て充放電されることにより、前記発振電圧を出力する発
振コンデンサを有する。前記発振回路は、前記発振電圧
を前記第2の設定電圧に維持している状態のとき、前記
パルス信号が入力されると前記発振コンデンサを充電
し、前記発振電圧が第1の設定電圧に至ると前記発振コ
ンデンサを放電し、前記発振電圧が前記第2の設定電圧
に至ると前記発振コンデンサを充放電せずに前記発振電
圧を前記第2の設定電圧付近に維持するように構成して
もよい。In the DC-DC converter of the present invention,
The oscillating circuit has an oscillating capacitor that outputs the oscillating voltage by being charged and discharged according to a pulse signal having a predetermined cycle. When the pulse signal is input, the oscillation circuit charges the oscillation capacitor when the oscillation voltage is maintained at the second setting voltage, and the oscillation voltage reaches the first setting voltage. And the oscillation capacitor is discharged, and when the oscillation voltage reaches the second set voltage, the oscillation voltage is not charged and discharged, and the oscillation voltage is maintained near the second set voltage. Good.
【0021】本発明のDC−DCコンバータにおいて、
前記発振回路は、第1の設定電圧と前記第1の設定電圧
より低い第2の設定電圧の間を周期的に上昇または下降
する三角波状の発振電圧であって、前記誤差電圧が前記
第1の設定電圧より高いときは、前記誤差電圧と前記第
1の設定電圧との差の増加に応じて周期が減少する発振
電圧を生成し、前記誤差電圧が前記第2の設定電圧より
低いときは、前記誤差電圧と前記第2の設定電圧との差
の増加に応じて周期が減少する発振電圧を生成するよう
に構成してもよい。In the DC-DC converter of the present invention,
The oscillating circuit is a triangular wave oscillating voltage that periodically rises or falls between a first set voltage and a second set voltage lower than the first set voltage, and the error voltage is the first set voltage. When the error voltage is lower than the second set voltage, an oscillation voltage whose cycle decreases in accordance with an increase in the difference between the error voltage and the first set voltage is generated when the error voltage is lower than the second set voltage. It is also possible to generate an oscillation voltage whose cycle decreases as the difference between the error voltage and the second set voltage increases.
【0022】本発明のDC−DCコンバータにおいて、
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記誤差電圧が前
記第2の設定電圧より低いときは、前記誤差電圧と前記
第2の設定電圧との差が大きいほど前記発振電圧の1周
期に占める上昇時間の割合を大きくし、前記誤差電圧が
前記第1の設定電圧より高いときは、前記誤差電圧と前
記第1の設定電圧との差が大きいほど前記発振電圧の1
周期に占める上昇時間の割合を大きくするように構成さ
れる。前記パルス幅制御回路は、前記誤差電圧が前記第
2の設定電圧より低い場合には、前記第2のスイッチを
オフ状態に固定するとともに、前記発振電圧の上昇期間
では前記第1のスイッチをオフ状態とし、それ以外の期
間をオン状態とする動作をさせる降圧動作モードの制御
をする。前記パルス幅制御回路は、前記誤差電圧が前記
第1の設定電圧より高い場合には、前記第1のスイッチ
をオン状態に固定するとともに、前記発振電圧の上昇期
間では前記第2のスイッチをオン状態とし、それ以外の
期間をオフ状態とする動作をさせる昇圧動作モードの制
御をする。さらに前記パルス幅制御回路は、前記誤差電
圧が前記発振電圧と一致することがある場合には、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より低い期間を前記第1のスイッチのオフ状態と
し、それ以外の期間をオン状態とする動作をさせ、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より高い期間を前記第2のスイッチのオン状態と
し、それ以外の期間をオフ状態とする動作をさせる昇降
圧動作モードの制御をする。In the DC-DC converter of the present invention,
The error amplifier circuit is configured to output an error voltage that increases as the output DC voltage becomes lower than the predetermined voltage and decreases as the output DC voltage becomes higher than the predetermined voltage. When the error voltage is lower than the second set voltage, the oscillator circuit increases the ratio of the rising time to one cycle of the oscillation voltage as the difference between the error voltage and the second set voltage increases. However, when the error voltage is higher than the first set voltage, the larger the difference between the error voltage and the first set voltage, the more the oscillation voltage becomes 1.
It is configured to increase the proportion of rising time in the cycle. The pulse width control circuit fixes the second switch to an off state when the error voltage is lower than the second set voltage, and turns off the first switch during a rising period of the oscillation voltage. The control is performed in the step-down operation mode in which the operation is performed in the state where the switch is in the state and the other periods are in the on state. The pulse width control circuit fixes the first switch to an ON state when the error voltage is higher than the first set voltage, and turns on the second switch during a rising period of the oscillation voltage. The step-up operation mode is controlled in which the operation is performed in the off state for the rest of the period. Further, the pulse width control circuit, when the error voltage may coincide with the oscillation voltage, the pulse width control circuit sets a period during which the error voltage is lower than the oscillation voltage within the rising period of the oscillation voltage of the first switch. The second switch is turned on during a period in which the error voltage is higher than the oscillation voltage in the rising period of the oscillation voltage, and the other switch is turned on. Controls the step-up / down operation mode for turning off.
【0023】本発明のDC−DCコンバータにおいて、
前記発振回路は、前記発振電圧の上昇速度を前記誤差電
圧の変化にかかわらず一定とし、前記発振電圧の下降速
度を、前記誤差電圧が前記第1の設定電圧より高いほど
速くし、また前記第2の設定電圧より低いほど速くなる
ように構成される。前記パルス幅制御回路は、前記発振
電圧の下降期間では、前記第1のスイッチをオン状態と
し、前記第2のスイッチをオフ状態とし、前記発振電圧
の上昇期間では、前記誤差電圧が前記発振電圧より高い
場合に前記第1のスイッチと前記第2のスイッチをとも
にオン状態とし、前記誤差電圧が前記発振電圧より低い
場合に前記第1のスイッチと前記第2のスイッチをとも
にオフ状態とするように構成してもよい。In the DC-DC converter of the present invention,
The oscillation circuit keeps the rising speed of the oscillation voltage constant regardless of the change of the error voltage, increases the falling speed of the oscillation voltage as the error voltage is higher than the first set voltage, and The lower the set voltage of 2, the faster the speed. The pulse width control circuit turns on the first switch and turns off the second switch during a falling period of the oscillation voltage, and during the rising period of the oscillation voltage, the error voltage is equal to the oscillation voltage. When it is higher, both the first switch and the second switch are turned on, and when the error voltage is lower than the oscillation voltage, both the first switch and the second switch are turned off. You may comprise.
【0024】本発明のDC−DCコンバータにおいて、
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記発振電圧の下
降速度を前記誤差電圧の変化にかかわらず一定とし、前
記発振電圧の上昇速度を、前記誤差電圧が前記第1の設
定電圧より高いほど速くし、また前記第2の設定電圧よ
り低いほど速くなるように構成される。前記パルス幅制
御回路は、前記発振電圧の上昇期間では、前記第1のス
イッチをオン状態とし、前記第2のスイッチをオフ状態
とし、前記発振電圧の下降期間では、前記誤差電圧が前
記発振電圧より高い場合に前記第1のスイッチと前記第
2のスイッチをともにオン状態とし、前記誤差電圧が前
記発振電圧より低い場合に前記第1のスイッチと前記第
2のスイッチをともにオフ状態とするように構成しても
よい。In the DC-DC converter of the present invention,
The error amplifier circuit is configured to output an error voltage that increases as the output DC voltage becomes lower than the predetermined voltage and decreases as the output DC voltage becomes higher than the predetermined voltage. The oscillating circuit keeps the falling speed of the oscillating voltage constant regardless of changes in the error voltage, increases the rising speed of the oscillating voltage as the error voltage is higher than the first set voltage, and The lower the set voltage of 2, the faster the speed. The pulse width control circuit turns on the first switch and turns off the second switch during the rising period of the oscillation voltage, and during the falling period of the oscillation voltage, the error voltage is equal to the oscillation voltage. When it is higher, both the first switch and the second switch are turned on, and when the error voltage is lower than the oscillation voltage, both the first switch and the second switch are turned off. You may comprise.
【0025】本発明のDC−DCコンバータにおいて、
前記発振回路は、前記降圧動作モードにおいて、所定の
第3の設定電圧を前記誤差電圧と比較して、前記誤差電
圧が前記出力直流電圧を下降させる方向において前記第
3の設定電圧を越えた場合、前記誤差電圧と前記第3の
設定電圧との電圧の差が大きいほど前記発振電圧の周期
を長くするように構成してもよい。本発明のDC−DC
コンバータにおいて、前記発振回路は、前記第2の設定
電圧より低い電圧の第3の設定電圧に対して、前記誤差
電圧が前記第3の設定電圧より低い場合、前記誤差電圧
と前記第3の設定電圧との電圧の差が大きいほど前記発
振電圧の周期を長くするように構成してもよい。In the DC-DC converter of the present invention,
In the step-down operation mode, the oscillator circuit compares a predetermined third set voltage with the error voltage, and when the error voltage exceeds the third set voltage in a direction of decreasing the output DC voltage. The cycle of the oscillation voltage may be lengthened as the difference between the error voltage and the third set voltage increases. DC-DC of the present invention
In the converter, the oscillation circuit includes the error voltage and the third setting voltage when the error voltage is lower than the third setting voltage with respect to a third setting voltage which is lower than the second setting voltage. The cycle of the oscillation voltage may be lengthened as the difference between the voltage and the voltage increases.
【0026】本発明のDC−DCコンバータにおいて、
前記発振回路は、前記第2の設定電圧より低い電圧の第
3の設定電圧に対して、前記誤差電圧が前記第3の設定
電圧より低い場合、前記誤差電圧と前記第3の設定電圧
との電圧の差が大きいほど前記発振電圧の下降速度を遅
くするように構成してもよい。本発明のDC−DCコン
バータにおいて、前記発振回路は、前記第2の設定電圧
より低い電圧の第3の設定電圧に対して、前記誤差電圧
が前記第3の設定電圧より低い場合、前記誤差電圧と前
記第3の設定電圧との電圧の差が大きいほど前記発振電
圧の上昇速度を遅くするように構成してもよい。In the DC-DC converter of the present invention,
When the error voltage is lower than the third setting voltage with respect to a third setting voltage which is lower than the second setting voltage, the oscillation circuit divides the error voltage and the third setting voltage. The lowering speed of the oscillation voltage may be slowed down as the voltage difference increases. In the DC-DC converter of the present invention, the oscillating circuit, when the error voltage is lower than the third setting voltage with respect to a third setting voltage lower than the second setting voltage, the error voltage. The increase rate of the oscillation voltage may be slowed down as the difference between the voltage and the third set voltage increases.
【0027】本発明のDC−DCコンバータにおいて、
前記第3の設定電圧は、前記入力直流電圧が低いほど前
記第2の設定電圧に近づくように設定してもよい。本発
明のDC−DCコンバータにおいて、前記制御部におい
て、前記誤差電圧と前記第1の設定電圧との比較動作に
おいて所定のヒステリシス特性を有するように構成して
もよい。本発明のDC−DCコンバータにおいて、前記
発振回路は、前記誤差電圧が前記第1の設定電圧より高
くなるとき、前記発振電圧の1周期に占める上昇時間の
割合を小さくするようにように構成してもよい。In the DC-DC converter of the present invention,
The third set voltage may be set to be closer to the second set voltage as the input DC voltage is lower. In the DC-DC converter of the present invention, the control unit may be configured to have a predetermined hysteresis characteristic in a comparison operation of the error voltage and the first set voltage. In the DC-DC converter of the present invention, the oscillating circuit is configured to reduce a rate of a rising time in one cycle of the oscillating voltage when the error voltage becomes higher than the first set voltage. May be.
【0028】本発明のDC−DCコンバータにおいて、
前記制御部において、前記誤差電圧と前記第2の設定電
圧との比較動作において所定のヒステリシス特性を有す
るように構成してもよい。本発明のDC−DCコンバー
タにおいて、前記発振回路は、前記誤差電圧が前記第2
の設定電圧より低くなるとき、前記発振電圧の1周期に
占める上昇時間の割合を小さくするようにように構成し
てもよい。In the DC-DC converter of the present invention,
The control unit may be configured to have a predetermined hysteresis characteristic in the operation of comparing the error voltage and the second set voltage. In the DC-DC converter of the present invention, in the oscillation circuit, the error voltage is the second voltage.
When the voltage becomes lower than the set voltage, the ratio of the rising time in one cycle of the oscillation voltage may be reduced.
【0029】本発明のDC−DCコンバータは、第1の
スイッチを有する降圧コンバータ部と、第2のスイッチ
を有する昇圧コンバータ部と、前記第1のスイッチと前
記第2のスイッチをそれぞれオンオフする制御部とを備
え、入力直流電圧が印加されて出力直流電圧を負荷へ出
力する昇降圧型のDC−DCコンバータである。前記制
御部は、発振電圧と前記出力直流電圧に対応する誤差電
圧とを比較し、前記発振電圧と前記誤差電圧が一致する
ことがある場合には、前記第1のスイッチと前記第2の
スイッチをそれぞれオンオフする駆動信号を送出する昇
降圧動作を行う。前記制御部は、前記発振電圧と前記誤
差電圧が一致することがない場合には、前記発振電圧と
前記誤差電圧との電圧の差によって、前記第2のスイッ
チをオフ状態に固定して前記第1のスイッチをオンオフ
制御する降圧動作を行い、または、前記第1のスイッチ
をオン状態に固定して前記第2のスイッチをオンオフ制
御する昇圧動作を行う。上記のように構成された本発明
のDC−DCコンバータは、昇圧から昇降圧さらに降圧
に至る制御を1つの発振回路と1つの誤差電圧との比較
により可能としたので、制御部の構成を簡素化すること
ができる。The DC-DC converter of the present invention is a step-down converter section having a first switch, a step-up converter section having a second switch, and control for turning on and off the first switch and the second switch, respectively. And a step-up / down DC-DC converter to which an input DC voltage is applied and which outputs an output DC voltage to a load. The control unit compares an oscillating voltage with an error voltage corresponding to the output DC voltage, and if the oscillating voltage and the error voltage may match, the first switch and the second switch The step-up / step-down operation is performed by sending a drive signal for turning on / off each. When the oscillation voltage and the error voltage do not match, the control unit fixes the second switch to an off state and fixes the second switch due to a voltage difference between the oscillation voltage and the error voltage. The step-down operation for controlling the ON / OFF of the first switch is performed, or the step-up operation for fixing the first switch in the ON state and controlling the second switch on / off is performed. The DC-DC converter of the present invention configured as described above enables control from step-up to step-up / step-down and step-down by comparing one oscillating circuit and one error voltage. Therefore, the configuration of the control unit is simple. Can be converted.
【0030】[0030]
【発明の実施の形態】以下、本発明に係るDC−DCコ
ンバータの好適な実施の形態について添付の図1から図
9を参照しつつ説明する。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of a DC-DC converter according to the present invention will be described below with reference to the accompanying FIGS. 1 to 9.
【0031】《実施の形態1》本発明の実施の形態1を
図1から図3を参照して説明する。図1は本発明に係る
実施の形態1のDC−DCコンバータの構成を示す回路
図である。図1において、実施の形態1のDC−DCコ
ンバータ50は、電圧Eiの入力直流電源1が接続され
た、PチャネルMOSFETからなる第1のスイッチ2
とダイオードである第1の整流部3とインダクタ4とで
構成される降圧コンバータ部51、インダクタ4を共有
してNチャネルMOSFETからなる第2のスイッチ5
とダイオードである第2の整流部6とで構成される昇圧
コンバータ部52、及び出力コンデンサ7を備えてい
る。出力コンデンサ7の両端子間の電圧Eoは出力直流
電圧として負荷8に印加されている。<< First Embodiment >> A first embodiment of the present invention will be described with reference to FIGS. 1 is a circuit diagram showing a configuration of a DC-DC converter according to a first embodiment of the present invention. Referring to FIG. 1, the DC-DC converter 50 according to the first embodiment includes a first switch 2 including a P-channel MOSFET, to which an input DC power supply 1 having a voltage Ei is connected.
And a step-down converter unit 51 composed of a first rectifying unit 3 which is a diode and an inductor 4, and a second switch 5 composed of an N-channel MOSFET sharing the inductor 4
And a second rectifying unit 6 which is a diode, and a boost converter unit 52, and an output capacitor 7. The voltage Eo between both terminals of the output capacitor 7 is applied to the load 8 as an output DC voltage.
【0032】第1のスイッチ2、インダクタ4及び第2
のスイッチ5は直列に接続されて直流電源1の正極1A
と負極1B間に接続されている。第1のスイッチ2と第
2のスイッチ5が共にオンになると、インダクタ4に入
力直流電圧Eiが印加される。第1の整流手段3、イン
ダクタ4及び第2の整流手段6は直列に接続され、第1
の整流手段3と第2の整流手段6が共にオンになるとイ
ンダクタ4の電圧が出力コンデンサ7に印加される。第
1のスイッチ2と第2のスイッチ5をオンオフ制御する
制御部53は、誤差増幅回路10、発振回路11及びパ
ルス幅制御回路12を備えている。誤差増幅回路10
は、出力直流電圧Eoを検出して誤差電圧Veを出力す
る。発振回路11は、発振電圧Vtを出力する。パルス
幅制御回路12は誤差電圧Veと発振電圧Vtとを入力
し、第1のスイッチ2をオンオフ駆動する駆動電圧Vg
2と、第2のスイッチ5をオンオフ駆動する駆動電圧V
g5とを出力する。The first switch 2, the inductor 4 and the second
The switch 5 is connected in series and the positive electrode 1A of the DC power supply 1 is connected.
And the negative electrode 1B. When both the first switch 2 and the second switch 5 are turned on, the input DC voltage Ei is applied to the inductor 4. The first rectifying means 3, the inductor 4 and the second rectifying means 6 are connected in series,
When both the rectifying means 3 and the second rectifying means 6 are turned on, the voltage of the inductor 4 is applied to the output capacitor 7. The control unit 53 that controls ON / OFF of the first switch 2 and the second switch 5 includes an error amplification circuit 10, an oscillation circuit 11, and a pulse width control circuit 12. Error amplifier circuit 10
Detects the output DC voltage Eo and outputs the error voltage Ve. The oscillation circuit 11 outputs the oscillation voltage Vt. The pulse width control circuit 12 inputs the error voltage Ve and the oscillation voltage Vt, and drives the first switch 2 to turn on / off the drive voltage Vg.
2 and a drive voltage V for driving the second switch 5 on and off
Output g5 and.
【0033】図2は制御部53の誤差増幅回路10、発
振回路11及びパルス幅制御回路12の詳細な回路図で
ある。図2において、誤差増幅回路10は、基準電圧源
100、出力直流電圧Eoを分圧する2つの直列接続さ
れてた抵抗101、102、基準電圧源100の電圧E
rと検出電圧とを比較し比較結果の誤差を増幅して誤差
信号Veを出力する誤差増幅器103を有している。発
振回路11は、静電容量Cを有する発振コンデンサ11
0及び定電流回路111を有し、定電流回路111に流
れる定電流I1で発振コンデンサ110を充電するPN
Pトランジスタ112とPNPトランジスタ113から
なるカレントミラー回路とを有する。また入力直流電圧
Eiを分圧して第1の設定電圧E1と第2の設定電圧E
2とを出力する抵抗114、ダイオード115及び抵抗
116の直列回路を有する。発振コンデンサ110を放
電するNPNトランジスタ117とNPNトランジスタ
118とからなるカレントミラー回路を更に有し、第1
の設定電圧E1の出力点にベース端子が接続されたNP
Nトランジスタ130を有する。このNPNトランジス
タ130のエミッタ端子と誤差増幅器103の出力端子
の間に抵抗131が接続されている。FIG. 2 is a detailed circuit diagram of the error amplification circuit 10, the oscillation circuit 11 and the pulse width control circuit 12 of the control section 53. In FIG. 2, the error amplification circuit 10 includes a reference voltage source 100, two resistors 101 and 102 connected in series that divide the output DC voltage Eo, and a voltage E of the reference voltage source 100.
It has an error amplifier 103 that compares r with the detected voltage, amplifies the error of the comparison result, and outputs an error signal Ve. The oscillation circuit 11 includes an oscillation capacitor 11 having an electrostatic capacitance C.
0 and a constant current circuit 111, and a PN that charges the oscillation capacitor 110 with a constant current I1 flowing in the constant current circuit 111.
It has a current mirror circuit including a P-transistor 112 and a PNP transistor 113. Further, the input DC voltage Ei is divided to divide the first set voltage E1 and the second set voltage E1.
2 and a resistor 114, a diode 115, and a resistor 116 that are connected in series. The current mirror circuit further includes an NPN transistor 117 for discharging the oscillation capacitor 110 and an NPN transistor 118.
NP whose base terminal is connected to the output point of the set voltage E1 of
It has an N-transistor 130. A resistor 131 is connected between the emitter terminal of the NPN transistor 130 and the output terminal of the error amplifier 103.
【0034】PNPトランジスタ132とPNPトラン
ジスタ133からなるカレントミラー回路は、抵抗13
1に流れる電流を、NPNトランジスタ117とNPN
トランジスタ118とからなるカレントミラー回路に供
給するように構成されている。PNPトランジスタ13
4はそのベース端子に第2の設定電圧E2が印加されて
おり、コレクタ端子はNPNトランジスタ117のベー
ス端子に接続されている。PNPトランジスタ134の
エミッタ端子と誤差増幅器103の出力端子との間には
抵抗135が接続されている。比較器136は第1の設
定電圧E1と発振コンデンサ110の電圧Vtとを比較
する。比較器137は第2の設定電圧E2と発振コンデ
ンサ110の電圧Vtとを比較する。NOR回路138
には比較器136の出力が入力され、NOR回路139
はNOR回路138とともにフリップフロップを構成す
る。The current mirror circuit composed of the PNP transistor 132 and the PNP transistor 133 has a resistor 13
The current that flows in 1 is transmitted to NPN transistor 117 and NPN
It is configured to supply to a current mirror circuit including the transistor 118. PNP transistor 13
The second setting voltage E2 is applied to the base terminal of the reference numeral 4, and the collector terminal of the reference numeral 4 is connected to the base terminal of the NPN transistor 117. A resistor 135 is connected between the emitter terminal of the PNP transistor 134 and the output terminal of the error amplifier 103. The comparator 136 compares the first set voltage E1 with the voltage Vt of the oscillation capacitor 110. The comparator 137 compares the second set voltage E2 with the voltage Vt of the oscillation capacitor 110. NOR circuit 138
The output of the comparator 136 is input to the NOR circuit 139.
Together with the NOR circuit 138 form a flip-flop.
【0035】クロック信号源140は周期Tのワンショ
ットパルスをNOR回路139へ入出力する。Pチャネ
ルMOSFET141は、NOR回路138の出力Vx
で駆動されて、PNPトランジスタ112とPNPトラ
ンジスタ113とからなるカレントミラー回路のエミッ
タ−ベース間を短絡する。NOR回路138の出力Vx
と比較器137の出力が入力されるNOR回路142の
出力はNチャネルMOSFET143のゲートに印加さ
れこれを駆動する。NチャネルMOSFET143及び
これに接続された抵抗144を経て、発振コンデンサ1
10は放電する。NOR回路139の出力がゲートに印
加されて駆動されるNチャネルMOSFET145は、
NPNトランジスタ117とNPNトランジスタ118
からなるカレントミラー回路のベース−エミッタ間を短
絡する。The clock signal source 140 inputs / outputs a one-shot pulse having a period T to the NOR circuit 139. The P-channel MOSFET 141 outputs the output Vx of the NOR circuit 138.
Driven by, and short-circuits between the emitter and the base of the current mirror circuit including the PNP transistor 112 and the PNP transistor 113. Output Vx of NOR circuit 138
The output of the NOR circuit 142, to which the output of the comparator 137 is input, is applied to the gate of the N-channel MOSFET 143 to drive it. Via the N-channel MOSFET 143 and the resistor 144 connected thereto, the oscillation capacitor 1
10 discharges. The N-channel MOSFET 145 driven by applying the output of the NOR circuit 139 to its gate is
NPN transistor 117 and NPN transistor 118
The base-emitter of the current mirror circuit consisting of is short-circuited.
【0036】パルス幅制御回路12は、誤差増幅器10
3の出力電圧Veと発振コンデンサ110の電圧Vtと
を比較する比較器120を有する。この比較器120の
出力VyとNOR回路139の出力はOR回路121に
入力される。比較器120の出力VyとNOR回路13
8の出力VxがAND回路122に入力される。OR回
路121の出力は、インバータ123を経て、第1のス
イッチ2に入力される。第1のスイッチ2の駆動電圧V
g2となる。AND回路122の出力は、第2のスイッ
チ5の駆動電圧Vg5である。The pulse width control circuit 12 includes an error amplifier 10
3 has an output voltage Ve and a voltage Vt of the oscillating capacitor 110. The output Vy of the comparator 120 and the output of the NOR circuit 139 are input to the OR circuit 121. Output Vy of comparator 120 and NOR circuit 13
The output Vx of 8 is input to the AND circuit 122. The output of the OR circuit 121 is input to the first switch 2 via the inverter 123. Drive voltage V of the first switch 2
It becomes g2. The output of the AND circuit 122 is the drive voltage Vg5 of the second switch 5.
【0037】上記のように構成された実施の形態1のD
C−DCコンバータの動作を以下に説明する。第1のス
イッチ2及び第2のスイッチ5は制御部53により同じ
スイッチング周期Tでオンオフ動作をする。第1のスイ
ッチ2及び第2のスイッチ5の1スイッチング周期にお
けるそれぞれのオン時間の割合である時比率を、それぞ
れδ1、δ2とする。第2のスイッチ5がオン状態とな
る期間は第1のスイッチ2もオン状態であり、時比率δ
1は時比率δ2より大きいものとする(δ1>δ2)。
説明の便宜上、第1の整流部及び第2の整流部のオン状
態における順方向電圧降下は無視する。D of the first embodiment configured as described above
The operation of the C-DC converter will be described below. The first switch 2 and the second switch 5 are turned on and off at the same switching cycle T by the control unit 53. The duty ratios of the ON times of the first switch 2 and the second switch 5 in one switching cycle are δ1 and δ2, respectively. During the period in which the second switch 5 is on, the first switch 2 is also on, and the duty ratio δ
1 is larger than the duty ratio δ2 (δ1> δ2).
For convenience of description, the forward voltage drop in the ON state of the first rectification unit and the second rectification unit is ignored.
【0038】まず、第1のスイッチ2と第2のスイッチ
5が共にオン状態の時、入力直流電源1の電圧Eiがイ
ンダクタ4に印加される。印加期間は時比率δ2と周期
Tとの積(δ2・T)で表される。この期間に、入力直
流電源1からインダクタ4に電流が流れ、磁気エネルギ
ーが蓄積される。次に、第1のスイッチ2と第2のスイ
ッチ5が共にオフ状態の時、第1の整流部3と第2の整
流部6がオン状態となり、インダクタ4には出力直流電
圧Eoが逆方向に印加される。印加期間は周期Tから時
比率δ1と周期Tの積を差引いた値(T−δ1・T)で
表され、インダクタ4から出力コンデンサ7へ電流が流
れ、蓄積された磁気エネルギーは放出される。最後に、
第1のスイッチ2がオン状態で第2のスイッチ5がオフ
状態の時、第2の整流部6がオン状態となり、インダク
タ4には入力直流電圧Eiと出力直流電圧Eoの差の電
圧(Ei−Eo)が印加される。この期間は式(δ1・
T−δ2・T)で表され、インダクタ4を経て入力直流
電源1から出力コンデンサ7へ電流が流れる。First, when both the first switch 2 and the second switch 5 are on, the voltage Ei of the input DC power supply 1 is applied to the inductor 4. The application period is represented by the product of the duty δ2 and the period T (δ2 · T). During this period, current flows from the input DC power supply 1 to the inductor 4, and magnetic energy is accumulated. Next, when both the first switch 2 and the second switch 5 are in the OFF state, the first rectifying unit 3 and the second rectifying unit 6 are in the ON state, and the output DC voltage Eo is applied to the inductor 4 in the reverse direction. Applied to. The application period is represented by a value (T−δ1 · T) obtained by subtracting the product of the duty ratio δ1 and the period T from the period T, a current flows from the inductor 4 to the output capacitor 7, and the accumulated magnetic energy is released. Finally,
When the first switch 2 is in the ON state and the second switch 5 is in the OFF state, the second rectifying unit 6 is in the ON state, and the inductor 4 has a voltage (Ei) which is a difference between the input DC voltage Ei and the output DC voltage Eo. -Eo) is applied. This period is expressed by the formula (δ1 ·
T−δ2 · T), and a current flows from the input DC power supply 1 to the output capacitor 7 via the inductor 4.
【0039】以上のように磁気エネルギーの蓄積と放出
の動作を繰り返すことにより、出力コンデンサ7から負
荷8へ電力が供給される。インダクタ4の磁気エネルギ
ーの蓄積と放出が均衡する安定動作状態においては、イ
ンダクタ4の印加電圧と印加時間の積の和はゼロである
から、下記の式(4)が成り立つ。Electric power is supplied from the output capacitor 7 to the load 8 by repeating the operation of accumulating and releasing the magnetic energy as described above. In a stable operation state in which the accumulation and the release of the magnetic energy of the inductor 4 are balanced, the sum of the products of the applied voltage and the applied time of the inductor 4 is zero, and therefore the following formula (4) is established.
【0040】 Ei・δ2・T+(Ei−Eo)(δ1・T−δ2・T) −Eo(T−δ1・T)=0 (4)[0040] Ei ・ δ2 ・ T + (Ei-Eo) (δ1 ・ T-δ2 ・ T) −Eo (T−δ1 · T) = 0 (4)
【0041】上記の式(4)を整理すると、下記の式
(5)に示される変換特性式が得られる。By rearranging the above equation (4), the conversion characteristic equation shown in the following equation (5) can be obtained.
【0042】 Eo/Ei=δ1/(1−δ2) (5)[0042] Eo / Ei = δ1 / (1-δ2) (5)
【0043】上記の式(5)の変換特性式からわかるよ
うに、時比率δ1、δ2を制御することにより、理論上
は任意の入力直流電圧Eiから任意の出力直流電圧Eo
を得ることができ、DC−DCコンバータを昇降圧コン
バータとして動作させることが可能となる。第2のスイ
ッチ5が常時オフ状態となる時比率δ2が零(δ2=
0)の場合は、下記の式(6)に示すように降圧コンバ
ータとして動作する降圧動作モードとなる。As can be seen from the conversion characteristic formula of the above formula (5), theoretically, by controlling the duty ratios δ1 and δ2, from the arbitrary input DC voltage Ei to the arbitrary output DC voltage Eo.
Therefore, the DC-DC converter can be operated as a buck-boost converter. The duty ratio δ2 at which the second switch 5 is always off is zero (δ2 =
In the case of 0), the step-down operation mode operates as a step-down converter as shown in the following expression (6).
【0044】 Eo/Ei=δ1 (6)[0044] Eo / Ei = δ1 (6)
【0045】また、第1のスイッチ2が常時オン状態と
なる時比率δ1が1に等しい(δ1=1)場合は、下記
の式(7)に示すように昇圧コンバータとして動作する
昇圧動作モードとなる。When the duty ratio δ1 in which the first switch 2 is always on is equal to 1 (δ1 = 1), the boosting operation mode operates as a boosting converter as shown in the following equation (7). Become.
【0046】 Eo/Ei=1/(1−δ2) (7)[0046] Eo / Ei = 1 / (1-δ2) (7)
【0047】図3の(a)から(c)は、図2に示す制
御部53の各部波形図である。図3の(a)から(c)
において、クロック信号源140からのパルス出力V
c、発振コンデンサ110の発振電圧Vt、誤差増幅回
路10からの誤差電圧Ve、NOR回路138の出力V
x、パルス幅制御回路12における比較器120の出力
Vy、OR回路121の出力V121、及び第2のスイ
ッチ5の駆動電圧Vg5の波形を示す。尚、図3におい
て、第1のスイッチ2の駆動電圧Vg2ではなく、その
反転電圧であるOR回路121の出力V121を示した
のは、以下の理由による。FIGS. 3A to 3C are waveform charts of each part of the control unit 53 shown in FIG. 3 (a) to (c)
The pulse output V from the clock signal source 140 at
c, oscillation voltage Vt of oscillation capacitor 110, error voltage Ve from error amplification circuit 10, output V of NOR circuit 138
The waveforms of x, the output Vy of the comparator 120 in the pulse width control circuit 12, the output V121 of the OR circuit 121, and the drive voltage Vg5 of the second switch 5 are shown. In FIG. 3, the output V121 of the OR circuit 121, which is the inverted voltage of the drive voltage Vg2 of the first switch 2, is shown for the following reason.
【0048】第1のスイッチ2はPチャネルMOSFE
Tであるので、ゲートに印加される駆動電圧Vg2が
“L”(論理レベルの「低」)でオン、“H”(論理レ
ベルの「高」)でオフ状態となる。従って通常のスイッ
チのように”L”でオフ、”H”でオンとなるものとは
オンオフ状態を表す波形の意味が反対となり混乱を起こ
す恐れがある。図2で比較器120の出力VyとNOR
回路139の出力との論理否定和をとって駆動電圧Vg
2とすればよいが、理解を容易にするためにOR回路1
21とインバータ123による構成とし、OR回路12
1の出力V121を図3に示した。すなわち図3では、
OR回路121の出力V121を示すことにより、第1
のスイッチ2のオンオフ状態が”H”でオン、”L”で
オフとなるようにして容易に理解できるようにした。図
3の(a)は発振電圧Vtが誤差電圧Veより大きい場
合、(b)は発振電圧Vtと誤差電圧Veの波形が交差
する場合、すなわち一致することがある場合(c)は発
振電圧Vtが誤差電圧Veより小さい場合を示す。The first switch 2 is a P channel MOSFE
Since the driving voltage Vg2 is T, the driving voltage Vg2 applied to the gate is turned on when the driving voltage Vg2 is "L" (logic level "low") and turned off when the driving voltage Vg2 is "H" (logic level "high"). Therefore, the meaning of the waveform representing the on / off state is opposite to that of a normal switch that is turned off by "L" and turned on by "H", which may cause confusion. In FIG. 2, the output Vy of the comparator 120 and NOR
The drive voltage Vg is obtained by taking the logical sum of the output of the circuit 139 and
The number may be 2, but the OR circuit 1 is provided for easy understanding.
21 and the inverter 123, the OR circuit 12
The output V121 of No. 1 is shown in FIG. That is, in FIG.
By indicating the output V121 of the OR circuit 121, the first
The ON / OFF state of the switch 2 is turned on when it is “H” and turned off when it is “L” so that it can be easily understood. 3A shows the case where the oscillation voltage Vt is larger than the error voltage Ve, FIG. 3B shows the case where the waveforms of the oscillation voltage Vt and the error voltage Ve cross each other, that is, the case where they coincide with each other, and FIG. 3C shows the oscillation voltage Vt. Is smaller than the error voltage Ve.
【0049】制御部53の動作を図2及び図3を参照し
ながら説明する。説明の便宜上、ダイオードの順方向電
圧降下、すなわちオン状態にあるNPNトランジスタの
ベース−エミッタ間の電圧とPNPトランジスタのエミ
ッタ−ベース間の電圧は等しいものとしこれを電圧Vd
で表す。電圧Vdは第1の設定電圧E1と第2の設定電
圧E2との差に等しい。誤差増幅回路10の出力する誤
差電圧Veについて、出力直流電圧Eoを抵抗101と
抵抗102で分圧して検出された電圧が、基準電圧源1
00の基準電圧Erより高くなると誤差電圧Veは下降
し、低くなると上昇する。即ち、入力直流電圧Eiが高
くなったり、負荷8が軽くなって出力直流電圧Eoが上
昇しようとすると、誤差電圧Veは下降する。逆に、入
力直流電圧Eiが低くなったり、負荷8が重くなって出
力直流電圧Eoが下降しようとすると、誤差電圧Veは
上昇する。図3の(a)は誤差電圧Veが発振電圧Vt
より低い状態を示し、入力直流電圧Eiが出力直流電圧
Eoより高い場合である。図3の(b)は誤差電圧Ve
と発振電圧Vtの波形が交差している状態を示し、入力
直流電圧Eiが出力直流電圧Eoに近い場合である。図
3の(c)は誤差電圧Veが発振電圧Vtより高い状態
を示し、入力直流電圧Eiが低い場合である。The operation of the control unit 53 will be described with reference to FIGS. For convenience of explanation, it is assumed that the forward voltage drop of the diode, that is, the base-emitter voltage of the NPN transistor in the ON state and the emitter-base voltage of the PNP transistor are equal.
It is represented by. The voltage Vd is equal to the difference between the first set voltage E1 and the second set voltage E2. Regarding the error voltage Ve output from the error amplifier circuit 10, the voltage detected by dividing the output DC voltage Eo by the resistors 101 and 102 is the reference voltage source 1
When it becomes higher than the reference voltage Er of 00, the error voltage Ve drops, and when it becomes lower, it rises. That is, when the input DC voltage Ei becomes higher or the load 8 becomes lighter to increase the output DC voltage Eo, the error voltage Ve decreases. On the contrary, when the input DC voltage Ei decreases or the load 8 becomes heavy and the output DC voltage Eo tries to decrease, the error voltage Ve increases. In FIG. 3A, the error voltage Ve is the oscillation voltage Vt.
This is a case where the input DC voltage Ei is higher than the output DC voltage Eo, which shows a lower state. 3B shows the error voltage Ve
Shows a state where the waveforms of the oscillation voltage Vt and the input DC voltage Ei are close to the output DC voltage Eo. FIG. 3C shows a case where the error voltage Ve is higher than the oscillation voltage Vt and the input DC voltage Ei is low.
【0050】発振回路11の発振コンデンサ110は、
第1の設定電圧E1と第2の設定電圧 E2(E2<E
1)との間で充放電され、発振電圧Vtを出力する。こ
の充電期間は、クロック信号源140からのパルス信号
Vcを受けることにより始まる。まず、NOR回路13
9が“L”を出力し、NOR回路139と組み合わされ
てフリップフロップを構成するNOR回路138の出力
Vxが“H”となる。このため、FET141はオフ状
態となって、定電流源111の電流I1がPNPトラン
ジスタ112とPNPトランジスタ113のカレントミ
ラー回路を経て発振コンデンサ110に流れ、発振コン
デンサ110は充電される。FET143はオフ状態で
あるので抵抗144による放電は行われない。しかし、
FET145はオフ状態なのでNPNトランジスタ11
7とNPNトランジスタ118とのカレントミラー回路
による放電は行われる。NPNトランジスタ117とN
PNトランジスタ118とのカレントミラー回路による
放電電流は、誤差電圧Veによって決定される。The oscillation capacitor 110 of the oscillation circuit 11 is
The first set voltage E1 and the second set voltage E2 (E2 <E
It is charged and discharged with 1) and outputs the oscillation voltage Vt. This charging period starts by receiving the pulse signal Vc from the clock signal source 140. First, the NOR circuit 13
9 outputs "L", and the output Vx of the NOR circuit 138 that forms a flip-flop in combination with the NOR circuit 139 becomes "H". Therefore, the FET 141 is turned off, the current I1 of the constant current source 111 flows to the oscillation capacitor 110 via the current mirror circuit of the PNP transistor 112 and the PNP transistor 113, and the oscillation capacitor 110 is charged. Since the FET 143 is off, the resistor 144 does not discharge. But,
Since the FET 145 is off, the NPN transistor 11
7 and the NPN transistor 118 are discharged by the current mirror circuit. NPN transistor 117 and N
The discharge current by the current mirror circuit with the PN transistor 118 is determined by the error voltage Ve.
【0051】図3の(b)に示すように、誤差電圧Ve
が第1の設定電圧E1と第2の設定電圧E2の間にある
場合、NPNトランジスタ130とPNPトランジスタ
134とはともにオフ状態となる。従って、NPNトラ
ンジスタ117とNPNトランジスタ118によるカレ
ントミラー回路を経て、発振コンデンサ110から放電
する電流はなく、発振コンデンサ110は、定電流I1
で充電される。従って、発振コンデンサ110の充電速
度、即ち発振電圧Vtの上昇速度は一定である。図3の
(a)に示すように、誤差電圧Veが第2の設定電圧E
2より低い場合、PNPトランジスタ134はオフ状態
となるが、NPNトランジスタ130はオン状態とな
り、抵抗131に電流が流れる。抵抗131には第1の
設定電圧E1から電圧Vdと誤差電圧Veを差し引いた
電圧(E1−Vd−Ve)が印加される。第2の設定電
圧E2は第1の設定電圧E1と電圧Vdとの差に等しい
ので(E2=E1−Vd)、抵抗131の抵抗値をR1
31とすると、抵抗131に流れる電流は式(E2−V
e)/R131 で計算される値となる。この電流が発
振コンデンサ110からPNPトランジスタ132とP
NPトランジスタ133とを含むカレントミラー回路、
及びNPNトランジスタ117とNPNトランジスタ1
18とを含むカレントミラー回路を経て流れ、発振コン
デンサ110は放電する。但し、この電流は電圧Veが
最も低くなったときでも定電流I1よりは大きくならな
いように設定される。従って、発振コンデンサ110
は、下記の式(8)で表される電流I131で充電され
る。As shown in FIG. 3B, the error voltage Ve
Is between the first set voltage E1 and the second set voltage E2, both the NPN transistor 130 and the PNP transistor 134 are turned off. Therefore, there is no current discharged from the oscillation capacitor 110 through the current mirror circuit including the NPN transistor 117 and the NPN transistor 118, and the oscillation capacitor 110 does not have the constant current I1.
Is charged with. Therefore, the charging speed of the oscillation capacitor 110, that is, the rising speed of the oscillation voltage Vt is constant. As shown in FIG. 3A, the error voltage Ve is equal to the second set voltage E.
When it is lower than 2, the PNP transistor 134 is turned off, but the NPN transistor 130 is turned on, and a current flows through the resistor 131. A voltage (E1-Vd-Ve) obtained by subtracting the voltage Vd and the error voltage Ve from the first set voltage E1 is applied to the resistor 131. Since the second set voltage E2 is equal to the difference between the first set voltage E1 and the voltage Vd (E2 = E1-Vd), the resistance value of the resistor 131 is set to R1.
Assuming that the current is 31, the current flowing through the resistor 131 is expressed by the formula (E2-V
e) The value calculated by R131. This current flows from the oscillation capacitor 110 to the PNP transistor 132 and P
A current mirror circuit including an NP transistor 133,
And NPN transistor 117 and NPN transistor 1
18 and the oscillation capacitor 110 is discharged. However, this current is set so as not to become larger than the constant current I1 even when the voltage Ve becomes the lowest. Therefore, the oscillation capacitor 110
Is charged with a current I131 represented by the following equation (8).
【0052】 I131=I1−(E2−Ve)/R131 (8)[0052] I131 = I1- (E2-Ve) / R131 (8)
【0053】充電電流I131は、誤差電圧Veが第2
の設定電圧E2より低いほど少なくなり、発振コンデン
サ110の充電速度、即ち発振電圧Vtの上昇速度は遅
くなる。図3の(c)に示すように、誤差電圧Veが第
1の設定電圧E1より高い場合には、NPNトランジス
タ130はオフ状態となるが、PNPトランジスタ13
4はオン状態となり、抵抗135に電流が流れる。抵抗
135には式(Ve−(E2+Vd))で表される電圧
が印加される。第1の設定電圧E1は、第2の設定電圧
E2と電圧Vdとの和(E1=E2+Vd)であるか
ら、抵抗135の抵抗値をR135とすると、抵抗13
5に流れる電流は、式(Ve−E1)/R135 で表
される値となる。この電流がNPNトランジスタ117
とNPNトランジスタ118とを含むカレントミラー回
路を経て流れ発振コンデンサ110は放電する。但し、
この電流は誤差電圧Veが最も高くなったときでも定電
流I1よりは大きくならないように設定される。従っ
て、発振コンデンサ110は、下記の式(9)で表され
る電流I135で充電される。The charging current I131 has an error voltage Ve of the second
The lower the set voltage E2, the smaller the charging speed of the oscillation capacitor 110, that is, the rising speed of the oscillation voltage Vt. As shown in FIG. 3C, when the error voltage Ve is higher than the first set voltage E1, the NPN transistor 130 is turned off, but the PNP transistor 13 is turned off.
4 is turned on, and a current flows through the resistor 135. A voltage represented by the formula (Ve− (E2 + Vd)) is applied to the resistor 135. Since the first set voltage E1 is the sum of the second set voltage E2 and the voltage Vd (E1 = E2 + Vd), if the resistance value of the resistor 135 is R135, the resistance 13
The current flowing in No. 5 has a value represented by the formula (Ve-E1) / R135. This current is the NPN transistor 117
Through the current mirror circuit including the NPN transistor 118 and the NPN transistor 118, the oscillation capacitor 110 is discharged. However,
This current is set so as not to become larger than the constant current I1 even when the error voltage Ve becomes highest. Therefore, the oscillation capacitor 110 is charged with the current I135 represented by the following equation (9).
【0054】 I135=I1−(Ve−E1)/R135 (9)[0054] I135 = I1- (Ve-E1) / R135 (9)
【0055】充電電流I135は、誤差電圧Veが第1
の設定電圧E1より高いほど少なくなり、発振コンデン
サ110の充電速度、即ち発振電圧Vtの上昇速度は遅
くなる。発振コンデンサ110の充電が進み、発振電圧
Vtが第1の設定電圧E1に至ると、比較器136の出
力は“H”になり、フリップフロップのNOR回路13
8の出力Vxは“L”となる。同時にNOR回路139
の出力Vxは“H”となる。出力Vxが“L”のときの
FET141はオン状態になり、PNPトランジスタ1
13はオフ状態になって、発振コンデンサ110への充
電電流を停止する。NOR回路142の出力は“H”で
あるので、FET143がオン状態となり、発振コンデ
ンサ110を抵抗144で放電する。NOR回路139
から“H”の出力を受けたFET145はオン状態とな
る。そのためNPNトランジスタ118はオフ状態にな
り、NPNトランジスタ118による発振コンデンサ1
10の放電は停止する。従って、発振コンデンサ110
は抵抗144のみを経て放電し、発振電圧Vtは下降す
る。The charging current I135 has the first error voltage Ve.
The higher the set voltage E1, the smaller the charging speed of the oscillation capacitor 110, that is, the rising speed of the oscillation voltage Vt. When the charging of the oscillation capacitor 110 progresses and the oscillation voltage Vt reaches the first set voltage E1, the output of the comparator 136 becomes “H”, and the NOR circuit 13 of the flip-flop.
The output Vx of 8 becomes "L". At the same time, NOR circuit 139
Output Vx becomes "H". When the output Vx is "L", the FET 141 is turned on and the PNP transistor 1
13 is turned off and the charging current to the oscillation capacitor 110 is stopped. Since the output of the NOR circuit 142 is "H", the FET 143 is turned on and the oscillation capacitor 110 is discharged by the resistor 144. NOR circuit 139
The FET 145 which receives the output of "H" from is turned on. Therefore, the NPN transistor 118 is turned off, and the oscillation capacitor 1 by the NPN transistor 118 is turned on.
The discharge of 10 is stopped. Therefore, the oscillation capacitor 110
Is discharged only through the resistor 144, and the oscillation voltage Vt drops.
【0056】発振コンデンサ110の放電が進み、発振
電圧Vtが第2の設定電圧E2に至ると、比較器137
の出力は“H”になり、NOR回路142の出力は
“L”となる。これにより、FET143がオフ状態と
なり、発振コンデンサ110の放電は停止する。この状
態では、発振コンデンサ110は充電も放電もされない
ので、発振電圧Vtは第2の設定電圧E2よりわずかに
低い電圧を維持する。この状態において、クロック信号
源140から次のパルス信号が入力されるのを待つ。ク
ロック信号源140からのパルス信号が入力されると、
NOR回路138とNOR回路139によるフリップフ
ロップの出力が反転する。これにより、再び充電が開始
される。以上のように、発振コンデンサ110は第1の
設定電圧E1と第2の設定電圧E2との間で充放電さ
れ、発振電圧Vtを出力する。第1実施例の場合、第1
の設定電圧E1と第2の設定電圧E2との電位差はVd
であるので、発振電圧Vtの上昇期間Tcは下記の式
(10)〜式(12)によって表される。When the oscillation capacitor 110 is discharged more and the oscillation voltage Vt reaches the second set voltage E2, the comparator 137.
Output becomes "H", and the output of the NOR circuit 142 becomes "L". As a result, the FET 143 is turned off and the discharge of the oscillation capacitor 110 is stopped. In this state, the oscillation capacitor 110 is neither charged nor discharged, so that the oscillation voltage Vt maintains a voltage slightly lower than the second set voltage E2. In this state, it waits for the next pulse signal to be input from the clock signal source 140. When the pulse signal from the clock signal source 140 is input,
The output of the flip-flop by the NOR circuit 138 and the NOR circuit 139 is inverted. As a result, charging is started again. As described above, the oscillation capacitor 110 is charged and discharged between the first set voltage E1 and the second set voltage E2, and outputs the oscillation voltage Vt. In the case of the first embodiment, the first
The potential difference between the set voltage E1 and the second set voltage E2 is Vd
Therefore, the rising period Tc of the oscillation voltage Vt is expressed by the following equations (10) to (12).
【0057】 Ve<E2 の時、Tc=C・R131・Vd/(E2−Ve) (10)[0057] When Ve <E2, Tc = C · R131 · Vd / (E2-Ve) (10)
【0058】 E2≦Ve≦E1 の時、Tc=C・Vd/I1 (11)[0058] When E2 ≦ Ve ≦ E1, Tc = C · Vd / I1 (11)
【0059】 Ve>E1 の時、Tc=C・R135・Vd/(Ve−E1) (12)[0059] When Ve> E1, Tc = C · R135 · Vd / (Ve-E1) (12)
【0060】パルス幅制御回路12において、比較器1
20の出力VyとNOR回路139の出力がOR回路1
21に入力されて得られた論理和の出力V121はイン
バータ123に入力されて反転し、出力の駆動電圧Vg
2が得られる。駆動電圧Vg2が“H”となるのは、出
力Vxが“H”となる発振電圧Vtの上昇期間中であ
り、且つ出力Vyが“L”となる電圧Veが発振電圧V
eより小さい(Ve<Vt)期間である。即ち、第1の
スイッチ2がオフ状態のなるのは、発振電圧Vtの上昇
期間内において上記(Ve<Vt)の期間のみである。
一方、比較器120の出力VyとNOR回路138の出
力VxがAND回路122に入力されて、論理積である
駆動電圧Vg5が得られる。駆動電圧Vg5が“H”と
なるのは、出力Vxが“H”となる発振電圧Vtの上昇
期間であり、且つ出力Vyが“H”となる電圧Veが電
圧Vtより大きい(Ve>Vt)期間である。即ち、第
2のスイッチ5がオン状態となるのは、発振電圧Vtの
上昇期間内において前記(Ve>Vt)の期間のみであ
る。In the pulse width control circuit 12, the comparator 1
The output Vy of 20 and the output of the NOR circuit 139 are the OR circuit 1
The output V121 of the logical sum obtained by being input to the inverter 21 is input to and inverted by the inverter 123, and the output drive voltage Vg
2 is obtained. The drive voltage Vg2 becomes "H" during the rising period of the oscillation voltage Vt at which the output Vx becomes "H", and the voltage Ve at which the output Vy becomes "L" becomes the oscillation voltage V.
It is a period smaller than e (Ve <Vt). That is, the first switch 2 is turned off only during the period (Ve <Vt) in the rising period of the oscillation voltage Vt.
On the other hand, the output Vy of the comparator 120 and the output Vx of the NOR circuit 138 are input to the AND circuit 122, and the drive voltage Vg5 which is a logical product is obtained. The drive voltage Vg5 becomes "H" during the rising period of the oscillation voltage Vt at which the output Vx becomes "H", and the voltage Ve at which the output Vy becomes "H" is larger than the voltage Vt (Ve> Vt). It is a period. That is, the second switch 5 is turned on only during the period (Ve> Vt) in the rising period of the oscillation voltage Vt.
【0061】図3の(a)に示すように、入力直流電圧
Eiが出力直流電圧Eoより高く、誤差電圧Veが発振
電圧Vtより低い場合、比較器120の出力Vyは常時
“L”であるので、駆動電圧Vg5も常時“L”であり
第2のスイッチ5は常時オフ状態となる。一方、OR回
路121の出力V121、即ち駆動電圧Vg2の反転電
圧は、発振電圧Vtの上昇期間中は“L”となるので、
第1のスイッチ2は発振電圧Vtの上昇期間中はオフ状
態、他の期間はオン状態となる。この第1のスイッチ2
がオフ状態であるオフ期間(1−δ1)Tは、下記の式
(13)で表される。As shown in FIG. 3A, when the input DC voltage Ei is higher than the output DC voltage Eo and the error voltage Ve is lower than the oscillation voltage Vt, the output Vy of the comparator 120 is always "L". Therefore, the drive voltage Vg5 is always "L", and the second switch 5 is always off. On the other hand, the output V121 of the OR circuit 121, that is, the inversion voltage of the drive voltage Vg2 becomes “L” during the rising period of the oscillation voltage Vt,
The first switch 2 is off during the rising period of the oscillation voltage Vt and on during the other periods. This first switch 2
The off period (1-δ1) T in which is in the off state is represented by the following equation (13).
【0062】 (1−δ1)T=Tc=C・R131・Vd/(E2−Ve) (13)[0062] (1-δ1) T = Tc = C · R131 · Vd / (E2-Ve) (13)
【0063】この場合、実施の形態1のDC−DCコン
バータは、下記の式(14)に示す時比率δ1で動作す
る降圧動作モードとなる。In this case, the DC-DC converter of the first embodiment is in the step-down operation mode in which it operates at the duty ratio δ1 shown in the following equation (14).
【0064】 δ1=1−C・R131・Vd/(E2−Ve)/T (14)[0064] δ1 = 1-C · R131 · Vd / (E2-Ve) / T (14)
【0065】第1のスイッチ2の時比率δ1は、誤差電
圧Veが低下するほど小さくなる。入力直流電圧Eiが
高くなるほど、誤差電圧Veが低下して、時比率δ1が
小さくなるように制御することにより、出力直流電圧E
oを安定化することができる。図3の(b)に示すよう
に、入力直流電圧Eiの値が出力直流電圧Eoの値に近
く、誤差電圧Veの波形が発振電圧Vtの波形と交差し
ている場合、すなわち誤差電圧Veと発振電圧Vtが一
致することがある場合、発振電圧Vtの上昇期間Tc内
において誤差電圧Veが発振電圧Vtより大きいときの
み(Ve>Vt)、第2のスイッチ5はオン状態とな
る。また発振電圧Vtの上昇期間Tc内において誤差電
圧Veが発振電圧Vtより小さいときのみ(Ve<V
t)、第1のスイッチ2はオフ状態となる。発振電圧V
tの上昇期間Tc内において、(Ve>Vt)の期間
は、式 C(Ve−E2)/I1 によって表され、V
e<Vtの期間は、式 C(E1−Ve)/I1 によ
って表される。従って、実施の形態1のDC−DCコン
バータは、第1のスイッチ2が下記の式(15)に示す
時比率δ1でオンオフ動作し、第2のスイッチ5が下記
の式(16)に示す時比率δ2でオンオフ動作する昇降
圧動作モードである。The duty ratio δ1 of the first switch 2 decreases as the error voltage Ve decreases. As the input DC voltage Ei increases, the error voltage Ve decreases, and the duty ratio δ1 decreases.
o can be stabilized. As shown in FIG. 3B, when the value of the input DC voltage Ei is close to the value of the output DC voltage Eo and the waveform of the error voltage Ve crosses the waveform of the oscillation voltage Vt, that is, the error voltage Ve When the oscillation voltages Vt may coincide with each other, the second switch 5 is turned on only when the error voltage Ve is higher than the oscillation voltage Vt within the rising period Tc of the oscillation voltage Vt (Ve> Vt). Further, only when the error voltage Ve is smaller than the oscillation voltage Vt within the rising period Tc of the oscillation voltage Vt (Ve <V
t), the first switch 2 is turned off. Oscillation voltage V
Within the rising period Tc of t, the period of (Ve> Vt) is represented by the formula C (Ve-E2) / I1,
The period of e <Vt is represented by the formula C (E1-Ve) / I1. Therefore, in the DC-DC converter of the first embodiment, when the first switch 2 is turned on and off at the duty ratio δ1 shown in the following formula (15), and when the second switch 5 is shown in the following formula (16). This is the step-up / step-down operation mode in which the on / off operation is performed at the ratio δ2.
【0066】 δ1=1−C(E1−Ve)/I1/T (15)[0066] δ1 = 1-C (E1-Ve) / I1 / T (15)
【0067】 δ2=C(Ve−E2)/T (16)[0067] δ2 = C (Ve-E2) / T (16)
【0068】入力直流電圧Eiが高くなるほど、誤差電
圧Veは低下し、第1のスイッチ2の時比率δ1が小さ
くなると共に第2のスイッチ5の時比率δ2も小さくな
る。これにより、出力直流電圧Eoを安定化する制御が
できる。図3の(c)に示すように、入力直流電圧Ei
が出力直流電圧Eoより低く、誤差電圧Veが発振電圧
Vtより高い場合、比較器120の出力Vyは常時
“H”である。従って、OR回路121の出力V12
1、即ち駆動電圧Vg2の反転電圧は常時“H”であ
り、第1のスイッチ2は常時オン状態となる。駆動電圧
Vg5は、発振電圧Vtの上昇期間は“H”であるの
で、第2のスイッチ5は発振電圧Vtの上昇期間はオン
状態、他の期間はオフ状態となる。第2のスイッチ5が
オン状態となるオン期間δ2・Tは、下記式(17)で
表される。As the input DC voltage Ei increases, the error voltage Ve decreases, the duty δ1 of the first switch 2 decreases, and the duty δ2 of the second switch 5 decreases. This makes it possible to perform control to stabilize the output DC voltage Eo. As shown in FIG. 3C, the input DC voltage Ei
Is lower than the output DC voltage Eo and the error voltage Ve is higher than the oscillation voltage Vt, the output Vy of the comparator 120 is always "H". Therefore, the output V12 of the OR circuit 121
1, that is, the inversion voltage of the drive voltage Vg2 is always "H", and the first switch 2 is always on. Since the drive voltage Vg5 is "H" during the rising period of the oscillation voltage Vt, the second switch 5 is on during the rising period of the oscillation voltage Vt and off during the other periods. The ON period δ2 · T in which the second switch 5 is in the ON state is represented by the following equation (17).
【0069】 δ2・T=Tc=C・R135・Vd/(Ve−E1) (17)[0069] δ2 · T = Tc = C · R135 · Vd / (Ve-E1) (17)
【0070】この場合、本実施の形態1のDC−DCコ
ンバータは、下記の式(18)に示す時比率δ2で動作
する昇圧動作モードとなる。In this case, the DC-DC converter of the first embodiment is in the boosting operation mode in which it operates at the duty ratio δ2 shown in the following equation (18).
【0071】 δ2=C・R135・Vd/(Ve−E1)/T (18)[0071] δ2 = C · R135 · Vd / (Ve-E1) / T (18)
【0072】第2のスイッチ5のオン期間を決める時比
率δ2は、誤差電圧Veが上昇するほど大きくなる。誤
差電圧Veは入力直流電圧Eiが低くなるほど上昇し、
時比率δ2が大きくなる。これにより、出力直流電圧E
oを安定化する制御ができる。以上のように、実施の形
態1のDC−DCコンバータは、1つの発振電圧Vtと
1つの誤差電圧とを比較することによって、第1のスイ
ッチ及び第2のスイッチをオンオフ動作する2つの駆動
信号を送出する。これにより、降圧動作、昇降圧動作及
び昇圧動作の制御をすることが可能となる。The duty ratio δ2 that determines the ON period of the second switch 5 increases as the error voltage Ve increases. The error voltage Ve increases as the input DC voltage Ei decreases,
The duty δ2 becomes large. As a result, the output DC voltage E
Control that stabilizes o can be performed. As described above, the DC-DC converter according to the first embodiment compares two oscillating voltages Vt with one error voltage to turn on and off the two drive signals for the first switch and the second switch. Is sent. This makes it possible to control the step-down operation, the step-up / step-down operation, and the step-up operation.
【0073】上記の実施の形態1において、誤差増幅回
路11の出力の誤差電圧Veは、出力直流電圧Eoが上
昇しようとすると下降し、逆に出力直流電圧Eoが下降
しようとすると上昇するものとして説明した。しかし本
発明はこの動作に限定されるものではなく、上記の動作
とは逆の動作も駆動信号Vg2とVg5を逆転すること
により可能である。この場合でも本発明の実施の形態1
のDC−DCコンバータと同様の動作を行う。本発明の
実施の形態1のDC−DCコンバータでは、入力直流電
圧Eiを抵抗114とダイオード115と抵抗116と
で電圧分割することにより第1の設定電圧E1と第2の
設定電圧E2を得る構成である。実施の形態1におい
て、このように構成したのは、入力直流電圧Eiの変動
に対し、高電位側と低電位側にカレントミラー回路のた
めの電圧を確保できるとともに、発振電圧Vtの振幅を
固定にできるからである。しかし、第1及び第2の設定
電圧E1及びE2をそれぞれの差基準電圧源等を用いて
設定しても本発明の効果に変わりは無く、本発明は電圧
分割の方法に限定されるものではない。In the first embodiment, the error voltage Ve output from the error amplifier circuit 11 is assumed to decrease when the output DC voltage Eo rises, and conversely rises when the output DC voltage Eo falls. explained. However, the present invention is not limited to this operation, and an operation reverse to the above operation is possible by reversing the drive signals Vg2 and Vg5. Even in this case, the first embodiment of the present invention
The same operation as that of the DC-DC converter is performed. In the DC-DC converter according to the first embodiment of the present invention, the input DC voltage Ei is voltage-divided by the resistor 114, the diode 115, and the resistor 116 to obtain the first set voltage E1 and the second set voltage E2. Is. In the first embodiment, the configuration is such that the voltage for the current mirror circuit can be secured on the high potential side and the low potential side with respect to the fluctuation of the input DC voltage Ei, and the amplitude of the oscillation voltage Vt is fixed. Because you can do it. However, even if the first and second set voltages E1 and E2 are set by using the respective difference reference voltage sources or the like, the effect of the present invention does not change, and the present invention is not limited to the voltage division method. Absent.
【0074】本発明の実施の形態1のDC−DCコンバ
ータの制御方法では、誤差電圧Veが第1の設定電圧E
1より高いほど、又は誤差電圧Veが第2の設定電圧E
2より低いほど、発振電圧Vtの上昇時間を長くしてい
る。一方、誤差電圧Veが第2の設定電圧E2以上で、
第1の設定電圧E1以下のとき(E2≦Ve≦E1)に
は発振電圧Vtの上昇時間を最小値に固定している。し
かし本発明は上記の制御方法に限定されるものではな
い。例えば、第1の設定電圧E1と第2の設定電圧E2
との間の電圧を有する別の設定電圧Exを設け、誤差電
圧Veと設定電圧Exとを比較し、誤差電圧Veが設定
電圧Exと等しいとき(Ve=Ex)発振電圧Vtの上
昇時間を最小とし、誤差電圧Veと設定電圧Exとの電
位差が大きくなるほど発振電圧Vtの上昇時間を長くす
る構成も本発明に含まれる。本発明の実施の形態1のD
C−DCコンバータでは、クロック信号源140からの
パルス信号によって発振コンデンサ110を充電するタ
イミングを規定したが、クロック信号源140を本発明
のDC−DCコンバータの外部に設けた構成でも構わな
い。即ち、本発明の実施の形態1のDC−DCコンバー
タにおいて、外部信号を受信する受信手段を設けた構成
とし、その外部信号に同期して動作する外部同期型のD
C−DCコンバータとしても動作させることができる。
なお、実施の形態1のDC−DCコンバータでは、発振
電圧Vtの上昇期間を誤差電圧Veによって変化させて
制御したが、下降期間を誤差電圧Veによって変化させ
て制御してもかまわない。このことは、第3の実施の形
態から第6の実施の形態についても同様である。In the control method of the DC-DC converter according to the first embodiment of the present invention, the error voltage Ve is the first set voltage E.
Higher than 1 or the error voltage Ve is higher than the second set voltage E
The lower the value is 2, the longer the rising time of the oscillation voltage Vt is. On the other hand, when the error voltage Ve is equal to or higher than the second set voltage E2,
When the voltage is equal to or lower than the first set voltage E1 (E2 ≦ Ve ≦ E1), the rise time of the oscillation voltage Vt is fixed to the minimum value. However, the present invention is not limited to the above control method. For example, the first set voltage E1 and the second set voltage E2
Another set voltage Ex having a voltage between and is provided, the error voltage Ve and the set voltage Ex are compared, and when the error voltage Ve is equal to the set voltage Ex (Ve = Ex), the rise time of the oscillation voltage Vt is minimized. The present invention also includes a configuration in which the rise time of the oscillation voltage Vt is lengthened as the potential difference between the error voltage Ve and the set voltage Ex increases. D of the first embodiment of the present invention
In the C-DC converter, the timing for charging the oscillation capacitor 110 with the pulse signal from the clock signal source 140 is defined, but the clock signal source 140 may be provided outside the DC-DC converter of the present invention. That is, in the DC-DC converter according to the first embodiment of the present invention, a configuration is provided in which a receiving unit that receives an external signal is provided, and an external synchronous D that operates in synchronization with the external signal.
It can also be operated as a C-DC converter.
In the DC-DC converter according to the first embodiment, the rising period of the oscillation voltage Vt is controlled by changing it by the error voltage Ve, but the falling period may be controlled by changing it by the error voltage Ve. This also applies to the third to sixth embodiments.
【0075】《実施の形態2》本発明の実施の形態2の
DC−DCコンバータについて図4及び図5を参照しつ
つ説明する。図4は本発明に係る実施の形態2のDC−
DCコンバータの制御部53Aの構成を示す回路図であ
る。制御部53Aは、図1に示すコンバータ部50に制
御部53の代わりに組み込まれて、本実施の形態2のD
C−DCコンバータが構成される。実施の形態2のDC
−DCコンバータの制御部53Aにおいて、誤差増幅回
路10とパルス幅制御回路12は、実施の形態1のDC
−DCコンバータの制御部53と同じである。また発振
回路11Aは次に詳しく説明するように、一部分を除き
前記制御部53の発振回路11と同じである。図4にお
いて、実施の形態1と同じ機能及び構成を有する要素に
は同じ符号を付しその説明を省略する。<< Second Embodiment >> A DC-DC converter according to a second embodiment of the present invention will be described with reference to FIGS. FIG. 4 shows the DC- of the second embodiment according to the present invention.
It is a circuit diagram which shows the structure of the control part 53A of a DC converter. The control unit 53A is incorporated in the converter unit 50 shown in FIG. 1 instead of the control unit 53, and the D of the second embodiment is used.
A C-DC converter is constructed. DC of Embodiment 2
In the control unit 53A of the DC converter, the error amplification circuit 10 and the pulse width control circuit 12 are the same as those in the first embodiment.
-It is the same as the control unit 53 of the DC converter. The oscillator circuit 11A is the same as the oscillator circuit 11 of the control unit 53 except for a part, as will be described in detail below. In FIG. 4, elements having the same functions and configurations as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
【0076】図4に示す実施の形態2のDC−DCコン
バータの制御部53Aの発振回路11Aには、定電流I
2を供給する定電流回路146が設けられている。定電
流回路146はNPNトランジスタ117とNPNトラ
ンジスタ118を含むカレントミラー回路に電流を供給
している。図2のクロック信号源140の代わりに比較
器137の出力がフリップフロップを構成するNOR回
路139に入力されている。NPNトランジスタ117
のベースエミッタ間に接続されたNチャネルMOSFE
T145のゲートにはNOR回路138の出力Vxが入
力されている、図2におけるNOR回路142、Nチャ
ネルMOSFET143及び抵抗144は、図4の発振
回路11Aには設けられていない。制御部53Aのその
他の構成は前記制御部53と同じである。以上のように
構成された実施の形態2のDC−DCコンバータについ
て図1及び図4を参照して説明する。DC−DCコンバ
ータは下記の式(19)に示す変換特性を有する。In the oscillation circuit 11A of the controller 53A of the DC-DC converter of the second embodiment shown in FIG.
A constant current circuit 146 for supplying 2 is provided. The constant current circuit 146 supplies current to the current mirror circuit including the NPN transistor 117 and the NPN transistor 118. Instead of the clock signal source 140 of FIG. 2, the output of the comparator 137 is input to the NOR circuit 139 that constitutes a flip-flop. NPN transistor 117
Channel MOSFE connected between the base and emitter of the
The output Vx of the NOR circuit 138 is input to the gate of T145. The NOR circuit 142, the N-channel MOSFET 143, and the resistor 144 in FIG. 2 are not provided in the oscillation circuit 11A in FIG. The other configuration of the control unit 53A is the same as that of the control unit 53. The DC-DC converter of the second embodiment configured as described above will be described with reference to FIGS. 1 and 4. The DC-DC converter has a conversion characteristic represented by the following formula (19).
【0077】 Eo/Ei=δ1/(1−δ2) (19)[0077] Eo / Ei = δ1 / (1-δ2) (19)
【0078】第2のスイッチ5が常時オフ状態となる時
比率δ2が零(δ2=0)の場合は、式(19)は下記
の式(20)のようになり、降圧コンバータとして動作
する降圧動作モードとなる。When the duty ratio δ2 at which the second switch 5 is always off is zero (δ2 = 0), the equation (19) becomes the following equation (20), and the step-down converter operates as a step-down converter. The operation mode is set.
【0079】 Eo/Ei=δ1 (20)[0079] Eo / Ei = δ1 (20)
【0080】また、第1のスイッチ2が常時オン状態と
なる時比率δ1が1(δ1=1)の場合は、式(19)
が下記の式(21)となり、昇圧コンバータとして動作
する昇圧動作モードとなる。When the duty ratio δ1 at which the first switch 2 is always on is 1 (δ1 = 1), the equation (19)
Becomes the following formula (21), and the boosting operation mode in which the boosting converter operates is performed.
【0081】 Eo/Ei=1/(1−δ2) (21)[0081] Eo / Ei = 1 / (1-δ2) (21)
【0082】上記のように実施の形態2において、入出
力の変換特性式に関しては前述の実施の形態1と同様で
ある。図5の(a)から(c)は図4に示す制御部53
Aの各部の波形図である。図5の(a)から(c)にお
いて、発振電圧Vt、誤差電圧Ve、NOR回路138
の出力Vx、比較器120の出力Vy、OR回路121
の出力V121、即ち第1のスイッチ2の駆動電圧Vg
2の反転電圧、第2のスイッチ5の駆動電圧Vg5の各
波形を示す。図5の(a)は発振電圧Vtが誤差電圧V
eより大きい場合、(b)は発振電圧Vtと誤差電圧V
eの波形が交差する場合、(c)は発振電圧Vtが誤差
電圧Veより小さい場合を示す。As described above, in the second embodiment, the input / output conversion characteristic equation is the same as that in the first embodiment. 5A to 5C are control units 53 shown in FIG.
It is a waveform diagram of each part of A. In FIGS. 5A to 5C, the oscillation voltage Vt, the error voltage Ve, and the NOR circuit 138.
Output Vx, output Vy of comparator 120, OR circuit 121
Output V121, that is, the drive voltage Vg of the first switch 2
The waveforms of the inversion voltage of 2 and the drive voltage Vg5 of the second switch 5 are shown. In FIG. 5A, the oscillation voltage Vt is the error voltage V
When it is larger than e, (b) shows the oscillation voltage Vt and the error voltage V.
When the waveforms of e intersect, (c) shows the case where the oscillation voltage Vt is smaller than the error voltage Ve.
【0083】図4に示す制御部53Aの動作を図5の
(a)から(c)を参照しながら説明する。誤差増幅回
路10から出力される誤差電圧Veは、実施の形態1の
DC−DCコンバータのものと同様であり、入力直流電
圧Eiが高くなったり、負荷8が軽くなって出力直流電
圧Eoが上昇しようとすると下降する。逆に、誤差電圧
Veは、入力直流電圧Eiが低くなったり、負荷8が重
くなって出力直流電圧Eoが下降しようとすると上昇す
る。図5の(a)は入力直流電圧Eiが出力直流電圧E
oより高く、誤差電圧Veは発振電圧Vtより低い状態
を示している。図5の(b)は入力直流電圧Eiが出力
直流電圧Eoに近く、誤差電圧Veと発振電圧Vtとの
波形が交差している状態を示す。図5の(c)は入力直
流電圧Eiが出力直流電圧Eoより低く、誤差電圧Ve
は発振電圧Vtより高い状態を示している。The operation of the controller 53A shown in FIG. 4 will be described with reference to FIGS. 5 (a) to 5 (c). The error voltage Ve output from the error amplification circuit 10 is the same as that of the DC-DC converter of the first embodiment, and the input DC voltage Ei becomes high or the load 8 becomes light and the output DC voltage Eo rises. If you try, it will descend. On the contrary, the error voltage Ve rises when the input DC voltage Ei becomes low or when the load 8 becomes heavy and the output DC voltage Eo tends to decrease. In FIG. 5A, the input DC voltage Ei is the output DC voltage E
The error voltage Ve is higher than o and lower than the oscillation voltage Vt. FIG. 5B shows a state in which the input DC voltage Ei is close to the output DC voltage Eo and the waveforms of the error voltage Ve and the oscillation voltage Vt intersect. In FIG. 5C, the input DC voltage Ei is lower than the output DC voltage Eo, and the error voltage Ve
Indicates a state higher than the oscillation voltage Vt.
【0084】発振回路11Aの発振コンデンサ110
は、第1の設定電圧E1と第2の設定電圧E2(E2<
E1)との間で充放電をし、発振電圧Vtを出力する。
この発振電圧Vtは、定電流源111の電流I1を、P
NPトランジスタ112とPNPトランジスタ113を
含むカレントミラー回路を経て発振コンデンサ110に
供給して充電することにより上昇し、その上昇速度は一
定である。この充電期間において、比較器136と比較
器137の出力はいずれも“L”であり、2つの“L”
の出力信号が入力される、NOR回路138、139を
含むフリップフロップの出力は、NOR回路138の出
力Vxが“H”、NOR回路139の出力が“L”であ
る。“H”の信号VxはFET145をオン状態にし、
発振コンデンサ110を放電するNPNトランジスタ1
18をオフ状態としている。発振コンデンサ110の静
電容量をCとすると、充電期間、即ち発振電圧Vtの上
昇期間Tcは次の式(22)で表される。Oscillation capacitor 110 of oscillation circuit 11A
Is the first set voltage E1 and the second set voltage E2 (E2 <
E1) is charged and discharged, and the oscillation voltage Vt is output.
This oscillating voltage Vt changes the current I1 of the constant current source 111 to P
It rises by being supplied to and charged by the oscillation capacitor 110 via a current mirror circuit including the NP transistor 112 and the PNP transistor 113, and its rising speed is constant. During this charging period, the outputs of the comparator 136 and the comparator 137 are both "L", and two "L"
The output Vx of the NOR circuit 138 is “H” and the output of the NOR circuit 139 is “L” as outputs of the flip-flops including the NOR circuits 138 and 139, to which the output signal of FIG. The "H" signal Vx turns on the FET 145,
NPN transistor 1 for discharging oscillation capacitor 110
18 is turned off. When the electrostatic capacitance of the oscillation capacitor 110 is C, the charging period, that is, the rising period Tc of the oscillation voltage Vt is expressed by the following equation (22).
【0085】 Tc=C(E1−E2)/I1=C・Vd/I1 (22)[0085] Tc = C (E1-E2) / I1 = C · Vd / I1 (22)
【0086】発振コンデンサ110の電圧Vtが第1の
設定電圧E1に達すると、比較器136の出力は“H”
になり、フリップフロップを形成する、NOR回路13
8の出力Vxは“L”になり、NOR回路139の出力
が“H”に反転する。“L”の出力VxはFET141
をオン状態にしてPNPトランジスタ113をオフ状態
にするとともに、FET145をオフ状態にしてNPN
トランジスタ118をオン状態にする。これにより、発
振コンデンサ110が放電する。NPNトランジスタ1
17と組み合わされてカレントミラー回路を構成するN
PNトランジスタ118を流れる放電電流は、定電流回
路146からの定電流I2とPNPトランジスタ133
及びPNPトランジスタ134のコレクタ電流との和と
なる。発振電圧Vtの下降期間は誤差電圧Veによって
次のように設定される。When the voltage Vt of the oscillation capacitor 110 reaches the first set voltage E1, the output of the comparator 136 is "H".
NOR circuit 13 that forms a flip-flop
The output Vx of 8 becomes "L", and the output of the NOR circuit 139 is inverted to "H". The output Vx of "L" is FET141
To turn on the PNP transistor 113 and turn off the FET 145 to turn off the NPN transistor.
The transistor 118 is turned on. As a result, the oscillation capacitor 110 is discharged. NPN transistor 1
N which is combined with 17 to form a current mirror circuit
The discharge current flowing through the PN transistor 118 is the constant current I2 from the constant current circuit 146 and the PNP transistor 133.
And the collector current of the PNP transistor 134. The falling period of the oscillation voltage Vt is set by the error voltage Ve as follows.
【0087】まず、図5の(a)に示すように誤差電圧
Veが第2の設定電圧E2より低い場合、抵抗131に
は第1の設定電圧E1から電圧Vdと誤差電圧Veを差
し引いた電圧(E1−Vd−Ve)が印加される。第1
の設定電圧E1から電圧Vdを差し引いた電圧は第2の
設定電圧E2に等しいので(E1−Vd=E2)、抵抗
131の抵抗値をR131とすると、NPNトランジス
タ130から抵抗131に流れる電流は式(E2−V
e)/R131 で表示される値となる。この電流がP
NPトランジスタ132とPNPトランジスタ133と
のカレントミラー回路によってNPNトランジスタ11
7のベース端子に供給され、一定の電流I2と共に発振
コンデンサ110の放電電流となる。この場合の放電期
間、即ち発振電圧Vtの下降期間Td1は次の式(2
3)で表され、第2の設定電圧E2から電圧Veを差し
引いた電圧(E2−Ve)が大きいほど短くなる。First, when the error voltage Ve is lower than the second set voltage E2 as shown in FIG. 5A, the resistor 131 has a voltage obtained by subtracting the voltage Vd and the error voltage Ve from the first set voltage E1. (E1-Vd-Ve) is applied. First
Since the voltage obtained by subtracting the voltage Vd from the set voltage E1 is equal to the second set voltage E2 (E1-Vd = E2), assuming that the resistance value of the resistor 131 is R131, the current flowing from the NPN transistor 130 to the resistor 131 is expressed by (E2-V
e) The value displayed by / R131. This current is P
By the current mirror circuit of the NP transistor 132 and the PNP transistor 133, the NPN transistor 11
It is supplied to the base terminal of No. 7 and becomes the discharge current of the oscillation capacitor 110 together with the constant current I2. In this case, the discharge period, that is, the falling period Td1 of the oscillation voltage Vt is expressed by the following equation (2)
3), which becomes shorter as the voltage (E2-Ve) obtained by subtracting the voltage Ve from the second set voltage E2 becomes larger.
【0088】 Td1=C・Vd/{I2+(E2−Ve)/R131} (23)[0088] Td1 = C · Vd / {I2 + (E2-Ve) / R131} (23)
【0089】次に、図5の(b)に示すように、電圧V
eが第2の設定電圧E2以上で第1の設定電圧以下の場
合、(E2≦Ve≦E1)、NPNトランジスタ130
とPNPトランジスタ134は共にオフ状態となる。従
って、発振コンデンサ110の放電電流はI2のみとな
る。この場合の放電期間、即ち発振電圧Vtの下降期間
Td2は次の式(24)で表され、誤差電圧Veに依存
しなくなる。Next, as shown in FIG. 5B, the voltage V
When e is not less than the second set voltage E2 and not more than the first set voltage, (E2 ≦ Ve ≦ E1), the NPN transistor 130
And the PNP transistor 134 are both turned off. Therefore, the discharge current of the oscillation capacitor 110 is I2 only. In this case, the discharge period, that is, the falling period Td2 of the oscillation voltage Vt is expressed by the following equation (24) and does not depend on the error voltage Ve.
【0090】 Td2=C・Vd/I2 (24)[0090] Td2 = C · Vd / I2 (24)
【0091】さらに、図5の(c)に示すように、誤差
電圧Veが第1の設定電圧E1より高い場合(Ve>E
1)、抵抗135には式(Ve−(E2+Vd))で表
される電圧が印加される。第2の設定電圧E2と電圧V
dとの和は第1の設定電圧E1に等しいので(E2+V
d=E1)、抵抗135の抵抗値をR135とすると、
PNPトランジスタ134から抵抗135に流れる電流
は式(Ve−E1)/R135 で表される値となる。
この電流がトランジスタ117のベース端子に供給さ
れ、一定の電流I2と共に発振コンデンサ110の放電
電流となる。この場合の放電期間、即ち発振電圧Vtの
下降期間Td3は次の式(25)で表され、電圧Veか
ら第1の設定電圧E1を差し引いた電圧(Ve−E1)
が大きいほど短くなる。Further, as shown in FIG. 5C, when the error voltage Ve is higher than the first set voltage E1 (Ve> E).
1), the voltage represented by the formula (Ve− (E2 + Vd)) is applied to the resistor 135. Second set voltage E2 and voltage V
Since the sum with d is equal to the first set voltage E1, (E2 + V
d = E1) and the resistance value of the resistor 135 is R135,
The current flowing from the PNP transistor 134 to the resistor 135 has a value represented by the formula (Ve-E1) / R135.
This current is supplied to the base terminal of the transistor 117 and becomes the discharge current of the oscillation capacitor 110 together with the constant current I2. The discharge period in this case, that is, the falling period Td3 of the oscillation voltage Vt is expressed by the following equation (25), and is a voltage (Ve-E1) obtained by subtracting the first set voltage E1 from the voltage Ve.
The larger is, the shorter is.
【0092】 Td3=C・Vd/{I2+(Ve−E1)/R135} (25)[0092] Td3 = C · Vd / {I2 + (Ve−E1) / R135} (25)
【0093】パルス幅制御回路12の動作は実施の形態
1のものと同様であり、第1のスイッチ2がオフ状態の
なるのは、発振電圧Vtの上昇期間内において電圧Ve
が発振電圧Vtより小さい(Ve<Vt)期間のみであ
る。また、第2のスイッチ5がオン状態のなるのは、発
振電圧Vtの上昇期間内において電圧Veが発振電圧V
tよりより大きい(Ve>Vt)期間のみである。入力
直流電圧Eiが出力直流電圧より高く、図5の(a)に
示すように誤差電圧Veが発振電圧Vtより低い場合、
比較器120の出力Vyは常時“L”であるので、駆動
電圧Vg5は常時“L”であり第2のスイッチ5は常時
オフ状態となる。一方、駆動電圧Vg2の反転電圧であ
るOR回路121の出力V121は、発振電圧Vtの上
昇期間に“L”、発振電圧Vtの下降期間に“H”とな
る。従って第1のスイッチ2は発振電圧Vtの上昇期間
Tcにオフ状態、下降期間Td1にオン状態となる。こ
れにより、実施の形態2のDC−DCコンバータは、第
1のスイッチ2がオン期間 δ1・T(=Td1)、オ
フ期間(1−δ1)T(=Tc)でオンオフ動作する降
圧動作モードとなる。この時、第1のスイッチ2のオン
期間である下降期間Td1は、前記のように誤差電圧V
eが低下するほど小さくなる。入力直流電圧Eiが高く
なるほど、誤差電圧Veは低下し、第1のスイッチ2の
オン期間δ1Tを短くすることにより、出力直流電圧E
oを安定化する制御ができる。The operation of the pulse width control circuit 12 is similar to that of the first embodiment, and the first switch 2 is turned off only when the voltage Ve is increased during the rising period of the oscillation voltage Vt.
Is smaller than the oscillation voltage Vt (Ve <Vt). Further, the second switch 5 is turned on because the voltage Ve is the oscillation voltage Vt during the rising period of the oscillation voltage Vt.
Only during a period larger than t (Ve> Vt). When the input DC voltage Ei is higher than the output DC voltage and the error voltage Ve is lower than the oscillation voltage Vt as shown in FIG.
Since the output Vy of the comparator 120 is always "L", the drive voltage Vg5 is always "L" and the second switch 5 is always off. On the other hand, the output V121 of the OR circuit 121, which is the inversion voltage of the drive voltage Vg2, becomes “L” during the rising period of the oscillation voltage Vt and becomes “H” during the falling period of the oscillation voltage Vt. Therefore, the first switch 2 is turned off during the rising period Tc of the oscillation voltage Vt and turned on during the falling period Td1. As a result, the DC-DC converter according to the second embodiment has a step-down operation mode in which the first switch 2 is turned on and off during the on period δ1 · T (= Td1) and the off period (1−δ1) T (= Tc). Become. At this time, the falling period Td1 which is the ON period of the first switch 2 is the error voltage V as described above.
It becomes smaller as e decreases. As the input DC voltage Ei increases, the error voltage Ve decreases, and the ON period δ1T of the first switch 2 is shortened to output the output DC voltage Ei.
Control that stabilizes o can be performed.
【0094】入力直流電圧Eiが出力直流電圧Eoに近
く、図5の(b)に示すように誤差電圧Veが発振電圧
Vtの波形と交差している場合、発振電圧Vtの上昇期
間Tc内において電圧Veが発振電圧Vtより大きい
(Ve>Vt)時のみ第2のスイッチ5はオン状態とな
る。また発振電圧Vtの上昇期間Tc内において電圧V
eが発振電圧Vtより小さい(Ve<Vt)時のみ第1
のスイッチ2はオフ状態となる。発振電圧Vtの上昇期
間Tc内において、電圧Veが発振電圧Vtより大きい
状態(Ve>Vt)の期間は、下記の式(26)で表さ
れる。When the input DC voltage Ei is close to the output DC voltage Eo and the error voltage Ve intersects the waveform of the oscillation voltage Vt as shown in FIG. 5B, within the rising period Tc of the oscillation voltage Vt. The second switch 5 is turned on only when the voltage Ve is higher than the oscillation voltage Vt (Ve> Vt). Further, during the rising period Tc of the oscillation voltage Vt, the voltage V
First only when e is smaller than the oscillation voltage Vt (Ve <Vt)
Switch 2 is turned off. The period in which the voltage Ve is higher than the oscillation voltage Vt (Ve> Vt) within the rising period Tc of the oscillation voltage Vt is expressed by the following equation (26).
【0095】 Tc(Ve−E2)/(E1−E2)=Tc(Ve−E2)/Vd (26)[0095] Tc (Ve-E2) / (E1-E2) = Tc (Ve-E2) / Vd (26)
【0096】また、電圧Veが発振電圧Vtより小さい
状態(Ve<Vt)の期間は、下記の式(27)で表さ
れる。The period in which the voltage Ve is lower than the oscillation voltage Vt (Ve <Vt) is represented by the following equation (27).
【0097】 Tc(E1−Ve)/(E1−E2)=Tc(E1−Ve)/Vd (27)[0097] Tc (E1-Ve) / (E1-E2) = Tc (E1-Ve) / Vd (27)
【0098】従って、実施の形態2のDC−DCコンバ
ータの上記の動作は、第1のスイッチ2が下記の式(2
8)と式(29)で表されるオン期間δ1・Tとオフ期
間(1−δ1)Tでオンオフ動作し、第2のスイッチ5
が下記の式(30)と式(31)で表されるオン期間δ
2・Tとオフ期間(1−δ2)Tでオンオフ動作する昇
降圧動作モードである。Therefore, in the above-described operation of the DC-DC converter of the second embodiment, the first switch 2 performs the following equation (2)
8) and the on period δ1 · T and the off period (1−δ1) T represented by the formula (29), the second switch 5 is turned on and off.
Is the on period δ expressed by the following equations (30) and (31)
This is a step-up / down operation mode in which the on / off operation is performed during 2 · T and the off period (1-δ2) T.
【0099】 δ1・T=Td2+Tc(Ve−E2)/Vd (28)[0099] δ1 · T = Td2 + Tc (Ve−E2) / Vd (28)
【0100】 (1−δ1)T=Tc(E1−Ve)/Vd (29)[0100] (1-δ1) T = Tc (E1-Ve) / Vd (29)
【0101】 δ2・T=Tc(Ve−E2)/Vd (30)[0101] δ2 · T = Tc (Ve−E2) / Vd (30)
【0102】 (1−δ2)T=Td2+Tc(E1−Ve)/Vd (31)[0102] (1-δ2) T = Td2 + Tc (E1-Ve) / Vd (31)
【0103】スイッチング周期Tは、上昇期間Tcと下
降期間Td2の和(T=Tc+Td2)であり一定とな
る。入力直流電圧Eiが高くなるほど、誤差電圧Veは
低下する。第1のスイッチ2のオン期間δ1・Tを短く
すると共に第2のスイッチ5のオン期間δ2・Tを短く
することにより、出力直流電圧Eoを安定化する制御を
行うことができる。図5の(c)に示すように、入力直
流電圧Eiが低く、誤差電圧Veが発振電圧Vtより高
い場合、比較器120の出力Vyは常時“H”であるの
で、OR回路121の出力V121は常時“H”となり
第1のスイッチ2は常時オン状態となる。一方、駆動電
圧Vg5は、発振電圧Vtの上昇期間に“H”、発振電
圧Vtの下降期間に“L”となるので、第2のスイッチ
5は発振電圧Vtの上昇期間Tcにオン状態、下降期間
Td3にオフ状態となる。従って、実施の形態2のDC
−DCコンバータの上記の動作は、第2のスイッチ2が
オン期間δ2・T(=Tc)、及びオフ期間(1−δ
2)T(=Td3)でオンオフ動作をする昇圧動作モー
ドである。第2のスイッチ5のオン期間 δ2・T(=
Tc)は一定であるが、オフ期間(1−δ2)T(=T
d3)は前記のように誤差電圧Veが上昇するほど小さ
くなる。入力直流電圧Eiが低くなるほど、誤差電圧V
eは上昇する。第2のスイッチ2のオフ期間(1−δ
2)Tを短くすることにより、出力直流電圧Eoを安定
化する制御を行うことができる。The switching cycle T is the sum of the rising period Tc and the falling period Td2 (T = Tc + Td2) and is constant. The error voltage Ve decreases as the input DC voltage Ei increases. By shortening the ON period δ1 · T of the first switch 2 and the ON period δ2 · T of the second switch 5, it is possible to perform control to stabilize the output DC voltage Eo. As shown in (c) of FIG. 5, when the input DC voltage Ei is low and the error voltage Ve is higher than the oscillation voltage Vt, the output Vy of the comparator 120 is always “H”, so the output V121 of the OR circuit 121. Is always "H", and the first switch 2 is always on. On the other hand, the drive voltage Vg5 becomes “H” during the rising period of the oscillation voltage Vt and becomes “L” during the falling period of the oscillation voltage Vt. It is turned off in the period Td3. Therefore, the DC of the second embodiment
The above operation of the DC converter is performed by the second switch 2 in the ON period δ2 · T (= Tc) and the OFF period (1-δ
2) A boosting operation mode in which the on / off operation is performed at T (= Td3). ON period of the second switch 5 δ2 · T (=
Tc) is constant, but the off period (1-δ2) T (= T
As described above, d3) becomes smaller as the error voltage Ve increases. The lower the input DC voltage Ei, the more the error voltage V
e rises. OFF period of the second switch 2 (1-δ
2) By shortening T, it is possible to perform control to stabilize the output DC voltage Eo.
【0104】以上のように、実施の形態2のDC−DC
コンバータにおいても、1つの発振電圧波形と1つの誤
差電圧との比較によって、第1のスイッチ及び第2のス
イッチをオンオフ動作する2つの駆動信号を送出するこ
とにより、降圧動作、昇降圧動作、及び昇圧動作の制御
をすることが可能である。実施の形態2のDC−DCコ
ンバータでは周波数変動型の制御を行う。すなわち、降
圧動作モードにおいては入力直流電圧Eiが出力直流電
圧Eoより高いほどスイッチング周波数が高くなり、昇
圧動作モードにおいては入力直流電圧Eiが出力直流電
圧Eoより低いほど、スイッチング周波数が高くなる。
2つのスイッチがオンオフ動作する昇降圧動作モードに
おいてはスイッチング周波数が最低となる。周波数変動
型の制御を行うことにより、周波数固定型の場合に増大
する昇降圧動作モードでのスイッチング損失を低減する
ことができる。実施の形態2のDC−DCコンバータで
は、発振電圧Vtの下降期間を誤差電圧Veによって変
化させて制御したが、実施の形態1のDC−DCコンバ
ータと同様に、発振電圧Vtの上昇期間を誤差電圧Ve
によって変化させて制御してもかまわない。As described above, the DC-DC of the second embodiment
Also in the converter, by comparing one oscillating voltage waveform with one error voltage, by sending out two drive signals for turning on and off the first switch and the second switch, a step-down operation, a step-up / down operation, and It is possible to control the boosting operation. The DC-DC converter of the second embodiment performs frequency fluctuation type control. That is, in the step-down operation mode, the switching frequency becomes higher as the input DC voltage Ei is higher than the output DC voltage Eo, and in the step-up operation mode, the switching frequency becomes higher as the input DC voltage Ei is lower than the output DC voltage Eo.
The switching frequency is the lowest in the buck-boost operation mode in which the two switches are turned on and off. By performing the frequency fluctuation type control, it is possible to reduce the switching loss in the buck-boost operation mode that increases in the case of the frequency fixed type. In the DC-DC converter of the second embodiment, the falling period of the oscillating voltage Vt is changed and controlled by the error voltage Ve. Voltage Ve
It may be controlled by changing it.
【0105】《実施の形態3》図6は本発明の実施の形
態3のDC−DCコンバータの制御部53Bのブロック
図及び回路図である。図1に示すコンバータ部50の制
御部53を前記の制御部53Bに代えることにより、本
実施の形態3のDC−DCコンバータが構成される。図
6において、誤差増幅回路10及びパルス幅制御回路1
2は図2または図4のものと同じであるのでブロック図
で示している。発振回路11Bにおいて、図4で示した
発振回路11Aと同じ機能、構成を有する要素には同じ
符号を付与し、その説明を省略する。実施の形態3のD
C−DCコンバータの制御部53Bが図4に示した実施
の形態2のDC−DCコンバータの制御部53Aと異な
るのは、発振回路11Bにおいて、前記図4の発振回路
11Aに対して回路C1を付加した点である。以下に、
回路C1の構成を説明する。<< Third Embodiment >> FIG. 6 is a block diagram and a circuit diagram of a control unit 53B of a DC-DC converter according to a third embodiment of the present invention. The DC-DC converter of the third embodiment is configured by replacing the control unit 53 of the converter unit 50 shown in FIG. 1 with the control unit 53B. In FIG. 6, the error amplification circuit 10 and the pulse width control circuit 1
2 is the same as that of FIG. 2 or FIG. 4, and is therefore shown in a block diagram. In the oscillator circuit 11B, elements having the same functions and configurations as those of the oscillator circuit 11A shown in FIG. 4 are assigned the same reference numerals and explanations thereof are omitted. D of the third embodiment
The control unit 53B of the C-DC converter is different from the control unit 53A of the DC-DC converter of the second embodiment shown in FIG. This is the added point. less than,
The configuration of the circuit C1 will be described.
【0106】回路C1において、第2の設定電圧E2よ
りも低い第3の設定電圧E3がPNPトランジスタ16
1のベースに印加されている。トランジスタ161のエ
ミッタには抵抗162を経て直流電源1の入力電圧Ei
が印加されている。トランジスタ161のエミッタはN
PNトランジスタ163のべースに接続され、トランジ
スタ163のエミッタには、抵抗164を経て誤差増幅
回路10から誤差電圧Veが印加されている。トランジ
スタ163のコレクタにはPNPトランジスタ165を
経て入力直流電圧Eiが印加されている。トランジスタ
165と166はカレントミラー回路を構成し、共通に
接続されたベース端子はトランジスタ165のコレクタ
に接続されている。トランジスタ166のエミッタはN
PNトランジスタ167のコレクタ端子及びベース端子
に接続されている。トランジスタ167とNPNトラン
ジスタ168はカレントミラー回路を構成している。ト
ランジスタ168のコレクタ端子は発振コンデンサ11
0に接続され、発振コンデンサ110はトランジスタ1
68を経て放電する。ゲート端子がNOR回路139の
出力端に接続され、NOR回路139の出力で駆動され
るNチャネルMOSFET169がトランジスタ167
とトランジスタ168のベース−エミッタ間に接続され
ている。In the circuit C1, the third setting voltage E3 lower than the second setting voltage E2 is the PNP transistor 16
1 is applied to the base. The input voltage Ei of the DC power supply 1 is applied to the emitter of the transistor 161 via the resistor 162.
Is being applied. The emitter of the transistor 161 is N
It is connected to the base of the PN transistor 163, and the error voltage Ve is applied to the emitter of the transistor 163 from the error amplifier circuit 10 via the resistor 164. The input DC voltage Ei is applied to the collector of the transistor 163 via the PNP transistor 165. The transistors 165 and 166 form a current mirror circuit, and the commonly connected base terminals are connected to the collector of the transistor 165. The emitter of the transistor 166 is N
It is connected to the collector terminal and the base terminal of the PN transistor 167. The transistor 167 and the NPN transistor 168 form a current mirror circuit. The collector terminal of the transistor 168 is the oscillation capacitor 11
0, the oscillation capacitor 110 is a transistor 1
It discharges via 68. The gate terminal is connected to the output end of the NOR circuit 139, and the N-channel MOSFET 169 driven by the output of the NOR circuit 139 is a transistor 167.
Is connected between the base and the emitter of the transistor 168.
【0107】以上のように構成された実施の形態3のD
C−DCコンバータの動作を図1及び図6を参照して説
明する。誤差電圧Veが第3の設定電圧E3以上の場合
は、前記の実施の形態2のDC−DCコンバータと同様
である。負荷8が軽くて出力電流が小さく、誤差電圧V
eが第3の設定電圧E3より低い場合について説明す
る。D of the third embodiment configured as described above
The operation of the C-DC converter will be described with reference to FIGS. When the error voltage Ve is equal to or higher than the third set voltage E3, it is the same as the DC-DC converter according to the second embodiment. Load 8 is light, output current is small, error voltage V
A case where e is lower than the third set voltage E3 will be described.
【0108】昇降圧型のDC−DCコンバータ等のよう
に、インダクタへの磁気エネルギーの蓄積と放出を繰返
すスイッチングコンバータは、出力電流がある程度大き
い場合にはインダクタを流れる電流はゼロにならない。
このような動作を「電流連続モード」と呼ぶ。例えば降
圧動作モードでの入出力電圧の関係が式(Eo=δ1・
Ei)で表せるのは、電流連続モードの場合である。降
圧動作モードの場合に出力電流が小さくなると、インダ
クタを流れる電流は、第1のスイッチ2のオフ期間中に
減少してやがてゼロになり、第1の整流部3はオフ状態
になる。このように、インダクタを流れる電流がゼロに
なる期間を有する動作を「電流不連続モード」と呼ぶ。
電流不連続モードにおいては、降圧動作モードの入出力
電圧の関係を表す式(Eo=δ1・Ei)は成立しな
い。出力直流電圧Eoを安定化するには、出力電流が小
さくなるほど第1のスイッチ2のオン期間(δ1・T)
を小さくしなければならない。本発明の実施の形態3の
DC−DCコンバータでは誤差電圧Veを低下する動作
を行う。これは、昇圧動作モードや昇降圧動作モードに
おいても同様である。In a switching converter such as a step-up / down type DC-DC converter which repeats storage and release of magnetic energy in the inductor, the current flowing through the inductor does not become zero when the output current is large to some extent.
Such an operation is called “current continuous mode”. For example, the relationship between the input and output voltages in the step-down operation mode is expressed by the equation (Eo = δ1 ·
It can be represented by Ei) in the case of the continuous current mode. When the output current becomes small in the step-down operation mode, the current flowing through the inductor decreases during the off period of the first switch 2 and eventually becomes zero, and the first rectifying unit 3 is turned off. The operation having a period in which the current flowing through the inductor is zero is called "current discontinuous mode".
In the discontinuous current mode, the equation (Eo = δ1 · Ei) representing the relationship between the input and output voltages in the step-down operation mode does not hold. In order to stabilize the output DC voltage Eo, the smaller the output current is, the ON period of the first switch 2 (δ1 · T).
Must be small. The DC-DC converter according to the third embodiment of the present invention operates to reduce the error voltage Ve. This is the same in the boost operation mode and the buck-boost operation mode.
【0109】出力電流が小さい場合において生じるスイ
ッチングコンバータの電力損失は、主としてスイッチが
ターンオンする際に発生するスイッチング損失である。
このスイッチング損失を減らしてスイッチングコンバー
タの効率向上を図るには、出力電流が小さい場合にはス
イッチング周波数を低下させればよい。前記の実施の形
態2のDC−DCコンバータの場合、入力直流電圧Ei
が出力直流電圧Eoよりも低くなると、昇圧動作モード
もしくは昇降圧動作モードで動作する。この状態で出力
電流が小さくなって電流不連続モードとなると、誤差電
圧Veは低下するが、スイッチング周波数が低く設定さ
れた昇降圧動作モードを保つ。しかし入力直流電圧Ei
が出力直流電圧Eoよりも高く、かつ出力電流が小さく
なって電流不連続モードとなると、降圧動作モードにお
いて誤差電圧Veが低下する。この時、スイッチング周
波数は高くなるので効率が低下するという問題が生じ
る。The power loss of the switching converter that occurs when the output current is small is mainly the switching loss that occurs when the switch turns on.
In order to reduce the switching loss and improve the efficiency of the switching converter, the switching frequency may be lowered when the output current is small. In the case of the DC-DC converter of the second embodiment, the input DC voltage Ei
Becomes lower than the output DC voltage Eo, the operation is performed in the step-up operation mode or the step-up / step-down operation mode. When the output current becomes small in this state and the current becomes discontinuous mode, the error voltage Ve decreases, but the step-up / step-down operation mode in which the switching frequency is set low is maintained. However, the input DC voltage Ei
Is higher than the output DC voltage Eo, and the output current becomes small to enter the current discontinuous mode, the error voltage Ve decreases in the step-down operation mode. At this time, since the switching frequency becomes high, there arises a problem that the efficiency is lowered.
【0110】図6に示した制御部53Bを有する実施の
形態3のDC−DCコンバータは、特に降圧動作モード
の軽負荷時において、誤差電圧Veが低下するに従い、
スイッチング周波数を低下させることを特徴とする。以
下にその動作を説明する。ベース端子に第3の設定電圧
E3が印加されているトランジスタ161は、トランジ
スタ163のベース端子の電圧を、第3の設定電圧E3
にトランジスタ161のエミッタ−ベース電圧Vdを加
えた電圧(E3+Vd)に固定する。誤差電圧Veが低
下して第3の設定電圧E3を下回ると、トランジスタ1
63のベース−エミッタ間電圧として電圧Vdが発生
し、抵抗162を介してベース電流が供給されるトラン
ジスタ163は導通状態になる。従ってトランジスタ1
63のエミッタ端子の電圧は第3の設定電圧E3にほぼ
等しくなる。抵抗164には第3の設定電圧E3と誤差
電圧Veとの差の電圧(E3−Ve)が印加される。抵
抗164の抵抗値をR164とすると、トランジスタ1
63を経て抵抗164に流れる電流I4は、下記の式
(32)で表される。The DC-DC converter according to the third embodiment having the control unit 53B shown in FIG.
It is characterized by lowering the switching frequency. The operation will be described below. The transistor 161 to which the third setting voltage E3 is applied to the base terminal is the same as the third setting voltage E3 when the voltage of the base terminal of the transistor 163 is changed.
Is fixed to the voltage (E3 + Vd) obtained by adding the emitter-base voltage Vd of the transistor 161 to. When the error voltage Ve drops and falls below the third set voltage E3, the transistor 1
A voltage Vd is generated as the base-emitter voltage of 63, and the transistor 163 to which the base current is supplied via the resistor 162 becomes conductive. Therefore transistor 1
The voltage of the emitter terminal of 63 becomes substantially equal to the third set voltage E3. A voltage (E3-Ve) which is the difference between the third set voltage E3 and the error voltage Ve is applied to the resistor 164. If the resistance value of the resistor 164 is R164, the transistor 1
The current I4 flowing through the resistor 164 via 63 is represented by the following equation (32).
【0111】 I4=(E3−Ve)/R164 (32)[0111] I4 = (E3-Ve) / R164 (32)
【0112】この電流I4はトランジスタ165とトラ
ンジスタ166のカレントミラー回路と、トランジスタ
167とトランジスタ168のカレントミラー回路を経
て流れる発振コンデンサ110の放電電流となる。FE
T169は、NOR回路139の出力が“H”の時にオ
ンとなり、トランジスタ167とトランジスタ168の
カレントミラー回路をオフ状態にする。即ち、トランジ
スタ168がオン状態となって放電電流I4が流れるの
は、NOR回路139の出力が“L”となる発振電圧V
tの上昇期間中である。放電電流I4はトランジスタ1
13からの充電電流I1よりも小さくなるように設定す
る。発振電圧Vtの上昇期間での充電電流は、充電電流
I1と放電電流I4との差(I1−I4)である。This current I4 becomes the discharge current of the oscillation capacitor 110 flowing through the current mirror circuit of the transistors 165 and 166 and the current mirror circuit of the transistors 167 and 168. FE
T169 turns on when the output of the NOR circuit 139 is "H", and turns off the current mirror circuit of the transistors 167 and 168. That is, the transistor 168 is turned on and the discharge current I4 flows because the output voltage of the NOR circuit 139 is “L”.
During the rising period of t. The discharge current I4 is the transistor 1
It is set to be smaller than the charging current I1 from 13. The charging current during the rising period of the oscillation voltage Vt is the difference (I1-I4) between the charging current I1 and the discharging current I4.
【0113】放電電流I4は誤差電圧Veが第3の設定
電圧E3よりも低くなるほど大きくなる。従って発振電
圧Vtの上昇期間での充電電流は、誤差電圧Veが第3
の設定電圧E3よりも低くなるほど小さくなる。そのた
め、発振電圧Vtの上昇期間、即ち、降圧動作モードに
おける第1のスイッチ2のオフ期間は、誤差電圧Veが
第3の設定電圧E3よりも低くなるほど長くなり、結果
としてスイッチング周波数が低下する。The discharge current I4 increases as the error voltage Ve becomes lower than the third set voltage E3. Therefore, in the charging current during the rising period of the oscillation voltage Vt, the error voltage Ve is the third
It becomes smaller as it becomes lower than the set voltage E3. Therefore, the rising period of the oscillation voltage Vt, that is, the OFF period of the first switch 2 in the step-down operation mode, becomes longer as the error voltage Ve becomes lower than the third set voltage E3, and as a result, the switching frequency decreases.
【0114】以上のように、本発明の実施の形態3のD
C−DCコンバータでは、前記の実施の形態2で説明し
た特徴に加え、降圧動作モードにおいて、負荷が軽くて
出力電流が小さい場合、誤差電圧Veが低下するに従い
スイッチング周波数が低下するのでスイッチング損失が
減少し、効率を向上させることができるという効果が得
られる。As described above, D of the third embodiment of the present invention
In the C-DC converter, in addition to the characteristics described in the second embodiment, in the step-down operation mode, when the load is light and the output current is small, the switching frequency decreases as the error voltage Ve decreases, so that the switching loss is reduced. There is an effect that the efficiency can be reduced by improving the efficiency.
【0115】《実施の形態4》図7は本発明の実施の形
態4のDC−DCコンバータの制御部53Cの回路図で
ある。図1に示すコンバータ部50の制御部53を前記
の制御部53Cに代えることにより、本実施の形態4の
DC−DCコンバータが構成される。図7において、図
6に示した実施の形態3のDC−DCコンバータの制御
部53Bと同じ機能、構成の要素には、同じ符号を付与
し、その説明を省略する。実施の形態4のDC−DCコ
ンバータの制御部53Cが図6に示した実施の形態3の
DC−DCコンバータの制御部53Bと異なるのは、発
振回路11Cにおいて、前記図6の発振回路11Bに対
して回路C2が付加された点である。以下に回路C2の
構成を説明する。<< Fourth Embodiment >> FIG. 7 is a circuit diagram of a control unit 53C of a DC-DC converter according to a fourth embodiment of the present invention. The DC-DC converter of the fourth embodiment is configured by replacing the control unit 53 of the converter unit 50 shown in FIG. 1 with the control unit 53C. In FIG. 7, elements having the same functions and configurations as those of the control unit 53B of the DC-DC converter of the third embodiment shown in FIG. The control unit 53C of the DC-DC converter of the fourth embodiment is different from the control unit 53B of the DC-DC converter of the third embodiment shown in FIG. 6 in that in the oscillation circuit 11C, On the other hand, the circuit C2 is added. The configuration of the circuit C2 will be described below.
【0116】コレクタ端子が入力電圧Eiの直流電源1
に接続されたNPNトランジスタ170のベース端子は
抵抗114とダイオード115の接続点に接続されてい
る。トランジスタ170のエミッタ端子は抵抗171を
介してトランジスタ161のベースとNPNトランジス
タ172のコレクタ端子に接続されている。トランジス
タ172とNPNトランジスタ173はカレントミラー
回路を構成し、トランジスタ173のコレクタ端子はそ
のベース端子に接続されるとともに、抵抗174を経て
直流電源1に接続されている。DC power supply 1 whose collector terminal has input voltage Ei
The base terminal of the NPN transistor 170 connected to is connected to the connection point of the resistor 114 and the diode 115. The emitter terminal of the transistor 170 is connected to the base of the transistor 161 and the collector terminal of the NPN transistor 172 via the resistor 171. The transistor 172 and the NPN transistor 173 form a current mirror circuit, and the collector terminal of the transistor 173 is connected to its base terminal, and is also connected to the DC power supply 1 via the resistor 174.
【0117】抵抗114と抵抗116の抵抗値を等しく
すると、第1の設定電圧E1及び第2の設定電圧E2は
それぞれ式(33)、(34)で表される。When the resistance values of the resistors 114 and 116 are made equal, the first set voltage E1 and the second set voltage E2 are expressed by the equations (33) and (34), respectively.
【0118】 E1=(Ei+Vd)/2 (33)[0118] E1 = (Ei + Vd) / 2 (33)
【0119】 E2=(Ei−Vd)/2 (34)[0119] E2 = (Ei-Vd) / 2 (34)
【0120】実施の形態2で説明したように、電流連続
モードにおける第1のスイッチ2のオン期間 δ1・T
とオフ期間(1−δ1)T はそれぞれ下記の式(3
5)、(36)で表される。As described in the second embodiment, the ON period δ1 · T of the first switch 2 in the continuous current mode is set.
And the off period (1-δ1) T are calculated by the following equation (3
5) and (36).
【0121】 δ1・T=Td1=C・Vd/{I2+(E2−Ve)/R131} (35)[0121] δ1 · T = Td1 = C · Vd / {I2 + (E2-Ve) / R131} (35)
【0122】 (1−δ1)T=Tc=C・Vd/I1 (36)[0122] (1-δ1) T = Tc = C · Vd / I1 (36)
【0123】時比率δ1は出力直流電圧Eoと入力直流
電圧Eiの比(Eo/Ei)に等しいので、上記の各式
を整理して誤差電圧Veを求めると、式(37)のよう
になる。Since the duty ratio δ1 is equal to the ratio (Eo / Ei) of the output DC voltage Eo and the input DC voltage Ei, the error voltage Ve is calculated by arranging the above equations and the result is as shown in the equation (37). .
【0124】 Ve=E2−R131・{(Ei/Eo)・I1−I1−I2} (37)[0124] Ve = E2-R131 · {(Ei / Eo) · I1-I1-I2} (37)
【0125】実施の形態4のDC−DCコンバータにお
いて、第2の設定電圧E2は入力直流電圧Eiから得て
いるので入力電圧依存性を有している。従って誤差電圧
Veの入力電圧依存性を知ることはできない。しかし、
出力直流電圧Eoを安定化させる動作において、降圧動
作モードかつ電流連続モードにおける誤差電圧Veは、
入力直流電圧Eiが高いほど第2の設定電圧E2に近づ
く。軽負荷となって電流不連続モードになると、誤差電
圧Veは式(37)で与えられる値よりも低下する。つ
まり、第3の設定電圧E3が固定された値であると、入
力直流電圧Eiが低いほどスイッチング周波数が低下を
始める負荷は小さくなる。スイッチング周波数が低下し
ない範囲では第1のスイッチ2及び第2のスイッチ5の
オン期間のみを小さくするのでスイッチング周波数は高
い周波数のままである。そこで第3の設定電圧E3を第
2実施例の式(32)で与えられる値よりわずかに低い
値に設定して、入力直流電圧Eiが低いほど第3の設定
電圧E3が高くなるような入力依存性を持たせれば良い
ことが分かる。In the DC-DC converter of the fourth embodiment, the second set voltage E2 is obtained from the input DC voltage Ei and therefore has an input voltage dependency. Therefore, the input voltage dependency of the error voltage Ve cannot be known. But,
In the operation of stabilizing the output DC voltage Eo, the error voltage Ve in the step-down operation mode and the continuous current mode is
The higher the input DC voltage Ei, the closer to the second set voltage E2. When the load becomes light and the current becomes discontinuous mode, the error voltage Ve becomes lower than the value given by the equation (37). That is, when the third set voltage E3 has a fixed value, the lower the input DC voltage Ei, the smaller the load at which the switching frequency starts to decrease. In the range in which the switching frequency does not decrease, only the ON period of the first switch 2 and the second switch 5 is shortened, so the switching frequency remains high. Therefore, the third set voltage E3 is set to a value slightly lower than the value given by the equation (32) of the second embodiment, and the input such that the lower the input DC voltage Ei is, the higher the third set voltage E3 is. It turns out that it is enough to have a dependency.
【0126】図7に示すDC−DCコンバータの発振回
路11Cにおいて、第3の設定電圧E3を得る回路C2
について説明する。抵抗174の抵抗値をR174とす
ると、抵抗174を経てトランジスタ173に流れる電
流I5は下記の式(38)のようになる。In the oscillation circuit 11C of the DC-DC converter shown in FIG. 7, the circuit C2 for obtaining the third set voltage E3.
Will be described. Assuming that the resistance value of the resistor 174 is R174, the current I5 flowing through the resistor 174 to the transistor 173 is expressed by the following equation (38).
【0127】 I5=(Ei−Vd)/R174 (38)[0127] I5 = (Ei-Vd) / R174 (38)
【0128】この電流I5がカレントミラー回路のトラ
ンジスタ172を経て抵抗171に流れるので、抵抗1
71の抵抗値をR171とするとその電圧降下は下記の
式(39)のようになる。This current I5 flows through the resistor 171 through the transistor 172 of the current mirror circuit.
When the resistance value of 71 is R171, the voltage drop is as shown in the following expression (39).
【0129】 (R171/R174)・(Ei−Vd) (39)[0129] (R171 / R174) ・ (Ei-Vd) (39)
【0130】一方、抵抗171が接続されたトランジス
タ170のエミッタ端子は、第1の設定電圧E1からト
ランジスタ170のベース−エミッタ電圧Vdを差引い
た値(E1−Vd)であるから、下記式(40)のよう
に第2の設定電圧E2に等しくなる。On the other hand, the emitter terminal of the transistor 170 to which the resistor 171 is connected has a value (E1-Vd) obtained by subtracting the base-emitter voltage Vd of the transistor 170 from the first set voltage E1, and therefore the following equation (40) ) Becomes equal to the second set voltage E2.
【0131】 E1−Vd=E2 (40)[0131] E1-Vd = E2 (40)
【0132】従って第3の設定電圧E3は下記式(4
1)で表される。Therefore, the third set voltage E3 is expressed by the following equation (4
It is represented by 1).
【0133】 E3=E2−(R171/R174)・(Ei−Vd) (41)[0133] E3 = E2- (R171 / R174). (Ei-Vd) (41)
【0134】ここで、抵抗比 R171/R174 を
電圧比 R131・I1/Eo に等しくなるように設
定し、電圧 (R171/R174)・Vd を電圧
R131・(I1+I2)よりわずかに小さく設定す
る。そうすれば第3の設定電圧E3を、降圧動作モード
かつ電流連続モードにおける誤差電圧Veの式(37)
に示す値よりわずかに低い値に設定することになる。実
施の形態4のDC−DCコンバータにおいては、実施の
形態2の特徴に加え、実施の形態3の特徴をも有する。
すなわち降圧動作モードにおいて、負荷が軽く出力電流
が小さい場合に誤差電圧Veが低下すると、それに従っ
てスイッチング周波数が低下する。これによりスイッチ
ング損失が低減されるので効率を向上させることができ
る。さらに第3の設定電圧を入力直流電圧Eiに応じて
変化させることにより、スイッチング周波数が低下し始
める出力電流が入力直流電圧Eiの変化に依存しないよ
うにし、電流不連続モードとなる出力電流よりわずかに
小さい値に設定することができる。Here, the resistance ratio R171 / R174 is set to be equal to the voltage ratio R131.I1 / Eo, and the voltage (R171 / R174) .Vd is set to the voltage.
Set slightly smaller than R131 · (I1 + I2). Then, the third set voltage E3 is calculated by the equation (37) of the error voltage Ve in the step-down operation mode and the continuous current mode.
It will be set to a value slightly lower than the value shown in. The DC-DC converter of the fourth embodiment has the features of the third embodiment in addition to the features of the second embodiment.
That is, in the step-down operation mode, when the error voltage Ve decreases when the load is light and the output current is small, the switching frequency decreases accordingly. As a result, switching loss is reduced and efficiency can be improved. Furthermore, by changing the third set voltage according to the input DC voltage Ei, the output current at which the switching frequency starts to decrease does not depend on the change of the input DC voltage Ei, and is smaller than the output current in the current discontinuous mode. Can be set to a small value.
【0135】《実施の形態5》上記の実施の形態1及び
実施の形態2においては、誤差電圧Veを第1の設定電
圧E1及び第2の設定電圧E2と比較して、各々の一致
点において動作モードを変更している。例えば、誤差電
圧Veが第1の設定電圧E1と第2の設定電圧E2の間
にあり、入力直流電圧Eiの低下に伴い誤差電圧Veが
上昇して第1の設定電圧E1に達した場合、昇降圧動作
モードから昇圧動作モードに切り換る。この動作モード
の切り換りに伴い、オンオフ動作するスイッチの数が減
ってDC−DCコンバータの消費電力が僅かに低減した
とすると、その分だけ出力直流電圧Eoは上昇する。そ
の結果上昇した出力直流電圧Eoを所望値とするように
誤差電圧Veは下降する。下降した誤差電圧Veが第1
の設定電圧E1に戻った場合、昇圧動作モードから昇降
圧動作モードに切り換る。すると、DC−DCコンバー
タの消費電力が僅かに増加し、その分だけ出力直流電圧
Eoは下降して誤差電圧Veは上昇するので、再び昇降
圧動作モードから昇圧動作モードに切り換る。以上のよ
うな動作が繰り返し行われると動作モードが安定せず、
出力リップル電圧の増加やノイズ発生といった悪影響の
発生が考えられる。このような現象を回避する手段とし
ては、誤差電圧Veと第1の設定電圧E1との比較動作
がヒステリシスを有するようにすればよい。これは、誤
差電圧Veと第2の設定電圧E2との比較動作において
も同様である。<< Fifth Embodiment >> In the first and second embodiments described above, the error voltage Ve is compared with the first set voltage E1 and the second set voltage E2, and at each coincidence point. The operating mode is being changed. For example, when the error voltage Ve is between the first set voltage E1 and the second set voltage E2 and the error voltage Ve rises to reach the first set voltage E1 as the input DC voltage Ei decreases, Switching from the buck-boost operation mode to the boost operation mode. If the number of switches that are turned on and off decreases and the power consumption of the DC-DC converter decreases slightly due to the switching of the operation mode, the output DC voltage Eo increases correspondingly. As a result, the error voltage Ve decreases so that the increased output DC voltage Eo becomes a desired value. The lowered error voltage Ve is the first
When the voltage returns to the set voltage E1 of 1, the boosting operation mode is switched to the step-up / down operation mode. Then, the power consumption of the DC-DC converter slightly increases, and the output DC voltage Eo decreases and the error voltage Ve increases correspondingly. Therefore, the buck-boost operation mode is switched to the boost operation mode again. When the above operation is repeated, the operation mode is not stable,
It is conceivable that adverse effects such as an increase in output ripple voltage and noise will occur. As a means for avoiding such a phenomenon, the comparison operation of the error voltage Ve and the first set voltage E1 may have a hysteresis. This also applies to the comparison operation of the error voltage Ve and the second set voltage E2.
【0136】図8は本発明に係る実施の形態5のDC−
DCコンバータの制御部53Dの発振回路11Dの構成
を示す回路図である。図1に示すコンバータ部50の制
御部53を制御部53Dに代えることにより、本実施の
形態5のDC−DCコンバータが構成される。実施の形
態5のDC−DCコンバータにおいて、図2で示した実
施の形態1のDC−DCコンバータの制御部53と異な
る点は発振回路11Dである。発振回路11D以外の基
本的な構成及び動作は同じである。図8の発振回路11
Dにおいて、図2の発振回路11と同じ機能、構成を有
する要素には同じ符号を付与し、その説明は省略する。FIG. 8 shows the DC-of the fifth embodiment according to the present invention.
It is a circuit diagram which shows the structure of the oscillation circuit 11D of the control part 53D of a DC converter. By replacing the control unit 53 of the converter unit 50 shown in FIG. 1 with the control unit 53D, the DC-DC converter of the fifth embodiment is configured. The DC-DC converter of the fifth embodiment is different from the control unit 53 of the DC-DC converter of the first embodiment shown in FIG. 2 in the oscillation circuit 11D. The basic configuration and operation are the same except for the oscillator circuit 11D. Oscillation circuit 11 of FIG.
In D, elements having the same functions and configurations as those of the oscillation circuit 11 of FIG. 2 are given the same reference numerals, and the description thereof will be omitted.
【0137】図8の制御部53Dにおいて、図2に示し
た実施の形態1のDC−DCコンバータの制御部53の
構成と異なる部分である発振回路11Dは、図2に示す
発振回路11の構成に更に回路C3を付加している。以
下に回路C3の構成を説明する。比較器147は第1の
設定電圧E1と誤差電圧Veとを比較し、比較器148
は第2の設定電圧E2と誤差電圧Veとを比較する。N
チャネルMOSFET149は、そのゲート端子に比較
器147の出力が入力され、第1の設定電圧E1が誤差
電圧Veより大きくなり(E1>Ve)、比較器147
の出力が“H”になるとオン状態になる。また、Nチャ
ネルMOSFET170は、そのゲート端子に比較器1
48の出力が入力され、第2の設定電圧E2が誤差電圧
Veより小さくなり(E2<Ve)、比較器148の出
力が“H”になるとオン状態になる。さらに実施の形態
5の発振回路11Dには、定電流源151が設けられて
おり、NPNトランジスタ118のベース端子にFET
149とFET170を経て定電流I3を供給してい
る。In the control unit 53D shown in FIG. 8, the oscillator circuit 11D, which is a part different from the configuration of the control unit 53 of the DC-DC converter of the first embodiment shown in FIG. 2, has the same configuration as the oscillator circuit 11 shown in FIG. Further, a circuit C3 is added. The configuration of the circuit C3 will be described below. The comparator 147 compares the first set voltage E1 with the error voltage Ve, and the comparator 148
Compares the second set voltage E2 with the error voltage Ve. N
The output of the comparator 147 is input to the gate terminal of the channel MOSFET 149, the first set voltage E1 becomes larger than the error voltage Ve (E1> Ve), and the comparator 147 is input.
When the output of is "H", it is turned on. In addition, the N-channel MOSFET 170 has its gate terminal connected to the comparator 1.
When the output of 48 is input, the second setting voltage E2 becomes smaller than the error voltage Ve (E2 <Ve), and the output of the comparator 148 becomes “H”, it is turned on. Further, the oscillation circuit 11D of the fifth embodiment is provided with a constant current source 151, and the FET is connected to the base terminal of the NPN transistor 118.
A constant current I3 is supplied via the 149 and the FET 170.
【0138】以上のように構成された実施の形態5のD
C−DCコンバータの発振回路11Dでは、誤差電圧V
eが第1の設定電圧E1と第2の設定電圧E2の間にあ
る時、即ち昇降圧動作モードの時、FET149及びF
ET170がともにオン状態となり、定電流I3がNP
Nトランジスタ118のベース端子に供給される。NP
Nトランジスタ118はNPNトランジスタ117とと
もにカレントミラー回路を構成しているので、この定電
流I3は発振コンデンサ110の放電電流に加算され
る。この期間において、発振コンデンサ110は発振電
圧Vtが上昇期間にある充電期間中であり、その充電電
流は定電流源111の電流I1から定電流源151の電
流I3を差し引いた電流(I1−I3)となる。D of the fifth embodiment constructed as described above
In the oscillation circuit 11D of the C-DC converter, the error voltage V
When e is between the first set voltage E1 and the second set voltage E2, that is, in the buck-boost operation mode, the FETs 149 and F
Both ET170 are turned on and the constant current I3 is NP
It is supplied to the base terminal of the N-transistor 118. NP
Since the N transistor 118 constitutes a current mirror circuit together with the NPN transistor 117, this constant current I3 is added to the discharge current of the oscillation capacitor 110. In this period, the oscillation capacitor 110 is in the charging period in which the oscillation voltage Vt is in the rising period, and its charging current is the current I1 of the constant current source 111 minus the current I3 of the constant current source 151 (I1-I3). Becomes
【0139】次に、入力直流電圧Eiの低下に伴い、誤
差電圧Veが上昇して第1の設定電圧E1に達するとき
の、昇降圧動作モードから昇圧動作モードに切換わる場
合の動作について説明する。前記のように昇降圧動作モ
ードにある時、発振コンデンサ110の充電電流は電流
(I1−I3)であるから、発振電圧Vtの上昇期間T
cは、下記の式(42)で表される。Next, a description will be given of the operation of switching from the step-up / step-down operation mode to the step-up operation mode when the error voltage Ve rises to reach the first set voltage E1 with the decrease of the input DC voltage Ei. . As described above, in the buck-boost operation mode, since the charging current of the oscillation capacitor 110 is the current (I1−I3), the rising period T of the oscillation voltage Vt is T.
c is represented by the following formula (42).
【0140】 Tc=C・Vd/(I1−I3) (42)[0140] Tc = C · Vd / (I1-I3) (42)
【0141】この状態で誤差電圧Veが第1の設定電圧
E1に近ずくと、第1のスイッチ2のオフ時間はほとん
どゼロに近くなり、第2のスイッチ5のオン時間は上昇
期間Tcに近くなる。誤差電圧Veが第1の設定電圧E
1に達すると、比較器147の出力は“L”に反転す
る。そのためFET149はオフ状態となるので定電流
源151からの電流I3は流れなくなり、同時に第1の
スイッチ2は常時オン状態となって昇圧動作モードとな
る。この時、第2のスイッチ5のオン時間は、式 C・
Vd/(I1−I3)で表される値から、式 C・Vd
/I1 で表される値へ変わり短くなる。これは出力直
流電圧Eoを低下させる方向なので、誤差電圧Veはさ
らに上昇して昇圧動作モードの動作が確定する。When the error voltage Ve approaches the first set voltage E1 in this state, the off time of the first switch 2 becomes almost zero, and the on time of the second switch 5 becomes close to the rising period Tc. Become. The error voltage Ve is the first set voltage E
When it reaches 1, the output of the comparator 147 is inverted to "L". Therefore, the FET 149 is turned off, and the current I3 from the constant current source 151 does not flow, and at the same time, the first switch 2 is always turned on and the boosting operation mode is set. At this time, the ON time of the second switch 5 is calculated by the formula C ·
From the value represented by Vd / (I1-I3), the formula C · Vd
The value changes to / I1 and becomes shorter. Since this is in the direction of decreasing the output DC voltage Eo, the error voltage Ve further increases and the operation of the boosting operation mode is determined.
【0142】次に、入力直流電圧Eiの上昇に伴い誤差
電圧Veが下降して第2の設定電圧E2に達したとき
の、昇降圧動作モードから降圧動作モードに切換わる場
合の動作について説明する。昇降圧動作モードで動作し
ている時、発振電圧Vtの上昇期間Tcは、下記の式
(43)で表される。Next, the operation when switching from the step-up / step-down operation mode to the step-down operation mode when the error voltage Ve decreases to reach the second set voltage E2 as the input DC voltage Ei increases will be described. . When operating in the buck-boost operation mode, the rising period Tc of the oscillation voltage Vt is expressed by the following equation (43).
【0143】 Tc=C・Vd/(I1−I3) (43)[0143] Tc = C · Vd / (I1-I3) (43)
【0144】この状態で誤差電圧Veが第2の設定電圧
E2に近付くと、第1のスイッチ2のオフ時間は上昇期
間Tcに近付き、第2のスイッチ5のオン時間はほとん
どゼロに近付く。誤差電圧Veが第2の設定電圧E2に
達すると、比較器148の出力は“L”に反転する。こ
れによりFET170はオフ状態となるので定電流源1
51からの電流I3は流れなくなる。このとき第2のス
イッチ5は常時オフ状態となり、降圧動作モードとな
る。この時、第1のスイッチ2のオフ時間は、式 C・
Vd/(I1−I3)で表される値から式 C・Vd/
I1 で表される値へ変化して短くなる。これは出力直
流電圧Eoを上昇させる方向なので、誤差電圧Veはさ
らに下降して降圧動作モードの動作が確定する。When the error voltage Ve approaches the second set voltage E2 in this state, the off time of the first switch 2 approaches the rising period Tc, and the on time of the second switch 5 approaches almost zero. When the error voltage Ve reaches the second set voltage E2, the output of the comparator 148 is inverted to "L". This turns off the FET 170, so that the constant current source 1
The current I3 from 51 stops flowing. At this time, the second switch 5 is always off, and the step-down operation mode is set. At this time, the off time of the first switch 2 is expressed by the formula C ·
From the value represented by Vd / (I1-I3), the formula C · Vd /
It changes to a value represented by I1 and becomes shorter. Since this is the direction in which the output DC voltage Eo is increased, the error voltage Ve further decreases and the operation in the step-down operation mode is determined.
【0145】以上のように、実施の形態5のDC−DC
コンバータによれば、動作モードをスムーズに切換える
ことができる。特に昇降圧動作モードから昇圧動作モー
ドに切換わるときに安定な切換動作を行うことができる
効果を有する。昇圧動作モードに切換わる際にオンオフ
動作をするスイッチの数が減ることによりスイッチング
損失が低減する結果生じる現象に対する対策として有効
である。すなわち出力直流電圧Eoが上昇したとき誤差
電圧Veが下降して昇降圧動作モードに再帰し、さらに
昇圧動作モードに移行する、といったように動作モード
が不意に変化して安定しなくなる現象を回避することが
できるからである。As described above, the DC-DC of the fifth embodiment
According to the converter, the operation mode can be smoothly switched. In particular, there is an effect that a stable switching operation can be performed when switching from the buck-boost operation mode to the boost operation mode. This is effective as a countermeasure against a phenomenon resulting from a reduction in switching loss due to a reduction in the number of switches that perform on / off operations when switching to the boost operation mode. In other words, when the output DC voltage Eo rises, the error voltage Ve falls and returns to the buck-boost operation mode, and further shifts to the boost operation mode. This prevents the operation mode from changing abruptly and becoming unstable. Because you can.
【0146】《実施の形態6》前記の実施の形態5で説
明した動作モードの切換をスムーズに行う方法は、図4
に示した実施の形態2のDC−DCコンバータにも適用
できる。図9は本発明に係る実施の形態6のDC−DC
コンバータの制御部53Eの構成を示す回路図である。
図1に示すコンバータ部50の制御部53を制御部53
Eに代えることにより、本実施の形態6のDC−DCコ
ンバータが構成される。本実施の形態6は図4に示す実
施の形態2のDC−DCコンバータの発振回路11A
に、前記の実施の形態5で説明した切換をスムーズに行
う方法を適用したものである。<< Sixth Embodiment >> The method for smoothly switching the operation modes described in the fifth embodiment is described in FIG.
It can also be applied to the DC-DC converter of the second embodiment shown in FIG. FIG. 9 shows DC-DC of the sixth embodiment according to the present invention.
It is a circuit diagram which shows the structure of the control part 53E of a converter.
The control unit 53 of the converter unit 50 shown in FIG.
By replacing E, the DC-DC converter of the sixth embodiment is configured. The sixth embodiment is an oscillation circuit 11A of the DC-DC converter of the second embodiment shown in FIG.
In addition, the method for smoothly performing the switching described in the fifth embodiment is applied.
【0147】図9に示す発振回路11Eを含むDC−D
Cコンバータの制御部53Eの基本的な構成及び動作
は、図4に示した実施の形態2の制御部53と同じであ
り、同じ機能、構成を有する要素には同じ符号を付与し
てその説明を省略する。図9に示す実施の形態6のDC
−DCコンバータの制御部53Eにおいて、図4に示し
たDC−DCコンバータの制御部53Aと異なるところ
は発振回路11Eである。発振回路11Eは図4の発振
回路11Aに回路C4が付加されて構成されている。以
下に回路C4の構成と動作について説明する。比較器1
52は第1の設定電圧E1と誤差電圧Veとを比較し、
比較器153は第2の設定電圧E2と誤差電圧Veとを
比較する。NチャネルMOSFET154は、そのゲー
ト端子に比較器152の出力が入力されており、第1の
設定電圧E1が誤差電圧Veより小さくなり(E1<V
e)比較器152の出力が“H”になるとオン状態にな
る。NチャネルMOSFET155は、そのゲート端子
に比較器153の出力が入力されて、第2の設定電圧E
2が誤差電圧Veより大きくなり(E2>Ve)比較器
153の出力が“H”になるとオン状態になる。さら
に、図9のDC−DCコンバータの制御部においては、
定電流源156が設けられており、NPNトランジスタ
118のベース端子にFET154とFET155の並
列回路を介して定電流I4が供給されている。DC-D including oscillator circuit 11E shown in FIG.
The basic configuration and operation of the control unit 53E of the C converter are the same as those of the control unit 53 of the second embodiment shown in FIG. Is omitted. DC of Embodiment 6 shown in FIG.
The difference between the control unit 53E of the −DC converter and the control unit 53A of the DC-DC converter shown in FIG. 4 is the oscillation circuit 11E. The oscillator circuit 11E is configured by adding a circuit C4 to the oscillator circuit 11A of FIG. The configuration and operation of the circuit C4 will be described below. Comparator 1
52 compares the first set voltage E1 with the error voltage Ve,
The comparator 153 compares the second set voltage E2 with the error voltage Ve. The output of the comparator 152 is input to the gate terminal of the N-channel MOSFET 154, and the first set voltage E1 becomes smaller than the error voltage Ve (E1 <V
e) When the output of the comparator 152 becomes "H", it turns on. The output of the comparator 153 is input to the gate terminal of the N-channel MOSFET 155, and the N-channel MOSFET 155 receives the second set voltage E.
When 2 becomes larger than the error voltage Ve (E2> Ve) and the output of the comparator 153 becomes "H", it is turned on. Furthermore, in the control unit of the DC-DC converter in FIG.
The constant current source 156 is provided, and the constant current I4 is supplied to the base terminal of the NPN transistor 118 via the parallel circuit of the FET 154 and the FET 155.
【0148】以上のように構成することにより、昇圧動
作モードまたは降圧動作モードで動作中に、定電流I4
がNPNトランジスタ118のベース端子に供給され、
発振コンデンサ110の放電電流に加算される。定電流
I4が発振コンデンサ110の放電電流に加算される期
間を発振電圧Vtの下降期間とすることにより、実施の
形態2のDC−DCコンバータは、図8で説明した実施
の形態1のDC−DCコンバータの効果と同様の効果を
奏する。以上の各実施の形態1から6において、発振電
圧Vtの上昇期間を誤差電圧Veによって変化させて制
御してもかまわないし、下降期間を誤差電圧Veによっ
て変化させて制御してもかまわない。With the above configuration, the constant current I4
Is supplied to the base terminal of the NPN transistor 118,
It is added to the discharge current of the oscillation capacitor 110. By setting the period in which the constant current I4 is added to the discharge current of the oscillation capacitor 110 as the falling period of the oscillation voltage Vt, the DC-DC converter of the second embodiment has the DC-DC converter of the first embodiment described in FIG. The same effect as that of the DC converter is obtained. In each of the first to sixth embodiments described above, the rising period of the oscillation voltage Vt may be controlled by changing it by the error voltage Ve, or the falling period may be controlled by changing it by the error voltage Ve.
【0149】[0149]
【発明の効果】以上、各実施の形態において詳細に説明
したところから明らかなように、本発明は次の効果を有
する。本発明のDC−DCコンバータでは、昇圧から昇
降圧さらに降圧に至る制御を、1つの発振電圧波形と1
つの誤差電圧との比較によって生成する、第1及び第2
のスイッチをオンオフ動作する2つの駆動信号によって
行う。これにより、降圧動作、昇降圧動作、及び昇圧動
作を制御することが可能であるので、制御部の構成を簡
素化することができる。As is apparent from the detailed description of each embodiment, the present invention has the following effects. In the DC-DC converter of the present invention, control from step-up to step-up / step-down and step-down is performed with one oscillating voltage waveform.
First and second generated by comparison with two error voltages
It is performed by two drive signals for turning on / off the switch. With this, it is possible to control the step-down operation, the step-up / step-down operation, and the step-up operation, so that the configuration of the control unit can be simplified.
【0150】降圧動作または昇圧動作においては入出力
電圧の差が大きくなるほどスイッチング周波数を高く
し、昇降圧動作においてはスイッチング周波数を低くす
る。これにより、昇降圧動作において2つのスイッチが
オンオフ動作することによるスイッチング損失を低減で
きる。上記のようにスイッチング周波数が変動する降圧
動作において、第3の設定電圧を設け、誤差電圧が第3
の設定電圧を越えてさらに出力直流電圧を下降させる場
合、誤差電圧と第3の設定電圧との電圧差が大きいほど
スイッチング周波数を低くする。これにより、負荷が軽
くて出力電流が小さい場合にスイッチング損失を低減す
ることができる。In the step-down operation or step-up operation, the switching frequency is increased as the difference between the input and output voltages is increased, and in the step-up / step-down operation, the switching frequency is decreased. As a result, it is possible to reduce the switching loss due to the on / off operation of the two switches in the step-up / step-down operation. In the step-down operation in which the switching frequency fluctuates as described above, the third set voltage is provided and the error voltage becomes the third
When the output DC voltage is further decreased beyond the set voltage of, the switching frequency is lowered as the voltage difference between the error voltage and the third set voltage becomes larger. This makes it possible to reduce switching loss when the load is light and the output current is small.
【0151】上記の第3の設定電圧に入力直流電圧依存
性を持たせることにより、電流不連続モードに至ってス
イッチング周波数が低下を始めるポイントが、入力直流
電圧の変化によって変動することを抑制することができ
る。本発明のDC−DCコンバータは、動作モードが切
換わる際に、動作モードの移行を促進する方向に発振電
圧の上昇もしくは下降速度を変化させることにより、動
作モードがスムーズに移行することができるという効果
を奏する。By making the above-mentioned third set voltage dependent on the input DC voltage, it is possible to prevent the point at which the switching frequency starts to drop due to the current discontinuous mode from varying due to changes in the input DC voltage. You can According to the DC-DC converter of the present invention, when the operation mode is switched, the operation mode can be smoothly changed by changing the rising speed or the falling speed of the oscillation voltage in a direction of promoting the transfer of the operation mode. Produce an effect.
【図1】本発明の実施の形態1におけるDC−DCコン
バータの構成を示す回路図。FIG. 1 is a circuit diagram showing a configuration of a DC-DC converter according to a first embodiment of the present invention.
【図2】本発明の実施の形態1におけるDC−DCコン
バータの制御部の構成を示す回路図。FIG. 2 is a circuit diagram showing a configuration of a control unit of the DC-DC converter according to the first embodiment of the present invention.
【図3】(a)から(c)は、本発明の実施の形態1に
おけるDC−DCコンバータの制御部の各部の動作を示
す波形図。3A to 3C are waveform charts showing the operation of each unit of the control unit of the DC-DC converter according to the first embodiment of the present invention.
【図4】本発明の実施の形態2におけるDC−DCコン
バータの制御部の構成を示す回路図。FIG. 4 is a circuit diagram showing a configuration of a control unit of a DC-DC converter according to a second embodiment of the present invention.
【図5】(a)から(c)は本発明の実施の形態2にお
けるDC−DCコンバータの制御部の各部の動作を示す
波形図。5A to 5C are waveform charts showing the operation of each unit of the control unit of the DC-DC converter according to the second embodiment of the present invention.
【図6】本発明の実施の形態3におけるDC−DCコン
バータの制御部の回路図。FIG. 6 is a circuit diagram of a control unit of a DC-DC converter according to a third embodiment of the present invention.
【図7】本発明の実施の形態4におけるDC−DCコン
バータの制御部の回路図。FIG. 7 is a circuit diagram of a control unit of a DC-DC converter according to a fourth embodiment of the present invention.
【図8】本発明の実施の形態5におけるDC−DCコン
バータの制御部の回路図。FIG. 8 is a circuit diagram of a control unit of a DC-DC converter according to a fifth embodiment of the present invention.
【図9】本発明の実施の形態6におけるDC−DCコン
バータの制御部の回路図。FIG. 9 is a circuit diagram of a control unit of a DC-DC converter according to a sixth embodiment of the present invention.
【図10】(a)は従来のDC−DCコンバータの構成
を示す回路図。(b)は従来のDC−DCコンバータの
動作を示す波形図。FIG. 10A is a circuit diagram showing a configuration of a conventional DC-DC converter. (B) is a waveform diagram showing the operation of the conventional DC-DC converter.
【図11】(a)は従来のDC−DCコンバータの構成
を示す回路図。(b)は従来のDC−DCコンバータの
動作を示す波形図。FIG. 11A is a circuit diagram showing a configuration of a conventional DC-DC converter. (B) is a waveform diagram showing the operation of the conventional DC-DC converter.
1 直流入力電源 2 第1のスイッチ 3 第1の整流部 4 インダクタ 5 第2のスイッチ 6 第2の整流部 7 出力コンデンサ 8 負荷 10 誤差増幅回路 11 発振回路 12 パルス幅制御回路 1 DC input power supply 2 First switch 3 First rectifier 4 inductor 5 Second switch 6 Second rectifier 7 Output capacitor 8 load 10 Error amplification circuit 11 oscillator circuit 12 pulse width control circuit
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5H730 AA14 AA15 AS04 AS05 BB13 BB14 BB57 BB85 BB88 DD04 DD26 EE07 EE59 FD01 FD11 FF01 FG05 FG16 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5H730 AA14 AA15 AS04 AS05 BB13 BB14 BB57 BB85 BB88 DD04 DD26 EE07 EE59 FD01 FD11 FF01 FG05 FG16
Claims (17)
部と、第2のスイッチを有する昇圧コンバータ部と、前
記第1のスイッチと前記第2のスイッチをそれぞれオン
オフする制御部とを備え、入力直流電圧が印加されて出
力直流電圧を負荷へ出力する昇降圧型のDC−DCコン
バータであって、 前記制御部は、 前記出力直流電圧を所定の電圧と比較して誤差電圧を出
力する誤差増幅回路、 第1の設定電圧と前記第1の設定電圧より低い第2の設
定電圧の間を周期的に変化する発振電圧であって、前記
誤差電圧が前記第1の設定電圧より高いときは、前記誤
差電圧と前記第1の設定電圧との差の増加に応じて前記
発振電圧の1周期に占める上昇時間の割合もしくは下降
時間の割合が増加する発振電圧を生成し、前記誤差電圧
が前記第2の設定電圧より低いときは、前記誤差電圧と
前記第2の設定電圧との差の増加に応じて前記発振電圧
の1周期に占める上昇時間の割合もしくは下降時間の割
合が増加する発振電圧を生成する発振回路、及び 前記誤差電圧と前記発振電圧とを比較し、前記誤差電圧
と前記発振電圧が一致することがない場合には、前記第
2のスイッチをオフ状態に固定して、前記第1のスイッ
チをオンオフする動作をさせる降圧動作モードの制御を
するか、又は前記第1のスイッチをオン状態に固定し
て、前記第2のスイッチをオンオフする動作をさせる昇
圧動作モードの制御をし、前記誤差電圧と前記発振電圧
が一致するすることがある場合には、前記第1のスイッ
チと前記第2のスイッチを共にオンオフする動作をさせ
る昇降圧動作モードの制御をするように、前記第1のス
イッチのオンオフ時間と前記第2のスイッチのオンオフ
時間を制御するパルス幅制御回路を有するDC−DCコ
ンバータ。1. A direct current converter comprising a step-down converter section having a first switch, a step-up converter section having a second switch, and a control section for turning on and off the first switch and the second switch, respectively. A step-up / down DC-DC converter that applies a voltage and outputs an output DC voltage to a load, wherein the control unit compares the output DC voltage with a predetermined voltage and outputs an error voltage, An oscillation voltage that periodically changes between a first setting voltage and a second setting voltage lower than the first setting voltage, and when the error voltage is higher than the first setting voltage, the error An oscillating voltage in which the ratio of the rising time or the falling time in one cycle of the oscillating voltage increases in accordance with an increase in the difference between the voltage and the first set voltage, and the error voltage is Configuration When the voltage is lower than the voltage, the oscillation voltage generates an oscillation voltage in which the ratio of the rising time or the falling time in one cycle of the oscillation voltage increases according to the increase in the difference between the error voltage and the second set voltage. A circuit, and comparing the error voltage with the oscillation voltage, and if the error voltage and the oscillation voltage do not match, the second switch is fixed to the off state and the first switch To control the step-down operation mode for turning on and off, or to control the step-up operation mode for fixing the first switch to the on state and turning on and off the second switch, When the voltage and the oscillating voltage may match with each other, the step-up / down operation mode is controlled so that both the first switch and the second switch are turned on / off. DC-DC converter having a pulse width control circuit for controlling the on-off time of the second switch and the on-off time of the first switch.
昇し、前記出力直流電圧が前記所定の電圧より高くなる
ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記誤差電圧が前記第2の設定電圧より低いときは、前
記誤差電圧と前記第2の設定電圧との差が大きいほど前
記発振電圧の1周期に占める上昇時間の割合を大きく
し、前記誤差電圧が前記第1の設定電圧より高いとき
は、前記誤差電圧と前記第1の設定電圧との差が大きい
ほど前記発振電圧の1周期に占める上昇時間の割合を大
きくするように構成され、 前記パルス幅制御回路は、 前記誤差電圧が前記第2の設定電圧より低い場合には、
前記第2のスイッチをオフ状態に固定するとともに、前
記発振電圧の上昇期間では前記第1のスイッチをオフ状
態とし、それ以外の期間をオン状態とする動作をさせる
降圧動作モードの制御をし、前記誤差電圧が前記第1の
設定電圧より高い場合には、前記第1のスイッチをオン
状態に固定するとともに、前記発振電圧の上昇期間では
前記第2のスイッチをオン状態とし、それ以外の期間を
オフ状態とする動作をさせる昇圧動作モードの制御を
し、前記誤差電圧が前記発振電圧と一致することがある
場合には、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より低い期間では前記第1のスイッ
チのオフ状態とし、それ以外の期間をオン状態とする動
作をさせ、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より高い期間では前記第2のスイッ
チのオン状態とし、それ以外の期間をオフ状態とする動
作をさせる昇降圧動作モードの制御をするように構成さ
れた請求項1記載のDC−DCコンバータ。2. The error amplifying circuit is configured to output an error voltage that increases as the output DC voltage becomes lower than the predetermined voltage and decreases as the output DC voltage becomes higher than the predetermined voltage. When the error voltage is lower than the second set voltage, the oscillation circuit increases the ratio of the rising time to one cycle of the oscillation voltage as the difference between the error voltage and the second set voltage increases. However, when the error voltage is higher than the first set voltage, the larger the difference between the error voltage and the first set voltage, the larger the ratio of the rising time of the oscillation voltage to one cycle. And the pulse width control circuit, when the error voltage is lower than the second set voltage,
The second switch is fixed to the OFF state, the first switch is turned off during the rising period of the oscillation voltage, and the step-down operation mode is controlled so that the other period is turned on. When the error voltage is higher than the first set voltage, the first switch is fixed to the ON state, and the second switch is kept in the ON state during the rising period of the oscillation voltage, and the other period is kept. When the error voltage may match the oscillation voltage, the error voltage is lower than the oscillation voltage within the rising period of the oscillation voltage. During the period, the first switch is turned off and the other period is turned on, and the error voltage is set to the error voltage during the rising period of the oscillation voltage. Ri is a high period to the ON state of the second switch, configured claim 1 DC-DC converter according to the control of the buck-boost operation mode for the operation of the off-state period of rest.
とにより、前記発振電圧を出力する発振コンデンサを有
し、 前記発振電圧を前記第2の設定電圧に維持している状態
のとき、前記パルス信号が入力されると前記発振コンデ
ンサを充電し、前記発振電圧が第1の設定電圧に至ると
前記発振コンデンサを放電し、前記発振電圧が前記第2
の設定電圧に至ると前記発振コンデンサを充放電せずに
前記発振電圧を前記第2の設定電圧付近に維持するよう
に構成された請求項2記載のDC−DCコンバータ。3. The oscillating circuit includes an oscillating capacitor that outputs the oscillating voltage by being charged and discharged according to a pulse signal having a predetermined cycle, and the oscillating voltage is set to the second set voltage. When the pulse signal is input, the oscillating capacitor is charged when the pulse signal is input, and when the oscillating voltage reaches the first set voltage, the oscillating capacitor is discharged and the oscillating voltage is changed to the second voltage.
3. The DC-DC converter according to claim 2, wherein the oscillation voltage is maintained near the second set voltage without charging and discharging the oscillation capacitor when the set voltage is reached.
定電圧の間を周期的に上昇または下降する三角波状の発
振電圧であって、前記誤差電圧が前記第1の設定電圧よ
り高いときは、前記誤差電圧と前記第1の設定電圧との
差の増加に応じて周期が減少する発振電圧を生成し、前
記誤差電圧が前記第2の設定電圧より低いときは、前記
誤差電圧と前記第2の設定電圧との差の増加に応じて周
期が減少する発振電圧を生成するように構成された請求
項1記載のDC−DCコンバータ。4. The oscillating circuit is a triangular wave oscillating voltage that periodically rises or falls between a first set voltage and a second set voltage lower than the first set voltage, When the voltage is higher than the first set voltage, an oscillating voltage whose cycle decreases in accordance with an increase in the difference between the error voltage and the first set voltage is generated, and the error voltage is set to the second set voltage. The DC-DC converter according to claim 1, wherein when the voltage is lower than the voltage, the oscillation voltage is generated so that the cycle thereof decreases in accordance with an increase in the difference between the error voltage and the second set voltage.
昇し、前記出力直流電圧が前記所定の電圧より高くなる
ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記誤差電圧が前記第2の設定電圧より低いときは、前
記誤差電圧と前記第2の設定電圧との差が大きいほど前
記発振電圧の1周期に占める上昇時間の割合を大きく
し、前記誤差電圧が前記第1の設定電圧より高いとき
は、前記誤差電圧と前記第1の設定電圧との差が大きい
ほど前記発振電圧の1周期に占める上昇時間の割合を大
きくするように構成され、 前記パルス幅制御回路は、 前記誤差電圧が前記第2の設定電圧より低い場合には、
前記第2のスイッチをオフ状態に固定するとともに、前
記発振電圧の上昇期間では前記第1のスイッチをオフ状
態とし、それ以外の期間をオン状態とする動作をさせる
降圧動作モードの制御をし、前記誤差電圧が前記第1の
設定電圧より高い場合には、前記第1のスイッチをオン
状態に固定するとともに、前記発振電圧の上昇期間では
前記第2のスイッチをオン状態とし、それ以外の期間を
オフ状態とする動作をさせる昇圧動作モードの制御を
し、前記誤差電圧が前記発振電圧と一致することがある
場合には、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より低い期間では前記第1のスイッ
チのオフ状態とし、それ以外の期間をオン状態とする動
作をさせ、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より高い期間では前記第2のスイッ
チのオン状態とし、それ以外の期間をオフ状態とする動
作をさせる昇降圧動作モードの制御をするように構成さ
れた、 請求項4記載のDC−DCコンバータ。5. The error amplifier circuit is configured to output an error voltage that increases as the output DC voltage becomes lower than the predetermined voltage and decreases as the output DC voltage becomes higher than the predetermined voltage. When the error voltage is lower than the second set voltage, the oscillation circuit increases the ratio of the rising time to one cycle of the oscillation voltage as the difference between the error voltage and the second set voltage increases. However, when the error voltage is higher than the first set voltage, the larger the difference between the error voltage and the first set voltage, the larger the ratio of the rising time of the oscillation voltage to one cycle. And the pulse width control circuit, when the error voltage is lower than the second set voltage,
The second switch is fixed to the OFF state, the first switch is turned off during the rising period of the oscillation voltage, and the step-down operation mode is controlled so that the other period is turned on. When the error voltage is higher than the first set voltage, the first switch is fixed to the ON state, and the second switch is kept in the ON state during the rising period of the oscillation voltage, and the other period is kept. When the error voltage may match the oscillation voltage, the error voltage is lower than the oscillation voltage within the rising period of the oscillation voltage. During the period, the first switch is turned off and the other period is turned on, and the error voltage is set to the error voltage during the rising period of the oscillation voltage. Ri is turned on of the second switch is a high period, which period other than that is configured to control the buck-boost operation mode for the operation of the off-state, according to claim 4 DC-DC converter according.
らず一定とし、前記発振電圧の下降速度が、前記誤差電
圧が前記第1の設定電圧より高いほど速くなり、また前
記誤差電圧が前記第2の設定電圧より低いほど速くなる
ように構成され、 前記パルス幅制御回路は、 前記発振電圧の下降期間では、前記第1のスイッチをオ
ン状態とし、前記第2のスイッチをオフ状態とし、前記
発振電圧の上昇期間では、前記誤差電圧が前記発振電圧
より高い場合に前記第1のスイッチと前記第2のスイッ
チをともにオン状態とし、前記誤差電圧が前記発振電圧
より低い場合に前記第1のスイッチと前記第2のスイッ
チをともにオフ状態とするように構成された、 請求項5記載のDC−DCコンバータ。6. The oscillating circuit keeps the rising speed of the oscillating voltage constant regardless of the change of the error voltage, and the lowering speed of the oscillating voltage is faster as the error voltage is higher than the first set voltage. And the pulse width control circuit turns on the first switch during the falling period of the oscillation voltage, When the error voltage is higher than the oscillation voltage, both the first switch and the second switch are turned on during the rising period of the oscillation voltage, and the error voltage is the oscillation voltage. The DC-DC converter according to claim 5, wherein both of the first switch and the second switch are turned off when the voltage is lower than the voltage.
昇し、前記出力直流電圧が前記所定の電圧より高くなる
ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記発振電圧の下降速度を前記誤差電圧の変化にかかわ
らず一定とし、 前記発振電圧の上昇速度を、前記誤差電圧が前記第1の
設定電圧より高いほど速くし、また前記第2の設定電圧
より低いほど速くなるように構成され、 前記パルス幅制御回路は、 前記発振電圧の上昇期間では、前記第1のスイッチをオ
ン状態とし、前記第2のスイッチをオフ状態とし、 前記発振電圧の下降期間では、前記誤差電圧が前記発振
電圧より高い場合に前記第1のスイッチと前記第2のス
イッチをともにオン状態とし、前記誤差電圧が前記発振
電圧より低い場合に前記第1のスイッチと前記第2のス
イッチをともにオフ状態とするように構成された、 請求項4記載のDC−DCコンバータ。7. The error amplifying circuit is configured to output an error voltage that increases as the output DC voltage becomes lower than the predetermined voltage and decreases as the output DC voltage becomes higher than the predetermined voltage. The oscillating circuit keeps the falling speed of the oscillating voltage constant regardless of the change of the error voltage, increases the rising speed of the oscillating voltage as the error voltage is higher than the first set voltage, and The pulse width control circuit turns on the first switch and turns off the second switch during a rising period of the oscillation voltage. In the falling period of the oscillating voltage, when the error voltage is higher than the oscillating voltage, both the first switch and the second switch are turned on, and the error voltage is Configured to both the off-state and the first switch said second switch is lower than the oscillation voltage, claim 4 DC-DC converter according.
前記誤差電圧と比較して、前記誤差電圧が前記出力直流
電圧を下降させる方向において前記第3の設定電圧を越
えた場合、前記誤差電圧と前記第3の設定電圧との電圧
の差が大きいほど前記発振電圧の周期を長くするように
構成された請求項4記載のDC−DCコンバータ。8. The oscillation circuit, in the step-down operation mode, compares a predetermined third set voltage with the error voltage, and sets the third setting in a direction in which the error voltage lowers the output DC voltage. The DC-DC converter according to claim 4, wherein when the voltage exceeds the voltage, the cycle of the oscillation voltage is made longer as the difference between the error voltage and the third set voltage becomes larger.
して、前記誤差電圧が前記第3の設定電圧より低い場
合、前記誤差電圧と前記第3の設定電圧との電圧の差が
大きいほど前記発振電圧の周期を長くするように構成さ
れた請求項5記載のDC−DCコンバータ。9. The oscillating circuit, when the error voltage is lower than the third set voltage with respect to a third set voltage lower than the second set voltage, the error voltage and the third set voltage. 6. The DC-DC converter according to claim 5, wherein the greater the difference between the set voltage and the set voltage, the longer the cycle of the oscillation voltage.
して、前記誤差電圧が前記第3の設定電圧より低い場
合、前記誤差電圧と前記第3の設定電圧との電圧の差が
大きいほど前記発振電圧の下降速度を遅くするように構
成された請求項6記載のDC−DCコンバータ。10. The oscillating circuit, when the error voltage is lower than the third setting voltage with respect to a third setting voltage lower than the second setting voltage, the error voltage and the third setting voltage. The DC-DC converter according to claim 6, wherein the lowering speed of the oscillation voltage is set to be slower as the difference between the set voltage and the set voltage becomes larger.
して、前記誤差電圧が前記第3の設定電圧より低い場
合、前記誤差電圧と前記第3の設定電圧との電圧の差が
大きいほど前記発振電圧の上昇速度を遅くするように構
成された請求項7記載のDC−DCコンバータ。11. When the error voltage is lower than the third set voltage with respect to a third set voltage which is lower than the second set voltage, the oscillator circuit sets the error voltage and the third set voltage. 8. The DC-DC converter according to claim 7, wherein the higher the difference between the set voltage and the set voltage is, the slower the rising speed of the oscillation voltage is.
くように設定される請求項9、10、11のいずれかに
記載のDC−DCコンバータ。12. The DC-DC converter according to claim 9, wherein the third set voltage is set to be closer to the second set voltage as the input DC voltage is lower. .
前記第1の設定電圧との比較動作において所定のヒステ
リシス特性を有する請求項1記載のDC−DCコンバー
タ。13. The DC-DC converter according to claim 1, wherein the control section has a predetermined hysteresis characteristic in a comparison operation of the error voltage and the first set voltage.
第1の設定電圧より高くなるとき、前記発振電圧の1周
期に占める上昇時間の割合を小さくするように構成され
た請求項2または請求項5記載のDC−DCコンバー
タ。14. The oscillating circuit is configured to reduce a ratio of a rising time in one cycle of the oscillating voltage when the error voltage is higher than the first set voltage. Item 5. A DC-DC converter according to item 5.
前記第2の設定電圧との比較動作において所定のヒステ
リシス特性を有する請求項1記載のDC−DCコンバー
タ。15. The DC-DC converter according to claim 1, wherein the control unit has a predetermined hysteresis characteristic in an operation of comparing the error voltage and the second set voltage.
第2の設定電圧より低くなるとき、前記発振電圧の1周
期に占める上昇時間の割合を小さくするように構成され
た請求項2または請求項5記載のDC−DCコンバー
タ。16. The oscillating circuit is configured to reduce a ratio of a rising time in one cycle of the oscillating voltage when the error voltage becomes lower than the second set voltage. Item 5. A DC-DC converter according to item 5.
タ部と、第2のスイッチを有する昇圧コンバータ部と、
前記第1のスイッチと前記第2のスイッチをそれぞれオ
ンオフする制御部を備え、入力直流電圧が印加されて出
力直流電圧を負荷へ出力する昇降圧型のDC−DCコン
バータであって、 前記制御部は、発振電圧と前記出力直流電圧に対応する
誤差電圧とを比較し、前記発振電圧と前記誤差電圧が一
致することがある場合には、前記第1のスイッチと前記
第2のスイッチをそれぞれオンオフする駆動信号を送出
する昇降圧動作を行い、前記発振電圧と前記誤差電圧が
一致することがない場合には、前記発振電圧と前記誤差
電圧との電圧の差によって、前記第2のスイッチをオフ
状態に固定して前記第1のスイッチをオンオフ制御する
降圧動作を行い、または、前記第1のスイッチをオン状
態に固定して前記第2のスイッチをオンオフ制御する昇
圧動作を行うことを特徴としたDC−DCコンバータ。17. A step-down converter section having a first switch, and a step-up converter section having a second switch,
A step-up / down type DC-DC converter that includes a control unit that turns on and off the first switch and the second switch, and that outputs an output DC voltage to a load by applying an input DC voltage. , Comparing the oscillating voltage with an error voltage corresponding to the output DC voltage, and turning on and off the first switch and the second switch when the oscillating voltage and the error voltage may match. When the step-up / step-down operation for sending a drive signal is performed and the oscillation voltage and the error voltage do not match, the second switch is turned off due to the voltage difference between the oscillation voltage and the error voltage. Fixed to the ON state to perform the step-down operation for controlling the ON / OFF of the first switch, or fixed to the ON state of the first switch to increase / decrease the ON / OFF control of the second switch. A DC-DC converter characterized by performing a pressure operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002361027A JP3711276B2 (en) | 2001-12-17 | 2002-12-12 | DC-DC converter |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001383407 | 2001-12-17 | ||
JP2001-383407 | 2001-12-17 | ||
JP2002-41693 | 2002-02-19 | ||
JP2002041693 | 2002-02-19 | ||
JP2002361027A JP3711276B2 (en) | 2001-12-17 | 2002-12-12 | DC-DC converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003319644A true JP2003319644A (en) | 2003-11-07 |
JP3711276B2 JP3711276B2 (en) | 2005-11-02 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|---|---|---|
JP2006304512A (en) * | 2005-04-21 | 2006-11-02 | Fujitsu Ltd | Buck-boost DC-DC converter, control circuit for buck-boost DC-DC converter, and control method for buck-boost DC-DC converter |
JP2007129841A (en) * | 2005-11-04 | 2007-05-24 | Toshiba Corp | Power supply circuit and semiconductor integrated device |
JP2009124844A (en) * | 2007-11-14 | 2009-06-04 | Renesas Technology Corp | Switching power supply |
JP2009159703A (en) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | Dc-dc converter, control method of dc-dc converter, and electronic apparatus |
US7764519B2 (en) | 2007-05-28 | 2010-07-27 | Fuji Electric Systems Co., Ltd. | Control circuit and method for controlling switching power supply |
JP2012110153A (en) * | 2010-11-18 | 2012-06-07 | Renesas Electronics Corp | Step-up/down circuit and step-up/down circuit control method |
JP2013014328A (en) * | 2010-06-22 | 2013-01-24 | Mando Corp | Electronic control device and vehicle control method |
CN115065245A (en) * | 2022-08-04 | 2022-09-16 | 成都利普芯微电子有限公司 | Synchronous rectification control circuit, chip and switching power supply |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006304512A (en) * | 2005-04-21 | 2006-11-02 | Fujitsu Ltd | Buck-boost DC-DC converter, control circuit for buck-boost DC-DC converter, and control method for buck-boost DC-DC converter |
JP2007129841A (en) * | 2005-11-04 | 2007-05-24 | Toshiba Corp | Power supply circuit and semiconductor integrated device |
US7764519B2 (en) | 2007-05-28 | 2010-07-27 | Fuji Electric Systems Co., Ltd. | Control circuit and method for controlling switching power supply |
JP2009124844A (en) * | 2007-11-14 | 2009-06-04 | Renesas Technology Corp | Switching power supply |
JP2009159703A (en) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | Dc-dc converter, control method of dc-dc converter, and electronic apparatus |
US8237417B2 (en) | 2007-12-26 | 2012-08-07 | Fujitsu Semiconductor Limited | DC-DC converter, DC-DC converter control method, and electronic device |
JP2013014328A (en) * | 2010-06-22 | 2013-01-24 | Mando Corp | Electronic control device and vehicle control method |
JP2012110153A (en) * | 2010-11-18 | 2012-06-07 | Renesas Electronics Corp | Step-up/down circuit and step-up/down circuit control method |
CN115065245A (en) * | 2022-08-04 | 2022-09-16 | 成都利普芯微电子有限公司 | Synchronous rectification control circuit, chip and switching power supply |
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